JP6817600B2 - ３端子素子およびその製造方法 - Google Patents

Description

本開示は、３端子素子に関し、特に電気二重層を利用した３端子の電子素子に関する。

近年、電気二重層を利用して絶縁体に伝導キャリアを誘起する技術が注目されている。下記の特許文献１は、図１に、電気二重層を利用した全固体型構造の電気伝導素子を開示している。この電気伝導素子は、絶縁体（または半導体）５およびゲート電極１の間に酸化物イオン伝導体６が挟まれた積層構造を有している。さらに、酸化物イオン伝導体６中に、互いに間隔をあけてドレイン電極２およびソース電極３が配置される。特許文献１によれば、ゲート電極１とソース電極３との間に電圧を印加することにより、絶縁体５中に伝導キャリアが誘起され、ソース−ドレイン間の電気伝導度が変化する。具体的には、電圧の印加によって酸化物イオン伝導体６および絶縁体５の界面近傍に電気二重層が形成され、誘起された正および負の電荷の一方が、絶縁体５内において伝導キャリアとして機能する。

特開２０１５−１２０４９号公報

電気二重層の形成による伝導キャリアの誘起を利用した、新たなデバイスの開発が期待されている。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

導電基板と、第１面および第２面を有する固体電解質層であって、前記第２面が前記導電基板に対向する固体電解質層と、絶縁材料または半導体材料から形成された第１層であって、前記第１面の一部の上に配置された第１層と、前記第１層上に配置された第１電極と、第２電極および第３電極とを備え、前記第２電極は、少なくとも、前記第１層と前記固体電解質層との界面の端部の一部を覆っており、前記第３電極は、少なくとも、前記端部の他の一部を覆っている、３端子素子。

包括的または具体的な態様は、デバイス、装置、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示の実施形態によれば、電気二重層を利用した、新規な構成の３端子素子が提供される。

図１は、本開示の実施形態による３端子素子の模式的な断面図である。 図２は、本開示の実施形態による３端子素子の模式的な平面図である。 図３は、電極層およびバッファ層の積層構造を有するソース電極２０、ドレイン電極３０および上面電極６０が適用された変形例を示す模式的な断面図である。 図４は、３端子素子１００Ａと電源との接続の典型例を示す図である。 図５は、図４に示す接続と等価な接続を示す図である。 図６は、ドレイン電極３０の電位に対して、ソース電極２０および上面電極６０を高電位とした接続の例を示す図である。 図７は、導電基板１０と固体電解質層４０との間に導電層５５が配置された変形例を示す模式的な断面図である。 図８は、３端子素子の他の変形例を示す模式的な断面図である。 図９は、３端子素子のさらに他の変形例を示す模式的な断面図である。 図１０は、３端子素子１００Ｃの製造方法の例を説明するための模式的な断面図である。 図１１は、３端子素子１００Ｃの製造方法の例を説明するための模式的な断面図である。 図１２は、３端子素子１００Ｃの製造方法の例を説明するための模式的な断面図である。

本開示の一態様の概要は以下のとおりである。

［項目１］
導電基板と、
第１面および第２面を有する固体電解質層であって、第２面が導電基板に対向する固体電解質層と、
絶縁材料または半導体材料から形成された第１層であって、第１面の一部の上に配置された第１層と、
第１層上に配置された第１電極と、
第２電極および第３電極と、
を備え、
第２電極は、少なくとも、第１層と固体電解質層との界面の端部の一部を覆っており、
第３電極は、少なくとも、端部の他の一部を覆っている、３端子素子。

項目１の構成によれば、第２電極および第３電極から第１層に効率的にキャリアを注入し得る。

［項目２］
導電基板および第１電極への電位差の印加により、固体電解質層および第１層の界面近傍に電気二重層が形成され、第２電極および第３電極を結ぶ導電チャネルが形成される、項目１に記載の３端子素子。

項目２の構成によれば、導電基板および第１電極を結ぶ方向に沿った電界を固体電解質層に印加し得る。

［項目３］
第１層は、
一部が第１電極に対向する第３面と、
第１面に対向する第４面と、
第３面および第４面を結ぶ側面と、
を有し、
第２電極および第３電極の少なくとも一方は、第３面の他の一部および側面を覆っている、項目１または２に記載の３端子素子。

項目３の構成によれば、第２電極および第３電極形成時におけるアライメントずれの許容値を拡大し得るので、デバイスの信頼性を向上させ得る。

［項目４］
側面は、固体電解質層の法線方向に対して傾斜している、項目３に記載の３端子素子。

項目４の構成によれば、界面の端部近傍の少なくとも一部を覆うような第２電極および第３電極をより確実に形成し得る。

［項目５］
導電基板は、単結晶基板である、項目１から４のいずれかに記載の３端子素子。

項目５の構成によれば、エピタキシャル成長によって固体電解質層を形成し得る。

［項目６］
固体電解質層は、エピタキシャル層である、
項目５に記載の３端子素子。

項目６の構成によれば、固体電解質層において、結晶粒界の影響を抑制し得る。あるいは、特定の結晶異方性を示す固体電解質層を形成し得る。また、エピタキシャル成長によって第１層を形成し得る。

［項目７］
第１層は、エピタキシャル層である、
項目６に記載の３端子素子。

項目７の構成によれば、第１層において、結晶粒界の影響を抑制し得る。あるいは、特定の結晶異方性を示す第１層を形成し得る。

［項目８］
導電基板は、ＮｂまたはＬａがドープされたＳｒＴｉＯ₃基板である、項目１から７のいずれかに記載の３端子素子。

項目８の構成によれば、ＳｒＴｉＯ₃基板への電圧印加によって３端子素子の動作を制御し得る。

［項目９］
第２電極および第３電極の一方と第１電極とは、等電位である、項目１から８のいずれかに記載の３端子素子。

項目９の構成によれば、意図しないキャリアの逆転現象を回避し得る。

［項目１０］
固体電解質層と導電基板との間に配置された導電層をさらに備える、項目１から９のいずれかに記載の３端子素子。

項目１０の構成によれば、導電基板に電圧を印加する場合と同様の効果が得られる。

［項目１１］
固体電解質層の表面の少なくとも一部は、露出されている、項目１から１０のいずれかに記載の３端子素子。

項目１１の構成によれば、固体電解質層に積極的に例えばプロトンを導入させ得る。

［項目１２］
固体電解質層は、ＢａＺｒ_1-xＹ_xＯ_3-δ、ＳｒＺｒ_1-xＹ_xＯ_3-δ、および、ＣａＺｒ_1-xＹ_xＯ_3-δ（０＜ｘ≦０．５）の少なくともいずれかを含む、項目１から１１のいずれかに記載の３端子素子。

項目１２の構成によれば、固体電解質層の材料として酸化物イオン伝導性の材料を用いる場合と比較して、より低い温度域において３端子素子を動作させ得る。

［項目１３］
第１電極、第２電極および第３電極の少なくともいずれかは、バッファ層および電極層の積層構造を有し、
バッファ層は、Ｔｉ層またはＣｒ層であり、
電極層は、ＡｕおよびＰｔの少なくともいずれかを含有する、項目１から１２のいずれかに記載の３端子素子。

項目１３の構成によれば、電極層と固体電解質層または第１層との間の密着性を向上させ得、デバイスの信頼性を向上させ得る。

［項目１４］
第１層を構成する材料は、超伝導材料である、項目１から１３のいずれかに記載の３端子素子。

項目１４の構成によれば、３端子素子を、超伝導を発現するデバイスとして動作させ得る。

［項目１５］
固体電解質層の法線方向から見たときの第１層の面積は、法線方向から見たときの固体電解質層の面積よりも小さい、項目１から１４のいずれかに記載の３端子素子。

項目１５の構成によれば、第１層の全面を有効に活用し得る。

［項目１６］
固体電解質層は、有機電解質を含有する、項目１から１５のいずれかに記載の３端子素子。

［項目１７］
導電基板上に固体電解質層を形成する工程（ａ）と、
固体電解質層上に絶縁材料または半導体材料を堆積することにより、固体電解質層の一部上に絶縁材料または半導体材料を含む第１層を形成する工程（ｂ）と、
少なくとも、第１層と固体電解質層との界面の端部の一部を覆う第１電極を形成する工程（ｃ）と、
少なくとも、端部の他の一部を覆う第２電極を形成する工程（ｄ）と、
第１層の一部上に第３電極を形成する工程（ｅ）と、
を含む、３端子素子の製造方法。

項目１７の構成によれば、固体電解質層の形成の前に第１層を形成する必要がないので、第１層を形成するための材料をより多くの材料の中から選択し得る。

［項目１８］
工程（ａ）において、固体電解質層は、エピタキシャル成長によって形成される、項目１７に記載の３端子素子の製造方法。

項目１８の構成によれば、固体電解質層において、結晶粒界の影響を抑制し得る。あるいは、特定の結晶異方性を示す固体電解質層を形成し得る。

［項目１９］
工程（ｂ）において、第１層は、エピタキシャル成長によって形成される、項目１７または１８に記載の３端子素子の製造方法。

項目１９の構成によれば、第１層において、結晶粒界の影響を抑制し得る。あるいは、特定の結晶異方性を示す固体電解質層を形成し得る。

［項目２０］
工程（ａ）の前に、導電基板上に導電層を形成する工程（ａ１）をさらに含む、項目１７から１９のいずれかに記載の３端子素子の製造方法。

項目２０の構成によれば、導電基板と固体電解質層との間に導電層を有する３端子素子が得られる。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（３端子素子の実施形態）
図１および図２は、本開示の実施形態による３端子素子の断面および上面を模式的に示す。参考のために、図１および図２には、互いに直交するｘ軸、ｙ軸およびｚ軸を示す矢印が描かれている。他の図面においても、ｘ軸、ｙ軸またはｚ軸を示すことがある。言うまでもないが、図１および図２は、３端子素子を構成する各部の配置をあくまで模式的に示し、したがって、現実の形状およびサイズを厳密に反映している訳ではない。他の図面についても同様である。なお、本明細書における「上面」および「下面」の用語は、部材間の相対的な配置を説明するために用いられており、本開示の３端子素子の使用時における姿勢を限定する意図ではない。

図１に示すように、本開示の実施形態による３端子素子１００Ａは、導電基板１０と、固体電解質層４０と、絶縁材料または半導体材料から形成された第１層５０と、ソース電極２０およびドレイン電極３０とを有する。ここでは、固体電解質層４０の断面形状は、矩形である。導電基板１０は、固体電解質層４０の下面４０ｂに対向しており、第１層５０は、固体電解質層４０の上面４０ｕの一部の上に配置されている。

図１に例示する構成において、３端子素子１００Ａは、第１層５０上に配置された上面電極６０をさらに有する。３端子素子１００Ａの動作時、上面電極６０には、基準電位が印加される。後に詳しく説明するように、３端子素子１００Ａの動作においては、ソース電極２０およびドレイン電極３０の間に電位差が印加された状態で、上面電極６０および導電基板１０の間に電位差が印加される。このときの上面電極６０の電位は、一定の基準電位である（典型的には接地電位）。導電基板１０および上面電極６０への電位差の印加により、固体電解質層４０および第１層５０の界面近傍に電気二重層が形成される。電気二重層の形成により、ソース電極２０およびドレイン電極３０を結ぶ導電チャネルが第１層５０内に形成され、ソース電極２０とドレイン電極３０との間に電流が流れる。すなわち、ソース電極２０とドレイン電極３０との間の電流は、導電基板１０に印加する電圧に応じて変化する。本開示の実施形態において、導電基板１０は、電界効果トランジスタ（ＦＥＴ）におけるゲート電極と同様の機能を有する。

なお、図１に示す３端子素子１００Ａは、ソース電極２０、ドレイン電極３０およびＦＥＴにおけるゲート電極と同様に機能する導電基板１０に加えて、上面電極６０をさらに含んでおり、４つの端子を有するといえる。しかしながら、上面電極６０は、典型的には接地電極であり、したがって、３端子素子１００Ａの実質的な端子数は、導電基板１０、ソース電極２０およびドレイン電極３０の３つであるといってよい。このように、本明細書における「３端子」の用語は、電圧を印加可能な端子の数が厳密に３つに限定されることを意図しない。

図１および図２に示すように、ソース電極２０およびドレイン電極３０は、固体電解質層４０上に間隔をあけて配置され、第１層５０は、ソース電極２０およびドレイン電極３０によって挟まれている。図１に示すように、ソース電極２０およびドレイン電極３０は、固体電解質層４０および第１層５０の界面の端部の少なくとも一部を覆うように設けられる。ソース電極２０およびドレイン電極３０の厚さは、例えば１００ｎｍ以上である。

図２に示すように、この例では、固体電解質層４０の法線方向（ここでは導電基板１０の法線方向およびｚ軸方向に一致している）から見たときの第１層５０の形状は、矩形であり、したがって、ここでは、固体電解質層４０と第１層５０との界面の端部Ｂｄも矩形である。もちろん、導電基板１０の法線方向から見たときの第１層５０の形状は、矩形に限定されず、円形、楕円形、多角形、不定形などであり得る。なお、導電基板１０のサイズと固体電解質層４０のサイズとが一致している必要はない。

図２に例示する構成において、固体電解質層４０と第１層５０との界面の端部Ｂｄは、第１層５０の矩形状の１辺に沿って延びる部分Ｂｄ１および他の１辺に沿って延びる部分Ｂｄ２を含む。図２に示すように、ソース電極２０およびドレイン電極３０は、それぞれ、界面の端部Ｂｄにおける部分Ｂｄ１、および、部分Ｂｄ１に対向する部分Ｂｄ２に接するように配置されている。固体電解質層４０および第１層５０の界面の端部Ｂｄは、界面が外部に露出された部分であるといってもよい。固体電解質層４０および第１層５０の界面の端部Ｂｄにおける部分Ｂｄ１および部分Ｂｄ２を覆うようにソース電極２０およびドレイン電極３０をそれぞれ配置することにより、ソース電極２０およびドレイン電極３０から第１層５０に効率的にキャリアを注入し得る。

この例では、ソース電極２０およびドレイン電極３０は、固体電解質層４０の上面４０ｕの一部の上に配置されている。図２に示すように、ここでは、固体電解質層４０の上面４０ｕは、第１層５０、ソース電極２０およびドレイン電極３０のいずれとも重ならずに露出された部分を有している。

図２によく示されているように、３端子素子１００Ａでは、ソース電極２０およびドレイン電極３０は、固体電解質層４０に覆われておらず、固体電解質層４０の上面４０ｕの一部の上に配置されている。これに対し、特許文献１の電気伝導素子では、絶縁体５上または絶縁体５内に配置されたドレイン電極２およびソース電極３を覆うように酸化物イオン伝導体６が設けられる。このような構成においては、絶縁体５の形成後に酸化物イオン伝導体６を形成する必要がある。特許文献１の例えば実施例１では、絶縁体５の基板上にガドリニウム添加セリアの膜を形成している。ガドリニウム添加セリアなどの無機のイオン伝導体の膜の形成には、一般に、５００〜８００℃程度、あるいは、それ以上の高温までの加熱を要する。イオン伝導体６の膜の形成時、表面上にイオン伝導体６の膜が形成される絶縁体（または半導体）５も高温にさらされる結果、絶縁体（または半導体）５において結晶構造の転移（構造相転移）が生じ、所望の特性が得られないことがある。そのため、従来の構成においては、チャネルが形成される絶縁体または半導体の材料として、イオン伝導体の形成時の高温下においても安定な材料を選択せねばならず、材料に対する制約が大きい。また、ドレイン電極２またはソース電極３の材料にＡｌ、Ｃｕなどを用い、ドレイン電極２およびソース電極３がイオン伝導体６によって覆われるような構造を適用する場合、５００〜８００℃程度の比較的高温下では、これらの金属がイオン伝導体６中に拡散する結果、デバイスの特性が劣化するおそれがある。

従来、イオン伝導体の膜の形成時における熱の影響は、十分に検討されていなかった。本発明者らは、このような課題を見出し、鋭意検討を重ね、本願発明に到達した。後述するように、本開示の実施形態によれば、固体電解質層４０の形成の前に第１層５０を形成する必要がないので、第１層５０を形成するための材料の選択の幅が広がる。また、固体電解質層４０の形成時の加熱による、第１層５０における結晶構造の転移を回避し得るので、３端子素子における特性の劣化を回避し得る。

上述したように、図１および図２に例示する構成においては、ソース電極２０およびドレイン電極３０は、固体電解質層４０の上面４０ｕの一部の上に配置されており、固体電解質層４０に覆われていない。図２からわかるように、３端子素子１００Ａにおいて、固体電解質層４０の法線方向から見たときの第１層５０の面積は、固体電解質層４０の面積よりも小さい。図１および図２に示すように、固体電解質層４０および第１層５０の界面の端部Ｂｄに接するようにソース電極２０およびドレイン電極３０を配置することにより、第１層５０を構成する材料（絶縁材料または半導体材料）の使用量を抑えながら、第１層５０の全面を有効に活用し得る。これに対し、特許文献１の電気伝導素子では、ドレイン電極２およびソース電極３を覆うように酸化物イオン伝導体６が設けられており、酸化物イオン伝導体６のうち、ドレイン電極２およびソース電極３の直上にある部分は、電気二重層の形成に寄与しない。また、ドレイン電極２およびソース電極３を酸化物イオン伝導体６内に配置する構成では、酸化物イオン伝導体６の厚さを一定以上とする必要がある。

（３端子素子１００Ａの各部の詳細）
以下、図１〜図３を参照しながら、３端子素子１００Ａの各部の詳細を説明する。

導電基板１０としては、導電基板１０上の構造を支持可能な剛性を有し、かつ、導電性を有する基板を選択すればよい。導電基板１０として、低抵抗Ｓｉ基板、ＬａまたはＮｂなどがドープされたＳｒＴｉＯ₃基板などが例示される。後述するように、導電基板１０に適当な電圧印加回路を接続することにより、３端子素子１００Ａの動作を制御し得る。例えば、ＳｒＴｉＯ₃基板への電圧印加によって３端子素子１００Ａの動作を制御し得る。

導電基板１０の厚さは、典型的には、１００μｍ〜１ｍｍ程度である。導電基板１０によって固体電解質層４０などを支持する構成によれば、３端子素子１００Ａのハンドリングを容易とすることができる。

導電基板１０は、単結晶基板であってもよい。単結晶基板を導電基板１０として用いることにより、エピタキシャル成長によって導電基板１０上に固体電解質層４０を形成し得る。エピタキシャル成長を適用することにより、結晶粒界の形成の抑制、特定の結晶異方性を示す材料特性などを実現し得る。

固体電解質層４０は、典型的には、水素イオン（プロトン）伝導性の材料から形成される。固体電解質層４０は、例えば、ＢａＺｒ_1-xＹ_xＯ_3-δ、ＳｒＺｒ_1-xＹ_xＯ_3-δ、および、ＣａＺｒ_1-xＹ_xＯ_3-δ（０＜ｘ≦０．５）の少なくともいずれかを含む。固体電解質層４０を形成するための材料として、ＹＳＺなどの酸化物イオン伝導性の材料、または、その他のイオン伝導性の材料を用いてもよい。なお、より低い温度において動作を確保する観点からは、固体電解質層４０の材料として、酸化物イオン伝導性の材料よりも水素イオン伝導性の材料の方がより有利である。

固体電解質層４０は、有機電解質を含有していてもよい。本開示の実施形態によれば、導電基板１０上に配置した固体電解質のパターニングが必須ではないので、例えば、デュポン社製のナフィオン（「ＮＡＦＩＯＮ」は、デュポン社の登録商標）などの有機高分子を用いた膜を固体電解質層４０として用いることも可能である。

固体電解質層４０として、例えば、ＢａＺｒ_1-xＹ_xＯ_3-δ層、ＳｒＺｒ_1-xＹ_xＯ_3-δ層、または、ＣａＺｒ_1-xＹ_xＯ_3-δ層をエピタキシャル成長によって形成した場合、第１層５０の材料として、固体電解質層４０における格子定数（例えば４．０Å〜４．２Å）にマッチングする格子定数を有する材料を選択し得る。第１層５０の材料として適当な格子定数を有する材料を選択すれば、固体電解質層４０上にエピタキシャル成長によって第１層５０を形成し得る。エピタキシャル成長を適用することにより、第１層５０において、結晶粒界の形成の抑制、特定の結晶異方性を示す材料特性などを実現し得る。

第１層５０を形成するための材料は、絶縁材料または半導体材料から選択される。換言すれば、第１層５０は、金属以外の材料から構成される。なお、金属は、電気抵抗率の温度依存性によって半導体材料から区別され得る。金属は、温度の上昇に対して電気抵抗率が上昇するような温度依存性を有する。

第１層５０は、固体電解質層４０および第１層５０の界面近傍に電気二重層が形成されることにより、表面近傍に、ソース電極２０およびドレイン電極３０を結ぶ伝導チャネルを形成する。第１層５０を形成するための材料としては、電界効果によって電子、正孔などの電気伝導キャリア濃度が変動しやすい材料を適用することができ、ＺｎＯ、ＹＢａ₂Ｃｕ₃Ｏ₇（ＹＢＣＯ）、Ｓｒ_1-yＮｄ_yＣｕＯ₂（０≦ｙ＜０．２）などを例示することができる。上述したように、固体電解質層４０をエピタキシャル成長によって形成し、固体電解質層４０における格子定数にマッチングする格子定数を有する材料を選択することにより、第１層５０をエピタキシャル成長によって形成し得る。

超伝導材料を用いて第１層５０を形成してもよい。この場合、３端子素子１００Ａを、超伝導を発現するデバイスとして動作させ得る。超伝導材料としては、イットリウム系超伝導体の一種である上述のＹＢＣＯを例示することができる。あるいは、ＳｒＣｕＯ₂の組成式で表され得る、無限層と呼ばれる構造を有する超電導材料も用い得る。

ソース電極２０、ドレイン電極３０および上面電極６０を形成するための材料としては、化学的に安定なＡｕおよびＰｔを例示することができる。ソース電極２０、ドレイン電極３０および上面電極６０の少なくともいずれかが、電極層およびバッファ層の積層構造を有していてもよい。図３は、電極層およびバッファ層の積層構造を有するソース電極２０、ドレイン電極３０および上面電極６０が適用された変形例を示す。図３に例示する構成において、ソース電極２０は、電極層２０ｅおよびバッファ層２０ｂの積層構造を有し、ドレイン電極３０は、電極層３０ｅおよびバッファ層３０ｂの積層構造を有している。この例では、上面電極６０も電極層６０ｅおよびバッファ層６０ｂの積層構造を有している。ソース電極２０における電極層２０ｅ、ドレイン電極３０における電極層３０ｅおよび上面電極６０における電極層６０ｅの材料としては、例えば、ＡｕまたはＰｔを用いることができる。ソース電極２０におけるバッファ層２０ｂ、ドレイン電極３０におけるバッファ層３０ｂおよび上面電極６０におけるバッファ層６０ｂは、典型的には、Ｔｉ層またはＣｒ層である。

電極層２０ｅと固体電解質層４０との間、および、電極層３０ｅと固体電解質層４０との間にそれぞれバッファ層２０ｂおよび３０ｂを介在させることにより、電極層２０ｅと固体電解質層４０との間、および、電極層３０ｅと固体電解質層４０との間の密着性を向上させ得、３端子素子１００Ａにおける信頼性を向上させ得る。典型的には、バッファ層２０ｂおよびバッファ層３０ｂは、同層であり、電極層２０ｅおよび電極層３０ｅは、同層である。図３に例示するように、電極層６０ｅと第１層５０との間にバッファ層６０ｂを介在させれば、電極層６０ｅと第１層５０との間の密着性を向上させ得る。

（３端子素子１００Ａの動作の典型例）
ここで、３端子素子１００Ａの動作の典型例を説明する。

図４は、３端子素子１００Ａと電源との接続の典型例を示す。３端子素子１００Ａの動作においては、ソース電極２０およびドレイン電極３０の間に電位差が印加された状態で、ＦＥＴにおけるゲート電極に相当する導電基板１０に正または負の極性の電圧（以下、便宜的に「ゲート電圧」と呼ぶことがある）を印加する。３端子素子１００Ａの動作においては、ソース電極２０またはドレイン電極３０の一方に接地電位が印加され、他方に接地電位よりも高い電圧が印加される。図４は、ソース電極２０が接地され、ドレイン電極３０に電圧印加回路３２が接続された例を示している。電圧印加回路３２は、例えば、一端に電源電圧が供給される負荷３４を含む。

ソース電極２０およびドレイン電極３０の間に電位差が印加された状態において、上面電極６０および導電基板１０の間に電位差を印加する。例えば、導電基板１０の電位が上面電極６０の電位よりも高くなるようなゲート電圧を導電基板１０に印加する。図４においては、導電基板１０にゲート電圧を印加する電源を仮想的な電源として破線によって示している。上面電極６０には、例えば接地電位が印加される。したがって、ここでは、ソース電極２０および上面電極６０は、等電位である。図５に示す接続も可能である。図５に示す接続は、図４に示す接続と等価である。ソース電極２０と上面電極６０とを短絡してもよい。

上面電極６０に印加される電圧（ここではＧＮＤ）よりも高い電圧を導電基板１０に印加することにより、導電基板１０および上面電極６０を結ぶ方向に沿った電界が固体電解質層４０に印加される。換言すれば、固体電解質層４０および第１層５０の界面に、導電基板１０および上面電極６０を結ぶ方向に沿った電界が印加される。電界の形成により、固体電解質層４０中のイオンが電界に従って移動し、固体電解質層４０と第１層５０との界面近傍に電気二重層が形成される。電気二重層の形成により、第１層５０内において、固体電解質層４０と第１層５０との界面近傍に伝導キャリア（この例では負の電荷）が誘起される。すなわち、導電基板１０に印加する電圧によって、ソース電極２０およびドレイン電極３０の間におけるキャリア密度の変調などを制御することができる。特に、第１層５０の材料として超電導材料を用いた場合には、第１層５０内の、固体電解質層４０と第１層５０との界面近傍における伝導キャリアの誘起を電気的に制御することによって、超伝導状態への転移を制御し得る。

図４および図５に示す例のように、ソース電極２０に印加する電圧よりも高い電圧を導電基板１０に印加することによって第１層５０に負の極性の伝導キャリアを誘起させる構成を想定する。このような構成において、ソース電極２０および上面電極６０にそれぞれ別系統の回路が接続された場合、上面電極６０に浮遊電位が印加されることにより、上面電極６０が導電基板１０よりも高電位となるおそれがある。上面電極６０が導電基板１０よりも高電位となると、第１層５０に本来誘起されるべきキャリアとは逆の極性のキャリアが誘起されるために、所期の特性を得られない可能性がある。図４および図５に示すように、ソース電極２０と上面電極６０とを等電位とすることにより、電気二重層におけるこのようなキャリアの逆転現象を回避し得る。

なお、ソース電圧よりも低い電圧をゲート電圧として用いてもよい。図６に例示するように、ドレイン電極３０の電位に対して、ソース電極２０および上面電極６０を高電位としてもよい。図６に示す例では、負荷３４を介してソース電極２０に電源電位が印加され、上面電極６０にも電源電位が印加されている。このような構成においては、例えば、導電基板１０に接地電位を印加することによって第１層５０に正のキャリアが誘起され、ソース電極２０−ドレイン電極３０間のキャリア密度が増加する。この場合も、ソース電圧よりも高い電圧をゲート電圧として用いたときと同様に、ソース電極２０およびドレイン電極３０の間におけるキャリア密度を制御可能である。

図７に示すように、導電基板１０と固体電解質層４０との間に導電層５５を配置してもよい。この例では、上面電極６０の電位を基準として、上面電極６０に印加される電圧よりも高い電圧をゲート電圧として導電層５５に印加する。導電基板１０と固体電解質層４０との間に導電層５５を配置し、導電層５５と、ソース電極２０および上面電極６０との間の電位差を制御することにより、導電基板１０と上面電極６０とを結ぶ方向に沿った電界を固体電解質層４０に印加し得る。

導電層５５を構成する材料の典型例は、Ａｇである。なお、導電層５５を形成するための材料としてＡｇを用い、Ａｇの層の厚さを１０ｎｍ程度に低減することにより、結晶格子の不整合を抑制して、エピタキシャル成長により固体電解質層４０を形成することが可能である。この場合、導電基板１０として例えばＳｒＴｉＯ₃単結晶基板を用い得る。

（３端子素子の他の変形例）
図８は、３端子素子の他の変形例を示す。図８に示す３端子素子１００Ｂと、図１〜図７を参照して説明した３端子素子１００Ａとの間の主な相違点は、３端子素子１００Ｂが、３端子素子１００Ａにおけるソース電極２０およびドレイン電極３０とは形状の異なるソース電極２０Ｂおよびドレイン電極３０Ｂを有している点である。

図８に示すように、３端子素子１００Ｂにおけるソース電極２０Ｂおよびドレイン電極３０Ｂは、第１層５０の上面５０ｕのうち、上面電極６０に対向していない部分の一部と、第１層５０の上面５０ｕおよび下面５０ｂを結ぶ側面５０ｓとを覆っている。ここでは、上面５０ｕおよび下面５０ｂは、ほぼ平行である。

このように、ソース電極２０Ｂおよびドレイン電極３０Ｂの少なくとも一方が、第１層５０の上面５０ｕの少なくとも一部と、第１層５０の側面５０ｓとを覆う形状を有していてもよい。第１層５０の上面５０ｕと、ソース電極２０Ｂまたはドレイン電極３０Ｂとの間の重なりを許容することにより、ソース電極２０Ｂおよびドレイン電極３０Ｂの形成時におけるアライメントずれに関するマージンを拡大し得る。すなわち、アライメントずれの許容値を拡大しながら、固体電解質層４０および第１層５０の間の界面の端部の少なくとも一部を覆うようなソース電極２０Ｂおよびドレイン電極３０Ｂを形成し得る。結果として、デバイスの信頼性を向上させ得る。

図９は、３端子素子のさらに他の変形例を示す。図９に示す３端子素子１００Ｃと、図８を参照して説明した３端子素子１００Ｂとの間の主な相違点は、３端子素子１００Ｃが、側面５０ｓの傾斜した第１層５０Ｃを有する点である。すなわち、この例では、第１層５０Ｃの断面は、下面５０ｂから上面５０ｕに向けて幅が小さくなるテーパー形状を有している。

図９に例示する構成において、第１層５０Ｃの側面５０ｓは、固体電解質層４０の法線方向（ここではｚ軸方向）に対して傾斜している。このような断面形状を有する第１層５０Ｃは、例えば、メタルマスクを用いて絶縁材料または半導体材料を堆積することによって形成し得る。あるいは、絶縁材料または半導体材料の堆積後に、ウェットエッチングまたはドライエッチングにより、第１層５０Ｃの形状を調整してもよい。側面５０ｓは、曲面であってもよい。

図９に示すように、ソース電極２０Ｃおよびドレイン電極３０Ｃは、図８に示すソース電極２０Ｂおよびドレイン電極３０Ｂと同様に、第１層５０の上面５０ｕの少なくとも一部と、第１層５０の側面５０ｓとを覆っている。このように、固体電解質層４０の法線方向に対して傾斜した側面５０ｓを有する第１層５０Ｃを形成することにより、側面５０ｓが固体電解質層４０の法線方向に立ちあがっている場合と比較して、固体電解質層４０および第１層５０の間の界面の端部を電極材料によってより確実に覆うことが可能である。すなわち、固体電解質層４０および第１層５０の間の界面の端部近傍における断線を抑制して、界面の端部近傍の少なくとも一部を覆うようなソース電極２０Ｃおよびドレイン電極３０Ｃをより確実に形成し得る。結果として、デバイスの信頼性を向上させ得る。

図１〜図９から明らかなように、本開示の実施形態による３端子素子（３端子素子１００Ａ〜１００Ｃ）における固体電解質層４０の表面の少なくとも一部は、封止樹脂などに覆われることなく、露出されている。換言すれば、固体電解質層４０は、表面の少なくとも一部に、第１層５０、ソース電極２０およびドレイン電極３０のいずれにも覆われていない部分を有する。このように、固体電解質層４０の表面の少なくとも一部が空気（特に水蒸気雰囲気）に曝されるようにすることにより、固体電解質層４０に例えばプロトンを積極的に導入させ得、３端子素子の特性を向上させ得る。

（３端子素子の製造方法の典型例）
以下、図面を参照しながら、本開示の実施形態による３端子素子の典型的な製造方法を説明する。ここでは、図９に示す３端子素子１００Ｃの製造方法を例示する。

まず、図１０に示すように、導電基板１０を用意し、導電基板１０上に固体電解質を堆積することにより、固体電解質層４０を形成する。固体電解質の堆積には、ＲＦマグネトロンスパッタリング、パルスレーザー堆積（ＰＬＤ）、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、分子線エピタキシー（ＭＢＥ）などの真空プロセスを適用し得る。導電基板１０として単結晶基板を用いる場合には、エピタキシャル成長により固体電解質層４０を形成することも可能である。ここでは、固体電解質としてＢａＺｒ_0.8Ｙ_0.2Ｏ_3-δを用いる。ナフィオン膜など、有機電解質を含む固体電解質層を形成する場合には、キャスト法、ディッピング法またはスピンコーティング法などの湿式法を適用すればよい。

導電基板１０上への固体電解質の堆積に先立ち、導電基板１０上に導電層５５を形成してもよい。この場合、蒸着、スパッタリングなどにより、導電層５５として、例えば厚さが１０ｎｍ程度のＡｇ膜を導電基板１０の表面上に形成すればよい。導電基板１０上に導電層５５を形成することにより、導電基板１０と固体電解質層４０との間に導電層５５を有する３端子素子（図７参照）を作製することができる。

次に、固体電解質層４０上に絶縁材料または半導体材料を堆積することにより、第１層５０を形成する。絶縁材料または半導体材料の堆積には、固体電解質の堆積と同様に例えば真空プロセスを用いることができる。ここでは、第１層５０を形成するための材料として、Ｓｒ_0.86Ｎｄ_0.14ＣｕＯ₂を用いる。図１１において模式的に示すように、絶縁材料または半導体材料（ここではＳｒ_0.86Ｎｄ_0.14ＣｕＯ₂）の堆積においてメタルマスクＭｋを用いることにより、固体電解質層４０よりも小さな面積を有し、側面が固体電解質層４０の法線方向に対して傾斜する第１層５０Ｃを形成することができる。あるいは、材料の堆積後に、ドライエッチングまたはウェットエッチングを実行してもよい。なお、固体電解質層４０をエピタキシャル成長によって形成した場合には、固体電解質層４０と同様に、第１層５０をエピタキシャル成長によって形成することが可能である。絶縁材料または半導体材料の堆積後にパターニングを行えば、固体電解質層４０の表面の一部を露出させることができ、絶縁材料または半導体材料を含む第１層５０Ｃを固体電解質層４０の表面の一部上に配置することができる。

次に、ソース電極２０Ｃ、ドレイン電極３０Ｃおよび上面電極６０を形成する。ソース電極２０Ｃ、ドレイン電極３０Ｃおよび上面電極６０の形成には、メタルマスクを用いたパターニング、または、リソグラフィを用いたリフトオフを適用することができる。例えばリフトオフを適用する場合、固体電解質層４０の上面４０ｕ上にレジストパターンＲｇを形成した後、蒸着、スパッタリングなどによってレジストパターンＲｇ上に金属材料を堆積して金属膜２２を形成する（図１２参照）。その後、金属膜２２のうちレジスト上にある部分をレジストパターンＲｇの剥離によって除去することにより、固体電解質層４０の上面４０ｕの一部および第１層５０の上面５０ｕの一部を露出させる。レジストパターンＲｇの除去により、固体電解質層４０と第１層５０との界面の端部Ｂｄの少なくとも一部を覆うソース電極２０Ｃ、界面の端部Ｂｄの他の少なくとも一部を覆うドレイン電極３０Ｃおよび第１層５０の上面５０ｕの少なくとも一部に接する上面電極６０を形成することができる。以上の工程により、図９に示す３端子素子１００Ｃが得られる。このように、本開示の実施形態による３端子素子の製造には、公知の半導体プロセスを適用可能である。

図１に示す第１層５０に例示されるように、側面が固体電解質層４０の法線方向にほぼ平行である場合には、マスクのアライメント誤差などを考慮して、固体電解質層４０および第１層５０の界面の端部Ｂｄの少なくとも一部に接するようにソース電極２０およびドレイン電極３０を形成すればよい。なお、図１は、あくまでも断面構造を模式的に示しており、第１層５０の上面５０ｕ上にソース電極２０および／またはドレイン電極３０の一部が残っていてもよい。ソース電極２０、ドレイン電極３０および上面電極６０は、上述した例のように一括して形成されてもよいし、例えば、ソース電極２０およびドレイン電極３０の形成後に、上面電極６０が別途に形成されてもよい。

本開示の実施形態による３端子素子（例えば３端子素子１００Ａ）においては、固体電解質層４０の導電基板１０とは反対側の表面に第１層５０、ソース電極２０およびドレイン電極３０が配置される。そのため、第１層５０、ソース電極２０、ドレイン電極３０および上面電極６０を、固体電解質層４０の形成後に形成することができる。すなわち、第１層５０（および／またはソース電極２０およびドレイン電極３０）への、固体電解質層４０の形成時における熱の印加を回避することができる。したがって、本開示の実施形態によれば、固体電解質層４０の形成時の熱に起因する、第１層５０における構造相転移の発生を抑制可能である。

例えば、上述の例において第１層５０の材料として例示したＳｒ_0.86Ｎｄ_0.14ＣｕＯ₂は、５００℃程度において構造相転移を示す。一方、上述の例のようにＢａＺｒ_0.8Ｙ_0.2Ｏ_3-δを固体電解質層４０の材料として用いる場合、固体電解質層４０の形成において７００℃程度までの加熱が行われる。したがって、特許文献１の電気伝導素子のように絶縁体５上にイオン伝導体６を形成する必要のある構成では、イオン伝導体６の形成時の加熱によって絶縁体５に構造相転移が生じてしまう。これに対し、本開示の実施形態では、第１層５０への、固体電解質層４０の形成時における熱の印加が回避されるので、第１層５０における構造相転移の発生を回避することが可能である。つまり、第１層５０の材料として、固体電解質層４０の形成時の温度において安定な材料以外の材料を選択することが可能であり、幅広い選択肢から第１層５０の材料を選ぶことが可能である。

本開示の実施形態による３端子素子は、トランジスタ、電気二重層コンデンサ、超伝導デバイスなどとして利用し得る。

１０ 導電基板
２０、２０Ｂ、２０Ｃ ソース電極
２０ｂ、３０ｂ、６０ｂ バッファ層
２０ｅ、３０ｅ、６０ｅ 電極層
３０、３０Ｂ、３０Ｃ ドレイン電極
３２ 電圧印加回路
４０ 固体電解質層
５０、５０Ｃ 第１層
５５ 導電層
６０ 上面電極
１００Ａ〜１００Ｃ ３端子素子

Claims (19)

1. 導電基板と、
   第１面および第２面を有する固体電解質層であって、前記第２面が前記導電基板に対向する固体電解質層と、
   超伝導材料から形成された第１層であって、前記第１面の一部の上に配置された第１層と、
   前記第１層上に配置された第１電極と、
   第２電極および第３電極と、
   を備え、
   前記第２電極は、少なくとも、前記第１層と前記固体電解質層との界面の端部の一部を覆っており、
   前記第３電極は、少なくとも、前記端部の他の一部を覆っている、３端子素子。
2. 前記導電基板および前記第１電極への電位差の印加により、前記固体電解質層および前記第１層の界面近傍に電気二重層が形成され、前記第２電極および前記第３電極を結ぶ導電チャネルが形成される、請求項１に記載の３端子素子。
3. 前記第１層は、
   一部が前記第１電極に対向する第３面と、
   前記第１面に対向する第４面と、
   前記第３面および前記第４面を結ぶ側面と、
   を有し、
   前記第２電極および前記第３電極の少なくとも一方は、前記第３面の他の一部および前記側面を覆っている、請求項１または２に記載の３端子素子。
4. 前記側面は、前記固体電解質層の法線方向に対して傾斜している、請求項３に記載の３端子素子。
5. 前記導電基板は、単結晶基板である、請求項１から４のいずれかに記載の３端子素子。
6. 前記固体電解質層は、エピタキシャル層である、
   請求項５に記載の３端子素子。
7. 前記第１層は、エピタキシャル層である、
   請求項６に記載の３端子素子。
8. 前記導電基板は、ＮｂまたはＬａがドープされたＳｒＴｉＯ₃基板である、請求項１から７のいずれかに記載の３端子素子。
9. 前記第２電極および前記第３電極の一方と前記第１電極とは、等電位である、請求項１から８のいずれかに記載の３端子素子。
10. 前記固体電解質層と前記導電基板との間に配置された導電層をさらに備える、請求項１から９のいずれかに記載の３端子素子。
11. 前記固体電解質層の表面の少なくとも一部は、露出されている、請求項１から１０のいずれかに記載の３端子素子。
12. 前記固体電解質層は、ＢａＺｒ_1-xＹ_xＯ_3-δ、ＳｒＺｒ_1-xＹ_xＯ_3-δ、および、ＣａＺｒ_1-xＹ_xＯ_3-δ（０＜ｘ≦０．５）の少なくともいずれかを含む、請求項１から１１のいずれかに記載の３端子素子。
13. 前記第１電極、前記第２電極および前記第３電極の少なくともいずれかは、バッファ層および電極層の積層構造を有し、
    前記バッファ層は、Ｔｉ層またはＣｒ層であり、
    前記電極層は、ＡｕおよびＰｔの少なくともいずれかを含有する、請求項１から１２のいずれかに記載の３端子素子。
14. 前記固体電解質層の法線方向から見たときの前記第１層の面積は、前記法線方向から見たときの前記固体電解質層の面積よりも小さい、請求項１から１３のいずれかに記載の３端子素子。
15. 前記固体電解質層は、有機電解質を含有する、請求項１から１４のいずれかに記載の３端子素子。
16. 導電基板上に固体電解質層を形成する工程（ａ）と、
    前記固体電解質層上に絶縁材料または半導体材料を堆積することにより、前記固体電解質層の一部上に絶縁材料または半導体材料を含む第１層を形成する工程（ｂ）と、
    少なくとも、前記第１層と前記固体電解質層との界面の端部の一部を覆う第１電極を形成する工程（ｃ）と、
    少なくとも、前記端部の他の一部を覆う第２電極を形成する工程（ｄ）と、
    前記第１層の一部上に第３電極を形成する工程（ｅ）と、
    を含む、３端子素子の製造方法。
17. 前記工程（ａ）において、前記固体電解質層は、エピタキシャル成長によって形成される、請求項１６に記載の３端子素子の製造方法。
18. 前記工程（ｂ）において、前記第１層は、エピタキシャル成長によって形成される、請求項１６または１７に記載の３端子素子の製造方法。
19. 前記工程（ａ）の前に、前記導電基板上に導電層を形成する工程（ａ１）をさらに含む、請求項１６から１８のいずれかに記載の３端子素子の製造方法。

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