JP2017199825A - 3端子素子およびその製造方法 - Google Patents
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導電基板と、
第1面および第2面を有する固体電解質層であって、第2面が導電基板に対向する固体電解質層と、
絶縁材料または半導体材料から形成された第1層であって、第1面の一部の上に配置された第1層と、
第1層上に配置された第1電極と、
第2電極および第3電極と、
を備え、
第2電極は、少なくとも、第1層と固体電解質層との界面の端部の一部を覆っており、
第3電極は、少なくとも、端部の他の一部を覆っている、3端子素子。
導電基板および第1電極への電位差の印加により、固体電解質層および第1層の界面近傍に電気二重層が形成され、第2電極および第3電極を結ぶ導電チャネルが形成される、項目1に記載の3端子素子。
第1層は、
一部が第1電極に対向する第3面と、
第1面に対向する第4面と、
第3面および第4面を結ぶ側面と、
を有し、
第2電極および第3電極の少なくとも一方は、第3面の他の一部および側面を覆っている、項目1または2に記載の3端子素子。
側面は、固体電解質層の法線方向に対して傾斜している、項目3に記載の3端子素子。
導電基板は、単結晶基板である、項目1から4のいずれかに記載の3端子素子。
固体電解質層は、エピタキシャル層である、
項目5に記載の3端子素子。
第1層は、エピタキシャル層である、
項目6に記載の3端子素子。
導電基板は、NbまたはLaがドープされたSrTiO3基板である、項目1から7のいずれかに記載の3端子素子。
第2電極および第3電極の一方と第1電極とは、等電位である、項目1から8のいずれかに記載の3端子素子。
固体電解質層と導電基板との間に配置された導電層をさらに備える、項目1から9のいずれかに記載の3端子素子。
固体電解質層の表面の少なくとも一部は、露出されている、項目1から10のいずれかに記載の3端子素子。
固体電解質層は、BaZr1-xYxO3-δ、SrZr1-xYxO3-δ、および、CaZr1-xYxO3-δ(0<x≦0.5)の少なくともいずれかを含む、項目1から11のいずれかに記載の3端子素子。
第1電極、第2電極および第3電極の少なくともいずれかは、バッファ層および電極層の積層構造を有し、
バッファ層は、Ti層またはCr層であり、
電極層は、AuおよびPtの少なくともいずれかを含有する、項目1から12のいずれかに記載の3端子素子。
第1層を構成する材料は、超伝導材料である、項目1から13のいずれかに記載の3端子素子。
固体電解質層の法線方向から見たときの第1層の面積は、法線方向から見たときの固体電解質層の面積よりも小さい、項目1から14のいずれかに記載の3端子素子。
固体電解質層は、有機電解質を含有する、項目1から15のいずれかに記載の3端子素子。
導電基板上に固体電解質層を形成する工程(a)と、
固体電解質層上に絶縁材料または半導体材料を堆積することにより、固体電解質層の一部上に絶縁材料または半導体材料を含む第1層を形成する工程(b)と、
少なくとも、第1層と固体電解質層との界面の端部の一部を覆う第1電極を形成する工程(c)と、
少なくとも、端部の他の一部を覆う第2電極を形成する工程(d)と、
第1層の一部上に第3電極を形成する工程(e)と、
を含む、3端子素子の製造方法。
工程(a)において、固体電解質層は、エピタキシャル成長によって形成される、項目17に記載の3端子素子の製造方法。
工程(b)において、第1層は、エピタキシャル成長によって形成される、項目17または18に記載の3端子素子の製造方法。
工程(a)の前に、導電基板上に導電層を形成する工程(a1)をさらに含む、項目17から19のいずれかに記載の3端子素子の製造方法。
図1および図2は、本開示の実施形態による3端子素子の断面および上面を模式的に示す。参考のために、図1および図2には、互いに直交するx軸、y軸およびz軸を示す矢印が描かれている。他の図面においても、x軸、y軸またはz軸を示すことがある。言うまでもないが、図1および図2は、3端子素子を構成する各部の配置をあくまで模式的に示し、したがって、現実の形状およびサイズを厳密に反映している訳ではない。他の図面についても同様である。なお、本明細書における「上面」および「下面」の用語は、部材間の相対的な配置を説明するために用いられており、本開示の3端子素子の使用時における姿勢を限定する意図ではない。
以下、図1〜図3を参照しながら、3端子素子100Aの各部の詳細を説明する。
ここで、3端子素子100Aの動作の典型例を説明する。
図8は、3端子素子の他の変形例を示す。図8に示す3端子素子100Bと、図1〜図7を参照して説明した3端子素子100Aとの間の主な相違点は、3端子素子100Bが、3端子素子100Aにおけるソース電極20およびドレイン電極30とは形状の異なるソース電極20Bおよびドレイン電極30Bを有している点である。
以下、図面を参照しながら、本開示の実施形態による3端子素子の典型的な製造方法を説明する。ここでは、図9に示す3端子素子100Cの製造方法を例示する。
20、20B、20C ソース電極
20b、30b、60b バッファ層
20e、30e、60e 電極層
30、30B、30C ドレイン電極
32 電圧印加回路
40 固体電解質層
50、50C 第1層
55 導電層
60 上面電極
100A〜100C 3端子素子
Claims (20)
- 導電基板と、
第1面および第2面を有する固体電解質層であって、前記第2面が前記導電基板に対向する固体電解質層と、
絶縁材料または半導体材料から形成された第1層であって、前記第1面の一部の上に配置された第1層と、
前記第1層上に配置された第1電極と、
第2電極および第3電極と、
を備え、
前記第2電極は、少なくとも、前記第1層と前記固体電解質層との界面の端部の一部を覆っており、
前記第3電極は、少なくとも、前記端部の他の一部を覆っている、3端子素子。 - 前記導電基板および前記第1電極への電位差の印加により、前記固体電解質層および前記第1層の界面近傍に電気二重層が形成され、前記第2電極および前記第3電極を結ぶ導電チャネルが形成される、請求項1に記載の3端子素子。
- 前記第1層は、
一部が前記第1電極に対向する第3面と、
前記第1面に対向する第4面と、
前記第3面および前記第4面を結ぶ側面と、
を有し、
前記第2電極および前記第3電極の少なくとも一方は、前記第3面の他の一部および前記側面を覆っている、請求項1または2に記載の3端子素子。 - 前記側面は、前記固体電解質層の法線方向に対して傾斜している、請求項3に記載の3端子素子。
- 前記導電基板は、単結晶基板である、請求項1から4のいずれかに記載の3端子素子。
- 前記固体電解質層は、エピタキシャル層である、
請求項5に記載の3端子素子。 - 前記第1層は、エピタキシャル層である、
請求項6に記載の3端子素子。 - 前記導電基板は、NbまたはLaがドープされたSrTiO3基板である、請求項1から7のいずれかに記載の3端子素子。
- 前記第2電極および前記第3電極の一方と前記第1電極とは、等電位である、請求項1から8のいずれかに記載の3端子素子。
- 前記固体電解質層と前記導電基板との間に配置された導電層をさらに備える、請求項1から9のいずれかに記載の3端子素子。
- 前記固体電解質層の表面の少なくとも一部は、露出されている、請求項1から10のいずれかに記載の3端子素子。
- 前記固体電解質層は、BaZr1-xYxO3-δ、SrZr1-xYxO3-δ、および、CaZr1-xYxO3-δ(0<x≦0.5)の少なくともいずれかを含む、請求項1から11のいずれかに記載の3端子素子。
- 前記第1電極、前記第2電極および前記第3電極の少なくともいずれかは、バッファ層および電極層の積層構造を有し、
前記バッファ層は、Ti層またはCr層であり、
前記電極層は、AuおよびPtの少なくともいずれかを含有する、請求項1から12のいずれかに記載の3端子素子。 - 前記第1層を構成する材料は、超伝導材料である、請求項1から13のいずれかに記載の3端子素子。
- 前記固体電解質層の法線方向から見たときの前記第1層の面積は、前記法線方向から見たときの前記固体電解質層の面積よりも小さい、請求項1から14のいずれかに記載の3端子素子。
- 前記固体電解質層は、有機電解質を含有する、請求項1から15のいずれかに記載の3端子素子。
- 導電基板上に固体電解質層を形成する工程(a)と、
前記固体電解質層上に絶縁材料または半導体材料を堆積することにより、前記固体電解質層の一部上に絶縁材料または半導体材料を含む第1層を形成する工程(b)と、
少なくとも、前記第1層と前記固体電解質層との界面の端部の一部を覆う第1電極を形成する工程(c)と、
少なくとも、前記端部の他の一部を覆う第2電極を形成する工程(d)と、
前記第1層の一部上に第3電極を形成する工程(e)と、
を含む、3端子素子の製造方法。 - 前記工程(a)において、前記固体電解質層は、エピタキシャル成長によって形成される、請求項17に記載の3端子素子の製造方法。
- 前記工程(b)において、前記第1層は、エピタキシャル成長によって形成される、請求項17または18に記載の3端子素子の製造方法。
- 前記工程(a)の前に、前記導電基板上に導電層を形成する工程(a1)をさらに含む、請求項17から19のいずれかに記載の3端子素子の製造方法。
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2016
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