JP6801175B2 - Electro-optics, electronic devices, and methods of driving electro-optics - Google Patents

Electro-optics, electronic devices, and methods of driving electro-optics Download PDF

Info

Publication number
JP6801175B2
JP6801175B2 JP2015215230A JP2015215230A JP6801175B2 JP 6801175 B2 JP6801175 B2 JP 6801175B2 JP 2015215230 A JP2015215230 A JP 2015215230A JP 2015215230 A JP2015215230 A JP 2015215230A JP 6801175 B2 JP6801175 B2 JP 6801175B2
Authority
JP
Japan
Prior art keywords
transistor
data transfer
transfer line
line
turned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015215230A
Other languages
Japanese (ja)
Other versions
JP2017083799A (en
Inventor
人嗣 太田
人嗣 太田
野澤 陵一
陵一 野澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2015215230A priority Critical patent/JP6801175B2/en
Publication of JP2017083799A publication Critical patent/JP2017083799A/en
Application granted granted Critical
Publication of JP6801175B2 publication Critical patent/JP6801175B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、電気光学装置、電子機器、及び電気光学装置の駆動方法に関する。 The present invention relates to an electro-optical device, an electronic device, and a method for driving the electro-optical device.

近年、有機発光ダイオード(以下、OLED(Organic Light Emitting Diode)という)素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置の一般的な構成では、走査線とデータ線との交差に対応して、発光素子やトランジスターなどを含む画素回路が、表示すべき画像の画素に対応して設けられる。
このような構成において、画素の階調レベルに応じた電位のデータ信号が当該トランジスターのゲートに印加されると、当該トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。
In recent years, various electro-optical devices using light emitting elements such as organic light emitting diodes (hereinafter referred to as OLEDs (Organic Light Emitting Diodes)) have been proposed. In the general configuration of this electro-optical device, a pixel circuit including a light emitting element, a transistor, and the like is provided corresponding to the pixels of the image to be displayed corresponding to the intersection of the scanning line and the data line.
In such a configuration, when a data signal having a potential corresponding to the gradation level of the pixel is applied to the gate of the transistor, the transistor supplies a current corresponding to the voltage between the gate and the source to the light emitting element. As a result, the light emitting element emits light with a brightness corresponding to the gradation level.

トランジスターを発光強度の調節に用いる駆動方式では、各画素に設けられたトランジスターの閾値電圧がばらつくと、発光素子に流れる電流がばらつくため、表示画像の画質が低下してしまう。従って、画質の低下を防ぐためには、トランジスターの閾値電圧のばらつきを補償する必要がある。そこで、トランジスターのゲート電圧を閾値電圧に調整するために、トランジスターのゲートとドレインまたはソースとの間に補償用トランジスターを設けると共に、トランジスターのゲートとデータ線との間にカップリング容量を設けた装置が提案されている(例えば特許文献1参照)。 In the drive method in which the transistor is used for adjusting the emission intensity, if the threshold voltage of the transistor provided in each pixel varies, the current flowing through the light emitting element varies, so that the image quality of the displayed image deteriorates. Therefore, in order to prevent deterioration of image quality, it is necessary to compensate for variations in the threshold voltage of the transistor. Therefore, in order to adjust the gate voltage of the transistor to the threshold voltage, a device in which a compensation transistor is provided between the gate of the transistor and the drain or source, and a coupling capacitance is provided between the gate of the transistor and the data line. Has been proposed (see, for example, Patent Document 1).

特開2008−191247号公報Japanese Unexamined Patent Publication No. 2008-191247

しかしながら、特許文献1の装置においては、カップリング容量の電極のうちトランジスターのゲートに接続された電極が、発光期間中にフローティング状態となるため、データ線の電位変動の影響を受ける。その結果、トランジスターのゲート電圧を閾値電圧に維持することができず、表示不具合が生じる虞があった。
本発明は上述した事情に鑑みてなされたものであり、その目的のひとつは、データ信号が供給される素子の電位変動の影響を抑制し、表示品位を向上することである。
However, in the apparatus of Patent Document 1, among the electrodes having a coupling capacitance, the electrode connected to the gate of the transistor is in a floating state during the light emitting period, and is therefore affected by the potential fluctuation of the data line. As a result, the gate voltage of the transistor cannot be maintained at the threshold voltage, which may cause a display defect.
The present invention has been made in view of the above circumstances, and one of the objects thereof is to suppress the influence of potential fluctuation of the element to which the data signal is supplied and to improve the display quality.

上記目的を達成するために、本発明の一態様に係る電気光学装置は、走査線と、第1データ転送線と、第2データ転送線と、前記第1データ転送線に接続された第1電極と、前記第2データ転送線に接続された第2電極とを含む第1容量と、前記第1データ転送線と前記第2データ転送線とを、導通状態又は非導通状態にする第1トランジスターと、前記第2データ転送線と前記走査線とに対応して設けられた画素回路と、前記画素回路を駆動する駆動回路と、を有し、前記画素回路は、ゲート電極、第1電流端、及び第2電流端を備える駆動トランジスターと、前記第2データ転送線と、前記駆動トランジスターの前記ゲート電極との間に接続された第2トランジスターと、前記第2データ転送線と、前記駆動トランジスターの前記第1電流端との間に接続され、前記駆動トランジスターの前記第1電流端前記駆動トランジスターの前記ゲート電極とを導通させるための第3トランジスターと、前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、を含み、前記駆動回路は、第1期間に、前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせて、前記第2データ転送線に初期電位を供給し、前記第1期間に続く第2期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、少なくとも前記第3トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記駆動トランジスターの前記ゲート電極とを導通させ、前記第2期間に続く第3期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせて、前記駆動トランジスターの前記第1電流端と、前記発光素子とを導通させ、前記発光素子を発光させ、前記第1データ転送線には、少なくとも一つの前記第2データ転送線が、前記第1容量を介して接続され、前記第2データ転送線を介して同一の前記第1データ転送線に接続された前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数以下の個数の前記画素回路を一つのブロックとすると、一の前記ブロックにおける前記第3期間に、前記第1トランジスターをオンさせて前記第2データ転送線に初期電位を供給する期間を設ける、ことを特徴とする。 In order to achieve the above object, the electro-optical device according to one aspect of the present invention includes a scanning line , a first data transfer line , a second data transfer line, and a first data transfer line connected to the first data transfer line . electrode and a first capacitor and a second electrode connected to said second data transfer line, and said second data transfer line and said first data transfer line, a into a conductive or nonconductive 1 It has a transistor, a pixel circuit provided corresponding to the second data transfer line and the scanning line, and a drive circuit for driving the pixel circuit. The pixel circuit includes a gate electrode and a first current. A drive transistor having an end and a second current end, a second transistor connected between the second data transfer line and the gate electrode of the drive transistor, the second data transfer line, and the drive. It is connected between the first current end of the transistor and supplied via the drive transistor and a third transistor for conducting the first current end of the drive transistor and the gate electrode of the drive transistor. The drive circuit includes a light emitting element that emits light with a brightness corresponding to the magnitude of the current, and the drive circuit turns on the first transistor in the first period to turn on the first data transfer line and the second data transfer line. The second transistor and the third transistor are turned off to supply an initial potential to the second data transfer line , and in the second period following the first period, the first transistor Is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and at least the third transistor is turned on so that the first current end of the drive transistor and the drive transistor are turned on. In the third period following the second period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state. The second transistor and the third transistor are turned off to conduct the first current end of the drive transistor and the light emitting element to cause the light emitting element to emit light, and at least the first data transfer line is connected to the first data transfer line. A set of pixel circuits in which one second data transfer line is connected via the first capacitance and is connected to the same first data transfer line via the second data transfer line is used as a pixel array. If the number of the pixel circuits, which is equal to or less than the number of the pixel circuits included in the pixel train, is regarded as one block, the number of the pixel circuits is one block. The third period is provided with a period in which the first transistor is turned on to supply an initial potential to the second data transfer line .

この態様によれば、下記の理由により、第3期間(発光期間)において駆動トランジスターのゲートに接続された電極がフローティング状態となることが防止される。ここで第2データ転送線と第1容量(転送容量)とを介して、同一の第1データ転送線に接続された画素回路の集合を「画素列」と称し、第2データ転送線に接続された所定数の画素回路の集合を「ブロック」と称する。本態様によれば、一のブロックにおける第3期間(発光期間)に、第1トランジスターをオンさせて第2データ転送線に初期電位を供給する期間を設ける。これにより、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。 According to this aspect, it is prevented that the electrode connected to the gate of the drive transistor is in a floating state in the third period (light emitting period) for the following reason. Here, a set of pixel circuits connected to the same first data transfer line via the second data transfer line and the first capacitance (transfer capacitance) is referred to as a "pixel string" and is connected to the second data transfer line. A set of a predetermined number of pixel circuits is referred to as a "block". According to this aspect, the third period (light emission period) in one block is provided with a period in which the first transistor is turned on to supply the initial potential to the second data transfer line. As a result, it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の他の態様に係る電気光学装置は、一の前記ブロックにおける前記第1期間であって、他の前記ブロックにおける前記第3期間に、前記第1トランジスターをオンさせて前記第2データ転送線に初期電位を供給する、ことを特徴とする。この態様によれば、一のブロックにおける第1期間(補償期間)には、第1トランジスターをオンさせて第1データ転送線第2データ転送線とを導通状態にすると共に、第2トランジスター及び第3トランジスターをオフさせて、第2データ転送線に初期電位を供給する。この時、他のブロックにおいては第3期間(発光期間)となっているので、他のブロックにおいても第1トランジスターをオンさせて第2データ転送線に初期電位を供給する。したがって、制御を簡略化しつつ、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。 The electro-optical device according to another aspect of the present invention is the first period in the block, and the second data transfer by turning on the first transistor in the third period in the other block. It is characterized by supplying an initial potential to the wire . According to this aspect, in the first period (compensation period) in one block, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the second transistor and the second transistor and the second data transfer line are made conductive. The third transistor is turned off to supply the initial potential to the second data transfer line. At this time, since the other block is in the third period (light emission period), the first transistor is turned on in the other block to supply the initial potential to the second data transfer line. Therefore, it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage while simplifying the control. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の他の態様に係る電気光学装置は、一の前記ブロックにおける前記第1期間に、他のブロックでは、前記第1データ転送線に前記初期電位が供給され、前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすることにより、前記第2データ転送線に初期電位を供給する、ことを特徴とする。この態様によれば、一のブロックにおける第1期間(補償期間)には、第1トランジスターをオンさせて第1データ転送線第2データ転送線とを導通状態にすると共に、第2トランジスター及び第3トランジスターをオフさせて、第2データ転送線に初期電位を供給する。この時、他のブロックにおいては第3期間(発光期間)となっているので、他のブロックにおいても第1トランジスターをオンさせて第1データ転送線と前記第2データ転送線とを導通状態にして、第2データ転送線に初期電位を供給する。したがって、制御を簡略化しつつ、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。 In the electro-optical device according to another aspect of the present invention, the initial potential is supplied to the first data transfer line during the first period in one block, and the first transistor is turned on in the other block. The first data transfer line and the second data transfer line are brought into a conductive state to supply an initial potential to the second data transfer line . According to this aspect, in the first period (compensation period) in one block, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the second transistor and the second transistor and the second data transfer line are made conductive. The third transistor is turned off to supply the initial potential to the second data transfer line. At this time, since the other block is in the third period (light emission period), the first transistor is turned on in the other block to make the first data transfer line and the second data transfer line conductive. The initial potential is supplied to the second data transfer line. Therefore, it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage while simplifying the control. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の他の態様に係る電気光学装置は、前記初期電位を供給する給電線を備え、前記第1トランジスターは、前記給電線と前記第2データ転送線とを、導通状態又は非導通状態にするトランジスターであり、一の前記ブロックにおける前記第1期間であって、他の前記ブロックにおける第3期間に、前記第1トランジスターをオンさせて前記給電線と前記第2データ転送線とを導通状態にすることにより、前記第2データ転送線に初期電位を供給する、ことを特徴とする。この態様によれば、一のブロックにおける第1期間(補償期間)には、第1トランジスターをオンさせて第1データ転送線第2データ転送線とを導通状態にすると共に、第2トランジスター及び第3トランジスターをオフさせて、第2データ転送線に初期電位を供給する。この時、他のブロックにおいては第3期間(発光期間)となっているので、他のブロックにおいても第1トランジスターをオンさせて第1データ転送線と前記第2データ転送線とを導通状態にして、初期電位の供給線と第2データ転送線とを導通状態にすることにより、第2データ転送線に初期電位を供給する。したがって、制御を簡略化しつつ、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。 The electro-optical device according to another aspect of the present invention includes a feeder line for supplying the initial potential, and the first transistor brings the feeder line and the second data transfer line into a conductive state or a non-conducting state. The first transistor is turned on during the first period in one block and the third period in the other block to conduct the feeder line and the second data transfer line in a conductive state. It is characterized in that the initial potential is supplied to the second data transfer line . According to this aspect, in the first period (compensation period) in one block, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the second transistor and the second transistor and the second data transfer line are made conductive. The third transistor is turned off to supply the initial potential to the second data transfer line. At this time, since the other block is in the third period (light emission period), the first transistor is turned on in the other block to make the first data transfer line and the second data transfer line conductive. Then, the initial potential is supplied to the second data transfer line by making the supply line of the initial potential and the second data transfer line conductive. Therefore, it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage while simplifying the control. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の他の態様に係る電気光学装置は、前記第1トランジスターは、複数の前記画素回路に対して共通に設けられてなることを特徴とする。この態様によれば、複数の画素回路において上述のような制御が行われ、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。また、電気光学装置における第1トランジスターの数を減らすことができる。
また、本発明の他の態様に係る電気光学装置は、前記画素回路のそれぞれに対して設けられてなる、ことを特徴とする。この態様によれば、画素回路ごとに上述のような制御が行われ、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。
The electro-optical device according to another aspect of the present invention is characterized in that the first transistor is commonly provided for a plurality of the pixel circuits. According to this aspect, the above-mentioned control is performed in the plurality of pixel circuits, and it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur. In addition, the number of first transistors in the electro-optical device can be reduced.
Further, the electro-optical device according to another aspect of the present invention is characterized in that it is provided for each of the pixel circuits. According to this aspect, the above-mentioned control is performed for each pixel circuit, and it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の他の態様に係る電気光学装置は、前記第1容量は、前記第2データ転送線ごとに設けられてなる、ことを特徴とする。この態様によれば、画素回路ごとに上述のような制御が行われ、第2データ転送線の電位及び第2データ転送線に接続された第1容量の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。
上記目的を達成するために、本発明の一態様に係る電子機器は、前記各態様のいずれかに係る電気光学装置を備えることを特徴とする。この態様によれば、前記各態様のいずれかに係る電気光学装置を備える電子機器が提供される。
The electro-optical device according to another aspect of the present invention is characterized in that the first capacitance is provided for each of the second data transfer lines . According to this embodiment, control as described above for each pixel circuit is performed, the potential of the first capacitor connected to a potential and a second data transfer line of the second data transfer line is suppressed to approach the power supply voltage Can be done. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.
In order to achieve the above object, the electronic device according to one aspect of the present invention is characterized by including an electro-optical device according to any one of the above-described aspects. According to this aspect, an electronic device including an electro-optic device according to any one of the above-described aspects is provided.

上記目的を達成するために、本発明の一態様に係る電気光学装置の駆動方法は、走査線と、第1データ転送線と、第2データ転送線と、前記第1データ転送線に接続された第1電極と、前記第2データ転送線に接続された第2電極とを含む第1容量と、前記第1データ転送線と前記第2データ転送線とを、導通状態又は非導通状態にする第1トランジスターと、前記第2データ転送線と前記走査線とに対応して設けられた画素回路と、を有し、前記画素回路は、ゲート電極、第1電流端、及び第2電流端を備える駆動トランジスターと、前記第2データ転送線と、前記駆動トランジスターの前記ゲート電極との間に接続された第2トランジスターと、前記第2データ転送線と、前記駆動トランジスターの前記第1電流端との間に接続され、前記駆動トランジスターの前記第1電流端前記駆動トランジスターの前記ゲート電極とを導通させるための第3トランジスターと、前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、を含み、前記第1データ転送線には、少なくとも一つの前記第2データ転送線が、前記第1容量を介して接続され、前記第2データ転送線を介して同一の前記第1データ転送線に接続された前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数以下の個数の前記画素回路を一つのブロックとする電気光学装置の駆動方法であって、第1期間に、前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせて、前記第2データ転送線に初期電位を供給し、前記第1期間に続く第2期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、少なくとも前記第3トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記駆動トランジスターの前記ゲート電極とを導通させ、
前記第2期間に続く第3期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせて、前記駆動トランジスターの前記第1電流端と、前記発光素子とを導通させ、前記発光素子を発光させ、一の前記ブロックにおける前記第3期間に、前記第1トランジスターをオンさせて前記第2データ転送線に初期電位を供給する期間を設ける、ことを特徴とする。
In order to achieve the above object, the driving method of the electro-optical device according to one aspect of the present invention is connected to a scanning line , a first data transfer line , a second data transfer line, and the first data transfer line. The first capacitance including the first electrode and the second electrode connected to the second data transfer line , and the first data transfer line and the second data transfer line are brought into a conductive state or a non-conducting state. The pixel circuit includes a gate electrode, a first current end, and a second current end. The pixel circuit includes a first transistor and a pixel circuit provided corresponding to the second data transfer line and the scanning line. A drive transistor comprising, a second data transfer line , a second transistor connected between the gate electrode of the drive transistor, the second data transfer line, and the first current end of the drive transistor. Depending on the magnitude of the current supplied through the drive transistor and the third transistor connected between the first current end of the drive transistor and the gate electrode of the drive transistor. At least one of the second data transfer lines is connected to the first data transfer line , including a light emitting element that emits light with a high brightness, via the first capacitance, and via the second data transfer line . An electro-optical device in which a set of the pixel circuits connected to the same first data transfer line is a pixel array, and the number of the pixel circuits included in the pixel array is less than or equal to the number of the pixel circuits as one block. In the first period, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the third transistor are connected. Is turned off to supply an initial potential to the second data transfer line, and in the second period following the first period, the first transistor is turned off to supply the first data transfer line and the second data transfer line. At least the third transistor is turned on to conduct the first current end of the drive transistor and the gate electrode of the drive transistor.
In the third period following the second period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and the second transistor and the third transistor are connected. Is turned off to conduct the first current end of the drive transistor and the light emitting element to cause the light emitting element to emit light, and the first transistor is turned on during the third period in the block. A period for supplying the initial potential to the second data transfer line is provided.

この態様によれば、下記の理由により、第3期間(発光期間)において駆動トランジスターのゲートに接続された電極がフローティング状態となることが防止される。ここで第2データ転送線と第1容量(転送容量)とを介して、同一の第1データ転送線に接続された画素回路の集合を「画素列」と称し、第2データ転送線に接続された所定数の画素回路の集合を「ブロック」と称する。本態様によれば、一のブロックにおける第3期間(発光期間)に、第1トランジスターをオンさせて第2データ転送線に初期電位を供給する期間を設ける。これにより、第2データ転送線の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、駆動トランジスターのゲート電圧を変動させることがないので、表示の不具合を発生させることがない。 According to this aspect, it is prevented that the electrode connected to the gate of the drive transistor is in a floating state in the third period (light emitting period) for the following reason. Here, a set of pixel circuits connected to the same first data transfer line via the second data transfer line and the first capacitance (transfer capacitance) is referred to as a "pixel string" and is connected to the second data transfer line. A set of a predetermined number of pixel circuits is referred to as a "block". According to this aspect, the third period (light emission period) in one block is provided with a period in which the first transistor is turned on to supply the initial potential to the second data transfer line. As a result, it is possible to prevent the potential of the second data transfer line from approaching the power supply voltage. As a result, the second transistor 122 does not turn on, and the gate voltage of the drive transistor does not fluctuate, so that a display defect does not occur.

本発明の第1実施形態に係る電気光学装置の構成を示す斜視図である。It is a perspective view which shows the structure of the electro-optic device which concerns on 1st Embodiment of this invention. 同電気光学装置の構成を示すブロック図である。It is a block diagram which shows the structure of the electro-optic device. 同電気光学装置のデマルチプレクサとデータ転送回路との構成を説明するための回路図である。It is a circuit diagram for demonstrating the configuration of the demultiplexer and the data transfer circuit of the electro-optic device. 同電気光学装置の画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit of the electro-optic device. 同電気光学装置に特有の構成を説明する図である。It is a figure explaining the structure peculiar to the electro-optic device. 比較例として示す従来の構成を説明する図である。It is a figure explaining the conventional structure shown as a comparative example. 同電気光学装置の動作を示すタイミングチャートである。It is a timing chart which shows the operation of the electro-optic device. 同電気光学装置の動作説明図である。It is operation explanatory drawing of the electro-optic device. 同電気光学装置の動作を示すタイミングチャートである。It is a timing chart which shows the operation of the electro-optic device. 同電気光学装置の動作説明図である。It is operation explanatory drawing of the electro-optic device. 同電気光学装置の動作説明図である。It is operation explanatory drawing of the electro-optic device. 同電気光学装置の動作説明図である。It is operation explanatory drawing of the electro-optic device. 同電気光学装置の動作を示すタイミングチャートである。It is a timing chart which shows the operation of the electro-optic device. 同電気光学装置の動作説明図である。It is operation explanatory drawing of the electro-optic device. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 発光装置の断面図である。It is sectional drawing of the light emitting device. 本発明の第2実施形態に係る電気光学装置の基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on the substrate of the electro-optic device which concerns on 2nd Embodiment of this invention. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 発光装置の断面図である。It is sectional drawing of the light emitting device. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 本発明の第3実施形態に係る電気光学装置の画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit of the electro-optic device which concerns on 3rd Embodiment of this invention. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 発光装置の断面図である。It is sectional drawing of the light emitting device. 本発明の第4実施形態に係る電気光学装置の画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit of the electro-optic device which concerns on 4th Embodiment of this invention. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a substrate. 発光装置の断面図である。It is sectional drawing of the light emitting device. 変形例に係る画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit which concerns on a modification. 変形例に係る画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit which concerns on a modification. 変形例に係る画素回路の第1データ転送線、転送容量、第2データ転送線及び画素回路の関係を示す図である。It is a figure which shows the relationship between the 1st data transfer line, the transfer capacity, the 2nd data transfer line and the pixel circuit of the pixel circuit which concerns on a modification. HMDの外観構成を示す図である。It is a figure which shows the appearance structure of the HMD. HMDの光学構成を示す図である。It is a figure which shows the optical structure of an HMD.

<第1実施形態>
図1は、本発明の第1実施形態に係る電気光学装置1の構成を示す斜視図である。電気光学装置1は、例えばヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
図1に示すように、電気光学装置1は、表示パネル2と、表示パネル2の動作を制御する制御回路3とを備える。表示パネル2は、複数の画素回路と、当該画素回路を駆動する駆動回路とを備える。本実施形態において、表示パネル2が備える複数の画素回路及び駆動回路は、シリコン基板に形成され、画素回路には、発光素子の一例であるOLEDが用いられる。また、表示パネル2は、例えば、表示部で開口する枠状のケース82に収納されるとともに、FPC(Flexible Printed Circuits)基板84の一端が接続される。
FPC基板84には、半導体チップの制御回路3が、COF(Chip On Film)技術によって実装されるとともに、複数の端子86が設けられて、図示省略された上位回路に接続される。
<First Embodiment>
FIG. 1 is a perspective view showing a configuration of an electro-optical device 1 according to a first embodiment of the present invention. The electro-optical device 1 is a micro-display that displays an image on, for example, a head-mounted display.
As shown in FIG. 1, the electro-optical device 1 includes a display panel 2 and a control circuit 3 that controls the operation of the display panel 2. The display panel 2 includes a plurality of pixel circuits and a drive circuit for driving the pixel circuits. In the present embodiment, the plurality of pixel circuits and drive circuits included in the display panel 2 are formed on a silicon substrate, and an OLED, which is an example of a light emitting element, is used for the pixel circuits. Further, the display panel 2 is housed in, for example, a frame-shaped case 82 opened at the display portion, and one end of an FPC (Flexible Printed Circuits) substrate 84 is connected.
A semiconductor chip control circuit 3 is mounted on the FPC substrate 84 by COF (Chip On Film) technology, and a plurality of terminals 86 are provided and connected to a higher-level circuit (not shown).

図2は、実施形態に係る電気光学装置1の構成を示すブロック図である。上述のとおり、電気光学装置1は、表示パネル2と、制御回路3とを備える。
制御回路3には、図示省略された上位回路よりデジタルの画像データVdataが同期信号に同期して供給される。ここで、画像データVdataとは、表示パネル2(厳密には、後述する表示部100)で表示すべき画像の画素の階調レベルを例えば8ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。
FIG. 2 is a block diagram showing the configuration of the electro-optical device 1 according to the embodiment. As described above, the electro-optical device 1 includes a display panel 2 and a control circuit 3.
Digital image data Vdata is supplied to the control circuit 3 in synchronization with the synchronization signal from a higher-level circuit (not shown). Here, the image data Vdata is data that defines, for example, 8-bit gradation levels of pixels of an image to be displayed on the display panel 2 (strictly speaking, the display unit 100 described later). The synchronization signal is a signal including a vertical synchronization signal, a horizontal synchronization signal, and a dot clock signal.

制御回路3は、同期信号に基づいて、各種制御信号を生成し、これを表示パネル2に対して供給する。具体的には、制御回路3は、表示パネル2に対して、制御信号Ctrと、正論理の制御信号Giniと、これと論理反転の関係にある負論理の制御信号/Giniと、正論理の制御信号Gcplと、これと論理反転の関係にある負論理の制御信号/Gcplと、制御信号Sel(1)、Sel(2)、Sel(3)と、これらの信号に対して論理反転の関係にある制御信号/Sel(1)、/Sel(2)、/Sel(3)と、を供給する。
ここで、制御信号Ctrとは、パルス信号や、クロック信号、イネーブル信号など、複数の信号を含む信号である。
なお、制御信号Sel(1)、Sel(2)、Sel(3)を、制御信号Selと総称し、制御信号/Sel(1)、/Sel(2)、/Sel(3)を、制御信号/Selと総称する場合がある。
また、制御回路3は電圧生成回路31を含む。電圧生成回路31は、表示パネル2に対して、各種電位を供給する。具体的には、制御回路3は、表示パネル2に対してリセット電位Vorst及び初期電位Vini等を供給する。
The control circuit 3 generates various control signals based on the synchronization signal and supplies them to the display panel 2. Specifically, the control circuit 3 refers to the display panel 2, the control signal Ctr, the positive logic control signal Gini, the negative logic control signal / Gini which has a logic inversion relationship with the control signal Ctr, and the positive logic. The control signal Gcpl, the negative logic control signal / Gcpl that has a logic inversion relationship with the control signal Gcpl, the control signals Sel (1), Sel (2), and Sel (3), and the logic inversion relationship for these signals. The control signals / Sel (1), / Sel (2), / Sel (3) in the above are supplied.
Here, the control signal Ctr is a signal including a plurality of signals such as a pulse signal, a clock signal, and an enable signal.
The control signals Sel (1), Sel (2), and Sel (3) are collectively referred to as control signals Sel, and the control signals / Sel (1), / Sel (2), / Sel (3) are referred to as control signals. It may be generically called / Self.
Further, the control circuit 3 includes a voltage generation circuit 31. The voltage generation circuit 31 supplies various potentials to the display panel 2. Specifically, the control circuit 3 supplies the reset potential Vorst, the initial potential Vini, and the like to the display panel 2.

さらに、制御回路3は、画像データVdataに基づいて、アナログの画像信号Vidを生成する。具体的には、制御回路3には、画像信号Vidの示す電位、及び、表示パネル2が備える発光素子(後述するOLED130)の輝度を対応付けて記憶したルックアップテーブルが設けられる。そして、制御回路3は、当該ルックアップテーブルを参照することで、画像データVdataに規定される発光素子の輝度に対応した電位を示す画像信号Vidを生成し、これを表示パネル2に対して供給する。 Further, the control circuit 3 generates an analog image signal Vid based on the image data Vdata. Specifically, the control circuit 3 is provided with a lookup table that stores the potential indicated by the image signal Vid and the brightness of the light emitting element (OLED 130 described later) included in the display panel 2 in association with each other. Then, the control circuit 3 generates an image signal Vid indicating a potential corresponding to the brightness of the light emitting element defined in the image data Vdata by referring to the lookup table, and supplies this to the display panel 2. To do.

図2に示すように、表示パネル2は、表示部100と、これを駆動する駆動回路(データ転送線駆動回路5及び走査線駆動回路6)とを備える。
表示部100には、表示すべき画像の画素に対応した画素回路110がマトリクス状に配列されている。詳細には、表示部100において、M行の走査線12が図において横方向(X方向)に延在して設けられ、また、3列毎にグループ化された(3N)列の第1データ転送線14−1が図において縦方向(Y方向)に延在し、かつ、各走査線12と互いに電気的な絶縁を保って設けられている。
なお、図面の煩雑化を避けるために図2においては図示していないが、各々の第1データ転送線14−1に対しては、第2データ転送線14−2が電気的に接続可能に且つ縦方向(Y方向)に延在して設けられている(例えば図4参照)。そして、M行の走査線12と、(3N)列の第2データ転送線14−2とに対応して画素回路110が設けられている。このため、本実施形態において画素回路110は、縦M行×横(3N)列でマトリクス状に配列されている。
As shown in FIG. 2, the display panel 2 includes a display unit 100 and a drive circuit (data transfer line drive circuit 5 and scan line drive circuit 6) for driving the display unit 100.
In the display unit 100, pixel circuits 110 corresponding to the pixels of the image to be displayed are arranged in a matrix. Specifically, in the display unit 100, the scanning line 12 of the M row is provided extending in the horizontal direction (X direction) in the drawing, and the first data of the (3N) column grouped by 3 columns The transfer lines 14-1 extend in the vertical direction (Y direction) in the drawing, and are provided so as to be electrically insulated from each scanning line 12.
Although not shown in FIG. 2 in order to avoid complication of the drawings, the second data transfer line 14-2 can be electrically connected to each first data transfer line 14-1. Moreover, it is provided so as to extend in the vertical direction (Y direction) (see, for example, FIG. 4). A pixel circuit 110 is provided corresponding to the scanning line 12 in the M row and the second data transfer line 14-2 in the (3N) column. Therefore, in the present embodiment, the pixel circuits 110 are arranged in a matrix of vertical M rows × horizontal (3N) columns.

ここで、M、Nは、いずれも自然数である。走査線12及び画素回路110のマトリクスのうち、行(ロウ)を区別するために、図において上から順に1、2、3、…、(M−1)M行と呼ぶ場合がある。同様に第1データ転送線14−1及び画素回路110のマトリクスの列(カラム)を区別するために、図において左から順に1、2、3、…、(3N−1)、(3N)列と呼ぶ場合がある。
ここで、第1データ転送線14−1のグループを一般化して説明するために、1以上の任意の整数をnと表すと、左から数えてn番目のグループには、(3n−2)列目、(3n−1)列目及び(3n)列目の第1データ転送線14−1が属している、ということになる。
Here, M and N are both natural numbers. In order to distinguish rows (rows) from the matrix of the scanning line 12 and the pixel circuit 110, they may be referred to as 1, 2, 3, ..., (M-1) M rows in order from the top in the figure. Similarly, in order to distinguish the columns of the matrix of the first data transfer line 14-1 and the pixel circuit 110, the columns 1, 2, 3, ..., (3N-1), (3N) in order from the left in the figure. May be called.
Here, in order to generalize and explain the group of the first data transfer line 14-1, if any integer of 1 or more is represented as n, the nth group counted from the left is (3n-2). It means that the first data transfer line 14-1 of the first column, the (3n-1) column, and the (3n) column belongs to the column.

なお、同一行の走査線12と、同一グループに属する3列の第2データ転送線14−2とに対応した3つの画素回路110は、それぞれR(赤)、G(緑)、B(青)の画素に対応して、これらの3画素が表示すべきカラー画像の1ドットを表現する。すなわち、本実施形態では、RGBに対応したOLEDの発光によって1ドットのカラーを加法混色で表現する構成となっている。 The three pixel circuits 110 corresponding to the scanning line 12 in the same row and the second data transfer line 14-2 in three columns belonging to the same group are R (red), G (green), and B (blue, respectively). ) Corresponds to one dot of the color image to be displayed by these three pixels. That is, in the present embodiment, the color of one dot is expressed by additive color mixing by emitting light of the OLED corresponding to RGB.

また、図2に示すように、表示部100において、(3N)列の給電線(リセット電位供給線)16が、縦方向に延在し、かつ、各走査線12と互いに電気的な絶縁を保って設けられる。各給電線16には、所定のリセット電位Vorstが共通に給電されている。ここで、給電線16の列を区別するために、図において左から順に1、2、3、…、(3N)列目の給電線16と呼ぶ場合がある。1列目〜(3N)列目の給電線16の各々は、1列目〜(3N)列目の第1データ転送線14−1(第2データ転送線14−2)の各々に対応して設けられる。 Further, as shown in FIG. 2, in the display unit 100, the feeder line (reset potential supply line) 16 in the (3N) row extends in the vertical direction and is electrically insulated from each scanning line 12. It is kept and provided. A predetermined reset potential Worst is commonly fed to each feeder line 16. Here, in order to distinguish the rows of the feeder lines 16, the feeder lines 16 in the first, second, third, ..., (3N) rows may be referred to in order from the left in the figure. Each of the feeder lines 16 in the first to (3N) rows corresponds to each of the first data transfer lines 14-1 (second data transfer lines 14-2) in the first to (3N) rows. Is provided.

走査線駆動回路6は、1個のフレームの期間内にM本の走査線12を1行毎に順番に走査するための走査信号Gwrを、制御信号Ctrに従って生成する。ここで、1、2、3、…、M行目の走査線12に供給される走査信号Gwrを、それぞれGwr(1)、Gwr(2)、Gwr(3)、…、Gwr(M-1)、Gwr(M)と表記している。
なお、走査線駆動回路6は、走査信号Gwr(1)〜Gwr(M)のほかにも、当該走査信号Gwrに同期した各種制御信号を行毎に生成して表示部100に供給するが、図2においては図示を省略している。また、フレームの期間とは、電気光学装置1が1カット(コマ)分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が120Hzであれば、その1周期分の8.3ミリ秒の期間である。
The scanning line drive circuit 6 generates a scanning signal Gwr for sequentially scanning M scanning lines 12 line by line within a period of one frame according to the control signal Ctr. Here, the scanning signals Gwr supplied to the scanning lines 12 on the 1st, 2nd, 3rd, ..., Mth lines are Gwr (1), Gwr (2), Gwr (3), ..., Gwr (M-1), respectively. ), Gwr (M).
In addition to the scanning signals Gwr (1) to Gwr (M), the scanning line drive circuit 6 generates various control signals synchronized with the scanning signal Gwr line by line and supplies them to the display unit 100. The illustration is omitted in FIG. The frame period is the period required for the electro-optical device 1 to display an image for one cut (frame). For example, if the frequency of the vertical synchronization signal included in the synchronization signal is 120 Hz, that 1 It is a period of 8.3 milliseconds for the cycle.

データ転送線駆動回路5は、(3N)列の第1データ転送線14−1の各々と1対1に対応して設けられる(3N)個のデータ転送回路DT、各グループを構成する3列の第1データ転送線14−1毎に設けられるN個のデマルチプレクサDM、及び、データ信号供給回路70を備える。 The data transfer line drive circuit 5 includes (3N) data transfer circuits DT provided in a one-to-one correspondence with each of the first data transfer lines 14-1 in the (3N) column, and three columns constituting each group. It is provided with N demultiplexers DM provided for each first data transfer line 14-1 and a data signal supply circuit 70.

データ信号供給回路70は、制御回路3より供給される画像信号Vidと制御信号Ctrとに基づいて、データ信号Vd(1)、Vd(2)、…、Vd(N)を生成する。すなわち、データ信号供給回路70は、データ信号Vd(1)、Vd(2)、…、Vd(N)を時分割多重した画像信号Vidに基づいて、データ信号Vd(1)、Vd(2)、…、Vd(N)を生成する。そして、データ信号供給回路70は、データ信号Vd(1)、Vd(2)、…、Vd(N)を、1、2、…、N番目のグループに対応するデマルチプレクサDMに対して、それぞれ供給する。 The data signal supply circuit 70 generates data signals Vd (1), Vd (2), ..., Vd (N) based on the image signal Vid and the control signal Ctr supplied from the control circuit 3. That is, the data signal supply circuit 70 has the data signals Vd (1), Vd (2), ..., Vd (N) based on the image signal Vid that is time-division-multiplexed. , ..., generate Vd (N). Then, the data signal supply circuit 70 transmits the data signals Vd (1), Vd (2), ..., Vd (N) to the demultiplexer DM corresponding to the 1, 2, ..., Nth group, respectively. Supply.

図3は、デマルチプレクサDMとデータ転送回路DTとの構成を説明するための回路図である。なお、図3は、n番目のグループに属するデマルチプレクサDMと、当該デマルチプレクサDMに接続された3個のデータ転送回路DTとを、代表的に表している。なお、以下では、n番目のグループに属するデマルチプレクサDMを、DM(n)と表記する場合がある。 FIG. 3 is a circuit diagram for explaining the configuration of the demultiplexer DM and the data transfer circuit DT. Note that FIG. 3 typically represents the demultiplexer DM belonging to the nth group and the three data transfer circuits DT connected to the demultiplexer DM. In the following, the demultiplexer DM belonging to the nth group may be referred to as DM (n).

以下では、図2に加えて図3を参照しながら、デマルチプレクサDM及びデータ転送回路DTの構成について説明する。
図3に示すように、デマルチプレクサDMは、列毎に設けられたトランスミッションゲート34の集合体であり、各グループを構成する3列に、データ信号を順番に供給するものである。ここで、n番目のグループに属する(3n−2)、(3n−1)、(3n)列に対応したトランスミッションゲート34の入力端は互いに共通接続されて、その共通端子にそれぞれデータ信号Vd(n)が供給される。n番目のグループにおいて左端列である(3n−2)列に設けられたトランスミッションゲート34は、制御信号Sel(1)がHレベルであるとき(制御信号/Sel(1)がLレベルであるとき)にオン(導通)する。同様に、n番目のグループにおいて中央列である(3n−1)列に設けられたトランスミッションゲート34は、制御信号Sel(2)がHレベルであるとき(制御信号/Sel(2)がLレベルであるとき)にオンし、n番目のグループにおいて右端列である(3n)列に設けられたトランスミッションゲート34は、制御信号Sel(3)がHレベルであるとき(制御信号/Sel(3)がLレベルであるとき)にオンする。
Hereinafter, the configurations of the demultiplexer DM and the data transfer circuit DT will be described with reference to FIG. 3 in addition to FIG.
As shown in FIG. 3, the demultiplexer DM is an aggregate of transmission gates 34 provided for each column, and sequentially supplies data signals to the three columns constituting each group. Here, the input terminals of the transmission gates 34 corresponding to the rows (3n-2), (3n-1), and (3n) belonging to the nth group are commonly connected to each other, and the data signal Vd ( n) is supplied. The transmission gate 34 provided in the (3n-2) column, which is the leftmost column in the nth group, is used when the control signal Sel (1) is at the H level (when the control signal / Sel (1) is at the L level). ) Turns on (conducts). Similarly, in the nth group, the transmission gate 34 provided in the central row (3n-1) row has an L level when the control signal Self (2) is H level (control signal / Self (2) is L level. The transmission gate 34, which is turned on when (when) is turned on and is provided in the (3n) column, which is the rightmost column in the nth group, is used when the control signal Self (3) is at the H level (control signal / Self (3)). Turns on when is at L level).

データ転送回路DTは、保持容量(第3容量)41、トランスミッションゲート45、及び、トランスミッションゲート42の組を列毎に有し、後述する初期化期間および補償期間において各列のトランスミッションゲート34の出力端から出力されるデータ信号の電位を保持容量(第3容量)41に蓄積し、後述する書込期間において保持容量(第3容量)41に蓄積されたデータ信号の電位を、転送容量133に転送する回路である。 The data transfer circuit DT has a set of a holding capacity (third capacity) 41, a transmission gate 45, and a transmission gate 42 for each row, and outputs the transmission gate 34 of each row during the initialization period and the compensation period described later. The potential of the data signal output from the end is stored in the holding capacity (third capacity) 41, and the potential of the data signal stored in the holding capacity (third capacity) 41 during the writing period described later is stored in the transfer capacity 133. It is a circuit to transfer.

各列のトランスミッションゲート45のソース又はドレインは、第1データ転送線14−1に電気的に接続される。また、制御回路3は、各列のトランスミッションゲート45のゲートに対して、制御信号/Giniを共通に供給する。トランスミッションゲート45は、第1データ転送線14−1と、初期電位Viniの供給線とを、制御信号/GiniがLレベルのときに電気的に接続し、制御信号/GiniがHレベルのときに電気的に非接続とする。なお、初期電位Viniの供給線61には、制御回路3から所定の初期電位Viniが供給される。 The source or drain of the transmission gate 45 in each row is electrically connected to the first data transfer line 14-1. Further, the control circuit 3 commonly supplies a control signal / Gini to the gates of the transmission gates 45 in each row. The transmission gate 45 electrically connects the first data transfer line 14-1 and the supply line of the initial potential Vini when the control signal / Gini is at the L level, and when the control signal / Gini is at the H level. Electrically disconnected. A predetermined initial potential Vini is supplied from the control circuit 3 to the supply line 61 of the initial potential Vini.

保持容量41は2つの電極を有する。保持容量41の一方の電極は、ノードhを介してトランスミッションゲート42の入力端に電気的に接続される。また、トランスミッションゲート42の出力端は、第1データ転送線14−1に電気的に接続される。
制御回路3は、各列のトランスミッションゲート42に対して、制御信号Gcpl及び制御信号/Gcplを共通に供給する。このため、各列のトランスミッションゲート42は、制御信号GcplがHレベルであるとき(制御信号/GcplがLレベルであるとき)に一斉にオンする。
The holding capacity 41 has two electrodes. One electrode of the holding capacitance 41 is electrically connected to the input end of the transmission gate 42 via the node h. Further, the output end of the transmission gate 42 is electrically connected to the first data transfer line 14-1.
The control circuit 3 commonly supplies the control signal Gcpl and the control signal / Gcpl to the transmission gate 42 in each row. Therefore, the transmission gates 42 in each row are turned on all at once when the control signal Gcpl is at the H level (when the control signal / Gcpl is at the L level).

各列の保持容量41の一方の電極は、ノードhを介して、トランスミッションゲート34の出力端、及び、トランスミッションゲート42の入力端に電気的に接続される。そして、トランスミッションゲート34がオンした際、保持容量41の一方の電極には、トランスミッションゲート34の出力端を介してデータ信号Vd(n)が供給される。すなわち、保持容量41は、一方の電極にデータ信号Vd(n)が供給される。
また、各列の保持容量41の他方の電極は、固定電位である電位Vssが供給される給電線63に共通に接続される。ここで、電位Vssは、論理信号である走査信号や制御信号のLレベルに相当するものであってもよい。なお、保持容量41の容量値をCrfとする。
One electrode of the holding capacity 41 of each row is electrically connected to the output end of the transmission gate 34 and the input end of the transmission gate 42 via the node h. Then, when the transmission gate 34 is turned on, the data signal Vd (n) is supplied to one electrode of the holding capacitance 41 via the output end of the transmission gate 34. That is, the data signal Vd (n) is supplied to one of the electrodes of the holding capacity 41.
Further, the other electrode of the holding capacity 41 in each row is commonly connected to the feeder line 63 to which the potential Vss, which is a fixed potential, is supplied. Here, the potential Vss may correspond to the L level of the scanning signal or the control signal which is a logic signal. The capacity value of the holding capacity 41 is defined as Crf.

図4を参照して、画素回路110等について説明する。画素回路110が配列する行を一般的に示すために、1以上M以下の任意の整数をmと表す。また、1以上M以下であって、連続する任意の整数をm1、m2と表す。すなわち、mは、m1やm2を包含する一般化した概念である。
各画素回路110については電気的にみれば互いに同一構成なので、ここでは、m行目に位置し、且つ、n番目のグループのうち左端列の(3n−2)列目に位置する、m行(3n−2)列の画素回路110を例にとって説明する。
The pixel circuit 110 and the like will be described with reference to FIG. In order to generally indicate the rows arranged by the pixel circuit 110, any integer of 1 or more and M or less is represented by m. Further, arbitrary integers of 1 or more and M or less and continuous are represented as m1 and m2. That is, m is a generalized concept that includes m1 and m2.
Since each pixel circuit 110 has the same configuration electrically, it is located in the m-th row and in the (3n-2) th column of the leftmost column of the n-th group. The pixel circuit 110 in the (3n-2) column will be described as an example.

図4に示されるように、第1データ転送線14−1には転送容量(第1容量)133の第1電極133−1と、第1トランジスター126のソース又はドレインの一方とが電気的に接続されている。また、転送容量133の第2電極133−2と、第1トランジスター126のソース又はドレインの他方とは、第2データ転送線14−2に電気的に接続されている。
つまり、第1データ転送線14−1と第2データ転送線14−2との間には、転送容量133と第1トランジスター126とが並列に接続される。
また、画素回路110は、第2データ転送線14−2に対して接続される。すなわち、画素回路110には、第1データ転送線14−1及び第2データ転送線14−2を介して、指定階調に応じた階調電位が供給される。
As shown in FIG. 4, on the first data transfer line 14-1, one of the first electrode 133-1 of the transfer capacitance (first capacitance) 133 and the source or drain of the first transistor 126 are electrically connected. It is connected. Further, the second electrode 133-2 having a transfer capacitance 133 and the other of the source or drain of the first transistor 126 are electrically connected to the second data transfer line 14-2.
That is, the transfer capacitance 133 and the first transistor 126 are connected in parallel between the first data transfer line 14-1 and the second data transfer line 14-2.
Further, the pixel circuit 110 is connected to the second data transfer line 14-2. That is, a gradation potential corresponding to a designated gradation is supplied to the pixel circuit 110 via the first data transfer line 14-1 and the second data transfer line 14-2.

本実施形態においては、一本の第2データ転送線14−2に対して1個の画素回路110が電気的に接続される。
但し、本発明はこのような構成に限定されるものではなく、一本の第2データ転送線14−2に対してNb個の画素回路110を電気的に接続してもよい。つまり、複数個の画素回路110が、一本の第2データ転送線14−2と、一つの転送容量133と、第1トランジスター126とを共用するようにしてもよい。
In the present embodiment, one pixel circuit 110 is electrically connected to one second data transfer line 14-2.
However, the present invention is not limited to such a configuration, and Nb pixel circuits 110 may be electrically connected to one second data transfer line 14-2. That is, a plurality of pixel circuits 110 may share one second data transfer line 14-2, one transfer capacitance 133, and the first transistor 126.

図5は、本実施形態に特有の構成を説明する図である。本実施形態では、第1データ転送線14−1には、図5に示すように二以上の第2データ転送線14−2が、それぞれ転送容量133を介して接続される。
ここで、第2データ転送線14−2と転送容量133とを介して、同一の第1データ転送線14−1に接続された画素回路110の集合を「画素列」と称する(図5における画素列P)。また、所定数の画素回路110の集合を「ブロック」と称する(図5におけるブロックB)。
図5に示すように、画素列Pは複数のブロックBを含み、各ブロックBは複数の画素回路110を含む。つまり、本実施形態においては、第2データ転送線14−2は、画素列Pに含まれる画素回路110の個数と等しい個数の画素回路110に対して設けられている。
これに対して、従来の構成は図6に示すものである。図6は、比較例として示す従来の構成を説明する図である。同図に示すように、従来の構成では、第2データ転送線14−2が画素列Pに対して設けられ、その端部に転送容量133と第1データ転送線14−1とが設けられている。つまり、従来の構成では、一の画素列P(に含まれる全ての画素回路110)に対して、一本の第1データ転送線14−1と一本の第2データ転送線14−2とが設けられている。この点が、図5を参照して説明した本実施形態に特有の構成、すなわち第2データ転送線14−2が画素列Pを構成するブロックB単位で分割されて複数設けられている点と明確に相違する。
FIG. 5 is a diagram illustrating a configuration peculiar to the present embodiment. In the present embodiment, two or more second data transfer lines 14-2 are connected to the first data transfer line 14-1 via the transfer capacity 133, respectively, as shown in FIG.
Here, a set of pixel circuits 110 connected to the same first data transfer line 14-1 via the second data transfer line 14-2 and the transfer capacity 133 is referred to as a "pixel sequence" (in FIG. 5). Pixel string P). Further, a set of a predetermined number of pixel circuits 110 is referred to as a "block" (block B in FIG. 5).
As shown in FIG. 5, the pixel sequence P includes a plurality of blocks B, and each block B includes a plurality of pixel circuits 110. That is, in the present embodiment, the second data transfer line 14-2 is provided for the number of pixel circuits 110 equal to the number of pixel circuits 110 included in the pixel sequence P.
On the other hand, the conventional configuration is shown in FIG. FIG. 6 is a diagram illustrating a conventional configuration shown as a comparative example. As shown in the figure, in the conventional configuration, the second data transfer line 14-2 is provided for the pixel string P, and the transfer capacity 133 and the first data transfer line 14-1 are provided at the ends thereof. ing. That is, in the conventional configuration, one first data transfer line 14-1 and one second data transfer line 14-2 are used for one pixel sequence P (all pixel circuits 110 included in the pixel circuit 110). Is provided. This point is a configuration peculiar to the present embodiment described with reference to FIG. 5, that is, a plurality of second data transfer lines 14-2 are provided by being divided into block B units constituting the pixel sequence P. There is a clear difference.

ところで、下記の(式1)で示されるように、表示部100における画素回路110の全行数Mを、一本の第2データ転送線14−2に接続された画素回路110の行数Nbで除した値をKとする。換言すれば、第2データ転送線14−2は、MをNbで除した値であるK本に分割され、1本の第2データ転送線14−2にはNb個の画素回路110が接続されてなるとする。

Figure 0006801175
By the way, as shown by the following (Equation 1), the total number of lines M of the pixel circuit 110 in the display unit 100 is the number of lines Nb of the pixel circuit 110 connected to one second data transfer line 14-2. Let K be the value divided by. In other words, the second data transfer line 14-2 is divided into K lines, which is the value obtained by dividing M by Nb, and Nb pixel circuits 110 are connected to one second data transfer line 14-2. It is supposed to be done.
Figure 0006801175

本実施形態では、一本の第1データ転送線14−1に対して、K(K≧2)×Nb本の第2データ転送線14−2が設けられている。換言すれば、一の画素列Pは、K個のブロックBを備える。また、第1データ転送線14−1は、M行分(M個)の画素回路110に対応して設けられ、第2データ転送線14−2は、Nb行分(Nb個)の画素回路110に対応して設けられる。従って、第2データ転送線14−2は第1データ転送線14−1と比較して短い。
本実施形態では、Nbの値は1である。なお、1以上K以下の任意の整数として、kを用いる。
以降、1行目から数えてm番目の行における各画素回路110に対応する第1トランジスター126は、1行目から数えてm番目の第1トランジスター126であるとし、制御信号Gfix(m)が供給されるとする。
In the present embodiment, K (K ≧ 2) × Nb of second data transfer lines 14-2 are provided for one first data transfer line 14-1. In other words, one pixel sequence P includes K blocks B. Further, the first data transfer line 14-1 is provided corresponding to the pixel circuit 110 for M lines (M pieces), and the second data transfer line 14-2 is a pixel circuit for Nb lines (Nb pieces). It is provided corresponding to 110. Therefore, the second data transfer line 14-2 is shorter than the first data transfer line 14-1.
In this embodiment, the value of Nb is 1. In addition, k is used as an arbitrary integer of 1 or more and K or less.
Hereinafter, the first transistor 126 corresponding to each pixel circuit 110 in the mth row counting from the first row is assumed to be the mth first transistor 126 counting from the first row, and the control signal Gfix (m) Suppose it is supplied.

画素回路110は、PチャネルMOS型のトランジスター121〜125と、OLED130と、画素容量132と、を含む。m行目の画素回路110には、走査信号Gwr(m)、制御信号Gcmp(m)、Gel(m)、Gorst(m)が供給される。ここで、走査信号Gwr(m)、制御信号Gcmp(m)、Gel(m)、Gorst(m)は、それぞれm行目に対応して走査線駆動回路6によって供給されるものである。 The pixel circuit 110 includes P-channel MOS type transistors 121 to 125, an OLED 130, and a pixel capacity 132. A scanning signal Gwr (m), a control signal Gcmp (m), a Gel (m), and a Gorst (m) are supplied to the pixel circuit 110 on the mth line. Here, the scanning signal Gwr (m), the control signals Gcmp (m), Gel (m), and Gorst (m) are supplied by the scanning line drive circuit 6 corresponding to the mth line, respectively.

なお、図2では図示省略したが、図4に示すように表示パネル2(表示部100)には、横方向(X方向)に延在するM行の制御線143(第1制御線)、横方向に延在するM行の制御線144(第2制御線)、横方向に延在するM行の制御線145(第3制御線)、横方向に延在するK行の制御線146(第4制御線)が設けられる。 Although not shown in FIG. 2, as shown in FIG. 4, the display panel 2 (display unit 100) has M-row control lines 143 (first control lines) extending in the horizontal direction (X direction). The M-line control line 144 (second control line) extending in the horizontal direction, the M-line control line 145 (third control line) extending in the horizontal direction, and the K-line control line 146 extending in the horizontal direction. (Fourth control line) is provided.

そして、走査線駆動回路6は、m行目の制御線143に対して制御信号Gcmp(m)を供給し、m行目の制御線144に対して制御信号Gel(m)を供給し、m行目の制御線145に対して制御信号Gorst(m)を供給し、m行目の制御線146に対して制御信号Gfix(m)を供給する。
すなわち、走査線駆動回路6は、m行目に位置する画素回路に対して、走査信号Gwr(m)、制御信号Gel(m)、Gcmp(m)、Gorst(m)を、それぞれ、m行目の走査線12、制御線143、144、145を介して供給する。また、m行目に位置する第1トランジスター126に対して制御信号Gfix( m)を、m行目の制御線146を介して供給する。
以下では、走査線12、制御線143、制御線144、制御線145、及び制御線146を、「制御線」と総称する場合がある。すなわち、本実施形態に係る表示パネル2には、各行に走査線12を含む4本の制御線が設けられると共に、1行ごとに1本の制御線146が設けられる。
Then, the scanning line drive circuit 6 supplies the control signal Gcmp (m) to the control line 143 on the mth line, supplies the control signal Gel (m) to the control line 144 on the mth line, and m. The control signal Gorst (m) is supplied to the control line 145 on the mth line, and the control signal Gfix (m) is supplied to the control line 146 on the mth line.
That is, the scanning line drive circuit 6 transmits the scanning signal Gwr (m), the control signal Gel (m), the Gcmp (m), and the Gorst (m) to the pixel circuit located in the mth row, respectively, in the mth row. It is supplied via the scanning lines 12 of the eyes, control lines 143, 144, 145. Further, the control signal Gfix (m) is supplied to the first transistor 126 located on the mth line via the control line 146 on the mth line.
Hereinafter, the scanning line 12, the control line 143, the control line 144, the control line 145, and the control line 146 may be collectively referred to as a “control line”. That is, the display panel 2 according to the present embodiment is provided with four control lines including scanning lines 12 in each line, and one control line 146 is provided for each line.

画素容量132、及び転送容量133は、それぞれ2つの電極を有する。転送容量133は、第1電極133−1と第2電極133−2とを含む静電容量である。
第2トランジスター122は、ゲートがm行目の走査線12に電気的に接続され、ソース又はドレインの一方が、第2データ転送線14−2に電気的に接続されている。また、第2トランジスター122は、ソースまたはドレインの他方が、駆動トランジスター121のゲートと、画素容量132の一方の電極とに、それぞれ電気的に接続されている。すなわち、第2トランジスター122は、駆動トランジスター121のゲートと転送容量133の第2電極133−2との間に電気的に接続されている。そして、第2トランジスター122は、駆動トランジスター121のゲートと、(3n−2)列目の第2データ転送線14−2に接続された転送容量133の第2電極133−2との間の電気的な接続を制御するトランジスターとして機能する。
The pixel capacity 132 and the transfer capacity 133 each have two electrodes. The transfer capacitance 133 is a capacitance including the first electrode 133-1 and the second electrode 133-2.
In the second transistor 122, the gate is electrically connected to the scanning line 12 on the m-th row, and one of the source and the drain is electrically connected to the second data transfer line 14-2. Further, in the second transistor 122, the other of the source and the drain is electrically connected to the gate of the drive transistor 121 and one electrode of the pixel capacitance 132, respectively. That is, the second transistor 122 is electrically connected between the gate of the drive transistor 121 and the second electrode 133-2 of the transfer capacitance 133. Then, the second transistor 122 is the electricity between the gate of the drive transistor 121 and the second electrode 133-2 of the transfer capacitance 133 connected to the second data transfer line 14-2 in the (3n-2) row. It functions as a transistor that controls the connection.

駆動トランジスター121は、そのソースが給電線116に電気的に接続され、そのドレインは、第3トランジスター123のソースまたはドレインの一方と、第4トランジスター124のソースとに電気的に接続されている。
ここで、給電線116には、画素回路110において電源の高位側となる電位Velが給電される。この駆動トランジスター121は、駆動トランジスター121のゲート及びソース間の電圧に応じた電流を流す駆動トランジスターとして機能する。
第3トランジスター123は、ゲートが制御線143に電気的に接続され、制御信号Gcmp(m)が供給される。この第3トランジスター123は、駆動トランジスター121のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。よって、第3トランジスター123は、第2トランジスター122を介して駆動トランジスター121のゲート及びドレインの間を導通させるためのトランジスターである。なお、第3トランジスター123のソース及びドレインの一方と駆動トランジスター121のゲートとの間には第2トランジスター122が接続されているが、第3トランジスター123のソース及びドレインの一方は、駆動トランジスター121のゲートに電気的に接続されているとも解釈され得る。
The source of the drive transistor 121 is electrically connected to the feeder line 116, and its drain is electrically connected to one of the source or drain of the third transistor 123 and the source of the fourth transistor 124.
Here, the feeding line 116 is fed with the potential Vel on the higher side of the power supply in the pixel circuit 110. The drive transistor 121 functions as a drive transistor for passing a current corresponding to the voltage between the gate and the source of the drive transistor 121.
In the third transistor 123, the gate is electrically connected to the control line 143, and the control signal Gcmp (m) is supplied. The third transistor 123 functions as a switching transistor that controls the electrical connection between the gate and drain of the drive transistor 121. Therefore, the third transistor 123 is a transistor for conducting conduction between the gate and the drain of the drive transistor 121 via the second transistor 122. The second transistor 122 is connected between one of the source and drain of the third transistor 123 and the gate of the drive transistor 121, but one of the source and drain of the third transistor 123 is of the drive transistor 121. It can also be interpreted as being electrically connected to the gate.

第4トランジスター124は、ゲートが制御線144に電気的に接続され、制御信号Gel(m)が供給される。また、第4トランジスター124は、ドレインが第5トランジスター125のソースとOLED130のアノード130aとにそれぞれ電気的に接続されている。この第4トランジスター124は、駆動トランジスター121のドレインと、OLED130のアノードとの間の電気的な接続を制御する、スイッチングトランジスターとして機能する。さらに、駆動トランジスター121のドレインとOLED130のアノードとの間には第4トランジスター124が接続されているが、駆動トランジスター121のドレインは、OLED130のアノードに電気的に接続されているとも解釈され得る。
第5トランジスター125は、ゲートが制御線145に電気的に接続され、制御信号Gorst(m)が供給される。また、第5トランジスター125のドレインは(3n−2)列目の給電線16に電気的に接続されてリセット電位Vorstに保たれている。この第5トランジスター125は、給電線16と、OLED130のアノード130aとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
The gate of the fourth transistor 124 is electrically connected to the control line 144, and the control signal Gel (m) is supplied. Further, the drain of the fourth transistor 124 is electrically connected to the source of the fifth transistor 125 and the anode 130a of the OLED 130, respectively. The fourth transistor 124 functions as a switching transistor that controls the electrical connection between the drain of the drive transistor 121 and the anode of the OLED 130. Further, although the fourth transistor 124 is connected between the drain of the drive transistor 121 and the anode of the OLED 130, it can be interpreted that the drain of the drive transistor 121 is electrically connected to the anode of the OLED 130.
The gate of the fifth transistor 125 is electrically connected to the control line 145, and the control signal Gorst (m) is supplied. Further, the drain of the fifth transistor 125 is electrically connected to the feeder line 16 in the (3n-2) row and is maintained at the reset potential Vorst. The fifth transistor 125 functions as a switching transistor that controls the electrical connection between the feeder line 16 and the anode 130a of the OLED 130.

第1トランジスター126は、ゲートが制御線146に電気的に接続され、制御信号Gfix(k)が供給される。また、第1トランジスター126は、ソース又はドレインの一方が、第2データ転送線14−2と電気的に接続され、第2データ転送線14−2を介して転送容量133の第2電極133−2及び第3トランジスター123のソース又はドレインの他方に電気的に接続されている。また、第1トランジスター126は、ソース又はドレインの他方が、(3n−2)列目の第1データ転送線14−1と電気的に接続されている。
この第1トランジスター126は、主として、第1データ転送線14−1と第2データ転送線14−2との間の電気的な接続を制御するスイッチングトランジスターとして機能する。
ここで、第1トランジスター126及び転送容量133は、同一の第2データ転送線14−2に接続されているNb個の画素回路110によって共用される。本実施形態では、図4に示すように、1本の同一の第2データ転送線14−2には各行目の画素回路110が接続される。
The gate of the first transistor 126 is electrically connected to the control line 146, and the control signal Gfix (k) is supplied. Further, in the first transistor 126, one of the source and the drain is electrically connected to the second data transfer line 14-2, and the second electrode 133 with a transfer capacitance 133 is provided via the second data transfer line 14-2. It is electrically connected to the other of the source or drain of the second and third transistors 123. Further, in the first transistor 126, the other of the source and the drain is electrically connected to the first data transfer line 14-1 in the (3n-2) row.
The first transistor 126 mainly functions as a switching transistor that controls the electrical connection between the first data transfer line 14-1 and the second data transfer line 14-2.
Here, the first transistor 126 and the transfer capacitance 133 are shared by Nb pixel circuits 110 connected to the same second data transfer line 14-2. In the present embodiment, as shown in FIG. 4, the pixel circuit 110 of each line is connected to one and the same second data transfer line 14-2.

なお、本実施形態において表示パネル2はシリコン基板に形成されるので、トランジスター121〜126の基板電位については電位Velとしている。また、上記におけるトランジスター121〜126のソース、ドレインは、トランジスター121〜126のチャネル型、電位の関係に応じて入れ替わってもよい。また、トランジスターは薄膜トランジスターであっても電界効果トランジスターであってもよい。 Since the display panel 2 is formed on a silicon substrate in this embodiment, the substrate potential of the transistors 121 to 126 is set to the potential Vel. Further, the source and drain of the transistors 121 to 126 in the above may be replaced depending on the relationship between the channel type and the potential of the transistors 121 to 126. Further, the transistor may be a thin film or a field effect transistor.

画素容量132は、一方の電極が駆動トランジスター121のゲートgに電気的に接続され、他方の電極が給電線116に電気的に接続される。このため、画素容量132は、駆動トランジスター121のゲート・ソース間の電圧を保持する保持容量として機能する。なお、画素容量132の容量値をCpixと表記する。
なお、画素容量132としては、駆動トランジスター121のゲートgに寄生する容量を用いても良いし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。
In the pixel capacitance 132, one electrode is electrically connected to the gate g of the drive transistor 121, and the other electrode is electrically connected to the feeder line 116. Therefore, the pixel capacitance 132 functions as a holding capacitance for holding the voltage between the gate and source of the drive transistor 121. The capacity value of the pixel capacity 132 is referred to as Cpix.
As the pixel capacitance 132, a capacitance parasitic on the gate g of the drive transistor 121 may be used, or a capacitance formed by sandwiching an insulating layer between different conductive layers on a silicon substrate may be used.

転送容量133は、第1電極133−1が第1データ転送線14−1及びトランスミッションゲート42を介して保持容量41の一方の電極に電気的に接続される。また、転送容量133は、第2電極133−2が第2データ転送線14−2及び第2トランジスター122を介して駆動トランジスター121のゲートgに電気的に接続される。このため、転送容量133は、後述する補償期間において、ゲートgの電位を、第1データ転送線14−1及び第1電極133−1の電位の変化量に対して、転送容量133と保持容量41との容量比を乗じた値だけレベルシフトさせる転送容量として機能する。詳しくは後述する。なお、転送容量133の容量値をC1と表記する。 In the transfer capacitance 133, the first electrode 133-1 is electrically connected to one electrode of the holding capacitance 41 via the first data transfer line 14-1 and the transmission gate 42. Further, in the transfer capacitance 133, the second electrode 133-2 is electrically connected to the gate g of the drive transistor 121 via the second data transfer line 14-2 and the second transistor 122. Therefore, the transfer capacity 133 has the potential of the gate g as the transfer capacity 133 and the holding capacity with respect to the amount of change in the potentials of the first data transfer line 14-1 and the first electrode 133-1 during the compensation period described later. It functions as a transfer capacity that shifts the level by a value obtained by multiplying the capacity ratio with 41. Details will be described later. The capacity value of the transfer capacity 133 is referred to as C1.

また、本実施形態においては、リセット電位Vorstが供給される給電線16と、第1データ転送線14−1との間には、シールド容量134が設けられている。転送容量133は、第1電極134−1と第2電極134−2とを含む静電容量である。シールド容量134は、第1データ転送線14−1をシールドするシールド容量として機能する。なお、シールド容量134の容量値をC2と表記する。 Further, in the present embodiment, a shield capacitance 134 is provided between the feeder line 16 to which the reset potential Worst is supplied and the first data transfer line 14-1. The transfer capacitance 133 is a capacitance including the first electrode 134-1 and the second electrode 134-2. The shield capacity 134 functions as a shield capacity that shields the first data transfer line 14-1. The capacity value of the shield capacity 134 is referred to as C2.

OLED130のアノード130aは、画素回路110毎に個別に設けられる画素電極である。これに対して、OLED130のカソードは、画素回路110のすべてにわたって共通に設けられる共通電極118であり、画素回路110において電源の低位側となる電位Vctに保たれている。OLED130は、上記シリコン基板において、アノード130aと光透過性を有するカソードとで白色有機EL層を挟持した素子である。そして、OLED130の出射側(カソード側)にはRGBのいずれかに対応したカラーフィルターが重ねられる。なお、白色有機EL層を挟んで配置される2つの反射層間の光学距離を調整してキャビティ構造を形成し、OLED130から発せられる光の波長を設定してもよい。この場合、カラーフィルターを有していてもよいし、有さなくてもよい。 The anode 130a of the OLED 130 is a pixel electrode individually provided for each pixel circuit 110. On the other hand, the cathode of the OLED 130 is a common electrode 118 commonly provided over all of the pixel circuits 110, and is maintained at a potential Vct on the lower side of the power supply in the pixel circuits 110. The OLED 130 is an element in which a white organic EL layer is sandwiched between an anode 130a and a cathode having light transmission in the silicon substrate. Then, a color filter corresponding to any of RGB is superimposed on the emission side (cathode side) of the OLED 130. The optical distance between the two reflection layers arranged so as to sandwich the white organic EL layer may be adjusted to form a cavity structure, and the wavelength of light emitted from the OLED 130 may be set. In this case, it may or may not have a color filter.

このようなOLED130において、アノード130aからカソードに電流が流れると、アノード130aから注入された正孔とカソードから注入された電子とが有機EL層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板(アノード130a)とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。 In such an OLED 130, when a current flows from the anode 130a to the cathode, the holes injected from the anode 130a and the electrons injected from the cathode are recombined in the organic EL layer to generate excitons, and white light is emitted. appear. The white light generated at this time passes through the cathode on the opposite side of the silicon substrate (anode 130a), is colored by a color filter, and is visually recognized by the observer.

図7を参照して電気光学装置1の動作について説明する。図7は、電気光学装置1における各部の動作を説明するためのタイミングチャートである。この図に示されるように、走査線駆動回路6は、走査信号Gwr(1)〜Gwr(M)を順次Lレベルに切り替えて、1フレームの期間において1〜M行目の走査線12を1水平走査期間(H)毎に順番に走査する。
1水平走査期間(H)での動作は、各行の画素回路110にわたって共通である。そこで以下については、m1行目が水平走査される水平走査期間において、特にm1行(3n−2)列の画素回路110について着目して動作を説明する。
The operation of the electro-optical device 1 will be described with reference to FIG. 7. FIG. 7 is a timing chart for explaining the operation of each part in the electro-optical device 1. As shown in this figure, the scanning line drive circuit 6 sequentially switches the scanning signals Gwr (1) to Gwr (M) to the L level, and sets the scanning lines 12 on the 1st to Mth lines to 1 in a period of one frame. Scans are performed in order for each horizontal scanning period (H).
The operation in one horizontal scanning period (H) is common throughout the pixel circuit 110 of each row. Therefore, the operation will be described below with particular attention to the pixel circuit 110 in the m1 row (3n-2) column during the horizontal scanning period in which the m1 row is horizontally scanned.

本実施形態ではm1行目の水平走査期間は、大別すると、図7において(a)で示される初期化期間と、(b)で示される補償期間と、(c)で示される書込期間と、(d)で示される非発光期間とに分けられる。また、次の水平走査期間は、(d)で示される非発光期間が継続し、さらに次の水平走査期間は、(e)で示される発光期間となり、1フレームの期間経過後に再びm1行目の水平走査期間に至る。このため、時間の順でいえば、初期化期間→補償期間→書込期間→非発光期間→発光期間というサイクルの繰り返しとなる。 In the present embodiment, the horizontal scanning period of the m1 line is roughly classified into the initialization period shown by (a), the compensation period shown by (b), and the writing period shown by (c) in FIG. And the non-luminous period indicated by (d). Further, in the next horizontal scanning period, the non-emission period indicated by (d) continues, and the next horizontal scanning period becomes the emission period indicated by (e), and the m1st line is again after the elapse of one frame. The horizontal scanning period is reached. Therefore, in the order of time, the cycle of initialization period → compensation period → writing period → non-light emitting period → light emitting period is repeated.

図8は、発光期間における画素回路110などの動作を説明する図である。なお、図8においては、動作説明で重要となる電流経路を太線で示し、オフ状態のトランジスター又はトランスミッションゲート上には太線で「X」印を付している(以下の図9、図10、図11、及び図14においても同様である)。 FIG. 8 is a diagram illustrating the operation of the pixel circuit 110 and the like during the light emission period. In FIG. 8, the current path that is important in the operation explanation is shown by a thick line, and an “X” mark is given by a thick line on the transistor or the transmission gate in the off state (FIGS. 9 and 10 below). The same applies to FIGS. 11 and 14).

<初期化期間>
図7に示されるように、m1行目の初期化期間では、走査信号Gwr(m1)はHレベルであり、制御信号Gel(m1)はHレベルであり、制御信号Gcmp(m1)はHレベルであり、制御信号Gfix(m1)はLレベルである。制御信号Gorst(m1)はLレベルである。
このため、図8に示されるように、m1行(3n−2)列の画素回路110においては第5トランジスター125,第1トランジスター126がオンする一方、駆動トランジスター121、第2トランジスター122、第3トランジスター123、第4トランジスター124がオフする。これにより、OLED130に供給される電流の経路が遮断されるので、OLED130は、オフ(非発光)状態となる。
<Initialization period>
As shown in FIG. 7, in the initialization period of the m1st line, the scanning signal Gwr (m1) is the H level, the control signal Gel (m1) is the H level, and the control signal Gcmp (m1) is the H level. The control signal Gfix (m1) is at the L level. The control signal Gorst (m1) is at the L level.
Therefore, as shown in FIG. 8, in the pixel circuit 110 of the m1 row (3n-2) column, the fifth transistor 125 and the first transistor 126 are turned on, while the drive transistor 121, the second transistor 122, and the third transistor are turned on. The transistor 123 and the fourth transistor 124 are turned off. As a result, the path of the current supplied to the OLED 130 is cut off, so that the OLED 130 is turned off (non-light emitting).

図8に示されるように、第5トランジスタートランジスター125がオンすることにより、OLED130のアノード130aと給電線16とが電気的に接続され、アノード130aの電位がリセット電位Vorstに設定される As shown in FIG. 8, when the fifth transistor transistor 125 is turned on, the anode 130a of the OLED 130 and the feeder line 16 are electrically connected, and the potential of the anode 130a is set to the reset potential Worst.

ここで、初期化期間においてデータ転送回路DTでは、制御信号/GiniがLレベルになり、制御信号GiniがHレベルになるので図8に示されるようにトランスミッションゲート45がオンし、制御信号GcplがLレベルになり、制御信号/GcplがHレベルになるので図8に示されるようにトランスミッションゲート42がオフする。また、制御信号Gfix(k)はLレベルであるため、第1トランジスター126がオンしている。このため、図8に示されるように転送容量133の第1電極133−1に接続された第1データ転送線14−1が初期電位Viniに設定されると共に、第1データ転送線14−1と第2データ転送線14−2とが電気的に接続され、転送容量133の第2電極133−2も初期電位Viniに設定される。これにより、転送容量133が初期化される。 Here, in the data transfer circuit DT during the initialization period, the control signal / Gini becomes the L level and the control signal Gini becomes the H level. Therefore, as shown in FIG. 8, the transmission gate 45 is turned on and the control signal Gcpl is set. Since the L level is reached and the control signal / Gcpl is at the H level, the transmission gate 42 is turned off as shown in FIG. Further, since the control signal Gfix (k) is at the L level, the first transistor 126 is turned on. Therefore, as shown in FIG. 8, the first data transfer line 14-1 connected to the first electrode 133-1 of the transfer capacity 133 is set to the initial potential Vini, and the first data transfer line 14-1 is set. And the second data transfer line 14-2 are electrically connected, and the second electrode 133-2 having a transfer capacity of 133 is also set to the initial potential Vini. As a result, the transfer capacity 133 is initialized.

また、初期化期間におけるデマルチプレクサDM(n)では、制御信号Sel(1)がHレベルになり、制御信号/Sel(1)がLレベルになるので、図8に示されるようにトランスミッションゲート34がオンする。これにより、容量値Crfの保持容量41に階調電位が書き込まれる。 Further, in the demultiplexer DM (n) during the initialization period, the control signal Sel (1) becomes the H level and the control signal / Sel (1) becomes the L level. Therefore, as shown in FIG. 8, the transmission gate 34 Turns on. As a result, the gradation potential is written in the holding capacity 41 of the capacitance value Crf.

ところで、本実施形態では、m1行(3n−2)列の画素回路110が接続されている第2データ転送線14−2と、m2行(3n−2)列の画素回路110が接続されている第2データ転送線14−2とは別になっている。従って、m1行目の初期化期間には制御信号Gfix(m1)によって制御される第1トランジスター126が用いられ、図9に示されるようにm2行目の初期化期間には制御信号Gfix(m2)によって制御される第1トランジスター126が用いられる。 By the way, in the present embodiment, the second data transfer line 14-2 to which the pixel circuit 110 in the m1 row (3n-2) column is connected and the pixel circuit 110 in the m2 row (3n-2) column are connected. It is separate from the second data transfer line 14-2. Therefore, the first transistor 126 controlled by the control signal Gfix (m1) is used in the initialization period of the m1st line, and the control signal Gfix (m2) is used in the initialization period of the m2th line as shown in FIG. ) Is used as the first transistor 126.

<補償期間>
初期化期間を終えると補償期間が開始する。m1行目の補償期間では、走査信号Gwr(m1)はLレベルであり、制御信号Gel(m1)はHレベルであり、制御信号Gcmp(m1)はLレベルであり、制御信号Gfix(m1)はHレベルである。制御信号Gorst(m1)はLレベルである。
このため、図10に示されるように、m1行(3n−2)列の画素回路110においては第2トランジスター122、第3トランジスター123、第5トランジスター125がオンする一方、第4トランジスター124、第1トランジスター126がオフする。このとき、駆動トランジスター121のゲートgは、第2トランジスター122と第3トランジスター123とを介して自身のドレインに接続(ダイオード接続)され、駆動トランジスター121にはドレイン電流が流れてゲートgを充電する。
すなわち、駆動トランジスター121のドレインとゲートgとは、第2データ転送線14−2に接続され、駆動トランジスター121の閾値電圧をVthとすると、駆動トランジスター121のゲートgの電位Vgは、(Vel−Vth)に漸近していく。
<Compensation period>
When the initialization period ends, the compensation period begins. In the compensation period of the m1st line, the scanning signal Gwr (m1) is L level, the control signal Gel (m1) is H level, the control signal Gcmp (m1) is L level, and the control signal Gfix (m1). Is the H level. The control signal Gorst (m1) is at the L level.
Therefore, as shown in FIG. 10, in the pixel circuit 110 in the m1 row (3n-2) column, the second transistor 122, the third transistor 123, and the fifth transistor 125 are turned on, while the fourth transistor 124 and the fourth transistor 124 are turned on. 1 Transistor 126 turns off. At this time, the gate g of the drive transistor 121 is connected to its own drain (diode connection) via the second transistor 122 and the third transistor 123, and a drain current flows through the drive transistor 121 to charge the gate g. ..
That is, assuming that the drain of the drive transistor 121 and the gate g are connected to the second data transfer line 14-2 and the threshold voltage of the drive transistor 121 is Vth, the potential Vg of the gate g of the drive transistor 121 is (Vel-). It gradually approaches Vth).

ここで、補償期間のデータ転送回路DTにおいては、制御信号/GiniがLレベルになり、制御信号GiniがHレベルになるので、図10に示されるようにトランスミッションゲート45がオンし、制御信号GcplがLレベルになり、制御信号/GcplがHレベルになるので、トランスミッションゲート42がオフする。このとき、上述したように従来の構成と比較して第2データ転送線14−2が短いため、第2データ転送線14−2に付随する寄生容量への充電又は放電に要する時間が短縮され、補償期間自体が短縮される。 Here, in the data transfer circuit DT during the compensation period, the control signal / Gini becomes the L level and the control signal Gini becomes the H level. Therefore, as shown in FIG. 10, the transmission gate 45 is turned on and the control signal Gcpl is turned on. Becomes L level and the control signal / Gcpl becomes H level, so that the transmission gate 42 is turned off. At this time, since the second data transfer line 14-2 is shorter than the conventional configuration as described above, the time required for charging or discharging the parasitic capacitance associated with the second data transfer line 14-2 is shortened. , The compensation period itself is shortened.

また、補償期間におけるデマルチプレクサDM(n)では、制御信号Sel(1)がHレベルになり、制御信号/Sel(1)がLレベルになるので、図10に示されるようにトランスミッションゲート34がオンする。これにより、容量値Crfの保持容量41に階調電位が書き込まれる。 Further, in the demultiplexer DM (n) during the compensation period, the control signal Sel (1) becomes the H level and the control signal / Sel (1) becomes the L level, so that the transmission gate 34 becomes as shown in FIG. Turn on. As a result, the gradation potential is written in the holding capacity 41 of the capacitance value Crf.

なお、第4トランジスター124はオフしているため、駆動トランジスター121のドレインはOLED130と電気的に非接続である。また、初期化期間と同様、第5トランジスター125がオンすることによって、OLED130のアノード130aと給電線16とが電気的に接続され、アノード130aの電位がリセット電位Vorstに設定される。 Since the fourth transistor 124 is off, the drain of the drive transistor 121 is not electrically connected to the OLED 130. Further, as in the initialization period, when the fifth transistor 125 is turned on, the anode 130a of the OLED 130 and the feeder line 16 are electrically connected, and the potential of the anode 130a is set to the reset potential Vorst.

<書込期間>
補償期間を終えると、書込期間が開始する。m1行目の書込期間では、走査信号Gwr(m1)がLレベルであり、制御信号Gel(m1)はHレベルであり、制御信号Gcmp(m1)はHレベルであり、制御信号Gfix(m1)はHレベルである。制御信号Gorst(m1)はLレベルである。
このため、図11に示されるように、m1行(3n−2)列の画素回路110においてはトランジスター122、125がオンする一方、トランジスター123、124、126がオフする。
<Writing period>
When the compensation period ends, the writing period begins. In the writing period of the m1st line, the scanning signal Gwr (m1) is the L level, the control signal Gel (m1) is the H level, the control signal Gcmp (m1) is the H level, and the control signal Gfix (m1). ) Is the H level. The control signal Gorst (m1) is at the L level.
Therefore, as shown in FIG. 11, in the pixel circuit 110 of the m1 row (3n-2) column, the transistors 122 and 125 are turned on, while the transistors 123, 124 and 126 are turned off.

ここで、書込期間のデータ転送回路DTにおいては、制御信号/GiniがHレベルになるので、図11に示されるようにトランスミッションゲート45がオフし、制御信号GcplがHレベルになるので、図11に示されるようにトランスミッションゲート42がオンする。このため、第1データ転送線14−1及び第1電極133−1への初期電位Viniの供給が解除されると共に、第1データ転送線14−1及び第1電極133−1に対して容量値Crfの保持容量41の一方の電極が接続され、当該第1電極133−1に階調電位が供給される。そして、階調電位がレベルシフトされた信号が、駆動トランジスター121のゲートに供給され、画素容量132に書き込まれる。このように、本実施形態においては、データ転送回路DTのトランスミッションゲート42および保持容量41、並びに転送容量133を用いて階調電位のレベルシフトが行われる。 なお、書込期間におけるデマルチプレクサDM(n)では、制御信号Sel(1)がLレベルになるので、図11に示されるようにトランスミッションゲート34がオフする。 Here, in the data transfer circuit DT during the writing period, since the control signal / Gini becomes H level, the transmission gate 45 is turned off and the control signal Gcpl becomes H level as shown in FIG. The transmission gate 42 is turned on as shown in 11. Therefore, the supply of the initial potential Vini to the first data transfer line 14-1 and the first electrode 133-1 is released, and the capacitance to the first data transfer line 14-1 and the first electrode 133-1 is increased. One electrode of the holding capacity 41 of the value Crf is connected, and a gradation potential is supplied to the first electrode 133-1. Then, the signal whose gradation potential is level-shifted is supplied to the gate of the drive transistor 121 and written to the pixel capacitance 132. As described above, in the present embodiment, the level shift of the gradation potential is performed by using the transmission gate 42 and the holding capacity 41 of the data transfer circuit DT and the transfer capacity 133. In the demultiplexer DM (n) during the writing period, the control signal Self (1) becomes the L level, so that the transmission gate 34 is turned off as shown in FIG.

なお、第4トランジスター124はオフしているため、駆動トランジスター121のドレインはOLED130と電気的に非接続である。また、初期化期間と同様、第5トランジスター125がオンすることによって、OLED130のアノード130aと給電線16とが電気的に接続され、アノード130aの電位がリセット電位Vorstに初期化される。 Since the fourth transistor 124 is off, the drain of the drive transistor 121 is not electrically connected to the OLED 130. Further, as in the initialization period, when the fifth transistor 125 is turned on, the anode 130a of the OLED 130 and the feeder line 16 are electrically connected, and the potential of the anode 130a is initialized to the reset potential Vorst.

なお、m行目の書込期間が開始されるまで(初期化期間、補償期間の間)に、制御回路3は、n番目のグループでいえば、データ信号Vd(n)を順番に、m行(3n−2)列、m行(3n−1)列、m行(3n)列の画素の階調レベルに応じた電位に切り替える。
一方、制御回路3は、データ信号の電位の切り替えに合わせて制御信号Sel(1)、Sel(2)、Sel(3)を順番に排他的にHレベルとする。制御回路3は、図示は省略しているが、制御信号Sel(1)、Sel(2)、Sel(3)とは論理反転の関係にある制御信号/Sel(1)、/Sel(2)、/Sel(3)についても出力している。これによって、デマルチプレクサDMでは、各グループにおいてトランスミッションゲート34がそれぞれ左端列、中央列、右端列の順番でオンする。
By the time the writing period of the m-th line is started (between the initialization period and the compensation period), the control circuit 3 sequentially transfers the data signal Vd (n) in the nth group, m. The potential is switched according to the gradation level of the pixels in the row (3n-2) column, the m row (3n-1) column, and the m row (3n) column.
On the other hand, the control circuit 3 exclusively sets the control signals Sel (1), Sel (2), and Sel (3) to the H level in order according to the switching of the potential of the data signal. Although not shown in the control circuit 3, the control signals / Sel (1) and / Sel (2) have a logical inversion relationship with the control signals Sel (1), Sel (2), and Sel (3). , / Sel (3) is also output. As a result, in the demultiplexer DM, the transmission gate 34 is turned on in the order of the leftmost row, the center row, and the rightmost row in each group.

ところで、左端列のトランスミッションゲート34が制御信号Sel(1)、/Sel(1)によってオンしたとき、第1データ転送線14−1及び第1電極133−1の電位の変化量をΔVとすると、第2データ転送線14−2及び駆動トランジスター121のゲートgの電位の変化量ΔVgは、下記(式2)で表せる。但し、転送容量133の容量値C1は画素回路110の行数に比例して容量値を調整可能であり、1行当たりの容量C1aとする。また、1行当たりの第2データ転送線14−2に付随する寄生容量の容量値をC3aとする。また、上述したように、一本の第2データ転送線14−2に接続された画素回路110の行数をNbと表す。

Figure 0006801175

ここでΔVとΔVgとの比を、下記の(式3)で示すように圧縮率Rとする。
Figure 0006801175

つまり、書込期間における駆動トランジスター121のゲートgの電位Vgは、補償期間における電位Vgから、第1データ転送線14−1及び第1電極133−1の電位の変化量ΔVに対して、Rを乗じた値だけレベルシフトした(データ圧縮された)値となる。この書込期間を終えると、後述する発光期間が開始する。 By the way, when the transmission gate 34 in the leftmost row is turned on by the control signals Self (1) and / Self (1), the amount of change in the potential of the first data transfer line 14-1 and the first electrode 133-1 is ΔV. The amount of change ΔVg in the potential of the gate g of the second data transfer line 14-2 and the drive transistor 121 can be expressed by the following (Equation 2). However, the capacitance value C1 of the transfer capacitance 133 can be adjusted in proportion to the number of rows of the pixel circuit 110, and is set to the capacitance C1a per row. Further, the capacitance value of the parasitic capacitance attached to the second data transfer line 14-2 per line is defined as C3a. Further, as described above, the number of lines of the pixel circuit 110 connected to one second data transfer line 14-2 is represented by Nb.
Figure 0006801175

Here, the ratio of ΔV to ΔVg is defined as the compression ratio R as shown in the following (Equation 3).
Figure 0006801175

That is, the potential Vg of the gate g of the drive transistor 121 during the writing period is R with respect to the amount of change ΔV of the potentials of the first data transfer line 14-1 and the first electrode 133-1 from the potential Vg during the compensation period. The value is level-shifted (data-compressed) by the value multiplied by. When this writing period ends, the light emitting period described later starts.

上述した(式2)に示される関係から、一本の第2データ転送線14−2に対して接続する画素回路110の個数Nbが多いほど(1ブロック内に含まれる画素回路110の個数Nbが多いほど)、ΔVgとΔVとは近い値になる。換言すれば、Nbの値が大きいほど、(式4)に示すRは1に近づく。
ここで、第2データ転送線14−2に接続する画素回路110の個数Nb(1ブロック内に含まれる画素回路110の個数Nb)は、補償動作の完了に要する時間と、データ圧縮の圧縮率と、を鑑みて決定することが好ましい。以下、具体的に説明する。
まず、補償動作の完了に要する時間について説明する。補償期間を終えた時点の駆動トランジスター121のゲートgの電位Vg(補償点)が、階調電圧の中間階調に設定されていることが好ましいところ、Nbの値が小さいほど、駆動トランジスター121のゲートgに付随する寄生容量が小さくなるため、補償期間が極端に短くなってしまい、結果として走査信号Gwr(m)の立上がり(立下り)におけるなまりの影響を受けて、走査信号Gwr(m)を供給する側と供給される側とで補償期間が異なってしまう虞がある。この場合、当該虞をなくす程度に駆動能力の高い走査線駆動回路6が必要となってしまう。
また、データ圧縮の圧縮率については、(式2)に示されるように、Nbの値が小さいほど圧縮率が大きくなり、逆にNbの値が大きいほど圧縮率は小さくなる。
従って、補償動作の完了に要する時間と、データ圧縮の圧縮率とを鑑みて、Nbの値を適切な値に決定することが好ましい。例えば全行数Mが720行の場合、Nbを90個とし、総ブロック数Kを8個としてもよい。
From the relationship shown in (Equation 2) described above, the larger the number Nb of the pixel circuits 110 connected to one second data transfer line 14-2 (the number Nb of the pixel circuits 110 included in one block). (The greater the number), the closer the values of ΔVg and ΔV are. In other words, the larger the value of Nb, the closer R shown in (Equation 4) is.
Here, the number Nb of the pixel circuits 110 connected to the second data transfer line 14-2 (the number Nb of the pixel circuits 110 included in one block) is the time required to complete the compensation operation and the compression rate of data compression. It is preferable to make a decision in consideration of. Hereinafter, a specific description will be given.
First, the time required to complete the compensation operation will be described. It is preferable that the potential Vg (compensation point) of the gate g of the drive transistor 121 at the end of the compensation period is set to the intermediate gradation of the gradation voltage. However, the smaller the value of Nb, the more the drive transistor 121 Since the parasitic capacitance associated with the gate g becomes small, the compensation period becomes extremely short, and as a result, the scanning signal Gwr (m) is affected by the blunting at the rising edge (falling edge) of the scanning signal Gwr (m). There is a risk that the compensation period will differ between the supply side and the supply side. In this case, a scanning line drive circuit 6 having a high driving ability is required to eliminate the possibility.
As for the compression rate of data compression, as shown in (Equation 2), the smaller the Nb value, the larger the compression rate, and conversely, the larger the Nb value, the smaller the compression rate.
Therefore, it is preferable to determine the value of Nb to an appropriate value in consideration of the time required to complete the compensation operation and the compression rate of data compression. For example, when the total number of lines M is 720, Nb may be 90 and the total number of blocks K may be 8.

<非発光期間>
図7のタイミングチャートに示されるように、走査信号Gwr(m1)がLレベルからHレベルに立ち上がり、書込期間を終えると、1水平走査期間(H)の残りの期間及び次の1水平走査期間(H)は、非発光期間となる。非発光期間においては、全てのトランジスターがオフとなり、制御信号Gorst(m1)はLレベルである。
<Non-light emission period>
As shown in the timing chart of FIG. 7, when the scanning signal Gwr (m1) rises from the L level to the H level and the writing period ends, the remaining period of one horizontal scanning period (H) and the next one horizontal scanning The period (H) is a non-light emitting period. During the non-emission period, all transistors are turned off and the control signal Gorst (m1) is at L level.

<発光期間>
非発光期間を終えると、発光期間が開始する。図7のタイミングチャートに示されるように、m1行目の発光期間では、走査信号Gwr(m1)がHレベルであり、制御信号Gel(m1)はLレベルであり、制御信号Gcmp(m1)はHレベルであり、制御信号Gfix(k)はHレベルである。制御信号Gorst(m1)はHレベルである。
このため、図12に示されるようにm1行(3n−2)列の画素回路110においては、第4トランジスター124がオンする一方、第2トランジスター122、第3トランジスター123,第5トランジスター125,第1トランジスター126がオフする。これにより、駆動トランジスター121は、画素容量132によって保持された電圧、すなわちゲート・ソース間の電圧Vgsに応じた駆動電流Idsを、OLED130に供給する。つまり、OLED130は、駆動トランジスター121によって各画素の指定階調に応じた階調電位に応じた電流が供給され、当該電流に応じた輝度で発光する。
<Light emission period>
When the non-light emitting period ends, the light emitting period starts. As shown in the timing chart of FIG. 7, in the light emission period of the m1st line, the scanning signal Gwr (m1) is H level, the control signal Gel (m1) is L level, and the control signal Gcmp (m1) is. It is H level, and the control signal Gfix (k) is H level. The control signal Gorst (m1) is at H level.
Therefore, as shown in FIG. 12, in the pixel circuit 110 of the m1 row (3n-2) column, the fourth transistor 124 is turned on, while the second transistor 122, the third transistor 123, the fifth transistor 125, and the fifth transistor are turned on. 1 Transistor 126 turns off. As a result, the drive transistor 121 supplies the OLED 130 with the voltage held by the pixel capacitance 132, that is, the drive current Ids corresponding to the voltage Vgs between the gate and the source. That is, the OLED 130 is supplied with a current corresponding to the gradation potential corresponding to the designated gradation of each pixel by the drive transistor 121, and emits light with the brightness corresponding to the current.

ここで、発光期間においてデータ転送回路DTでは、制御信号/GiniがHレベルになり、制御信号GiniがLレベルになるので図12に示されるようにトランスミッションゲート45がオフし、制御信号GcplがLレベルになり、制御信号/GcplがHレベルになるので、トランスミッションゲート42がオフする。また、発光期間におけるデマルチプレクサDM(n)では、制御信号Sel(1)がLレベルになり、制御信号/Sel(1)がHレベルになるので、トランスミッションゲート34がオフする。 Here, in the data transfer circuit DT during the light emission period, the control signal / Gini becomes the H level and the control signal Gini becomes the L level. Therefore, as shown in FIG. 12, the transmission gate 45 is turned off and the control signal Gcpl is L. Since the level is reached and the control signal / Gcpl is at the H level, the transmission gate 42 is turned off. Further, in the demultiplexer DM (n) during the light emission period, the control signal Sel (1) becomes the L level and the control signal / Sel (1) becomes the H level, so that the transmission gate 34 is turned off.

なお、m1行目の発光期間は、m1行目以外が水平走査されている期間であるから、トランスミッションゲート34、トランスミッションゲート42、トランスミッションゲート45はこれらの行の動作に合わせてオン又はオフするので、第1データ転送線14−1及び第2データ転送線14−2の電位は適宜変動する。特に、第1トランジスター126、第2トランジスター122、及び第3トランジスター123がオフの場合には、第2データ転送線14−2は、フローティングの状態となり、電位が変動し易い。 Since the light emitting period of the m1st row is the period during which the other than the m1st row is horizontally scanned, the transmission gate 34, the transmission gate 42, and the transmission gate 45 are turned on or off according to the operation of these rows. , The potentials of the first data transfer line 14-1 and the second data transfer line 14-2 fluctuate as appropriate. In particular, when the first transistor 126, the second transistor 122, and the third transistor 123 are off, the second data transfer line 14-2 is in a floating state, and the potential tends to fluctuate.

そこで、本実施形態においては、一つのブロックBにおける発光期間に、第1トランジスター126をオンさせることにより、第1データ転送線14−1と第2データ転送線14−2とを導通状態にして、第2データ転送線14−2に初期電位Viniを供給する期間を設ける。
m1行目やm2行目等の画素回路110が属するブロックをブロックB(m)とすると、ブロックB(m)の次のブロックであるブロックB(n)における初期化期間は、ブロックB(m)においては発光期間である。本実施形態では、例えば、前記ブロックB(m)の次のブロック(n)を一のブロックとし、前記ブロックB(m)を他のブロックとすると、一のブロックであるブロックB(n)における初期化期間であって、他のブロックであるブロックB(m)における発光期間に、第1トランジスター126をオンさせて第1データ転送線14−1と第2データ転送線14−2とを導通状態にして、第2データ転送線14−2に初期電位Viniを供給する。
Therefore, in the present embodiment, the first data transfer line 14-1 and the second data transfer line 14-2 are brought into a conductive state by turning on the first transistor 126 during the light emission period in one block B. , The second data transfer line 14-2 is provided with a period for supplying the initial potential Vini.
Assuming that the block to which the pixel circuit 110 such as the m1st line and the m2th line belongs is the block B (m), the initialization period in the block B (n), which is the next block of the block B (m), is the block B (m). ) Is the light emission period. In the present embodiment, for example, if the block (n) next to the block B (m) is one block and the block B (m) is another block, the block B (n) is one block. During the initialization period, which is the light emission period in the other block B (m), the first transistor 126 is turned on to conduct the first data transfer line 14-1 and the second data transfer line 14-2. In this state, the initial potential Vini is supplied to the second data transfer line 14-2.

図13に示されるように、時刻t1から時刻t4までの期間では、ブロックB(m)において初期化期間、補償期間、書込期間の処理が実行される。
時刻t5から時刻t6では、ブロックB(m)の次のブロックであるブロックB(n)において初期化期間の処理が実行されるが、この期間はブロックB(m)においては発光期間である。しかし、本実施形態においては、ブロックB(n)において初期化期間の処理が実行される際に、ブロックB(m)を始めとして他のブロックBにおいて、制御信号GfixをLレベルにする。その結果、図14に示すように、第1トランジスター126がオンし、ブロックB(m)を始めとして他のブロックBにおいて、第1データ転送線14−1と第2データ転送線14−2とが導通状態となって、第2データ転送線14−2に初期電位Viniが供給されることになる。
As shown in FIG. 13, in the period from time t1 to time t4, processing of the initialization period, the compensation period, and the writing period is executed in the block B (m).
From time t5 to time t6, the processing of the initialization period is executed in the block B (n) which is the block next to the block B (m), and this period is the light emitting period in the block B (m). However, in the present embodiment, when the processing of the initialization period is executed in the block B (n), the control signal Gfix is set to the L level in the other blocks B including the block B (m). As a result, as shown in FIG. 14, the first transistor 126 is turned on, and in the other blocks B including the block B (m), the first data transfer line 14-1 and the second data transfer line 14-2 Is in a conductive state, and the initial potential Vini is supplied to the second data transfer line 14-2.

以下、同様にして、ブロックB(n)において初期化期間の処理が実行される時刻t8から時刻t9までの期間、時刻t11から時刻t12までの期間、及び時刻t14から時刻t15までの期間では、ブロックB(m)を始めとして他のブロックBにおいて、制御信号GfixをLレベルにする。その結果、図14に示すように、第1トランジスター126がオンし、ブロックB(m)を始めとして他のブロックBにおいて、第1データ転送線14−1と第2データ転送線14−2とが導通状態となって、第2データ転送線14−2に初期電位Viniが供給されることになる。 Hereinafter, in the same manner, in the period from time t8 to time t9, the period from time t11 to time t12, and the period from time t14 to time t15 when the processing of the initialization period is executed in the block B (n), The control signal Gfix is set to L level in the other blocks B including the block B (m). As a result, as shown in FIG. 14, the first transistor 126 is turned on, and in the other blocks B including the block B (m), the first data transfer line 14-1 and the second data transfer line 14-2 Is in a conductive state, and the initial potential Vini is supplied to the second data transfer line 14-2.

以上のように、本実施形態によれば、発光期間中にフローティングノードになる第2トランジスター122の転送容量133側の第2データ転送線14−2を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Viniに設定するので、第2データ転送線14−2の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、画素容量132において電圧が保持され、表示の不具合を発生させることがない。 As described above, according to the present embodiment, the second data transfer line 14-2 on the transfer capacitance 133 side of the second transistor 122 which becomes a floating node during the light emission period can be processed in the initialization period by another block. Since the initial potential Vini of the fixed potential is set during the period in which the data is performed, it is possible to prevent the potential of the second data transfer line 14-2 from approaching the power supply voltage. As a result, the second transistor 122 is not turned on, the voltage is held in the pixel capacitance 132, and a display defect does not occur.

<構造>
次に、本実施形態における電気光学装置1の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の電気光学装置1とは相違させている。図15及び図16は、電気光学装置1の各要素を形成する各段階での基板10の表面の様子を画素回路110の1個分に着目して図示した平面図である。図17は、電気光学装置1の断面図である。図15及び図16のI−I’線を含む断面に対応した断面図が図17に相当する。なお、図15及び図16の平面図であるが、各要素の視覚的な把握を容易化する観点から、図17と共通する各要素に図17と同態様のハッチングが便宜的に付加されている。
<Structure>
Next, the specific structure of the electro-optical device 1 in the present embodiment will be described in detail below. In each drawing referred to in the following description, the dimensions and scale of each element are different from those of the actual electro-optic device 1 for convenience of description. 15 and 16 are plan views showing the state of the surface of the substrate 10 at each stage of forming each element of the electro-optical device 1 by focusing on one pixel circuit 110. FIG. 17 is a cross-sectional view of the electro-optical device 1. The cross-sectional view corresponding to the cross section including the I-I'line of FIGS. 15 and 16 corresponds to FIG. Although it is a plan view of FIGS. 15 and 16, from the viewpoint of facilitating the visual grasp of each element, hatching of the same aspect as that of FIG. 17 is conveniently added to each element common to FIG. There is.

図15のアクティブ層を示す部分及び図17から理解される通り、珪素等の半導体材料で形成された基板10の表面には、画素回路110の各トランジスター121,122,123,124,125,126の能動領域10A(ソース/ドレイン領域)が形成される。能動領域10Aにはイオンが注入される。画素回路110の各トランジスター121,122,123,124,125,126のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域10Aとは別種類のイオンが注入されるが、便宜的に能動領域10Aと一体に記載している。
図15のゲート層を示す部分及び図17から理解される通り、能動領域10Aが形成された基板10の表面は絶縁膜L0(ゲート絶縁膜)で被覆され、各トランジスター121,122,123,124,125,126のゲート層GT(GTdr,GTwr,GTcmp,GTel,GTorst,GTfix)が絶縁膜L0の面上に形成される。各トランジスター121,122,123,124,125,126のゲート層GTは、絶縁膜L0を挟んでアクティブ層に対向する。
As can be seen from the portion showing the active layer in FIG. 15 and FIG. 17, the surfaces of the substrate 10 made of a semiconductor material such as silicon have the transistors 121, 122, 123, 124, 125, 126 of the pixel circuit 110. Active region 10A (source / drain region) is formed. Ions are injected into the active region 10A. The active layer of each transistor 121, 122, 123, 124, 125, 126 of the pixel circuit 110 exists between the source region and the drain region, and ions of a different type from the active region 10A are injected, but for convenience. Is described integrally with the active region 10A.
As can be understood from the portion showing the gate layer in FIG. 15 and FIG. 17, the surface of the substrate 10 on which the active region 10A is formed is covered with an insulating film L0 (gate insulating film), and the transistors 121, 122, 123, 124 are respectively. , 125, 126 gate layers GT (GTdr, GTwr, GTcmp, GTel, GTorst, GTfix) are formed on the surface of the insulating film L0. The gate layer GT of each of the transistors 121, 122, 123, 124, 125, 126 faces the active layer with the insulating film L0 interposed therebetween.

図17から理解される通り、各トランジスター121,122,123,124,125,126のゲート層GTが形成された絶縁膜L0の面上には、複数の絶縁層L(LA〜LH)と複数の導電層(配線層)とを交互に積層した多層配線層が形成される。各絶縁層Lは、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層(単層または複数層)の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As can be understood from FIG. 17, a plurality of insulating layers L (LA to LH) and a plurality of insulating layers L (LA to LH) are formed on the surface of the insulating film L0 on which the gate layer GT of each transistor 121, 122, 123, 124, 125, 126 is formed. A multi-layer wiring layer is formed in which the conductive layers (wiring layers) of the above are alternately laminated. Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, the relationship in which a plurality of elements are collectively formed in the same step by the selective removal of the conductive layer (single layer or a plurality of layers) is referred to as "formed from the same layer".

絶縁層LAは、各トランジスター121,122,123,124,125,126のゲート層GTが形成された絶縁膜L0の面上に形成される。図15の金属層Aを示す部分及び図17から理解される通り、絶縁層LAの面上には、複数の中継電極QA(QA1〜Q12)が形成される。 The insulating layer LA is formed on the surface of the insulating film L0 on which the gate layer GT of each transistor 121, 122, 123, 124, 125, 126 is formed. As can be understood from the portion showing the metal layer A in FIG. 15 and FIG. 17, a plurality of relay electrodes QA (QA1 to Q12) are formed on the surface of the insulating layer LA.

図15の金属層Aを示す部分及び図17から理解される通り、中継電極QA1は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA2を介して第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通する。中継電極QA2は、絶縁層LAを貫通する導通孔HB1を介して第1トランジスター126のゲート層GTfixに導通する。中継電極QA3は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA1を介して第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA3は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA7を介して第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10Aに導通する。さらに、中継電極QA3は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA9を介して第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに導通する。以上のように、中継電極QA3はソース電極であり、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10A、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、及び第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。 As can be understood from the portion showing the metal layer A in FIG. 15 and FIG. 17, the relay electrode QA1 has a drain region or a source region of the first transistor 126 via a conduction hole HA2 penetrating the insulating film L0 and the insulating layer LA. Conducts to the active region 10A forming the The relay electrode QA2 conducts to the gate layer GTfix of the first transistor 126 through the conduction hole HB1 penetrating the insulating layer LA. The relay electrode QA3 conducts to the active region 10A forming the drain region or source region of the first transistor 126 through the conduction hole HA1 penetrating the insulating film L0 and the insulating layer LA. Further, the relay electrode QA3 conducts to the active region 10A forming the drain region or the source region of the third transistor 123 through the conduction hole HA7 penetrating the insulating film L0 and the insulating layer LA. Further, the relay electrode QA3 conducts to the active region 10A forming the drain region or the source region of the second transistor 122 through the conduction hole HA9 penetrating the insulating film L0 and the insulating layer LA. As described above, the relay electrode QA3 is a source electrode, and the active region 10A forming the drain region or source region of the first transistor 126, the active region 10A forming the drain region or source region of the third transistor 123, and the first 2 An electrode formed in direct contact with an active region 10A forming a drain region or a source region of a transistor 122.

中継電極QA4は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA4を介して第5トランジスター125のドレイン領域またはソース領域を形成する能動領域10Aに導通する。中継電極QA5は、絶縁層LAを貫通する導通孔HB2を介して第5トランジスター125のゲート層GTorstに導通する。中継電極QA6は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA3を介して第5トランジスター125のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 The relay electrode QA4 conducts to the active region 10A forming the drain region or source region of the fifth transistor 125 through the conduction hole HA4 penetrating the insulating film L0 and the insulating layer LA. The relay electrode QA5 conducts to the gate layer GTorst of the fifth transistor 125 through the conduction hole HB2 penetrating the insulating layer LA. The relay electrode QA6 conducts to the active region 10A forming the drain region or source region of the fifth transistor 125 through the conduction hole HA3 penetrating the insulating layer LA and the insulating film L0.

また、中継電極QA6は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA5を介して第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに導通する。中継電極QA7は、絶縁層LAを貫通する導通孔HB3を介して第4トランジスター124のゲート層GTelに導通する。中継電極QA8は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA6を介して第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA8は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA8を介して第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10Aに導通する。さらに、中継電極QA8は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA12を介して駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに導通する。以上のように、中継電極QA6はソース電極であり、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。また、中継電極QA8もソース電極であり、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10A、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、及び駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。 Further, the relay electrode QA6 conducts to the active region 10A forming the drain region or the source region of the fourth transistor 124 through the conduction hole HA5 penetrating the insulating layer LA and the insulating film L0. The relay electrode QA7 conducts to the gate layer GTel of the fourth transistor 124 through the conduction hole HB3 penetrating the insulating layer LA. The relay electrode QA8 conducts to the active region 10A forming the drain region or source region of the fourth transistor 124 through the conduction hole HA6 penetrating the insulating layer LA and the insulating film L0. Further, the relay electrode QA8 conducts to the active region 10A forming the drain region or the source region of the third transistor 123 through the conduction hole HA8 penetrating the insulating layer LA and the insulating film L0. Further, the relay electrode QA8 conducts to the active region 10A forming the drain region or the source region of the drive transistor 121 through the conduction hole HA12 penetrating the insulating layer LA and the insulating film L0. As described above, the relay electrode QA6 is a source electrode, and is an electrode formed in direct contact with the active region 10A forming the drain region or the source region of the fourth transistor 124. Further, the relay electrode QA8 is also a source electrode, and the active region 10A forming the drain region or source region of the fourth transistor 124, the active region 10A forming the drain region or source region of the third transistor 123, and the drive transistor 121. An electrode formed in direct contact with an active region 10A forming a drain region or a source region.

中継電極QA9は、絶縁層LAを貫通する導通孔HB4を介して第3トランジスター123のゲート層GTcmpに導通する。中継電極QA10は、絶縁層LAを貫通する導通孔HB5を介して第2トランジスター122のゲート層GTwrに導通する。中継電極QA11は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA10を介して第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA11は、絶縁層LAを貫通する導通孔HB6を介して駆動トランジスター121のゲート層GTdrに導通する。中継電極QA12は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA11を介して駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 The relay electrode QA9 conducts to the gate layer GTcmp of the third transistor 123 through the conduction hole HB4 penetrating the insulating layer LA. The relay electrode QA10 conducts to the gate layer GTwr of the second transistor 122 through the conduction hole HB5 penetrating the insulating layer LA. The relay electrode QA 11 conducts to the active region 10A forming the drain region or source region of the second transistor 122 through the conduction hole HA10 penetrating the insulating layer LA and the insulating film L0. Further, the relay electrode QA11 conducts to the gate layer GTdr of the drive transistor 121 via the conduction hole HB6 penetrating the insulating layer LA. The relay electrode QA12 conducts to the active region 10A forming the drain region or source region of the drive transistor 121 through the conduction hole HA11 penetrating the insulating layer LA and the insulating film L0.

絶縁層LBは、複数の中継電極QA(QA1,QA2,QA3,QA4,QA5,QA6,QA7,QA8,QA9,QA10,QA11,QA12)が形成された絶縁層LAの面上に形成される。図15の金属層Bを示す部分及び図17から理解される通り、絶縁層LBの面上には、走査線12、給電線116、複数の制御線143〜146、及び複数の中継電極QB(QB1,QB2,QB3,QB4)が形成される。
図15の金属層Bを示す部分及び図17から理解される通り、走査線12は、絶縁層LBを貫通する導通孔HC9を介して第2トランジスター122のゲート層GTwrに導通する。走査線12は、複数の画素回路110にわたり第2トランジスター122のチャネル長の方向(X方向)に沿って延在する。
The insulating layer LB is formed on the surface of the insulating layer LA on which a plurality of relay electrodes QA (QA1, QA2, QA3, QA4, QA5, QA6, QA7, QA8, QA9, QA10, QA11, QA12) are formed. As can be seen from the portion showing the metal layer B in FIG. 15 and FIG. 17, on the surface of the insulating layer LB, scanning lines 12, feeder lines 116, a plurality of control lines 143 to 146, and a plurality of relay electrodes QB ( QB1, QB2, QB3, QB4) are formed.
As can be seen from the portion showing the metal layer B in FIG. 15 and FIG. 17, the scanning line 12 conducts to the gate layer GTwr of the second transistor 122 through the conduction hole HC9 penetrating the insulating layer LB. The scanning line 12 extends along the channel length direction (X direction) of the second transistor 122 across the plurality of pixel circuits 110.

給電線116は、多層配線層内の配線(図示略)を介して、高位側の電源電位Velが供給される実装端子に導通する。給電線116は、例えば銀やアルミニウムを含有する導電材料で例えば100nm程度の膜厚に形成される。給電線116は、絶縁層LBを貫通する導通孔HC10を介して駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに導通する。給電線116は、複数の画素回路110にわたり駆動トランジスター121のチャネル長の方向(X方向)に沿って延在する。給電線116は、絶縁層LCにより、後述する転送容量133の第2電極133−2からは電気的に絶縁される。
制御線143は、図15の金属層Bを示す部分及び図17から理解される通り、絶縁層LBを貫通する導通孔HC7と、中継電極QA9と、絶縁層LAを貫通するHB4とを介して第3トランジスター123のゲート層GTcmpに導通する。また、制御線143は、第3トランジスター123のチャネル長の方向(X方向)に沿って延在する。
The feeder line 116 conducts to the mounting terminal to which the power supply potential Vel on the higher side is supplied via the wiring (not shown) in the multilayer wiring layer. The feeder line 116 is made of, for example, a conductive material containing silver or aluminum and has a film thickness of, for example, about 100 nm. The feeder line 116 conducts to the active region 10A forming the drain region or the source region of the drive transistor 121 through the conduction hole HC10 penetrating the insulating layer LB. The feeder line 116 extends over the plurality of pixel circuits 110 along the channel length direction (X direction) of the drive transistor 121. The feeder line 116 is electrically insulated from the second electrode 133-2 having a transfer capacity 133, which will be described later, by the insulating layer LC.
The control line 143 is provided via the conduction hole HC7 penetrating the insulating layer LB, the relay electrode QA9, and the HB4 penetrating the insulating layer LA, as understood from the portion showing the metal layer B in FIG. 15 and FIG. It conducts to the gate layer GT cmp of the third transistor 123. Further, the control line 143 extends along the direction (X direction) of the channel length of the third transistor 123.

制御線144は、図15の金属層Bを示す部分及び図17から理解される通り、絶縁層LBを貫通する導通孔HC6と、中継電極QA7と、絶縁層LAを貫通するHB3とを介して第4トランジスター124のゲート層GTelに導通する。また、制御線144は、第4トランジスター124のチャネル長の方向(X方向)に沿って延在する。
制御線145は、絶縁層LBを貫通する導通孔HC3と、中継電極QA5と、絶縁層LAを貫通するHB2とを介して第5トランジスター125のゲート層GTorstに導通する。また、制御線145は、第5トランジスター125のチャネル長の方向(X方向)に沿って延在する。
制御線146は、絶縁層LBを貫通する導通孔HC2と、中継電極QA2と、絶縁層LAを貫通するHB1とを介して第1トランジスター126のゲート層GTfixに導通する。また、制御線146は、第1トランジスター126のチャネル長の方向(X方向)に沿って延在する。
The control line 144 is provided via the conduction hole HC6 penetrating the insulating layer LB, the relay electrode QA7, and the HB3 penetrating the insulating layer LA, as understood from the portion showing the metal layer B in FIG. 15 and FIG. It conducts to the gate layer GTel of the fourth transistor 124. Further, the control line 144 extends along the direction (X direction) of the channel length of the fourth transistor 124.
The control line 145 conducts to the gate layer GTorst of the fifth transistor 125 via the conduction hole HC3 penetrating the insulating layer LB, the relay electrode QA5, and the HB2 penetrating the insulating layer LA. Further, the control line 145 extends along the direction (X direction) of the channel length of the fifth transistor 125.
The control line 146 conducts to the gate layer GTfix of the first transistor 126 via the conduction hole HC2 penetrating the insulating layer LB, the relay electrode QA2, and the HB1 penetrating the insulating layer LA. Further, the control line 146 extends along the direction (X direction) of the channel length of the first transistor 126.

中継電極QB1は、図15の金属層B及び金属層Aの部分から理解される通り、絶縁層LBを貫通する導通孔HC1を介して中継電極QA1に導通される。中継電極QB2は、絶縁層LBを貫通する導通孔HC4を介して中継電極QA4に導通される。中継電極QB3は、絶縁層LBを貫通する導通孔HC5を介して中継電極QA6に導通される。中継電極QB4は、絶縁層LBを貫通する導通孔HC8を介して中継電極QA3に導通される。 As can be understood from the metal layer B and the metal layer A in FIG. 15, the relay electrode QB1 is conducted to the relay electrode QA1 through the conduction hole HC1 penetrating the insulating layer LB. The relay electrode QB2 is conducted to the relay electrode QA4 through the conduction hole HC4 that penetrates the insulating layer LB. The relay electrode QB3 is conducted to the relay electrode QA6 through the conduction hole HC5 that penetrates the insulating layer LB. The relay electrode QB4 is conducted to the relay electrode QA3 through the conduction hole HC8 that penetrates the insulating layer LB.

絶縁層LCは、走査線12と、複数の制御線143〜146と、複数の中継電極QB(QB1,QB2,QB3,QB4)とが形成された絶縁層LBの面上に形成される。図15の金属層Cの部分及び図17から理解される通り、絶縁層LCの面上には、第2データ転送線14−2と、転送容量133の第2電極133−2と、複数の中継電極QC(QC1,QC2,QC3)とが形成される。
第2データ転送線14−2は、複数の画素回路110にわたりY方向に沿って延在する。第2データ転送線14−2は、絶縁層LCを貫通する導通孔HD4と、中継電極QB4と、絶縁層LBを貫通する導通孔HC8と、中継電極QA3とを介して、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに導通される。また、第2データ転送線14−2は、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10Aと、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aとに導通される。
転送容量(第1容量)133の第2電極133−2は、画素回路110において、走査線12、制御線143、及び制御線144を覆う矩形の電極であり、第2データ転送線14−2と一体に形成される。
The insulating layer LC is formed on the surface of the insulating layer LB on which the scanning lines 12, the plurality of control lines 143 to 146, and the plurality of relay electrodes QB (QB1, QB2, QB3, QB4) are formed. As can be seen from the portion of the metal layer C in FIG. 15 and FIG. 17, on the surface of the insulating layer LC, a second data transfer line 14-2, a second electrode 133-2 having a transfer capacity of 133, and a plurality of second electrodes 133-2. The relay electrodes QC (QC1, QC2, QC3) are formed.
The second data transfer line 14-2 extends along the Y direction across the plurality of pixel circuits 110. The second data transfer line 14-2 is formed on the second transistor 122 via the conduction hole HD4 penetrating the insulating layer LC, the relay electrode QB4, the conduction hole HC8 penetrating the insulating layer LB, and the relay electrode QA3. It is conducted to the active region 10A forming the drain region or the source region. Further, the second data transfer line 14-2 is conductive to the active region 10A forming the drain region or the source region of the third transistor 123 and the active region 10A forming the drain region or the source region of the first transistor 126. To.
The second electrode 133-2 of the transfer capacitance (first capacitance) 133 is a rectangular electrode covering the scanning line 12, the control line 143, and the control line 144 in the pixel circuit 110, and is a second data transfer line 14-2. Is formed integrally with.

図15及び図17から理解される通り、中継電極QC1は、絶縁層LCを貫通する導通孔HD1を介して中継電極QB1に導通される。中継電極QC2は、絶縁層LCを貫通する導通孔HD2を介して中継電極QB2に導通される。中継電極QC3は、絶縁層LCを貫通する導通孔HD3を介して中継電極QB3に導通される。 As can be understood from FIGS. 15 and 17, the relay electrode QC1 is conducted to the relay electrode QB1 through the conduction hole HD1 penetrating the insulating layer LC. The relay electrode QC2 is conducted to the relay electrode QB2 through the conduction hole HD2 that penetrates the insulating layer LC. The relay electrode QC3 is conducted to the relay electrode QB3 through the conduction hole HD3 that penetrates the insulating layer LC.

絶縁層LDは、第2データ転送線14−2と、転送容量133の第2電極133−2と、複数の中継電極QC(QC1,QC2,QC3)とが形成された絶縁層LCの面上に形成される。図15の容量電極層の部分及び図17から理解される通り、絶縁層LDの面上には、転送容量133の第1電極133−1が形成される。
転送容量(第1容量)133の第1電極133−1は、絶縁層LDを介して第2電極133−2と対向する矩形の容量電極である。第1電極133−1は、絶縁層LDを介して第2電極133−2と対向する。このように、転送容量133は、金属である第1電極133−1と、絶縁層LDと、金属である第2電極133−2とから構成され、MIM(Metal-Insulator-Metal)構造を有している。したがって、転送容量133は、大容量化が容易である。また、転送容量133は、画素回路110の表示領域内に形成されるので、電気光学装置の小型化を図ることができる。
The insulating layer LD is formed on the surface of the insulating layer LC in which the second data transfer line 14-2, the second electrode 133-2 having the transfer capacity 133, and the plurality of relay electrodes QC (QC1, QC2, QC3) are formed. Is formed in. As can be seen from the portion of the capacitive electrode layer of FIG. 15 and FIG. 17, a first electrode 133-1 having a transfer capacitance of 133 is formed on the surface of the insulating layer LD.
The first electrode 133-1 of the transfer capacitance (first capacitance) 133 is a rectangular capacitive electrode facing the second electrode 133-2 via the insulating layer LD. The first electrode 133-1 faces the second electrode 133-2 via the insulating layer LD. As described above, the transfer capacitance 133 is composed of the first electrode 133-1 which is a metal, the insulating layer LD, and the second electrode 133-2 which is a metal, and has a MIM (Metal-Insulator-Metal) structure. doing. Therefore, the transfer capacity 133 can be easily increased. Further, since the transfer capacity 133 is formed in the display area of the pixel circuit 110, the size of the electro-optical device can be reduced.

絶縁層LEは、転送容量133の第1電極133−1が形成された絶縁層LDの面上に形成される。図16の金属層Dの部分及び図17から理解される通り、絶縁層LEの面上には、第1データ転送線14−1と、給電線16と、中継電極QD1が形成される。
第1データ転送線14−1は、複数の画素回路110にわたりY方向に沿って延在する。第1データ転送線14−1は、絶縁層LEを貫通する導通孔HF1,HF2,HF3を介して、転送容量133の第1電極133−1に導通される。また、第1データ転送線14−1は、絶縁層LE及び絶縁層LDを貫通する導通孔HE1と、中継電極QC1と、絶縁層LCを貫通する導通孔HD1と、中継電極QB1と、絶縁層LBを貫通する導通孔HC1と、中継電極QA1と、絶縁層LA及び絶縁膜L0を貫通する導通孔HA2とを介して、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aとに導通される。
The insulating layer LE is formed on the surface of the insulating layer LD on which the first electrode 133-1 having a transfer capacity of 133 is formed. As can be understood from the portion of the metal layer D in FIG. 16 and FIG. 17, a first data transfer line 14-1, a feeder line 16, and a relay electrode QD1 are formed on the surface of the insulating layer LE.
The first data transfer line 14-1 extends along the Y direction across the plurality of pixel circuits 110. The first data transfer line 14-1 is conducted to the first electrode 133-1 having a transfer capacity 133 via the conduction holes HF1, HF2, and HF3 that penetrate the insulating layer LE. Further, the first data transfer line 14-1 includes a conduction hole HE1 penetrating the insulating layer LE and the insulating layer LD, a relay electrode QC1, a conduction hole HD1 penetrating the insulating layer LC, a relay electrode QB1, and an insulating layer. Through the conduction hole HC1 penetrating the LB, the relay electrode QA1, and the conduction hole HA2 penetrating the insulating layer LA and the insulating film L0, the active region 10A forming the drain region or the source region of the first transistor 126 It is conducted.

給電線16は、複数の画素回路110にわたりY方向に沿って延在する。給電線16は、絶縁層LE及び絶縁層LDを貫通する導通孔HE2と、中継電極QC2と、絶縁層LCを貫通する導通孔HD2と、中継電極QB2と、絶縁層LBを貫通する導通孔HC4と、中継電極QA4と、絶縁層LA及び絶縁膜L0を貫通する導通孔HA4とを介して、第5トランジスター125のドレイン領域またはソース領域を形成する能動領域10Aとに導通される。中継電極QD1は、絶縁層LEを貫通する導通孔HE3を介して、中継電極QC3に導通される。
また、給電線16は、第1データ転送線14−1と同層に形成され、絶縁層LFを介して、第1データ転送線14−1との間に所定の間隙を有して配置される。このようにしてシールド容量(第2容量)134が形成され、第1データ転送線14−1はシールド線としての給電線16によってシールドされることになる。
The feeder line 16 extends along the Y direction across the plurality of pixel circuits 110. The feeding line 16 includes a conduction hole HE2 penetrating the insulating layer LE and the insulating layer LD, a relay electrode QC2, a conduction hole HD2 penetrating the insulating layer LC, a relay electrode QB2, and a conduction hole HC4 penetrating the insulating layer LB. Is conducted to the active region 10A forming the drain region or source region of the fifth transistor 125 via the relay electrode QA4 and the conduction hole HA4 penetrating the insulating layer LA and the insulating film L0. The relay electrode QD1 is conducted to the relay electrode QC3 through the conduction hole HE3 that penetrates the insulating layer LE.
Further, the feeder line 16 is formed in the same layer as the first data transfer line 14-1, and is arranged with a predetermined gap between the feed line 16 and the first data transfer line 14-1 via the insulating layer LF. To. In this way, the shielded capacitance (second capacitance) 134 is formed, and the first data transfer line 14-1 is shielded by the feeder line 16 as a shielded wire.

絶縁層LFは、第1データ転送14−1と、給電線16と、中継電極QD1とが形成された絶縁層LEの面上に形成される。図16の反射層の部分及び図17から理解される通り、絶縁層LFの面上には、反射層50が形成される。反射層50は、画素回路110毎に個別に形成されている。反射層50は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば100nm程度の膜厚に形成される。図16の反射層の部分及び図17から理解されるように、反射層50は、絶縁層LFを貫通する導通孔HG1を介して中継電極QD1に導通する。中継電極QD1は、導通孔HE3、中継電極QC3、導通孔HD3、中継電極QB3、導通孔HC5、中継電極QA6、導通孔HA5、及び導通孔HA3を介して、第4トランジスター124のドレイン領域またはソース領域、及び第5トランジスター124のドレイン領域またはソース領域と導通される。 The insulating layer LF is formed on the surface of the insulating layer LE on which the first data transfer 14-1 and the feeding line 16 and the relay electrode QD1 are formed. As can be seen from the portion of the reflective layer of FIG. 16 and FIG. 17, the reflective layer 50 is formed on the surface of the insulating layer LF. The reflective layer 50 is individually formed for each pixel circuit 110. The reflective layer 50 is a light-reflective conductive material containing, for example, silver or aluminum, and is formed to have a film thickness of, for example, about 100 nm. As can be seen from the portion of the reflective layer of FIG. 16 and FIG. 17, the reflective layer 50 conducts to the relay electrode QD1 through the conduction hole HG1 penetrating the insulating layer LF. The relay electrode QD1 is a drain region or source of the fourth transistor 124 via the conduction hole HE3, the relay electrode QC3, the conduction hole HD3, the relay electrode QB3, the conduction hole HC5, the relay electrode QA6, the conduction hole HA5, and the conduction hole HA3. It is conducted with the region and the drain region or source region of the fifth transistor 124.

反射層50が形成された絶縁層LFの面上には、図17に示される通り、光路調整層LGが形成される。光路調整層LGは、各画素回路110の共振構造の共振波長(すなわち表示色)を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。 As shown in FIG. 17, an optical path adjusting layer LG is formed on the surface of the insulating layer LF on which the reflective layer 50 is formed. The optical path adjustment layer LG is a light-transmitting film body that defines the resonance wavelength (that is, the display color) of the resonance structure of each pixel circuit 110. The resonance wavelength of the resonance structure is substantially the same for pixels having the same display color, and the resonance wavelength of the resonance structure is set to be different for pixels having different display colors.

図16の画素電極層の部分及び図17に示される通り、光路調整層LGの面上には、画素回路110毎のアノード130aが形成される。アノード130aは、例えばITO(Indium Tin Oxide)等の光透過性の導電材料で形成される。アノード130aは、光路調整層LGを貫通する導通孔HH1を介して、反射層50と導通する。したがって、アノード130aは、反射層50を介して第4トランジスター124のドレイン領域またはソース領域、及び第5トランジスター124のドレイン領域またはソース領域と導通する。 As shown in the portion of the pixel electrode layer of FIG. 16 and FIG. 17, an anode 130a for each pixel circuit 110 is formed on the surface of the optical path adjusting layer LG. The anode 130a is formed of a light-transmitting conductive material such as ITO (Indium Tin Oxide). The anode 130a conducts with the reflection layer 50 through the conduction hole HH1 penetrating the optical path adjusting layer LG. Therefore, the anode 130a conducts with the drain region or source region of the fourth transistor 124 and the drain region or source region of the fifth transistor 124 via the reflection layer 50.

アノード130aが形成された光路調整層LGの面上には、図16の画素定義膜の部分及び図17に例示される通り、基板10の全域にわたり画素定義膜51が形成される。画素定義膜51は、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。図16の画素定義膜の部分から理解される通り、画素定義膜51には、各アノード130aに対応する開口部51Aが形成される。画素定義膜51のうち開口部51Aの内周縁の近傍の領域はアノード130aの周縁に重なる。すなわち、開口部51Aの内周縁は平面視でアノード130aの周縁の内側に位置する。各開口部51Aは、平面形状(矩形状)やサイズが共通し、かつ、X方向およびY方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義膜51は平面視で格子状に形成される。尚、開口部51Aの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部51Aのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。 On the surface of the optical path adjusting layer LG on which the anode 130a is formed, the pixel definition film 51 is formed over the entire area of the substrate 10 as illustrated by the portion of the pixel definition film of FIG. 16 and FIG. The pixel definition film 51 is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). As can be understood from the portion of the pixel definition film of FIG. 16, the pixel definition film 51 is formed with an opening 51A corresponding to each anode 130a. A region of the pixel definition film 51 near the inner peripheral edge of the opening 51A overlaps the peripheral edge of the anode 130a. That is, the inner peripheral edge of the opening 51A is located inside the peripheral edge of the anode 130a in a plan view. The openings 51A have a common planar shape (rectangular shape) and size, and are arranged in a matrix at a common pitch in each of the X and Y directions. As understood from the above description, the pixel definition film 51 is formed in a grid pattern in a plan view. The planar shape and size of the opening 51A are the same as long as the display colors are the same, and may be different if the display colors are different. Further, the pitch of the openings 51A may be the same between openings having the same display color, and may be different between openings having different display colors.

その他にも、詳細な説明は省略するが、アノード130aの上層には、発光機能層、OLED130のカソード、及び封止体が積層され、以上の各要素が形成された基板10の表面には封止基板(図示略)が例えば接着剤で接合される。封止基板は、基板10上の各要素を保護するための光透過性の板状部材(例えばガラス基板)である。なお、封止基板の表面または封止体の表面に画素回路110毎にカラーフィルターを形成することも可能である。 In addition, although detailed description will be omitted, a light emitting function layer, a cathode of the OLED 130, and a sealing body are laminated on the upper layer of the anode 130a, and the surface of the substrate 10 on which each of the above elements is formed is sealed. The stop substrate (not shown) is joined with, for example, an adhesive. The sealing substrate is a light-transmitting plate-shaped member (for example, a glass substrate) for protecting each element on the substrate 10. It is also possible to form a color filter for each pixel circuit 110 on the surface of the sealing substrate or the surface of the sealing body.

また、図示を省略するが、画素回路110には別の電源線層としての共通電極118が形成される。共通電極118は、多層配線層内の配線(図示略)を介して、低位側の電源電位Vctが供給される実装端子に導通する。給電線116及び低位側の電源電位Vctが供給される共通電極118は、例えば銀やアルミニウムを含有する導電材料で例えば100nm程度の膜厚に形成される。共通電極118は、アノード130aと導通する。 Further, although not shown, the pixel circuit 110 is formed with a common electrode 118 as another power line layer. The common electrode 118 conducts to the mounting terminal to which the power potential Vct on the lower side is supplied via the wiring (not shown) in the multilayer wiring layer. The feeder line 116 and the common electrode 118 to which the power potential Vct on the lower side is supplied are formed of, for example, a conductive material containing silver or aluminum and having a film thickness of, for example, about 100 nm. The common electrode 118 conducts with the anode 130a.

上述したように、駆動トランジスター121のゲートgに供給する電位Vgのデータ圧縮率を高めるためには、転送容量(第1容量)133を大きくすることが望ましいが、本実施形態によれば、転送容量133を、それぞれ異なる層に形成された第1電極133−1と、第2電極133−2と、これらの電極の間の絶縁層LDとにより形成し、MIM(Metal-Insulator-Metal)構造を採るため、チップ面積の増大を防ぎつつ、転送容量133の大容量化が可能である。また、転送容量133は、第2トランジスター122及び第3トランジスター123のソース電極が形成される層よりも上層に形成されるので、画素回路110の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
また、シールド容量(第2容量)134については、絶縁層LFを介して、第1データ転送線14−1とシールド線としての給電線16とを所定の間隙で配置することによって形成する。したがって、シールド容量134は、2本の平行な配線によって形成されるので、Y方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量134についても画素回路110の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。
As described above, in order to increase the data compression rate of the potential Vg supplied to the gate g of the drive transistor 121, it is desirable to increase the transfer capacitance (first capacitance) 133, but according to the present embodiment, transfer The capacitance 133 is formed by a first electrode 133-1 formed in different layers, a second electrode 133-2, and an insulating layer LD between these electrodes, and has a MIM (Metal-Insulator-Metal) structure. Therefore, it is possible to increase the transfer capacity 133 while preventing an increase in the chip area. Further, since the transfer capacitance 133 is formed in a layer above the layer on which the source electrodes of the second transistor 122 and the third transistor 123 are formed, it is formed in the display area of the pixel circuit 110, and the chip area is formed. Can be prevented from increasing.
Further, the shielded capacitance (second capacitance) 134 is formed by arranging the first data transfer line 14-1 and the feeding line 16 as a shielded wire in a predetermined gap via the insulating layer LF. Therefore, since the shield capacity 134 is formed by two parallel wirings, it has a predetermined length in the Y direction, and a predetermined capacity can be secured. Further, since the shield capacitance 134 is also formed in the display area of the pixel circuit 110, it is possible to prevent an increase in the chip area.

本実施例では、画素回路110ごとに転送容量133を形成したが、第2データ転送線14−2ごとに転送容量133を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。 In this embodiment, the transfer capacity 133 is formed for each pixel circuit 110, but the transfer capacity 133 may be formed for each second data transfer line 14-2. It is possible to further prevent an increase in the chip area.

図15ないし図17から理解されるように、本実施形態においては、供給される信号の振幅が大きい第1データ転送線14−1は、圧縮された信号が供給される第2データ信号線14−2よりも上層に形成されている。つまり、駆動トランジスター121のゲートに対する、第1データ転送線14−1に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター121のゲートの電位の変動を抑制して、表示品位を向上させることができる。 As can be understood from FIGS. 15 to 17, in the present embodiment, the first data transfer line 14-1 having a large amplitude of the supplied signal is the second data signal line 14 to which the compressed signal is supplied. It is formed in the upper layer than -2. That is, the influence of the signal having a large amplitude supplied to the first data transfer line 14-1 on the gate of the drive transistor 121 is reduced, the fluctuation of the potential of the gate of the drive transistor 121 is suppressed, and the display quality is improved. be able to.

また、図15及び図17から理解されるように、本実施形態においては、第2データ転送線14−2は、駆動トランジスター121、第1トランジスター126、第2トランジスター122、及び第3トランジスター123のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図15及び図17から理解されるように、駆動トランジスター121の第2電流端に接続される電源線としての給電線116は、第2データ転送線14−2よりも下層に形成されるので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図15から理解されるように、駆動トランジスター121は電源線としての給電線116に覆われているので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
Further, as can be understood from FIGS. 15 and 17, in the present embodiment, the second data transfer line 14-2 is the drive transistor 121, the first transistor 126, the second transistor 122, and the third transistor 123. It is formed above the layer on which the source electrode is formed. Therefore, it is possible to prevent an increase in the chip area.
Further, as can be seen from FIGS. 15 and 17, the feeder line 116 as a power supply line connected to the second current end of the drive transistor 121 is formed below the second data transfer line 14-2. Therefore, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 can be suppressed more effectively, and the display quality can be improved.
Further, as can be understood from FIG. 15, since the drive transistor 121 is covered with the feeder line 116 as the power supply line, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 is further further increased. It can be effectively suppressed and the display quality can be improved.

図15ないし図17から理解されるように、転送容量133の第1電極133−1と第2電極133−2は、第1データ転送線14−1が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量133を形成することができる。 As can be understood from FIGS. 15 to 17, the first electrode 133-1 and the second electrode 133-2 of the transfer capacity 133 are formed in a layer different from the layer on which the first data transfer line 14-1 is formed. Has been done. Therefore, even when the insulating layer is thinned in order to secure a certain capacity in a small area, it is possible to form a transfer capacity 133 having uniform layers without causing a short circuit.

図15の金属層Aの部分に示すように、第1トランジスター126と第1データ転送線14−1との接続位置を点線の楕円Aで示し、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を点線の楕円Bで示す。また、第4トランジスター124と発光素子としてのOLED130との接続位置を点線の楕円Cで示す。このように示すと、画素回路の平面視においては、第1トランジスター126と第1データ転送線14−1との接続位置を示す点線の楕円Aは、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を示す点線の楕円Bよりも、第4トランジスター124と発光素子としてのOLED130との接続位置を示す点線の楕円Cに近くなるように設定されている。 As shown in the metal layer A portion of FIG. 15, the connection position between the first transistor 126 and the first data transfer line 14-1 is indicated by a dotted ellipse A, and the first current end of the drive transistor 121 and the third transistor are shown. The connection position with 123 is indicated by a dotted ellipse B. Further, the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element is indicated by a dotted ellipse C. When shown in this way, in the plan view of the pixel circuit, the dotted ellipse A indicating the connection position between the first transistor 126 and the first data transfer line 14-1 is the first current end and the third third of the drive transistor 121. It is set to be closer to the dotted ellipse C indicating the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element than the dotted ellipse B indicating the connection position with the transistor 123.

第1データ転送線14−1には振幅の高い信号が供給され、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)には、ノイズが発生する可能性がある。しかし、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)は、画素回路の平面視において、第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)よりも、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置(楕円B)から遠い位置に設定されている。したがって、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)にノイズが発生したとしても、駆動トランジスター121に対するノイズの影響を抑えることができ、表示品位を向上させることができる。 A high-amplitude signal is supplied to the first data transfer line 14-1, and noise may occur at the connection position (ellipse A) between the first transistor 126 and the first data transfer line 14-1. However, the connection position (ellipse A) of the first transistor 126 and the first data transfer line 14-1 is from the connection position (ellipse C) of the fourth transistor 124 and the OLED 130 as a light emitting element in the plan view of the pixel circuit. Is also set at a position far from the connection position (ellipse B) between the first current end of the drive transistor 121 and the third transistor 123. Therefore, even if noise is generated at the connection position (ellipse A) of the first transistor 126 and the first data transfer line 14-1, the influence of the noise on the drive transistor 121 can be suppressed and the display quality can be improved. it can.

また、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置(楕円B)、及び第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)のそれぞれは、当該画素回路110における電源線としての給電線116と、Y方向に隣り合うブロックの画素回路110における電源線としての給電線116との間に配置されることになる。したがって、給電線116がシールドとなり、ノイズの影響を低減することができる。 Further, the connection position of the first transistor 126 and the first data transfer line 14-1 (elliptical A), the connection position of the first current end of the drive transistor 121 and the third transistor 123 (elliptical B), and the fourth transistor 124. The connection positions (elliptical C) between the light emitting element and the OLED 130 are the power supply line 116 as the power supply line in the pixel circuit 110 and the power supply line 116 as the power supply line in the pixel circuits 110 of the adjacent blocks in the Y direction. It will be placed between and. Therefore, the feeder line 116 serves as a shield, and the influence of noise can be reduced.

また、図15に示すように、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)は、リセット電位供給線としての給電線16に接続される第5トランジスター125のゲート層GTorstに接続される制御線145と、第1トランジスター126のゲート層GTfixに接続それる制御線146との間に配置される。したがって、第1データ転送線14−1に振幅の高い信号が供給されてノイズが発生したとしても、制御線145と制御線146がシールドとして機能し、駆動トランジスター121に対するノイズの影響を低減することができる。 Further, as shown in FIG. 15, the connection position (ellipse A) of the first transistor 126 and the first data transfer line 14-1 is the gate of the fifth transistor 125 connected to the feeder line 16 as the reset potential supply line. It is arranged between the control line 145 connected to the layer GTorst and the control line 146 connected to the gate layer GTfix of the first transistor 126. Therefore, even if a signal having a high amplitude is supplied to the first data transfer line 14-1 and noise is generated, the control line 145 and the control line 146 function as a shield to reduce the influence of noise on the drive transistor 121. Can be done.

また、図15に示すように、第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)は、リセット電位供給線としての給電線16に接続される第5トランジスター125のゲート層GTorstに接続される制御線145と、第4トランジスター124のゲート層GTelに接続それる制御線144との間に配置される。したがって、第1データ転送線14−1に振幅の高い信号が供給されてノイズが発生したとしても、制御線145と制御線144がシールドとして機能し、駆動トランジスター121に対するノイズの影響を低減することができる。 Further, as shown in FIG. 15, the connection position (ellipse C) between the fourth transistor 124 and the OLED 130 as a light emitting element is the gate layer GTorst of the fifth transistor 125 connected to the feeder line 16 as the reset potential supply line. It is arranged between the control line 145 connected to the control line 145 and the control line 144 connected to the gate layer GTel of the fourth transistor 124. Therefore, even if a signal having a high amplitude is supplied to the first data transfer line 14-1 and noise is generated, the control line 145 and the control line 144 function as a shield to reduce the influence of noise on the drive transistor 121. Can be done.

<第2実施形態>
次に、本発明の第2実施形態について添付図面の図18ないし図20を参照しつつ説明する。なお、第1実施形態との共通箇所については、同一符号を付して説明を省略する。
本実施形態の回路は、図4に示す第1実施形態の回路と同様である。本実施形態は、図18ないし図20に示すように、各トランジスターの平面視上の配置が第1実施形態と異なっている。但し、各配線の層上の位置関係は第1実施形態と同様である。
<Second Embodiment>
Next, the second embodiment of the present invention will be described with reference to FIGS. 18 to 20 of the accompanying drawings. The parts common to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
The circuit of this embodiment is the same as the circuit of the first embodiment shown in FIG. In this embodiment, as shown in FIGS. 18 to 20, the arrangement of each transistor in a plan view is different from that in the first embodiment. However, the positional relationship on the layer of each wiring is the same as that of the first embodiment.

本実施形態においても、図18及び図20から理解されるように、転送容量(第1容量)133は、金属である第1電極133−1と、絶縁層LDと、金属である第1電極133−2とから形成され、MIM(Metal-Insulator-Metal)構造により形成される。したがって、転送容量133の大容量化が可能であり、駆動トランジスター121のゲートgに供給する電位Vgのデータ圧縮率を高めることができる。また、転送容量133は、第2トランジスター122及び第3トランジスター123のソース電極が形成される層よりも上層に形成されるので、画素回路110の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。 Also in this embodiment, as can be understood from FIGS. 18 and 20, the transfer capacitance (first capacitance) 133 includes the first electrode 133-1 which is a metal, the insulating layer LD, and the first electrode which is a metal. It is formed from 133-2 and is formed by a MIM (Metal-Insulator-Metal) structure. Therefore, the transfer capacity 133 can be increased, and the data compression rate of the potential Vg supplied to the gate g of the drive transistor 121 can be increased. Further, since the transfer capacitance 133 is formed in a layer above the layer on which the source electrodes of the second transistor 122 and the third transistor 123 are formed, it is formed in the display area of the pixel circuit 110, and the chip area is formed. Can be prevented from increasing.

図19及び図20から理解されるように、シールド容量(第2容量)134については、絶縁層LFを介して、第1データ転送線14−1とシールド線としての給電線16とを所定の間隙で配置することによって形成する。したがって、シールド容量134は、2本の平行な配線によって形成されるので、Y方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量134についても画素回路110の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。 As can be understood from FIGS. 19 and 20, with respect to the shielded capacitance (second capacitance) 134, the first data transfer line 14-1 and the feeder line 16 as the shielded wire are predetermined via the insulating layer LF. It is formed by arranging it in a gap. Therefore, since the shield capacity 134 is formed by two parallel wirings, it has a predetermined length in the Y direction, and a predetermined capacity can be secured. Further, since the shield capacitance 134 is also formed in the display area of the pixel circuit 110, it is possible to prevent an increase in the chip area.

本実施例においても、画素回路110ごとに転送容量133を形成したが、第2データ転送線14−2ごとに転送容量133を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。 In this embodiment as well, the transfer capacity 133 is formed for each pixel circuit 110, but the transfer capacity 133 may be formed for each second data transfer line 14-2. It is possible to further prevent an increase in the chip area.

図18ないし図20から理解されるように、本実施形態においては、供給される信号の振幅が大きい第1データ転送線14−1は、圧縮された信号が供給される第2データ信号線14−2よりも上層に形成されている。つまり、駆動トランジスター121のゲートに対する、第1データ転送線14−1に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター121のゲートの電位の変動を抑制して、表示品位を向上させることができる。 As will be understood from FIGS. 18 to 20, in the present embodiment, the first data transfer line 14-1 having a large amplitude of the supplied signal is the second data signal line 14 to which the compressed signal is supplied. It is formed in the upper layer than -2. That is, the influence of the signal having a large amplitude supplied to the first data transfer line 14-1 on the gate of the drive transistor 121 is reduced, the fluctuation of the potential of the gate of the drive transistor 121 is suppressed, and the display quality is improved. be able to.

また、図18及び図20から理解されるように、本実施形態においては、第2データ転送線14−2は、駆動トランジスター121、第1トランジスター126、第2トランジスター122、及び第3トランジスター123のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
図18に示す中継電極QA3はソース電極であり、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10A、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、及び第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
また、図18に示す中継電極QA8もソース電極であり、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10A、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、及び駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
さらに、図18に示す中継電極QA11もソース電極であり、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
さらに、図18及び図20から理解されるように、駆動トランジスター121の第2電流端に接続される電源線としての給電線116は、第2データ転送線14−2よりも下層に形成されるので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図18から理解されるように、駆動トランジスター121は電源線としての給電線116に覆われているので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
Further, as can be understood from FIGS. 18 and 20, in the present embodiment, the second data transfer line 14-2 is the drive transistor 121, the first transistor 126, the second transistor 122, and the third transistor 123. It is formed above the layer on which the source electrode is formed. Therefore, it is possible to prevent an increase in the chip area.
The relay electrode QA3 shown in FIG. 18 is a source electrode, and is an active region 10A forming a drain region or a source region of the first transistor 126, an active region 10A forming a drain region or a source region of the third transistor 123, and a second. It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the transistor 122.
Further, the relay electrode QA8 shown in FIG. 18 is also a source electrode, and the active region 10A forming the drain region or source region of the fourth transistor 124, the active region 10A forming the drain region or source region of the third transistor 123, and It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the drive transistor 121.
Further, the relay electrode QA11 shown in FIG. 18 is also a source electrode, and is an electrode formed in direct contact with the active region 10A forming the drain region or the source region of the second transistor 122.
Further, as can be seen from FIGS. 18 and 20, the feeder line 116 as a power supply line connected to the second current end of the drive transistor 121 is formed below the second data transfer line 14-2. Therefore, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 can be suppressed more effectively, and the display quality can be improved.
Further, as can be understood from FIG. 18, since the drive transistor 121 is covered with the feeder line 116 as the power supply line, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 is further further increased. It can be effectively suppressed and the display quality can be improved.

図18ないし図20から理解されるように、転送容量133の第1電極133−1と第2電極133−2は、第1データ転送線14−1が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量133を形成することができる。 As can be understood from FIGS. 18 to 20, the first electrode 133-1 and the second electrode 133-2 of the transfer capacitance 133 are formed in a layer different from the layer on which the first data transfer line 14-1 is formed. Has been done. Therefore, even when the insulating layer is thinned in order to secure a certain capacity in a small area, it is possible to form a transfer capacity 133 having uniform layers without causing a short circuit.

図18の金属層Aの部分に示すように、第1トランジスター126と第1データ転送線14−1との接続位置を点線の楕円Aで示し、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を点線の楕円Bで示す。また、第4トランジスター124と発光素子としてのOLED130との接続位置を点線の楕円Cで示す。このように示すと、一つの画素回路110内で見た場合には、第1トランジスター126と第1データ転送線14−1との接続位置を示す点線の楕円Aは、第4トランジスター124と発光素子としてのOLED130との接続位置を示す点線の楕円Cよりも、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を示す点線の楕円Bに近くなっている。 As shown in the metal layer A portion of FIG. 18, the connection position between the first transistor 126 and the first data transfer line 14-1 is indicated by a dotted ellipse A, and the first current end of the drive transistor 121 and the third transistor are shown. The connection position with 123 is indicated by a dotted ellipse B. Further, the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element is indicated by a dotted ellipse C. When viewed in one pixel circuit 110, the dotted ellipse A indicating the connection position between the first transistor 126 and the first data transfer line 14-1 emits light with the fourth transistor 124. It is closer to the dotted ellipse B indicating the connection position between the first current end of the drive transistor 121 and the third transistor 123 than the dotted ellipse C indicating the connection position with the OLED 130 as an element.

しかしながら、図21及び図22に示すように、Y方向及びX方向に隣り合う異なる画素回路110間で見た場合には、第1トランジスター126と第1データ転送線14−1との接続位置を示す点線の楕円Aは、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を示す点線の楕円Bよりも、第4トランジスター124と発光素子としてのOLED130との接続位置を示す点線の楕円Cに近くなっている。 However, as shown in FIGS. 21 and 22, when viewed between different pixel circuits 110 adjacent to each other in the Y direction and the X direction, the connection position between the first transistor 126 and the first data transfer line 14-1 is determined. The dotted ellipse A shown is a dotted line indicating the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element, rather than the dotted ellipse B indicating the connection position between the first current end of the drive transistor 121 and the third transistor 123. It is close to the ellipse C of.

したがって、第1データ転送線14−1には振幅の高い信号が供給され、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)にノイズが発生したとしても、駆動トランジスター121に対するノイズの影響を抑えることができ、表示品位を向上させることができる。 Therefore, even if a high-amplitude signal is supplied to the first data transfer line 14-1 and noise is generated at the connection position (elliptical A) of the first transistor 126 and the first data transfer line 14-1, the drive transistor The influence of noise on 121 can be suppressed, and the display quality can be improved.

また、図21及び図22に示すように、Y方向及びX方向に隣り合う異なる画素回路110間で見た場合には、第1トランジスター126と第1データ転送線14−1との接続位置を点線の楕円Aは、第5トランジスター125のゲートに接続される制御線145と、駆動トランジスター126のゲートに接続される走査線12との間に配置される。したがって、駆動トランジスター126のゲートは、制御線145と走査線12との間に配置されることになり、制御線145と走査線12とによりシールドされる。その結果、第1データ転送線14−1には振幅の高い信号が供給され、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)にノイズが発生したとしても、駆動トランジスター121に対するノイズの影響を抑えることができ、表示品位を向上させることができる。 Further, as shown in FIGS. 21 and 22, when viewed between different pixel circuits 110 adjacent to each other in the Y direction and the X direction, the connection position between the first transistor 126 and the first data transfer line 14-1 is determined. The dotted ellipse A is arranged between the control line 145 connected to the gate of the fifth transistor 125 and the scanning line 12 connected to the gate of the drive transistor 126. Therefore, the gate of the drive transistor 126 is arranged between the control line 145 and the scanning line 12, and is shielded by the control line 145 and the scanning line 12. As a result, a signal having a high amplitude is supplied to the first data transfer line 14-1, and even if noise is generated at the connection position (elliptical A) of the first transistor 126 and the first data transfer line 14-1, it is driven. The influence of noise on the transistor 121 can be suppressed, and the display quality can be improved.

また、図18に示すように、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置(楕円B)、及び第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)のそれぞれは、当該画素回路110における電源線としての給電線116と、Y方向に隣り合うブロックの画素回路110における電源線としての給電線116との間に配置されることになる。したがって、給電線116がシールドとなり、ノイズの影響を低減することができる。 Further, as shown in FIG. 18, the connection position of the first transistor 126 and the first data transfer line 14-1 (elliptical A), and the connection position of the first current end of the drive transistor 121 and the third transistor 123 (elliptical B). ), And the connection position (elliptical C) between the fourth transistor 124 and the OLED 130 as a light emitting element are in the power supply line 116 as the power supply line in the pixel circuit 110 and in the pixel circuit 110 of the block adjacent in the Y direction. It will be arranged between the power supply line 116 as the power supply line. Therefore, the feeder line 116 serves as a shield, and the influence of noise can be reduced.

また、図18に示すように、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)は第3トランジスター123のゲート層GTcmpに接続される制御線143と、第1トランジスター126のゲート層GTfixに接続それる制御線146との間に配置される。したがって、第1データ転送線14−1に振幅の高い信号が供給されてノイズが発生したとしても、制御線143と制御線146がシールドとして機能し、駆動トランジスター121に対するノイズの影響を低減することができる。 Further, as shown in FIG. 18, the connection position (ellipse A) of the first transistor 126 and the first data transfer line 14-1 is the control line 143 connected to the gate layer GT cmp of the third transistor 123 and the first transistor. It is arranged between the control line 146 and the control line 146 which is connected to the gate layer GTfix of 126. Therefore, even if a high-amplitude signal is supplied to the first data transfer line 14-1 and noise is generated, the control line 143 and the control line 146 function as a shield to reduce the influence of noise on the drive transistor 121. Can be done.

また、図18に示すように、第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)は、リセット電位供給線としての給電線16に接続される第5トランジスター125のゲート層GTorstに接続される制御線145と、第4トランジスター124のゲート層GTelに接続それる制御線144との間に配置される。したがって、第1データ転送線14−1に振幅の高い信号が供給されてノイズが発生したとしても、制御線145と制御線144がシールドとして機能し、駆動トランジスター121に対するノイズの影響を低減することができる。 Further, as shown in FIG. 18, the connection position (ellipse C) between the fourth transistor 124 and the OLED 130 as a light emitting element is the gate layer GTorst of the fifth transistor 125 connected to the feeder line 16 as the reset potential supply line. It is arranged between the control line 145 connected to the control line 145 and the control line 144 connected to the gate layer GTel of the fourth transistor 124. Therefore, even if a signal having a high amplitude is supplied to the first data transfer line 14-1 and noise is generated, the control line 145 and the control line 144 function as a shield to reduce the influence of noise on the drive transistor 121. Can be done.

<第3実施形態>
次に、本発明の第3実施形態について添付図面の図23ないし図26を参照しつつ説明する。上述した各実施形態においては、6個のトランジスターを用いたが、本実施形態では、5個のトランジスターを用いる。
<Third Embodiment>
Next, a third embodiment of the present invention will be described with reference to FIGS. 23 to 26 of the accompanying drawings. In each of the above-described embodiments, six transistors are used, but in this embodiment, five transistors are used.

<回路図>
図23に示すように、本実施形態においては、第5トランジスター125が設けられていない構成が、上述した各実施形態と異なっている。また、第1トランジスター126のドレインまたはソースには、初期電位Viniが供給される給電線17が接続されている。また、第1データ転送線14−1には、トランスミッションゲート45を介して、第1データ転送線14−1を初期化する電圧Vrefが供給される。電圧Vrefは、初期電位Viniと同じであってもよい。
本実施形態における動作は、上述した各実施形態と同様であり、発光期間中にフローティングノードになる第2トランジスター122の転送容量133側の第2データ転送線14−2を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Viniに設定するので、第2データ転送線14−2の電位が電源電圧に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、画素容量132において電圧が保持され、表示の不具合を発生させることがない。
<Circuit diagram>
As shown in FIG. 23, in the present embodiment, the configuration in which the fifth transistor 125 is not provided is different from each of the above-described embodiments. Further, a feeder line 17 to which the initial potential Vini is supplied is connected to the drain or source of the first transistor 126. Further, a voltage Vref for initializing the first data transfer line 14-1 is supplied to the first data transfer line 14-1 via the transmission gate 45. The voltage Vref may be the same as the initial potential Vini.
The operation in this embodiment is the same as in each of the above-described embodiments, and the second data transfer line 14-2 on the transfer capacity 133 side of the second transistor 122 which becomes a floating node during the light emission period is initially set in another block. Since the initial potential Vini of the fixed potential is set during the period during which the processing of the conversion period is performed, it is possible to prevent the potential of the second data transfer line 14-2 from approaching the power supply voltage. As a result, the second transistor 122 is not turned on, the voltage is held in the pixel capacitance 132, and a display defect does not occur.

<構造>
次に、第3実施形態の電気光学装置1の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の電気光学装置1とは相違させている。図24及び図25は、電気光学装置1の各要素を形成する各段階での基板10の表面の様子を画素回路110の1個分に着目して図示した平面図である。図26は、電気光学装置1の断面図である。図24及び図25のI−I’線を含む断面に対応した断面図が図26に相当する。なお、図24及び図25は平面図であるが、各要素の視覚的な把握を容易化する観点から、図26と共通する各要素に図26と同態様のハッチングが便宜的に付加されている。
<Structure>
Next, the specific structure of the electro-optical device 1 of the third embodiment will be described in detail below. In each drawing referred to in the following description, the dimensions and scale of each element are different from those of the actual electro-optic device 1 for convenience of description. 24 and 25 are plan views showing the state of the surface of the substrate 10 at each stage of forming each element of the electro-optical device 1 by focusing on one pixel circuit 110. FIG. 26 is a cross-sectional view of the electro-optical device 1. The cross-sectional view corresponding to the cross section including the I-I'line of FIGS. 24 and 25 corresponds to FIG. 26. Although FIGS. 24 and 25 are plan views, hatching in the same manner as in FIG. 26 is conveniently added to each element common to FIG. 26 from the viewpoint of facilitating the visual grasp of each element. There is.

図26及び図24のアクティブ層の部分から理解される通り、珪素等の半導体材料で形成された基板10の表面には、画素回路110の各トランジスター121,122,123,124,126の能動領域10A(ソース/ドレイン領域)が形成される。能動領域10Aにはイオンが注入される。画素回路110の各トランジスター121,122,123,124,126のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域10Aとは別種類のイオンが注入されるが、便宜的に能動領域10Aと一体に記載している。また、本実施形態においては、画素容量132を構成する領域においても能動領域10Aが形成され、能動領域10Aには不純物が注入されて電源に接続される。そして、能動領域10Aを一方の電極とし、絶縁層を介して形成された容量電極を他方の電極とするいわゆるMOS容量を構成する。また、画素容量132を構成する領域における能動領域10Aは電源電位部としても機能する。図24のアクティブ層の部分から理解される通り、第3トランジスター123の能動領域10Aは導通孔HA13が設けられた部分において、第2トランジスター122の能動領域10Aとつながっている。したがって、第3トランジスター123の電流端は、第2トランジスター122の電流端としても機能する。図24のゲート層の部分及び図26から理解される通り、能動領域10Aが形成された基板10の表面は絶縁膜L0(ゲート絶縁膜)で被覆され、各トランジスター121,122,123,124,126のゲート層GT(GTdr,GTwr,GTcmp,GTel,GTfix)が絶縁膜L0の面上に形成される。各トランジスター121,122,123,124,126のゲート層GTは、絶縁膜L0を挟んでアクティブ層に対向する。
また、図24のゲート層の部分に例示される通り、駆動トランジスター121のゲート層GTdrは、容量素子を構成する領域に形成された能動領域10Aまで延びて形成され、画素容量132を構成している。
As can be understood from the active layer portion of FIGS. 26 and 24, on the surface of the substrate 10 made of a semiconductor material such as silicon, the active regions of the transistors 121, 122, 123, 124, 126 of the pixel circuit 110 are formed. 10A (source / drain region) is formed. Ions are injected into the active region 10A. The active layers of the transistors 121, 122, 123, 124, and 126 of the pixel circuit 110 exist between the source region and the drain region, and ions of a different type from the active region 10A are injected, but they are active for convenience. It is described integrally with the region 10A. Further, in the present embodiment, the active region 10A is also formed in the region constituting the pixel capacitance 132, and impurities are injected into the active region 10A to be connected to the power supply. Then, a so-called MOS capacitance is configured in which the active region 10A is used as one electrode and the capacitive electrode formed via the insulating layer is used as the other electrode. Further, the active region 10A in the region constituting the pixel capacitance 132 also functions as a power supply potential portion. As can be understood from the active layer portion of FIG. 24, the active region 10A of the third transistor 123 is connected to the active region 10A of the second transistor 122 at the portion where the conduction hole HA13 is provided. Therefore, the current end of the third transistor 123 also functions as the current end of the second transistor 122. As can be understood from the portion of the gate layer in FIG. 24 and FIG. 26, the surface of the substrate 10 on which the active region 10A is formed is covered with an insulating film L0 (gate insulating film), and the transistors 121, 122, 123, 124, respectively. The gate layer GT (GTdr, GTwr, GTcmp, GTel, GTfix) of 126 is formed on the surface of the insulating film L0. The gate layer GT of each of the transistors 121, 122, 123, 124, 126 faces the active layer with the insulating film L0 interposed therebetween.
Further, as illustrated in the gate layer portion of FIG. 24, the gate layer GTdr of the drive transistor 121 is formed so as to extend to the active region 10A formed in the region constituting the capacitive element, and constitutes the pixel capacitance 132. There is.

図26から理解される通り、各トランジスター121,122,123,124,126のゲート層GT及び画素容量132が形成された絶縁膜L0の面上には、複数の絶縁層L(LA〜LH)と複数の導電層(配線層)とを交互に積層した多層配線層が形成される。各絶縁層Lは、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層(単層または複数層)の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As can be understood from FIG. 26, a plurality of insulating layers L (LA to LH) are formed on the surface of the insulating film L0 on which the gate layer GT and the pixel capacitance 132 of the transistors 121, 122, 123, 124, 126 are formed. And a plurality of conductive layers (wiring layers) are alternately laminated to form a multilayer wiring layer. Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, the relationship in which a plurality of elements are collectively formed in the same step by the selective removal of the conductive layer (single layer or a plurality of layers) is referred to as "formed from the same layer".

絶縁層LAは、各トランジスター121,122,123,124,126のゲート層GTが形成された絶縁膜L0の面上に形成される。図24の金属層Aの部分及び図26から理解される通り、絶縁層LAの面上には、給電線116と、複数の中継電極QA(QA13,QA14,QA15,QA16,QA17,QA18,QA19,QA20,QA21)とが同層から形成される。
また、図24から理解されるように、本実施形態においては、第2データ転送線14−2は、駆動トランジスター121、第1トランジスター126、第2トランジスター122、及び第3トランジスター123のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
図24に示す中継電極QA13はソース電極であり、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
また、図24に示す中継電極QA15もソース電極であり、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10A、及び駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
さらに、図24に示す中継電極QA17もソース電極であり、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10A、及び第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
図24の金属層Aの部分及び図26から理解される通り、給電線116は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA16を介して駆動トランジスター121のソース領域またはドレイン領域を形成する能動領域10Aに導通する。また、給電線116は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA15を介して画素容量132を形成する能動領域10Aに導通する。給電線116は、複数の画素回路110にわたり駆動トランジスター121のチャネル幅の方向(X方向)に沿って延在する。給電線116は、多層配線層内の配線(図示略)を介して、高位側の電源電位Velが供給される実装端子に導通する。なお、図示を省略するが、画素回路110の周辺領域内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線(図示略)を介して、低位側の電源電位Vctが供給される実装端子に導通する。給電線116及び低位側の電源電位Vctが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば100nm程度の膜厚に形成される。
The insulating layer LA is formed on the surface of the insulating film L0 on which the gate layer GT of each of the transistors 121, 122, 123, 124, 126 is formed. As can be understood from the portion of the metal layer A in FIG. 24 and FIG. 26, on the surface of the insulating layer LA, a feeder line 116 and a plurality of relay electrodes QA (QA13, QA14, QA15, QA16, QA17, QA18, QA19) , QA20, QA21) are formed from the same layer.
Further, as can be understood from FIG. 24, in the present embodiment, the second data transfer line 14-2 has the source electrodes of the drive transistor 121, the first transistor 126, the second transistor 122, and the third transistor 123. It is formed above the layer to be formed. Therefore, it is possible to prevent an increase in the chip area.
The relay electrode QA13 shown in FIG. 24 is a source electrode, and is an electrode formed in direct contact with an active region 10A forming a drain region or a source region of the second transistor 122.
Further, the relay electrode QA15 shown in FIG. 24 is also a source electrode, and the active region 10A forming the drain region or source region of the third transistor 123, the active region 10A forming the drain region or source region of the fourth transistor 124, and It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the drive transistor 121.
Further, the relay electrode QA17 shown in FIG. 24 is also a source electrode, and the active region 10A forming the drain region or source region of the third transistor 123, the active region 10A forming the drain region or source region of the second transistor 122, and It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the first transistor 126.
As can be seen from the portion of the metal layer A in FIG. 24 and FIG. 26, the feeder line 116 forms a source region or a drain region of the drive transistor 121 through the conduction hole HA16 penetrating the insulating layer LA and the insulating film L0. Conducts to the active region 10A. Further, the feeder line 116 conducts to the active region 10A forming the pixel capacitance 132 through the conduction hole HA15 penetrating the insulating layer LA and the insulating film L0. The feeder line 116 extends over the plurality of pixel circuits 110 along the channel width direction (X direction) of the drive transistor 121. The feeder line 116 conducts to the mounting terminal to which the power supply potential Vel on the higher side is supplied via the wiring (not shown) in the multilayer wiring layer. Although not shown, another power line layer is also formed in the peripheral region of the pixel circuit 110. This power supply line layer conducts to the mounting terminal to which the power potential Vct on the lower side is supplied via the wiring (not shown) in the multilayer wiring layer. The feeder line 116 and the power supply line layer to which the power supply potential Vct on the lower side is supplied are formed of, for example, a conductive material containing silver or aluminum to a film thickness of, for example, about 100 nm.

駆動トランジスター121のゲート層GTdrは、中継電極QA13と、絶縁層LAを貫通する導通孔HB13と、絶縁層LAと絶縁膜L0とを貫通する導通孔HA14とを介して、第2トランジスター122のソース領域またはドレイン領域を形成する能動領域10Aに導通する。 The gate layer GTdr of the drive transistor 121 is the source of the second transistor 122 via the relay electrode QA13, the conduction hole HB13 penetrating the insulating layer LA, and the conduction hole HA14 penetrating the insulating layer LA and the insulating film L0. It conducts to the active region 10A forming the region or drain region.

駆動トランジスター121と第3トランジスター123及び第4トランジスター124との導通部、第3トランジスター123と第6トランジスター126との導通部のそれぞれには、中継電極QA15、中継電極QA17が、給電線116と同層に形成される。また、第2トランジスター122のゲート層GTwr、第3トランジスター123のゲート層GTcmp、第4トランジスター124のゲート層GTel、及び第6トランジスターのゲート層GTfixの導通部には、中継電極QA14、中継電極QA16、中継電極QA19、及び中継電極QA18が、給電線116と同層に形成される。さらに、第4トランジスター124のソース領域またはドレイン領域の導通部、及び第1トランジスター126のソース領域またはドレイン領域の導通部には、中継電極QA20、及び中継電極QA21が、給電線116と同層に形成される。 The relay electrode QA15 and the relay electrode QA17 are the same as the feeder line 116 in the conductive portion between the drive transistor 121 and the third transistor 123 and the fourth transistor 124 and in the conductive portion between the third transistor 123 and the sixth transistor 126, respectively. Formed in layers. Further, the relay electrode QA14 and the relay electrode QA16 are connected to the conductive portion of the gate layer GTwr of the second transistor 122, the gate layer GTcmp of the third transistor 123, the gate layer GTel of the fourth transistor 124, and the gate layer GTfix of the sixth transistor. , The relay electrode QA19, and the relay electrode QA18 are formed in the same layer as the feeder line 116. Further, in the conductive portion of the source region or drain region of the fourth transistor 124 and the conductive portion of the source region or drain region of the first transistor 126, the relay electrode QA20 and the relay electrode QA21 are in the same layer as the feeder line 116. It is formed.

図24の金属層Aの部分、及び図26から理解される通り、中継電極QA15は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA17を介して駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA15は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA18を介して、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10Aに導通する。さらに、中継電極QA15は、絶縁膜L0と絶縁層LAとを貫通する導通孔HA19を介して第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 As can be seen from the portion of the metal layer A in FIG. 24 and FIG. 26, the relay electrode QA15 passes through the drain region or the source region of the drive transistor 121 via the conduction hole HA17 penetrating the insulating film L0 and the insulating layer LA. It conducts to the active region 10A to be formed. Further, the relay electrode QA15 conducts to the active region 10A forming the drain region or the source region of the third transistor 123 through the conduction hole HA18 penetrating the insulating film L0 and the insulating layer LA. Further, the relay electrode QA15 conducts to the active region 10A forming the drain region or the source region of the fourth transistor 124 through the conduction hole HA19 penetrating the insulating film L0 and the insulating layer LA.

中継電極QA17は、絶縁膜L0と絶縁層LAを貫通する導通孔HA13を介して、第2トランジスター122と第3トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA17は、絶縁膜L0と絶縁層LAを貫通する導通孔HA21を介して、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 The relay electrode QA17 conducts to the active region 10A forming the drain region or source region of the second transistor 122 and the third transistor 122 through the conduction hole HA13 penetrating the insulating film L0 and the insulating layer LA. Further, the relay electrode QA17 conducts to the active region 10A forming the drain region or the source region of the first transistor 126 through the conduction hole HA21 penetrating the insulating film L0 and the insulating layer LA.

中継電極QA20は、絶縁膜L0と絶縁層LAを貫通する導通孔HA20を介して、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに導通する。中継電極QA21は、絶縁膜L0と絶縁層LAを貫通する導通孔HA22を介して、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通する。また、中継電極QA21は、初期電位が供給される給電線17と接続される。 The relay electrode QA20 conducts to the active region 10A forming the drain region or source region of the fourth transistor 124 through the conduction hole HA20 penetrating the insulating film L0 and the insulating layer LA. The relay electrode QA21 conducts to the active region 10A forming the drain region or source region of the first transistor 126 through the conduction hole HA22 penetrating the insulating film L0 and the insulating layer LA. Further, the relay electrode QA21 is connected to the feeder line 17 to which the initial potential is supplied.

絶縁層LBは、給電線116と、複数の中継電極QA(QA13,QA14,QA15,QA16,QA17,QA18,QA19,QA20,QA21)とが形成された絶縁層LAの面上に形成される。図24の金属層Bの部分及び図26から理解される通り、絶縁層LBの面上には、走査線12と、第3トランジスター123の制御線143と、第4トランジスター124の制御線144と、第1トランジスター126の制御線146と、複数の中継電極QB(QB5,QB6)とが同層から形成される。 The insulating layer LB is formed on the surface of the insulating layer LA in which the feeder line 116 and the plurality of relay electrodes QA (QA13, QA14, QA15, QA16, QA17, QA18, QA19, QA20, QA21) are formed. As can be seen from the portion of the metal layer B in FIG. 24 and FIG. 26, the scanning line 12, the control line 143 of the third transistor 123, and the control line 144 of the fourth transistor 124 are formed on the surface of the insulating layer LB. , The control line 146 of the first transistor 126 and the plurality of relay electrodes QB (QB5, QB6) are formed from the same layer.

図24の金属層Bの部分及び図26から理解される通り、走査線12は、画素回路110毎に絶縁層LBに形成された導通孔HC15を介して中継電極QA14に導通する。したがって、図24及び図26から理解される通り、走査線12は、絶縁層LBを貫通する導通孔HC15と、中継電極QA14と、絶縁層LAを貫通する導通孔HB15とを介して第2トランジスター121のゲート層GTwrに導通する。走査線12は、複数の画素回路110にわたりX方向に直線状に延在し、絶縁層LCにより第1容量133及び第2データ転送線14−2からは電気的に絶縁される。 As can be understood from the portion of the metal layer B in FIG. 24 and FIG. 26, the scanning line 12 conducts to the relay electrode QA 14 via the conduction hole HC15 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 and 26, the scanning line 12 is a second transistor via the conduction hole HC15 penetrating the insulating layer LB, the relay electrode QA14, and the conduction hole HB15 penetrating the insulating layer LA. It conducts to the gate layer GTwr of 121. The scanning line 12 extends linearly in the X direction across the plurality of pixel circuits 110, and is electrically insulated from the first capacitance 133 and the second data transfer line 14-2 by the insulating layer LC.

図24から理解される通り、制御線143は、画素回路110毎に絶縁層LBに形成された導通孔HC14を介して中継電極QA16に導通する。したがって、図24ないし図26から理解される通り、制御線143は、絶縁層LBを貫通する導通孔HC14と、中継電極QA16と、絶縁層LAを貫通する導通孔HB14とを介して第3トランジスター123のゲート層GTcmpに導通する。制御線143は、複数の画素回路110にわたりX方向に直線状に延在し、絶縁層LCにより第1容量133及び第2データ転送線14−2からは電気的に絶縁される。 As can be understood from FIG. 24, the control line 143 conducts to the relay electrode QA 16 via the conduction hole HC14 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 to 26, the control line 143 is a third transistor via the conduction hole HC14 penetrating the insulating layer LB, the relay electrode QA16, and the conduction hole HB14 penetrating the insulating layer LA. It conducts to the gate layer GT cmp of 123. The control line 143 extends linearly in the X direction across the plurality of pixel circuits 110, and is electrically insulated from the first capacitance 133 and the second data transfer line 14-2 by the insulating layer LC.

図24から理解される通り、制御線144は、画素回路110毎に絶縁層LBに形成された導通孔HC11を介して中継電極QA19に導通する。したがって、図24ないし図26から理解される通り、制御線144は、絶縁層LBを貫通する導通孔HC11と、中継電極QA19と、絶縁層LAを貫通する導通孔HB16とを介して第4トランジスター124のゲート層GTelに導通する。制御線144は、複数の画素回路110にわたりX方向に直線状に延在し、絶縁層LCにより第1容量133及び第2データ転送線14−2からは電気的に絶縁される。 As can be understood from FIG. 24, the control line 144 conducts to the relay electrode QA19 via the conduction hole HC11 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 to 26, the control line 144 is a fourth transistor via the conduction hole HC11 penetrating the insulating layer LB, the relay electrode QA19, and the conduction hole HB16 penetrating the insulating layer LA. It conducts to the gate layer GTel of 124. The control line 144 extends linearly in the X direction across the plurality of pixel circuits 110, and is electrically insulated from the first capacitance 133 and the second data transfer line 14-2 by the insulating layer LC.

図24から理解される通り、制御線146は、画素回路110毎に絶縁層LBに形成された導通孔HC13を介して中継電極QA18に導通する。したがって、図24ないし図26から理解される通り、制御線146は、絶縁層LBを貫通する導通孔HC13と、中継電極QA18と、絶縁層LAを貫通する導通孔HB17とを介して第1トランジスター126のゲート層GTfixに導通する。制御線146は、複数の画素回路110にわたりX方向に直線状に延在し、絶縁層LCにより第1容量133及び第2データ転送線14−2からは電気的に絶縁される。 As can be understood from FIG. 24, the control line 146 conducts to the relay electrode QA18 via the conduction hole HC13 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 to 26, the control line 146 is a first transistor via the conduction hole HC13 penetrating the insulating layer LB, the relay electrode QA18, and the conduction hole HB17 penetrating the insulating layer LA. It conducts to the gate layer GTfix of 126. The control line 146 extends linearly in the X direction across the plurality of pixel circuits 110, and is electrically insulated from the first capacitance 133 and the second data transfer line 14-2 by the insulating layer LC.

中継電極QB5は、画素回路110毎に絶縁層LBに形成された導通孔HC12を介して中継電極QA17に導通する。したがって、図24ないし図26から理解される通り、中継電極QB5は、絶縁層LBを貫通する導通孔HC12と、中継電極QA17と、絶縁膜L0および絶縁層LAを貫通する導通孔HA21を介して第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 The relay electrode QB5 conducts to the relay electrode QA17 via the conduction hole HC12 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 to 26, the relay electrode QB5 passes through the conduction hole HC12 penetrating the insulating layer LB, the relay electrode QA17, and the conduction hole HA21 penetrating the insulating film L0 and the insulating layer LA. It conducts to the active region 10A forming the drain region or source region of the first transistor 126.

中継電極QB6は、画素回路110毎に絶縁層LBに形成された導通孔HC16を介して中継電極QA20に導通する。したがって、図24ないし図26から理解される通り、中継電極QB6は、絶縁層LBを貫通する導通孔HC16と、中継電極QA20と、絶縁膜L0および絶縁層LAを貫通する導通孔HA20を介して第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aに導通する。 The relay electrode QB6 conducts to the relay electrode QA20 via the conduction hole HC16 formed in the insulating layer LB for each pixel circuit 110. Therefore, as can be understood from FIGS. 24 to 26, the relay electrode QB6 is provided through the conduction hole HC16 penetrating the insulating layer LB, the relay electrode QA20, and the conduction hole HA20 penetrating the insulating film L0 and the insulating layer LA. It conducts to the active region 10A forming the drain region or source region of the fourth transistor 124.

絶縁層LCは、走査線12と、第3トランジスター123の制御線143と、第4トランジスター124の制御線144と、第1トランジスター126の制御線146と、複数の中継電極QB(QB5,QB6)とが形成された絶縁層LBの面上に形成される。図24及び図26から理解される通り、絶縁層LCの面上には、第2データ転送線14−2と、当該第2データ転送線14−2と一体に形成された転送容量133の第2電極133−2と、中継電極QC4とが同層から形成される。 The insulating layer LC includes a scanning line 12, a control line 143 of the third transistor 123, a control line 144 of the fourth transistor 124, a control line 146 of the first transistor 126, and a plurality of relay electrodes QB (QB5, QB6). Is formed on the surface of the insulating layer LB on which the and is formed. As can be understood from FIGS. 24 and 26, on the surface of the insulating layer LC, the second data transfer line 14-2 and the transfer capacitance 133 formed integrally with the second data transfer line 14-2 are the first. The two electrodes 133-2 and the relay electrode QC4 are formed from the same layer.

第2データ転送線14−2は、複数の画素回路110にわたりY方向に沿って延在する。第2データ転送線14−2は、絶縁層LCを貫通する導通孔HD5と、中継電極QB5と、絶縁層LBを貫通する導通孔HC12と、中継電極QA17と、絶縁膜L0および絶縁層LAを貫通する導通孔HA21を介して、第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに導通される。また、第2データ転送線14−2は、絶縁層LCを貫通する導通孔HD5と、中継電極QB5と、絶縁層LBを貫通する導通孔HC12と、中継電極QA17と、絶縁膜L0および絶縁層LAを貫通する導通孔HA13を介して、第3トランジスター123及び第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに導通する。
転送容量133(第1容量)の第2電極133−2は、画素回路110において、走査線12、制御線143、及び制御線146を覆う矩形の電極であり、第2データ転送線14−2と一体に形成される。
The second data transfer line 14-2 extends along the Y direction across the plurality of pixel circuits 110. The second data transfer line 14-2 includes a conduction hole HD5 penetrating the insulating layer LC, a relay electrode QB5, a conduction hole HC12 penetrating the insulating layer LB, a relay electrode QA17, an insulating film L0, and an insulating layer LA. It is conducted to the active region 10A forming the drain region or the source region of the first transistor 126 through the conduction hole HA21 that penetrates. Further, the second data transfer line 14-2 includes a conduction hole HD5 penetrating the insulating layer LC, a relay electrode QB5, a conduction hole HC12 penetrating the insulating layer LB, a relay electrode QA17, an insulating film L0, and an insulating layer. It conducts to the active region 10A forming the drain region or the source region of the third transistor 123 and the second transistor 122 through the conduction hole HA13 penetrating the LA.
The second electrode 133-2 of the transfer capacitance 133 (first capacitance) is a rectangular electrode covering the scanning line 12, the control line 143, and the control line 146 in the pixel circuit 110, and is a second data transfer line 14-2. Is formed integrally with.

絶縁層LDは、第2データ転送線14−2と、転送容量133の第2電極133−2と、中継電極QC4とが形成された絶縁層LCの面上に形成される。図24の容量電極層の部分及び図26から理解される通り、絶縁層LDの面上には、転送容量133の第1電極133−1が形成される。
転送容量133(第1容量)の第1電極133−1は、絶縁層LDを介して第2電極133−2と対向する矩形の容量電極である。第1電極133−1は、絶縁層LDを介して第2電極133−2と対向する。このように、転送容量133は、MIM(Metal-Insulator-Metal)構造により形成されるので、大容量化が可能となっている。
The insulating layer LD is formed on the surface of the insulating layer LC in which the second data transfer line 14-2, the second electrode 133-2 having the transfer capacity 133, and the relay electrode QC4 are formed. As can be seen from the portion of the capacitive electrode layer of FIG. 24 and FIG. 26, the first electrode 133-1 having a transfer capacitance of 133 is formed on the surface of the insulating layer LD.
The first electrode 133-1 of the transfer capacitance 133 (first capacitance) is a rectangular capacitive electrode facing the second electrode 133-2 via the insulating layer LD. The first electrode 133-1 faces the second electrode 133-2 via the insulating layer LD. As described above, since the transfer capacity 133 is formed by the MIM (Metal-Insulator-Metal) structure, it is possible to increase the capacity.

絶縁層LEは、転送容量133の第1電極133−1が形成された絶縁層LDの面上に形成される。図25の金属層Dの部分及び図26から理解される通り、絶縁層LEの面上には、第1データ転送線14−1と、給電線16と、中継電極QD2が形成される。
第1データ転送線14−1は、複数の画素回路110にわたりY方向に沿って延在する。第1データ転送線14−1は、絶縁層LEを貫通する導通孔HF4,HF5,HF6を介して、転送容量133の第1電極133−1に導通される。
The insulating layer LE is formed on the surface of the insulating layer LD on which the first electrode 133-1 having a transfer capacity of 133 is formed. As can be understood from the portion of the metal layer D in FIG. 25 and FIG. 26, the first data transfer line 14-1 and the feeder line 16 and the relay electrode QD2 are formed on the surface of the insulating layer LE.
The first data transfer line 14-1 extends along the Y direction across the plurality of pixel circuits 110. The first data transfer line 14-1 is conducted to the first electrode 133-1 having a transfer capacity of 133 via the conduction holes HF4, HF5, and HF6 that penetrate the insulating layer LE.

給電線16は、複数の画素回路110にわたりY方向に沿って延在する。給電線16は、第1データ転送線14−1と同層に形成され、絶縁層LFを介して、第1データ転送線14−1との間に所定の間隙を有して配置される。このようにしてシールド容量134が形成され、第1データ転送線14−1は給電線16によってシールドされることになる。 The feeder line 16 extends along the Y direction across the plurality of pixel circuits 110. The feeder line 16 is formed in the same layer as the first data transfer line 14-1, and is arranged with a predetermined gap between the feed line 16 and the first data transfer line 14-1 via the insulating layer LF. In this way, the shield capacitance 134 is formed, and the first data transfer line 14-1 is shielded by the feeder line 16.

中継電極QD2は、絶縁層LE及び絶縁層LDを貫通する導通孔HE4を介して中継電極QC4に導通する。したがって、中継電極QD2は、絶縁層LE及び絶縁層LDを貫通する導通孔HE4と、中継電極QC4と、絶縁層LCを貫通する導通孔HD6と、中継電極QB6と、絶縁層LBを貫通する導通孔HC16と、中継電極QA20と、絶縁膜L0と絶縁層LAを貫通する導通孔HA20とを介して、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aとに導通する。 The relay electrode QD2 conducts to the relay electrode QC4 through the conduction hole HE4 that penetrates the insulating layer LE and the insulating layer LD. Therefore, the relay electrode QD2 has a conduction hole HE4 that penetrates the insulating layer LE and the insulating layer LD, a relay electrode QC4, a conduction hole HD6 that penetrates the insulating layer LC, a relay electrode QB6, and a conduction that penetrates the insulating layer LB. It conducts to the active region 10A forming the drain region or the source region of the fourth transistor 124 through the hole HC16, the relay electrode QA20, and the conduction hole HA20 penetrating the insulating film L0 and the insulating layer LA.

絶縁層LFは、第1データ転送線14−1と、給電線16と、中継電極QD2とが形成された絶縁層LEの面上に形成される。図25の反射層の部分及び図26から理解される通り、絶縁層LFの面上には、反射層50が形成される。反射層50は、画素回路110毎に個別に形成されている。反射層50は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば100nm程度の膜厚に形成される。図25及び図26から理解されるように、反射層50は、絶縁層LFを貫通する導通孔HG2を介して中継電極QD2に導通する。したがって、反射層50は、中継電極QD2を介して第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10Aと導通する。 The insulating layer LF is formed on the surface of the insulating layer LE on which the first data transfer line 14-1 and the feeding line 16 and the relay electrode QD2 are formed. As can be seen from the portion of the reflective layer of FIG. 25 and FIG. 26, the reflective layer 50 is formed on the surface of the insulating layer LF. The reflective layer 50 is individually formed for each pixel circuit 110. The reflective layer 50 is a light-reflective conductive material containing, for example, silver or aluminum, and is formed to have a film thickness of, for example, about 100 nm. As can be seen from FIGS. 25 and 26, the reflective layer 50 conducts to the relay electrode QD2 through the conduction hole HG2 penetrating the insulating layer LF. Therefore, the reflective layer 50 conducts with the active region 10A forming the drain region or the source region of the fourth transistor 124 via the relay electrode QD2.

反射層50が形成された絶縁層LFの面上には、図26に示される通り、光路調整層LGが形成される。光路調整層LGは、各画素回路110の共振構造の共振波長(すなわち表示色)を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。 As shown in FIG. 26, an optical path adjusting layer LG is formed on the surface of the insulating layer LF on which the reflective layer 50 is formed. The optical path adjustment layer LG is a light-transmitting film body that defines the resonance wavelength (that is, the display color) of the resonance structure of each pixel circuit 110. The resonance wavelength of the resonance structure is substantially the same for pixels having the same display color, and the resonance wavelength of the resonance structure is set to be different for pixels having different display colors.

図25の画素電極層の部分及び図26に示される通り、光路調整層LGの面上には、画素回路110毎のアノード130aが形成される。アノード130aは、例えばITO(Indium Tin Oxide)等の光透過性の導電材料で形成される。アノード130aは、光路調整層LGを貫通する導通孔HH2を介して、反射層50と導通する。したがって、アノード130aは、反射層50を介して第4トランジスター124のドレイン領域またはソース領域のドレイン領域またはソース領域を形成する能動領域10Aと導通する。 As shown in the portion of the pixel electrode layer of FIG. 25 and FIG. 26, the anode 130a for each pixel circuit 110 is formed on the surface of the optical path adjusting layer LG. The anode 130a is formed of a light-transmitting conductive material such as ITO (Indium Tin Oxide). The anode 130a conducts with the reflection layer 50 through the conduction hole HH2 penetrating the optical path adjusting layer LG. Therefore, the anode 130a conducts with the active region 10A forming the drain region or the source region of the drain region or the source region of the fourth transistor 124 via the reflection layer 50.

アノード130aが形成された光路調整層LGの面上には、図26の画素定義膜の部分及び図26に例示される通り、基板10の全域にわたり画素定義膜51が形成される。画素定義膜51は、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。図25の画素定義膜の部分から理解される通り、画素定義膜51には、各アノード130aに対応する開口部51Aが形成される。画素定義膜51のうち開口部51Aの内周縁の近傍の領域はアノード130aの周縁に重なる。すなわち、開口部51Aの内周縁は平面視でアノード130aの周縁の内側に位置する。各開口部51Aは、平面形状(矩形状)やサイズが共通し、かつ、X方向およびY方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義膜51は平面視で格子状に形成される。尚、開口部51Aの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部51Aのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。 On the surface of the optical path adjusting layer LG on which the anode 130a is formed, the pixel definition film 51 is formed over the entire area of the substrate 10 as illustrated by the portion of the pixel definition film of FIG. 26 and FIG. The pixel definition film 51 is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). As can be understood from the portion of the pixel definition film of FIG. 25, the pixel definition film 51 is formed with an opening 51A corresponding to each anode 130a. A region of the pixel definition film 51 near the inner peripheral edge of the opening 51A overlaps the peripheral edge of the anode 130a. That is, the inner peripheral edge of the opening 51A is located inside the peripheral edge of the anode 130a in a plan view. The openings 51A have a common planar shape (rectangular shape) and size, and are arranged in a matrix at a common pitch in each of the X and Y directions. As understood from the above description, the pixel definition film 51 is formed in a grid pattern in a plan view. The planar shape and size of the opening 51A are the same as long as the display colors are the same, and may be different if the display colors are different. Further, the pitch of the openings 51A may be the same between openings having the same display color, and may be different between openings having different display colors.

その他にも、詳細な説明は省略するが、アノード130aの上層には、発光機能層、OLED130のカソード、及び封止体が積層され、以上の各要素が形成された基板10の表面には封止基板(図示略)が例えば接着剤で接合される。封止基板は、基板10上の各要素を保護するための光透過性の板状部材(例えばガラス基板)である。なお、封止基板の表面または封止体の表面に画素回路110毎にカラーフィルターを形成することも可能である。 In addition, although detailed description is omitted, a light emitting functional layer, a cathode of the OLED 130, and a sealing body are laminated on the upper layer of the anode 130a, and the surface of the substrate 10 on which each of the above elements is formed is sealed. The stop substrate (not shown) is joined with, for example, an adhesive. The sealing substrate is a light-transmitting plate-shaped member (for example, a glass substrate) for protecting each element on the substrate 10. It is also possible to form a color filter for each pixel circuit 110 on the surface of the sealing substrate or the surface of the sealing body.

また、図示を省略するが、画素回路110には別の電源線層としての共通電極118が形成される。共通電極118は、多層配線層内の配線(図示略)を介して、低位側の電源電位Vctが供給される実装端子に導通する。給電線116及び低位側の電源電位Vctが供給される共通電極118は、例えば銀やアルミニウムを含有する導電材料で例えば100nm程度の膜厚に形成される。共通電極118は、アノード130aと導通する。 Further, although not shown, the pixel circuit 110 is formed with a common electrode 118 as another power line layer. The common electrode 118 conducts to the mounting terminal to which the power potential Vct on the lower side is supplied via the wiring (not shown) in the multilayer wiring layer. The feeder line 116 and the common electrode 118 to which the power potential Vct on the lower side is supplied are formed of, for example, a conductive material containing silver or aluminum and having a film thickness of, for example, about 100 nm. The common electrode 118 conducts with the anode 130a.

駆動トランジスター121のゲートgに供給する電位Vgのデータ圧縮率を高めるためには、転送容量(第1容量)133を大きくすることが望ましいが、本実施形態によれば、転送容量133をMIM(Metal-Insulator-Metal)構造により形成するため、転送容量133の大容量化が可能である。また、転送容量133は、第2トランジスター122及び第3トランジスター123のソース電極が形成される層よりも上層に形成されるので、画素回路110の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
また、シールド容量(第2容量)134については、絶縁層LFを介して、第1データ転送線14−1とシールド線としての給電線16とを所定の間隙で配置することによって形成する。したがって、シールド容量134は、2本の平行な配線によって形成されるので、Y方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量134についても画素回路110の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。
In order to increase the data compression rate of the potential Vg supplied to the gate g of the drive transistor 121, it is desirable to increase the transfer capacitance (first capacitance) 133, but according to the present embodiment, the transfer capacitance 133 is set to MIM ( Since it is formed by a Metal-Insulator-Metal) structure, it is possible to increase the transfer capacity of 133. Further, since the transfer capacitance 133 is formed in a layer above the layer on which the source electrodes of the second transistor 122 and the third transistor 123 are formed, it is formed in the display area of the pixel circuit 110, and the chip area is formed. Can be prevented from increasing.
The shielded capacity (second capacity) 134 is formed by arranging the first data transfer line 14-1 and the feeding line 16 as a shielded line in a predetermined gap via the insulating layer LF. Therefore, since the shield capacity 134 is formed by two parallel wirings, it has a predetermined length in the Y direction, and a predetermined capacity can be secured. Further, since the shield capacitance 134 is also formed in the display area of the pixel circuit 110, it is possible to prevent an increase in the chip area.

本実施例では、画素回路110ごとに転送容量133を形成したが、第2データ転送線14−2ごとに転送容量133を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。 In this embodiment, the transfer capacity 133 is formed for each pixel circuit 110, but the transfer capacity 133 may be formed for each second data transfer line 14-2. It is possible to further prevent an increase in the chip area.

図24ないし図26から理解されるように、本実施形態においては、供給される信号の振幅が大きい第1データ転送線14−1は、圧縮された信号が供給される第2データ信号線14−2よりも上層に形成されている。つまり、駆動トランジスター121のゲートに対する、第1データ転送線14−1に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター121のゲートの電位の変動を抑制して、表示品位を向上させることができる。 As will be understood from FIGS. 24 to 26, in the present embodiment, the first data transfer line 14-1 having a large amplitude of the supplied signal is the second data signal line 14 to which the compressed signal is supplied. It is formed in the upper layer than -2. That is, the influence of the signal having a large amplitude supplied to the first data transfer line 14-1 on the gate of the drive transistor 121 is reduced, the fluctuation of the potential of the gate of the drive transistor 121 is suppressed, and the display quality is improved. be able to.

また、図24及び図26から理解されるように、本実施形態においては、第2データ転送線14−2は、駆動トランジスター121、第1トランジスター126、第2トランジスター122、及び第3トランジスター123のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図24及び図26から理解されるように、駆動トランジスター121の第2電流端に接続される電源線としての給電線116は、第2データ転送線14−2よりも下層に形成されるので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図24から理解されるように、駆動トランジスター121は電源線としての給電線116に覆われているので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
Further, as can be understood from FIGS. 24 and 26, in the present embodiment, the second data transfer line 14-2 is the drive transistor 121, the first transistor 126, the second transistor 122, and the third transistor 123. It is formed above the layer on which the source electrode is formed. Therefore, it is possible to prevent an increase in the chip area.
Further, as can be seen from FIGS. 24 and 26, the feeder line 116 as a power supply line connected to the second current end of the drive transistor 121 is formed below the second data transfer line 14-2. Therefore, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 can be suppressed more effectively, and the display quality can be improved.
Further, as can be understood from FIG. 24, since the drive transistor 121 is covered with the feeder line 116 as the power supply line, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 is further further increased. It can be effectively suppressed and the display quality can be improved.

図24ないし図26から理解されるように、転送容量133の第1電極133−1と第2電極133−2は、第1データ転送線14−1が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量133を形成することができる。 As can be understood from FIGS. 24 to 26, the first electrode 133-1 and the second electrode 133-2 of the transfer capacitance 133 are formed in a layer different from the layer on which the first data transfer line 14-1 is formed. Has been done. Therefore, even when the insulating layer is thinned in order to secure a certain capacity in a small area, it is possible to form a transfer capacity 133 having uniform layers without causing a short circuit.

<第4実施形態>
次に、本発明の第4実施形態について添付図面の図27ないし図30を参照しつつ説明する。なお、第3実施形態との共通箇所については、同一符号を付して説明を省略する。
<Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described with reference to FIGS. 27 to 30 of the accompanying drawings. The parts common to the third embodiment are designated by the same reference numerals and the description thereof will be omitted.

<回路図>
本実施形態の回路は、図27に示すように、第3実施形態と同様に5個のトランジスターで構成されるが、給電線17は設けられていない。その代わりに、第1トランジスター126のドレインまたはソースは、第1データ転送線14−1に接続され、第1データ転送線14−1には、トランスミッションゲート45を介して、初期電位Viniが供給される。その他の構成は、第3実施形態と同様である。
本実施形態における動作は、上述した各実施形態と同様であり、発光期間中にフローティングノードになる第2トランジスター122の転送容量133側の第2データ転送線14−2を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Viniに設定するので、第2データ転送線14−2の電位が電源電位に近づくことを抑えることができる。その結果、第2トランジスター122がオンすることがなく、画素容量132において電圧が保持され、表示の不具合を発生させることがない。
<Circuit diagram>
As shown in FIG. 27, the circuit of this embodiment is composed of five transistors as in the third embodiment, but is not provided with a feeder line 17. Instead, the drain or source of the first transistor 126 is connected to the first data transfer line 14-1, and the first data transfer line 14-1 is supplied with the initial potential Vini via the transmission gate 45. To. Other configurations are the same as those in the third embodiment.
The operation in this embodiment is the same as in each of the above-described embodiments, and the second data transfer line 14-2 on the transfer capacity 133 side of the second transistor 122 which becomes a floating node during the light emission period is initially set in another block. Since the initial potential Vini of the fixed potential is set during the period during which the processing of the conversion period is performed, it is possible to prevent the potential of the second data transfer line 14-2 from approaching the power supply potential. As a result, the second transistor 122 is not turned on, the voltage is held in the pixel capacitance 132, and a display defect does not occur.

<構造>
本実施形態においては、図28に示すように、第2データ転送線14−2の配置と形状が第3実施形態と異なっている。また、第1トランジスター126のドレインまたはソースを構成するノード領域10Aは、導通孔HA22、中継電極QA22、導通孔HD7、中継電極QB8を介して、第1データ転送線14−1と接続される。その他の構造は、第3実施形態と同様である。
<Structure>
In the present embodiment, as shown in FIG. 28, the arrangement and shape of the second data transfer line 14-2 are different from those in the third embodiment. Further, the node region 10A constituting the drain or source of the first transistor 126 is connected to the first data transfer line 14-1 via the conduction hole HA22, the relay electrode QA22, the conduction hole HD7, and the relay electrode QB8. Other structures are the same as those in the third embodiment.

駆動トランジスター121のゲートgに供給する電位Vgのデータ圧縮率を高めるためには、転送容量(第1容量)133を大きくすることが望ましいが、本実施形態によれば、転送容量133をMIM(Metal-Insulator-Metal)構造により形成するため、転送容量133の大容量化が可能である。また、転送容量133は、第2トランジスター122及び第3トランジスター123のソース電極が形成される層よりも上層に形成されるので、画素回路110の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
図28に示す中継電極QA13はソース電極であり、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
また、図28に示す中継電極QA15もソース電極であり、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、第4トランジスター124のドレイン領域またはソース領域を形成する能動領域10A、及び駆動トランジスター121のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
さらに、図28に示す中継電極QA17もソース電極であり、第3トランジスター123のドレイン領域またはソース領域を形成する能動領域10A、第2トランジスター122のドレイン領域またはソース領域を形成する能動領域10A、及び第1トランジスター126のドレイン領域またはソース領域を形成する能動領域10Aに直接接して形成される電極である。
また、シールド容量(第2容量)134については、絶縁層LFを介して、第1データ転送線14−1とシールド線としての給電線16とを所定の間隙で配置することによって形成する。したがって、シールド容量134は、2本の平行な配線によって形成されるので、Y方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量134についても画素回路110の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。
In order to increase the data compression rate of the potential Vg supplied to the gate g of the drive transistor 121, it is desirable to increase the transfer capacitance (first capacitance) 133, but according to the present embodiment, the transfer capacitance 133 is set to MIM ( Since it is formed by a Metal-Insulator-Metal) structure, it is possible to increase the transfer capacity of 133. Further, since the transfer capacitance 133 is formed in a layer above the layer on which the source electrodes of the second transistor 122 and the third transistor 123 are formed, it is formed in the display area of the pixel circuit 110, and the chip area is formed. Can be prevented from increasing.
The relay electrode QA13 shown in FIG. 28 is a source electrode, and is an electrode formed in direct contact with an active region 10A forming a drain region or a source region of the second transistor 122.
Further, the relay electrode QA15 shown in FIG. 28 is also a source electrode, and the active region 10A forming the drain region or source region of the third transistor 123, the active region 10A forming the drain region or source region of the fourth transistor 124, and It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the drive transistor 121.
Further, the relay electrode QA17 shown in FIG. 28 is also a source electrode, and the active region 10A forming the drain region or source region of the third transistor 123, the active region 10A forming the drain region or source region of the second transistor 122, and It is an electrode formed in direct contact with the active region 10A forming the drain region or source region of the first transistor 126.
Further, the shielded capacitance (second capacitance) 134 is formed by arranging the first data transfer line 14-1 and the feeding line 16 as a shielded wire in a predetermined gap via the insulating layer LF. Therefore, since the shield capacity 134 is formed by two parallel wirings, it has a predetermined length in the Y direction, and a predetermined capacity can be secured. Further, since the shield capacitance 134 is also formed in the display area of the pixel circuit 110, it is possible to prevent an increase in the chip area.

本実施例では、画素回路110ごとに転送容量133を形成したが、第2データ転送線14−2ごとに転送容量133を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。 In this embodiment, the transfer capacity 133 is formed for each pixel circuit 110, but the transfer capacity 133 may be formed for each second data transfer line 14-2. It is possible to further prevent an increase in the chip area.

図28ないし図30から理解されるように、本実施形態においては、供給される信号の振幅が大きい第1データ転送線14−1は、圧縮された信号が供給される第2データ信号線14−2よりも上層に形成されている。つまり、駆動トランジスター121のゲートに対する、第1データ転送線14−1に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター121のゲートの電位の変動を抑制して、表示品位を向上させることができる。 As will be understood from FIGS. 28 to 30, in the present embodiment, the first data transfer line 14-1 having a large amplitude of the supplied signal is the second data signal line 14 to which the compressed signal is supplied. It is formed in the upper layer than -2. That is, the influence of the signal having a large amplitude supplied to the first data transfer line 14-1 on the gate of the drive transistor 121 is reduced, the fluctuation of the potential of the gate of the drive transistor 121 is suppressed, and the display quality is improved. be able to.

また、図28及び図30から理解されるように、本実施形態においては、第2データ転送線14−2は、駆動トランジスター121、第1トランジスター126、第2トランジスター122、及び第3トランジスター123のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図28及び図30から理解されるように、駆動トランジスター121の第2電流端に接続される電源線としての給電線116は、第2データ転送線14−2よりも下層に形成されるので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図28から理解されるように、駆動トランジスター121は電源線としての給電線116に覆われているので、給電線116がシールドとして機能し、駆動トランジスター121のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
Further, as can be understood from FIGS. 28 and 30, in the present embodiment, the second data transfer line 14-2 is the drive transistor 121, the first transistor 126, the second transistor 122, and the third transistor 123. It is formed above the layer on which the source electrode is formed. Therefore, it is possible to prevent an increase in the chip area.
Further, as can be seen from FIGS. 28 and 30, the feeder line 116 as a power supply line connected to the second current end of the drive transistor 121 is formed below the second data transfer line 14-2. Therefore, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 can be suppressed more effectively, and the display quality can be improved.
Further, as can be understood from FIG. 28, since the drive transistor 121 is covered with the feeder line 116 as the power supply line, the feeder line 116 functions as a shield, and the fluctuation of the potential of the gate of the drive transistor 121 is further further increased. It can be effectively suppressed and the display quality can be improved.

図28ないし図30から理解されるように、転送容量133の第1電極133−1と第2電極133−2は、第1データ転送線14−1が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量133を形成することができる。 As can be understood from FIGS. 28 to 30, the first electrode 133-1 and the second electrode 133-2 of the transfer capacitance 133 are formed in a layer different from the layer on which the first data transfer line 14-1 is formed. Has been done. Therefore, even when the insulating layer is thinned in order to secure a certain capacity in a small area, it is possible to form a transfer capacity 133 having uniform layers without causing a short circuit.

図28の金属層Aの部分に示すように、第1トランジスター126と第1データ転送線14−1との接続位置を点線の楕円Aで示し、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を点線の楕円Bで示す。また、第4トランジスター124と発光素子としてのOLED130との接続位置を点線の楕円Cで示す。このように示すと、一つの画素回路110内で見た場合には、第1トランジスター126と第1データ転送線14−1との接続位置を点線の楕円Aは、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置を点線の楕円Bよりも、第4トランジスター124と発光素子としてのOLED130との接続位置を点線の楕円Cに近くなっている。
したがって、第1データ転送線14−1には振幅の高い信号が供給され、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)にノイズが発生したとしても、駆動トランジスター121に対するノイズの影響を抑えることができ、表示品位を向上させることができる。
As shown in the metal layer A portion of FIG. 28, the connection position between the first transistor 126 and the first data transfer line 14-1 is indicated by a dotted ellipse A, and the first current end of the drive transistor 121 and the third transistor are shown. The connection position with 123 is indicated by a dotted ellipse B. Further, the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element is indicated by a dotted ellipse C. In this way, when viewed in one pixel circuit 110, the ellipse A whose connection position between the first transistor 126 and the first data transfer line 14-1 is dotted is the first current of the drive transistor 121. The connection position between the end and the third transistor 123 is closer to the dotted ellipse C than to the connection position between the fourth transistor 124 and the OLED 130 as a light emitting element.
Therefore, even if a signal having a high amplitude is supplied to the first data transfer line 14-1 and noise is generated at the connection position (elliptical A) of the first transistor 126 and the first data transfer line 14-1, the drive transistor The influence of noise on 121 can be suppressed, and the display quality can be improved.

また、図28に示すように、第1トランジスター126と第1データ転送線14−1の接続位置(楕円A)、駆動トランジスター121の第1電流端と第3トランジスター123との接続位置(楕円B)、及び第4トランジスター124と発光素子としてのOLED130との接続位置(楕円C)のそれぞれは、当該画素回路110における電源線としての給電線116と、Y方向に隣り合うブロックの画素回路110における電源線としての給電線116との間に配置されることになる。したがって、給電線116がシールドとなり、ノイズの影響を低減することができる。 Further, as shown in FIG. 28, the connection position of the first transistor 126 and the first data transfer line 14-1 (elliptical A), and the connection position of the first current end of the drive transistor 121 and the third transistor 123 (elliptical B). ), And the connection position (elliptical C) between the fourth transistor 124 and the OLED 130 as a light emitting element are in the power supply line 116 as the power supply line in the pixel circuit 110 and in the pixel circuit 110 of the block adjacent to each other in the Y direction. It will be arranged between the power supply line 116 as the power supply line. Therefore, the feeder line 116 serves as a shield, and the influence of noise can be reduced.

<変形例>
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を、適宜に組み合わせることもできる。
<変形例1>
上述した実施形態では、各画素回路110において第3トランジスター123は、駆動トランジスター121のドレインと第2データ転送線14−2との間に接続されているが、図31に示すように駆動トランジスター121のドレインとゲートgとの間に接続されていてもよい。
<Modification example>
The present invention is not limited to the above-described embodiment, and various modifications such as those described below are possible. Further, in the following modification modes, one or a plurality of arbitrarily selected variants may be appropriately combined.
<Modification example 1>
In the above-described embodiment, the third transistor 123 in each pixel circuit 110 is connected between the drain of the drive transistor 121 and the second data transfer line 14-2, but as shown in FIG. 31, the drive transistor 121 It may be connected between the drain of the gate and the gate g.

<変形例2>
第1実施形態においては、第1データ転送線14−1に対して、トランスミッションゲート45を介して初期電位Viniを供給し、第1トランジスター126をオンすることにより、第2データ転送線14−2に初期電位Viniを供給した。しかし、図32に示すように、初期電位Viniを供給する給電線17を設け、第1トランジスター126のドレインまたはソースと、給電線17を接続するようにしてもよい。この場合には、第1トランジスター126をオンすることにより、給電線17から第2データ転送線14−2に初期電位Viniが供給されることになる。
<Modification 2>
In the first embodiment, the initial potential Vini is supplied to the first data transfer line 14-1 via the transmission gate 45, and the first transistor 126 is turned on to turn on the second data transfer line 14-2. Was supplied with the initial potential Vini. However, as shown in FIG. 32, a feeder line 17 for supplying the initial potential Vini may be provided to connect the feed line 17 to the drain or source of the first transistor 126. In this case, by turning on the first transistor 126, the initial potential Vini is supplied from the feeder line 17 to the second data transfer line 14-2.

<変形例3>
上述した実施形態の回路図では、第1トランジスター126と転送容量133とを画素回路110ごとに一対一対応で設けているが、図33に示すように、第1トランジスター126と転送容量133とをNb個の画素回路110に対して各一個の割合で設けてもよい。
<Modification example 3>
In the circuit diagram of the above-described embodiment, the first transistor 126 and the transfer capacity 133 are provided in a one-to-one correspondence for each pixel circuit 110, but as shown in FIG. 33, the first transistor 126 and the transfer capacity 133 are provided. It may be provided at a ratio of one for each of Nb pixel circuits 110.

<変形例4>
上述した実施形態では、第1データ転送線14−1を3列毎にグループ化するとともに、各グループにおいて第1データ転送線14−1を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数は、「2」以上「3n」以下の所定数であればよい。例えば、グループを構成するデータ線数は、「2」であっても良いし、「4」以上であっても良い。
また、グループ化せずに、すなわちデマルチプレクサDMを用いないで各列の第1データ転送線14−1にデータ信号を一斉に線順次で供給する構成でも良い。
<Modification example 4>
In the above-described embodiment, the first data transfer line 14-1 is grouped into three columns, and the first data transfer line 14-1 is sequentially selected in each group to supply a data signal. However, the number of data lines constituting the group may be a predetermined number of "2" or more and "3n" or less. For example, the number of data lines constituting the group may be "2" or "4" or more.
Further, the data signals may be sequentially supplied to the first data transfer line 14-1 in each row without grouping, that is, without using the demultiplexer DM.

<変形例5>
上述した実施形態では、トランジスター121〜126をPチャネル型で統一したが、Nチャネル型で統一しても良い。また、Pチャネル型及びNチャネル型を適宜組み合わせても良い。
例えば、トランジスター121〜126をNチャネル型で統一する場合、上述した実施形態における、データ信号Vd(n)とは、正負が逆転した電位を、各画素回路110に供給すればよい。また、この場合、トランジスター121〜126のソース及びドレインは、上述した実施形態及び変形例とは逆転した関係となる。
<変形例6>
上述した実施形態及び変形例では、電気光学素子として発光素子であるOLEDを例示したが、例えば無機発光ダイオードやLED(Light Emitting Diode)など、電流に応じた輝度で発光するものであれば良い。
<Modification 5>
In the above-described embodiment, the transistors 121 to 126 are unified in the P channel type, but may be unified in the N channel type. Further, the P-channel type and the N-channel type may be appropriately combined.
For example, when the transistors 121 to 126 are unified in the N channel type, the positive and negative potentials of the data signal Vd (n) in the above-described embodiment may be supplied to each pixel circuit 110. Further, in this case, the source and drain of the transistors 121 to 126 have a relationship opposite to that of the above-described embodiment and modification.
<Modification 6>
In the above-described embodiment and modification, the OLED which is a light emitting element is exemplified as the electro-optical element, but for example, an inorganic light emitting diode or an LED (Light Emitting Diode) which emits light with a brightness corresponding to a current may be used.

<応用例>
次に、実施形態等や応用例に係る電気光学装置1を適用した電子機器について説明する。電気光学装置1は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
<Application example>
Next, an electronic device to which the electro-optical device 1 according to the embodiment or the like and the application example is applied will be described. The electro-optical device 1 is suitable for high-definition display applications in which the pixels are small in size. Therefore, a head-mounted display will be described as an example of an electronic device.

図34は、ヘッドマウント・ディスプレイの外観を示す図であり、図35は、その光学的な構成を示す図である。
まず、図34に示されるように、ヘッドマウント・ディスプレイ300は、外観的には、一般的な眼鏡と同様にテンプル310や、ブリッジ320、レンズ301L、301Rを有する。また、ヘッドマウント・ディスプレイ300は、図35に示されるように、ブリッジ320近傍であってレンズ301L、301Rの奥側(図において下側)には、左眼用の電気光学装置1Lと右眼用の電気光学装置1Rとが設けられる。
電気光学装置1Lの画像表示面は、図35において左側となるように配置している。これによって電気光学装置1Lによる表示画像は、光学レンズ302Lを介して図において9時の方向に出射する。ハーフミラー303Lは、電気光学装置1Lによる表示画像を6時の方向に反射させる一方で、12時の方向から入射した光を透過させる。
電気光学装置1Rの画像表示面は、電気光学装置1Lとは反対の右側となるように配置している。これによって電気光学装置1Rによる表示画像は、光学レンズ302Rを介して図において3時の方向に出射する。ハーフミラー303Rは、電気光学装置1Rによる表示画像を6時方向に反射させる一方で、12時の方向から入射した光を透過させる。
FIG. 34 is a diagram showing the appearance of the head-mounted display, and FIG. 35 is a diagram showing the optical configuration thereof.
First, as shown in FIG. 34, the head-mounted display 300 has a temple 310, a bridge 320, lenses 301L, and 301R in appearance similar to general eyeglasses. Further, as shown in FIG. 35, the head-mounted display 300 has an electro-optic device 1L for the left eye and an electro-optic device 1L for the right eye on the back side (lower side in the drawing) of the lenses 301L and 301R in the vicinity of the bridge 320. An electro-optical device 1R for use is provided.
The image display surface of the electro-optical device 1L is arranged so as to be on the left side in FIG. 35. As a result, the display image by the electro-optical device 1L is emitted in the direction of 9 o'clock in the figure through the optical lens 302L. The half mirror 303L reflects the image displayed by the electro-optical device 1L in the 6 o'clock direction, while transmitting the light incident from the 12 o'clock direction.
The image display surface of the electro-optical device 1R is arranged so as to be on the right side opposite to the electro-optical device 1L. As a result, the image displayed by the electro-optical device 1R is emitted in the direction of 3 o'clock in the figure via the optical lens 302R. The half mirror 303R reflects the image displayed by the electro-optical device 1R in the 6 o'clock direction, while transmitting the light incident from the 12 o'clock direction.

この構成において、ヘッドマウント・ディスプレイ300の装着者は、電気光学装置1L、1Rによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ300において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置1Lに表示させ、右眼用画像を電気光学装置1Rに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる(3D表示)。
In this configuration, the wearer of the head-mounted display 300 can observe the display image by the electro-optical devices 1L and 1R in a see-through state superposed on the outside state.
Further, in the head mount display 300, when the image for the left eye is displayed on the electro-optical device 1L and the image for the right eye is displayed on the electro-optic device 1R among the binocular images with parallax, the wearer is notified. , The displayed image can be perceived as if it has depth and stereoscopic effect (3D display).

なお、電気光学装置1については、ヘッドマウント・ディスプレイ300のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。 The electro-optical device 1 can be applied not only to the head-mounted display 300 but also to an electronic viewfinder in a video camera, an interchangeable lens digital camera, or the like.

1、1L、1R…電気光学装置、2…表示パネル、3…制御回路、5…データ線駆動回路、6…走査線駆動回路、12…走査線、14−1…第1データ転送線、14−2…第2データ転送線、16…給電線、31…電圧生成回路、34…トランスミッションゲート、41…保持容量、42…トランスミッションゲート、45…トランスミッションゲート、70…データ信号供給回路、100…表示部、110…画素回路、116…給電線、118…共通電極、121、122,123,124,125,126…トランジスター、130…OLED、130a…アノード、132…画素容量、133…転送容量、143、144、145、146…制御線、300…ディスプレイ、301L、301R…レンズ、302L、302R…光学レンズ、303L、303R…ハーフミラー、310…テンプル、320…ブリッジ、DM…デマルチプレクサ、DT…データ転送回路。
1, 1L, 1R ... Electro-optical device, 2 ... Display panel, 3 ... Control circuit, 5 ... Data line drive circuit, 6 ... Scan line drive circuit, 12 ... Scan line, 14-1 ... First data transfer line, 14 -2 ... 2nd data transfer line, 16 ... power supply line, 31 ... voltage generation circuit, 34 ... transmission gate, 41 ... holding capacity, 42 ... transmission gate, 45 ... transmission gate, 70 ... data signal supply circuit, 100 ... display Unit, 110 ... pixel circuit, 116 ... power supply line, 118 ... common electrode, 121, 122, 123, 124, 125, 126 ... transistor, 130 ... OLED, 130a ... anode, 132 ... pixel capacity, 133 ... transfer capacity, 143 , 144, 145, 146 ... Control line, 300 ... Display, 301L, 301R ... Lens, 302L, 302R ... Optical lens, 303L, 303R ... Half mirror, 310 ... Temple, 320 ... Bridge, DM ... Demultiplexer, DT ... Data Transfer circuit.

Claims (8)

走査線と、
第1データ転送線と、
第2データ転送線と、
前記第1データ転送線に接続された第1電極と、前記第2データ転送線に接続された第2電極とを含む第1容量と、
前記第1データ転送線と前記第2データ転送線とを、導通状態又は非導通状態にする第1トランジスターと、
前記第2データ転送線と前記走査線とに対応して設けられた画素回路と、
前記画素回路を駆動する駆動回路と、
を有し、
前記画素回路は、
ゲート電極、第1電流端、及び第2電流端を備える駆動トランジスターと、
前記第2データ転送線と、前記駆動トランジスターの前記ゲート電極との間に接続された第2トランジスターと、
前記第2データ転送線と、前記駆動トランジスターの前記第1電流端との間に接続され、前記駆動トランジスターの前記第1電流端と前記駆動トランジスターの前記ゲート電極とを導通させるための第3トランジスターと、
前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、
前記駆動トランジスターの前記第1電流端と、前記発光素子との間に接続された第4トランジスターと、
を含み、
前記駆動回路は、
第1期間に、前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせて、前記第2データ転送線に初期電位を供給し、
前記第1期間に続く第2期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記駆動トランジスターの前記ゲート電極とを導通させ、
前記第2期間に続く第3期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせ、前記第4トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記発光素子とを導通させ、前記発光素子を発光させ、
前記第1データ転送線には、少なくとも一つの前記第2データ転送線が、前記第1容量を介して接続され、前記第2データ転送線を介して同一の前記第1データ転送線に接続された前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数より少ない個数の前記画素回路を一つのブロックとすると、
複数の前記ブロックのうち、一のブロックにおける前記第3期間は、前記第1トランジスターをオフさせた状態で前記発光素子を発光させる期間と、しかる後に前記第1トランジスターをオンさせて、前記第1トランジスターをオンさせた状態で前記発光素子を発光させる期間と、を有し、
前記駆動回路は、前記前記第1トランジスターをオンさせた状態で前記発光素子を発光させる期間において、前記第2データ転送線に前記初期電位を供給する、
ことを特徴とする電気光学装置。
Scanning line and
The first data transfer line and
The second data transfer line and
A first capacitance including a first electrode connected to the first data transfer line and a second electrode connected to the second data transfer line, and
A first transistor that brings the first data transfer line and the second data transfer line into a conductive state or a non-conductive state, and
A pixel circuit provided corresponding to the second data transfer line and the scanning line, and
The drive circuit that drives the pixel circuit and
Have,
The pixel circuit
A drive transistor with a gate electrode, a first current end, and a second current end,
A second transistor connected between the second data transfer line and the gate electrode of the drive transistor,
A third transistor connected between the second data transfer line and the first current end of the drive transistor to conduct the first current end of the drive transistor and the gate electrode of the drive transistor. When,
A light emitting element that emits light with a brightness corresponding to the magnitude of the current supplied through the drive transistor, and
A fourth transistor connected between the first current end of the drive transistor and the light emitting element,
Including
The drive circuit
In the first period, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the third transistor are turned off to make the first data transfer line conductive. 2 Supply the initial potential to the data transfer line and
In the second period following the first period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and the second transistor and the third transistor are connected. Is turned on to conduct the first current end of the drive transistor and the gate electrode of the drive transistor.
In the third period following the second period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and the second transistor and the third transistor are connected. Is turned off, the fourth transistor is turned on, the first current end of the drive transistor and the light emitting element are made conductive, and the light emitting element is made to emit light.
At least one of the second data transfer lines is connected to the first data transfer line via the first capacitance, and is connected to the same first data transfer line via the second data transfer line. Assuming that the set of the pixel circuits is a pixel array and the number of the pixel circuits is less than the number of the pixel circuits included in the pixel array is one block.
Among the plurality of blocks, the third period in one block is a period in which the light emitting element is made to emit light with the first transistor turned off, and after that, the first transistor is turned on and the first transistor is turned on. It has a period during which the light emitting element is made to emit light with the transistor turned on.
The drive circuit supplies the initial potential to the second data transfer line during a period in which the light emitting element is made to emit light with the first transistor turned on.
An electro-optical device characterized by this.
複数の前記ブロックのうち、一のブロックの前記第1期間であって、他のブロックにおける前記第3期間に、前記一のブロックの前記第1トランジスターをオンさせて前記一のブロックの前記第2データ転送線に初期電位を供給する、
ことを特徴とする請求項1に記載の電気光学装置。
The first transistor of the one block is turned on during the first period of one block among the plurality of blocks, and the second transistor of the one block is turned on during the third period of the other block. Supplying the initial potential to the data transfer line,
The electro-optical device according to claim 1.
前記一のブロックにおける前記第1期間であって、前記他のブロックにおける前記第3期間に、前記第1データ転送線に前記初期電位が供給され、前記他のブロックにおいてオフさせた前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすることにより、前記他のブロックの前記第2データ転送線に初期電位を供給する、
ことを特徴とする請求項1または請求項2に記載の電気光学装置。
The first transistor, which is the first period in the one block and the initial potential is supplied to the first data transfer line during the third period in the other block and turned off in the other block. Is turned on to make the first data transfer line and the second data transfer line conductive, thereby supplying an initial potential to the second data transfer line of the other block.
The electro-optical device according to claim 1 or 2.
前記第1トランジスターは、複数の前記画素回路に対して共通に設けられてなる、
ことを特徴とする請求項1乃至請求項3のいずれか一に記載の電気光学装置。
The first transistor is commonly provided for the plurality of pixel circuits.
The electro-optical device according to any one of claims 1 to 3 , wherein the electro-optical device is characterized.
前記第1トランジスターは、前記画素回路のそれぞれに対して設けられてなる、
ことを特徴とする請求項1乃至請求項3のいずれか一に記載の電気光学装置。
The first transistor is provided for each of the pixel circuits.
The electro-optical device according to any one of claims 1 to 3 , wherein the electro-optical device is characterized.
前記第1容量は、前記第2データ転送線ごとに設けられてなる、
ことを特徴とする請求項1乃至請求項5のいずれか一に記載の電気光学装置。
The first capacity is provided for each of the second data transfer lines.
The electro-optical device according to any one of claims 1 to 5 , characterized in that.
請求項1乃至請求項6のいずれかに記載の電気光学装置を備える、
ことを特徴とする電子機器。
The electro-optical device according to any one of claims 1 to 6 .
An electronic device characterized by that.
走査線と、
第1データ転送線と、
第2データ転送線と、
前記第1データ転送線に接続された第1電極と、前記第2データ転送線に接続された第2電極とを含む第1容量と、
前記第1データ転送線と前記第2データ転送線とを、導通状態又は非導通状態にする第1トランジスターと、
前記第2データ転送線と前記走査線とに対応して設けられた画素回路と、
を有し、
前記画素回路は、
ゲート電極、第1電流端、及び第2電流端を備える駆動トランジスターと、
前記第2データ転送線と、前記駆動トランジスターの前記ゲート電極との間に接続された第2トランジスターと、
前記第2データ転送線と、前記駆動トランジスターの前記第1電流端との間に接続され、前記駆動トランジスターの前記第1電流端と前記駆動トランジスターの前記ゲート電極とを導通させるための第3トランジスターと、
前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、前記駆動トランジスターの前記第1電流端と、前記発光素子との間に接続された第4トランジスターと、
を含み、
前記第1データ転送線には、少なくとも一つの前記第2データ転送線が、前記第1容量を介して接続され、前記第2データ転送線を介して同一の前記第1データ転送線に接続された前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数より少ない個数の前記画素回路を一つのブロックとする電気光学装置の駆動方法であって、
第1期間に、前記第1トランジスターをオンさせて前記第1データ転送線と前記第2データ転送線とを導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせ、前記第4トランジスターをオンさせて、前記第2データ転送線に初期電位を供給し、
前記第1期間に続く第2期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記駆動トランジスターの前記ゲート電極とを導通させ、
前記第2期間に続く第3期間に、前記第1トランジスターをオフさせて前記第1データ転送線と前記第2データ転送線とを非導通状態にすると共に、前記第2トランジスター及び前記第3トランジスターをオフさせ、前記第4トランジスターをオンさせて、前記駆動トランジスターの前記第1電流端と、前記発光素子とを導通させ、前記発光素子を発光させ、
複数の前記ブロックのうち、一のブロックにおける前記第3期間は、前記第1トランジスターをオフさせた状態で前記発光素子を発光させる期間と、しかる後に前記第1トランジスターをオンさせて、前記第1トランジスターをオンさせた状態で前記発光素子を発光させる期間と、を有し、
前記駆動回路は、前記前記第1トランジスターをオンさせた状態で前記発光素子を発光させる期間において、前記第2データ転送線に前記初期電位を供給する、
ことを特徴とする電気光学装置の駆動方法。
Scanning line and
The first data transfer line and
The second data transfer line and
A first capacitance including a first electrode connected to the first data transfer line and a second electrode connected to the second data transfer line, and
A first transistor that brings the first data transfer line and the second data transfer line into a conductive state or a non-conductive state, and
A pixel circuit provided corresponding to the second data transfer line and the scanning line, and
Have,
The pixel circuit
A drive transistor with a gate electrode, a first current end, and a second current end,
A second transistor connected between the second data transfer line and the gate electrode of the drive transistor,
A third transistor connected between the second data transfer line and the first current end of the drive transistor to conduct the first current end of the drive transistor and the gate electrode of the drive transistor. When,
A light emitting element that emits light with a brightness corresponding to the magnitude of the current supplied through the drive transistor, a fourth transistor connected between the first current end of the drive transistor and the light emitting element, and the like.
Including
At least one of the second data transfer lines is connected to the first data transfer line via the first capacitance, and is connected to the same first data transfer line via the second data transfer line. It is a driving method of an electro-optical device in which a set of the pixel circuits is a pixel array, and the number of the pixel circuits included in the pixel array is smaller than the number of the pixel circuits as one block.
In the first period, the first transistor is turned on to make the first data transfer line and the second data transfer line conductive, and the second transistor and the third transistor are turned off to turn off the fourth transistor. The transistor is turned on to supply the initial potential to the second data transfer line.
In the second period following the first period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and the second transistor and the third transistor are connected. Is turned on to conduct the first current end of the drive transistor and the gate electrode of the drive transistor.
In the third period following the second period, the first transistor is turned off to bring the first data transfer line and the second data transfer line into a non-conducting state, and the second transistor and the third transistor are connected. Is turned off , the fourth transistor is turned on , the first current end of the drive transistor and the light emitting element are made conductive, and the light emitting element is made to emit light.
Among the plurality of blocks, the third period in one block is a period in which the light emitting element is made to emit light with the first transistor turned off, and after that, the first transistor is turned on and the first transistor is turned on. It has a period during which the light emitting element is made to emit light with the transistor turned on.
The drive circuit supplies the initial potential to the second data transfer line during a period in which the light emitting element is made to emit light with the first transistor turned on.
A method of driving an electro-optic device.
JP2015215230A 2015-10-30 2015-10-30 Electro-optics, electronic devices, and methods of driving electro-optics Active JP6801175B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015215230A JP6801175B2 (en) 2015-10-30 2015-10-30 Electro-optics, electronic devices, and methods of driving electro-optics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015215230A JP6801175B2 (en) 2015-10-30 2015-10-30 Electro-optics, electronic devices, and methods of driving electro-optics

Publications (2)

Publication Number Publication Date
JP2017083799A JP2017083799A (en) 2017-05-18
JP6801175B2 true JP6801175B2 (en) 2020-12-16

Family

ID=58711031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015215230A Active JP6801175B2 (en) 2015-10-30 2015-10-30 Electro-optics, electronic devices, and methods of driving electro-optics

Country Status (1)

Country Link
JP (1) JP6801175B2 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008170788A (en) * 2007-01-12 2008-07-24 Hitachi Displays Ltd Image display device
EP2715711A4 (en) * 2011-05-28 2014-12-24 Ignis Innovation Inc System and method for fast compensation programming of pixels in a display
US9747834B2 (en) * 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
JP6492447B2 (en) * 2014-08-05 2019-04-03 セイコーエプソン株式会社 Electro-optical device, electronic apparatus, and driving method of electro-optical device
JP6535441B2 (en) * 2014-08-06 2019-06-26 セイコーエプソン株式会社 Electro-optical device, electronic apparatus, and method of driving electro-optical device

Also Published As

Publication number Publication date
JP2017083799A (en) 2017-05-18

Similar Documents

Publication Publication Date Title
JP6657800B2 (en) Electro-optical device, electronic apparatus, and method of driving electro-optical device
TWI701827B (en) Electro-optical device, electronic apparatus, and method of driving electro-optical device
KR102051357B1 (en) Electro-optical device and electronic apparatus
TWI603308B (en) Electro-optical device and electronic apparatus
JP6597192B2 (en) Electro-optical device, electronic apparatus, and driving method of electro-optical device
JP5929136B2 (en) Electro-optical device and electronic apparatus
TWI605584B (en) Electro-optical device and electronic apparatus having the same
JP5879944B2 (en) Electro-optical device and electronic apparatus
JP6572738B2 (en) Electro-optical device, electronic apparatus, and driving method of electro-optical device
JP2013105086A (en) Pixel circuit, electrooptical device and electronic equipment
TW201312759A (en) Electro-optical device, method for driving electro-optical device, and electronic apparatus
JP6492447B2 (en) Electro-optical device, electronic apparatus, and driving method of electro-optical device
JP6015115B2 (en) Electro-optical device and electronic apparatus
JP6152902B2 (en) Electro-optical device and electronic apparatus
JP6822595B2 (en) Electro-optics and electronic equipment
JP6801175B2 (en) Electro-optics, electronic devices, and methods of driving electro-optics
JP5929087B2 (en) Electro-optical device and electronic apparatus
JP2021064002A (en) Electro-optic device and electronic equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200513

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200908

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200908

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200916

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200923

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201109

R150 Certificate of patent or registration of utility model

Ref document number: 6801175

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150