JP6796054B2 - バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法 - Google Patents

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Description

本願は、概して半導体デバイス及びプロセスに関し、更に特定して言えば、バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び製造方法に関連する。
半導体デバイスの能動及び受動構成要素を、半導体要素又は化合物の細長いシリンダ形状の単結晶からスライスされた円形のウエハ内に製造することは一般的な手法である。これらのソリッドステートウエハの直径は最大１２インチまで達し得る。個々のデバイスはその後、典型的に、円形のウエハから、ウエハ全体にわたってｘ及びｙ方向のストリートをソーイングすることによりシンギュレートされて、ウエハから矩形形状の個々のピースがつくられる。通常、これらのピースはダイ又はチップと称される。各チップは、それぞれの金属性コンタクトパッドと結合される少なくとも一つのデバイスを含む。半導体デバイスは、電子的構成要素の多くの大きなファミリを含む。その例は、ダイオードや及び電界効果トランジスタのようなトランジスタなどの能動デバイス、レジスタ及びキャパシタなどの受動デバイス、及び時には数百万をはるかに超える数の能動及び受動構成要素を備えた集積回路である。
シンギュレーションの後、一つ又は複数のチップが、複数の金属性及び絶縁性層からラミネートされる、金属リードフレーム又はリジッド（rigid）マルチレベル基板などの個別の支持基板に取り付けられる。リードフレーム及び基板の導電性トレースはその後、典型的にボンディングワイヤ又ははんだボールなどの金属バンプを用いて、チップコンタクトパッドに接続される。環境的及び取り扱い時の障害に対する保護のため、アセンブルされたチップは、個別のロバストなパッケージに封止され得、これは一般的に、トランスファモールディングなどの技法によって形成される固化された重合体の化合物を用いる。アッセンブリ及びパッケージングプロセスは、通常、個別に又は小さなグルーピング（リードフレームのストリップ又はモールドプレスのローディングなど）で実施される。
生産性を飛躍的に上げるため及び製造コストを低減するため、各バッチ処理工程により扱われる量を増大させるための技術的取り組みが最近始められてきている。これらの取り組みは概して、パネライゼーションという表題の元で要約される。一例として、パネルベースのパッケージ構造を製造するために、適応性パターニング方法が示されてきている。他の技術的取り組みは、パネル歪みなど新たに生じてくる問題を制御下に保つことに向けられている。
パッケージ内にチップを埋め込むためのチップのセット全体に対するプロセスフローにおいて、或る方法が、無電解めっきを置換するために、エポキシチップ取り付け手順、再利用可能なキャリア、及びスパッタリング手法の代わりに接着剤テープを用いる。また、この新たなプロセス技術はレーザーを用いる必要がない。その結果、この新たなプロセスフローは、クリーンなチップコンタクトパッドを保ち、また、同時に４つのチップのセットを処理するので、生産性が著しく増大される。また、パッケージングされたデバイスは改善された信頼性を提供する。信頼性を高める主たる要因は、熱膨張係数をシリコンの熱膨張係数に近くするための高弾性及びガラス転移温度を有する絶縁性充填材でギャップをラミネートすることによって達成される、低減された熱機械的応力にある。
プラズマ洗浄され及び冷却されたパネルを備えるスパッタリング技術において、均一なスパッタリングされた金属層がパネルにわたって生成され、そのため、無電解めっきの必要性がなくなる。このスパッタリング手順はまた、基板表面を洗浄及び粗化するよう機能するので、スパッタリングされた層は、誘電体、シリコン、及び金属に等しく良好に付着する。それらは、接続トレースとして用いられ得、又は後続の電気めっきされる金属層のためのシード層として機能し得る。
改変されたプロセスに基づく一つの実施例が、少数の端子を備えた隣接する（contiguous）チップのセットに適用され得る。別の実施例が、半導体チップの複数のセットに用いられ得る。多くの改変されたフローが、任意のトランジスタ又は集積回路に適用され得る。他の改変されたフローが、一層多数の端子に特に適している。パッケージングされたデバイスの幾つかは、外部パーツへの接続に関して柔軟性を提供する。それらは、ランドグリッドアレイを備えたデバイスとして、又はボールグリッドアレイとして、又はＱＦＮ（クワッドフラットノーリード）端子として適切であるように完成され得る。
記載される例により用いられるように３レベル接着剤テープを備えた再利用可能なキャリアの断面を示す。
図１のキャリアの断面であり、チップのセットをキャリアの頂部接着剤層の上に取り付けるプロセスを図示する。
アッセンブリの上面図であり、４つのチップのセットをキャリアの頂部接着剤層上に取り付けるプロセスを図示する。
アッセンブリの断面を示し、アッセンブリの上に重合体の充填材材料をラミネートするプロセスを図示する。
アッセンブリの断面であり、露出され、バンプされたチップ端子まで充填材材料をグラインドするプロセスを図示する。
アッセンブリの上面図であり、充填材材料をグラインドした後の露出され、バンプされたチップ端子を図示する。
アッセンブリの断面であり、拡張されたコンタクトパッドを形成するため、及びパッドとチップ端子との間の接続を再配路するために、少なくとも一つの金属層を堆積及びパターニングするプロセスを要約する。
拡張されたコンタクトパッド、及びパッドとチップ端子との間の再配路された接続を形成する、堆積及びパターニングされた少なくとも一つの金属層の上面図を示す。
アッセンブリの断面を示し、保護絶縁体層を堆積及びパターニングするプロセスを示す。
アッセンブリの上面図であり、拡張されたコンタクトパッドのための開口を備える保護層により覆われたアッセンブリ表面を図示する。
キャリアが分離された後、パッケージングされたセットから個別のデバイスをシンギュレートするプロセスを図示する。
セットからシンギュレートされたシンギュレートされパッケージングされたデバイスの上面図を示す。
主要な技術的問題は、半導体パッケージングのために意図されるような、幾つかの隣接するチップのセットからより多くの数の隣接するチップのセットまで大規模パネルのための良好な方法及びプロセスフローにより解決される。これらの挑戦には、パネルの平坦性を達成し歪み及び機械的不安定性を避けること、外部パーツへの容易な接続のためにコンタクトパッドの間隔を拡張すること、低抵抗接続を達成し高信頼性裏側チップ接続に達すること、特に金属層及びエポキシ層を介する、高価なレーザー処理工程を避けること、並びに、改善された熱的特性が含まれる。金属性シード層では、選択されたパネルサイズにわたる層の均一性が達成されるべきであるが、無電解めっき技術は避けるべきである。
少なくとも一つの実施例が、パネルフォーマットのパッケージングされた半導体デバイスを製造する方法を含み、その幾つかのプロセスを図１〜図７Ｂに図示する。この方法は、図１において、概して１００で示すリジッドキャリアとして平坦なパネルシートを選択することにより開始する。キャリア１００は、堅い基板１０１、及びテープ１０２を含む。基板１０１は、パネル平坦性を保つために適切な絶縁性プレートである。例えば、基板１０１は、ガラス又は別の堅い無機又は有機材料で作られ得る。テープ１０２は、好ましくは、３層の粘着性（tacky）フォイルを含み、これは、高温で解放可能な第１の接着剤の表面層１１０、コアベースフィルム１１１、及び第２の接着剤を備えた底部層１１２を含む。底部層１１２は基板１０１に取り付けられる。キャリア１００のこの組成は、キャリアが最終的なパッケージングされたデバイスの恒久的部分とならないことを確実にする。代替として、キャリア１００には、最終的なデバイスパッケージへのパネルの組み込みを可能とする組成が備えられ得る。パネル１００は、隣接する半導体チップのセットに適した横方向寸法を有する。図２Ａ及び図２Ｂの例示の実施例において、パネル１００は、１つのユニットとして配される４つの隣接する半導体集積回路チップ（例えば、単結晶シリコンにおいて製造されるがまだシンギュレートされていない４つのチップ）より大きい横方向寸法を有する。
４つの半導体チップのセットを単一のバッチとして処理する能力は、関与する処理工程の生産性を４倍高める。
図２Ａ及び図２Ｂは、４つの隣接する半導体チップのセットを、キャリア１００の誘電体テープ１０２の第１の接着剤層１１０に取り付ける処理工程を示す。図２Ｂは、対称的なジオメトリのコンタクトパッドの再設計を利用するため、大きな正方形として配される４つの矩形チップのセットを図示する。より概して言えば、チップセットは、側壁を備えた矩形を形成する。代替として、他の対称的でない再配置が可能である。いずれの場合も、この取り付けプロセスは単一の工程から成り、従来のチップ取り付け（一度に一つのチップの取り付け）において必要とされた複数の工程に比して、生産性の著しい増大を示す。
例示の実施例の図２Ａ及び図２Ｂは、各チップがチップ表面上の８つの端子を有し、これらの端子は、対称的配置でも、規則的に配されることが好ましいことを図示する。また、図２Ａ及び図２Ｂは、端子が金属バンプ２１０を有することを示す。チップは約１５０μｍの厚みを有し得、好ましいバンプは、円形又は正方形銅ピラー、及び（ワイヤボンディング技術によって形成されるような）つぶされた銅ボールを含む。個々のチップのバンプ２１０は、ギャップ２１１により互いから離間される。セットの取り付けられたチップは、チップ端子パッドの金属バンプ２１０がパネル表面から離れて面するように向けられる。
図３の処理工程において、チップバンプ間の如何なるギャップ２１１も密着して充填するため、及びチップ２０１及びバンプ２１０の表面を覆うために、適合（compliant）絶縁性材料３３０が真空吸引下でラミネートされる。バンプ頂部の上のラミネートされた材料の高さ３３０ａは、約１５μｍ〜５０μｍであることが好ましい。また、絶縁性材料は、矩形の側壁を囲むフレーム３３０ｂを形成する。フレームの幅３３１は、後続の処理工程における再配路されたコンタクトパッドを支持するために利用可能なエリアを提供するために必要な部分を含む。適合材料は、高弾性及び半導体チップのＣＴＥに近い低ＣＴＥを有するように選択され、それは、ガラス充填され得、液晶ポリマーを含み得る。
図４Ａ及び図４Ｂに示す次の処理工程において、金属バンプ２１０の頂部が露出されるまで絶縁性ラミネーション材料３３０を均一にグラインドするためにグラインディング技術が用いられる。グラインディングプロセスは、バンプ２１０がラミネーション材料３３０の平らな表面と平坦となるまで幾らかのバンプ高さを取り除くことにより継続し得、残りのバンプ高さ２１０ａが約２５〜５０μｍとなることが好ましい。その後、キャリア１００は、そのアッセンブリを備えて、金属をスパッタリングするための装置のバキューム及びプラズマチャンバに搬送される。
図５Ａ及び図５Ｂにおいて要約されるプロセスの間、露出された金属バンプ及びラミネーション表面を備えたキャリア１００のアッセンブリはプラズマ洗浄され、パネルは、好ましくは周囲温度より低く冷却される。このプラズマは、特に水単分子層などの吸着したフィルムから表面を洗浄することのほかに、表面の幾らかの粗化を達成し、これらはいずれも、スパッタリングされた金属層の接着を高める効果がある。その後、均一なエネルギー及びレートで、金属の少なくとも一つの層５４０が、露出されたバンプ及びキャリアにわたるラミネーション表面上にスパッタリングされる。スパッタリングされた層は表面に接着する。
好ましくは、スパッタリングの工程は、チタン、タングステン、タンタル、ジルコニウム、クロム、モリブデン、及びそれらの合金を含む群から選択される金属の第１の層のスパッタリングと、遅延なしに、銅、銀、金、及びそれらの合金を含む群から選択される金属の少なくとも一つの第２の層を第１の層上にスパッタリングすることを含む。第１の層は、チップ及びラミネーション表面に接着し、第２の層は第１の層に接着する。スパッタリングされた層は、パターニング後、再配路のための導電性トレース（図５Ａ及び図５Ｂ参照）として機能するために必要とされる、均一性、強い接着、及び、低抵抗率を有する。スパッタリングされた層はまた、めっきされる一層厚い金属層のためのシード金属として機能し得る。
任意選択の工程において、金属の少なくとも一つの層が、スパッタリングされた層５４０上に電気めっきされる。好ましい金属の一つが銅である。シート抵抗、及びそのため、めっきされスパッタリングされた金属層をパターニングした後の再配路トレースの抵抗を下げるために、めっきされた層は、スパッタリングされた金属より厚いことが好ましい。バンプ間の接続トレース、及び拡大されたパッケージコンタクトパッドをつくるための、スパッタリングされめっきされた金属層をパターニングする工程は、レーザーダイレクトイメージング技術を用いて実施されることが好ましい。レーザーダイレクトイメージング技術は、アウトアライメント補正（out-alignment correcting）手法を用いる。
別の任意選択の工程において、錫、錫合金、ニッケル、及びその後パラジウムが続くなどの、はんだ付け可能な金属の一つ又は複数の層が堆積され得る。
再配路、及び拡大されたコンタクトパッドのための金属層パターニングの結果を図５Ｂに図示する。元のバンプ２１０及びそれらの間隔２１１と比較すると、新たなコンタクトパッド５１０は、ラミネーションによる拡大された占有面積（図３におけるフレーム幅３３１によって決まる）、及びカスタマイズされた再配路から利点を得る。新たなコンタクトパッド５１０は、元のバンプ２１０と比較して拡大されたコンタクト直径５１０ａを有し、また、一層広い間隔５１１及び対称的なレイアウトを有する。また、トレース５２０をパッドからバンプを備えたチップ端子へ接続することが可能となり、これは、カスタマイズされたレイアウトから利点を得る一方で、スパッタリングされめっきされた金属層の高い伝導性のおかげで、抵抗及びインダクタンスにおける増大が無視し得る程度に小さい。
また、図６Ａ及び図６Ｂに示すように、拡張されたコンタクトに用いられない残りのチップエリアを保護及び強化するために、いわゆるソルダレジストなどのリジッド絶縁性材料６６０を堆積及びパターニングすることが好ましく、リジッド絶縁性保護の好ましい用途において、拡張されたコンタクトエリア６１０のみが、露出されたままであり、窓として開いている。コンタクトエリアは、図７Ｂに示すように円形であってもよく、又は正方形であってもよい。ソルダレジスト及びその他の誘電体材料、感光性（photo-imagable）材料、エッチャント、及びその他を適用するために、或る好ましい手法が超音波スプレーツールを用いる。絶縁性材料６６０のこのリジッド保護を用いて、チップセットのためのパッケージのアッセンブリが完了する。コンタクトエリア６１０の構成に依って、それらは、ボールグリッドアレイ、ランドグリッドアレイ、及びＱＦＮタイプのコンタクトパッドとして適用され得る。
次の処理工程において、層１１０の感熱性の第１の接着剤が、パッケージングされたチップセットのアッセンブリからパネル１１０（基板１０１及びテープ１０２）を取り除き得るように、温度が上昇される。
図７Ａ及び図７Ｂに示す次の処理工程において、パッケージングされたチップセットは、個別のデバイス７００にシンギュレートされる。好ましい分離手法はソーイングである。シンギュレーションの後、キャリア３２０のそれぞれのパーツ３２１は、デバイス３７０の完成したパッケージを備えたままである。図７Ａに示す例示のデバイス７００では、チップセットのシンギュレーションは、コンタクトパッド６１０と、露出された絶縁性ラミネーション７３０を備えた側壁７３０ｃと、露出されたシリコン７０１を備えた側壁７０１ｃとを有するユニットをつくる。露出されたシリコンエリアは、熱拡散の良好な機会を提供し、そのため、熱的デバイス特性の改善を助ける。
別の実施例が例示のパッケージングされた半導体デバイス７００である。このデバイスは、第１の表面７０１ａ及び平行な第２の表面７０１ｂを備えた半導体チップ７０１を有する。第１の表面７０１ａは、銅ピラー又はつぶされた銅ボールなどの金属バンプを備えた複数の端子７１０を有する。
デバイス７００は、チップの少なくとも一つの側壁に接着する絶縁性材料７３０のフレームを有する。フレームの絶縁性材料は、高弾性及びシリコンの熱膨張係数（ＣＴＥ）に近いＣＴＥを有する膠状性（gluey）樹脂が浸透された、グラスファイバーを含む。フレーム７３０は、バンプ７１０間の絶縁性材料に平坦な第１の表面７３０ａと、第２のチップ表面７０１ｂに平坦な、平行な第２の表面７３０ｂとを有する。
デバイス７００は更に、バンプ７１０から、絶縁フレームの端部に近い絶縁性材料の層の表面７３０ａにわたって延在する、スパッタリングされた金属の少なくとも一つのフィルム７４０を有する。フィルム７４０は、フレームの上の拡張されたコンタクトパッド６１０を形成するようにパターニングされ、必要な場合はいつでも、チップバンプ７１０と拡張されたコンタクトパッド６１０との間でトレースを再配路する。フィルム７４０は、スパッタリングによりつくられるので、上述の全て表面に接着する。
拡張されたコンタクトパッド６１０のサイズ、輪郭、及び冶金学的構成に依存して、それらは、ボールグリッドアレイ端子、ランドグリッドアレイ端子、及びＱＦＮタイプの端子として用いることができる。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。一例として、チップ及びパッケージのサイズに依って、説明した８つのコンタクトパッドより多くの数の端子のための再分配されたコンタクトパッドをレイアウトするために、充分なエリアが用いられ得る。別の例として、４つのチップのセットに対して、チップだけでなくパッケージの構成は、正方形の代わりに矩形であってもよく、再分配されたコンタクトパッドのレイアウトが適応され得る。

Claims (12)

  1. 半導体デバイスを製造する方法であって、
    キャリアを提供することであって、前記キャリアが、絶縁性プレートの堅い基板と、第１の接着剤層とコアベースフィルムと第２の接着剤層とを有するテープとを含み、前記第２の接着剤層が前記基板に取り付けられる、前記キャリアを提供することと、
    前記第１の接着剤層上に半導体チップのセットを取り付けることであって、前記半導体チップのセットが、分離されておらず、前記半導体チップのセットの２つの隣接する半導体チップの間に物理的な接触を含み、前記半導体チップのセットが側壁を備えた矩形を形成し、前記半導体チップのセットの端子が前記第１の接着剤層から離れて面する金属バンプを有する、前記半導体チップのセットを取り付けることと、
    前記金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネートすることであって、前記絶縁性材料が前記側壁を囲むフレームを形成する、前記ラミネートすることと、
    前記金属バンプの一部分が露出されるまで前記絶縁性材料をグラインドすることと、
    前記基板と前記半導体チップのセットとをプラズマ洗浄して冷却することと、
    少なくとも１つの金属の層を前記露出された金属バンプと前記絶縁性材料との上にスパッタすることと、
    前記第１の接着剤層を解放するために温度を上げることにより前記キャリアを取り除くことと、
    個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって、各個別のデバイスが、露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する、前記ダイシングすることと、
    を含む、方法。
  2. 請求項１に記載の方法であって、
    前記スパッタすることが、
    チタンとタングステンとタンタルとジルコニウムとクロムとモリブデンとそれらの合金とを含む群から選択される第１の金属の層をスパッタすることであって、前記第１の金属の層が前記半導体チップのセットと前記絶縁性材料とに接着する、前記第１の金属の層をスパッタすることと、
    前記第１の金属の層上に、銅と銀と金とそれらの合金とを含む群から選択される少なくとも１つの第２の金属の層をスパッタすることであって、前記第２の金属の層が前記第１の金属の層に接着する、前記第２の金属の層をスパッタすることと、
    を含む、方法。
  3. 請求項２に記載の方法であって、
    金属の層を前記少なくとも１つの第２の金属の層上にめっきしてパターニングすることと、
    はんだ付け可能な金属の層を前記金属の層の選択されたエリア上にめっきすることと、
    前記金属の層の選択された領域の上に絶縁性材料を堆積してパターニングすることと、
    を更に含む、方法。
  4. 請求項３に記載の方法であって、
    前記個別のデバイスを形成するために前記半導体チップのセットをダイシングすることがソーイングを含む、方法。
  5. 請求項１に記載の方法であって、
    前記キャリアを提供することがパネル平坦性を維持するために適切なキャリアを提供することを含む、方法。
  6. 請求項１に記載の方法であって、
    前記ラミネートすることが吸着の下で前記絶縁性材料をラミネートすることを含む、方法。
  7. 請求項１に記載の方法であって、
    前記スパッタすることが、同一のエネルギーとレートにおいて、前記絶縁性材料の一部分と前記金属バンプとの上に少なくとも１つの金属の層をスパッタすることを含む、方法。
  8. 請求項１に記載の方法であって、
    前記ラミネートすることが、吸着の下で、前記バンプの間の隙間を充填して前記側壁を囲む絶縁性フレームを形成するために前記絶縁性材料でラミネートすることを含み、前記絶縁性材料が前記半導体チップのセットの係数に近い熱膨張係数を有する、方法。
  9. 請求項１に記載の方法であって、
    前記基板が前記半導体チップのセットに適切な横方向の寸法を含む、方法。
  10. 請求項１に記載の方法であって、
    前記第１の接着剤層が高められた温度で解放可能である、方法。
  11. 請求項１に記載の方法であって、
    前記半導体チップのセットを前記絶縁性材料を用いてラミネートすることが、液晶ポリマーを用いてラミネートすることを含む、方法。
  12. 請求項１に記載の方法であって、
    前記半導体チップのセットが４つの半導体チップを含む、方法。
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