JP6780493B2 - 従属同期回路 - Google Patents

Description

本発明は、他の保護継電装置とサンプリング情報を共通利用する保護継電装置の従属同期回路に関する。

近年、ＬＡＮ（ローカルエリアネットワーク）で利用可能な時刻同期プロトコルであるＩＥＥＥ１５８８が、システムに実運用され始めている。ＩＥＥＥ１５８８は、各ノード間の伝搬遅延時間測定データに基づき、これまで不可能であったＬＡＮでのマイクロ秒精度の時刻同期を実現できる。これにより、基盤技術として広く普及しているＬＡＮで、複数装置間の同期処理が可能となる。

ＰＣＭ電流差動リレーや系統安定化装置のように、系統の広範囲に渡って電気量を監視し、保護を行う保護継電装置、系統安定化装置においては、異なる地点の装置間で高精度に同期したタイミングで電気量（電流情報、電圧情報）を取得することが重要となる。

今後、複雑化した電力系統の保護を行うために広く普及してきたＬＡＮにおいて、前記同期したタイミングを得る技術は基本的機能である。

リレー演算では、同時刻に取得した電気量（電流情報、電圧情報）のサンプリングデータを用いる必要があるため、サンプリングするタイミングの精度が重要な要素となる。

サンプリングタイミング信号は、系統周波数の５０Ｈｚ／６０Ｈｚ、１２倍の６００Ｈｚ／７２０Ｈｚ、９６倍の４．８ｋＨｚ／５．７６ｋＨｚが主に使用される。これらのタイミングを一定の誤差範囲で管理することが必要である。以下、同期が取れていることを示す指標として、例えば、２０μｓ程度の誤差範囲で管理される。

保護リレーシステムにＩＥＥＥ１５８８を適用して精度の高いサンプリング同期を実現した装置としては、例えば特許文献１に開示されたものが提案されている。この特許文献１の保護リレーシステムは、ＩＥＥＥ１５８８により同期したサンプリング周期内の電気角内を時間分割によりパケット送出タイミングを管理する方式である。この複数のパケットにより情報を系統電流情報のパケットと、ＩＥＥＥ１５８８の時間管理用パケットと分割している。

また、送電線保護には、ＰＣＭ電流差動保護継電装置や、環線系統保護継電装置がある。ＰＣＭ電流差動保護継電装置や環線系統保護継電装置は、異なる地点間の系統電気情報を同じ時間帯で取り扱わなくてはならないので、サンプリングの同期を取る必要がある。

この同期の取り方に、ＰＣＭ電流差動保護継電装置や、環線系統保護継電装置は、光ファイバー伝送路で、時分割多重伝送装置の情報交換により、サンプリング同期を取る技術が確立している。このサンプリング同期の方式としては、例えば、特許文献２に開示されたような、ＰＣＭ電流差動リレー、ループリレーに適用された方式がある。この方式は、ＩＥＥＥ１５８８が採用されておらず、各保護継電装置が光ファイバー伝送路で情報交換可能な保護継電システムにおいて、各保護継電装置を通過する同期フレームの通過タイミングを高精度で計測し、その中間点をサンプリング同期点とする。例えば、ＭＳ（マスターステーション）とＲＳ（リモートステーション）＿０からＲＳ＿４とを有する保護継電システムの場合、ＭＳ→ＲＳ＿０→ＲＳ＿１→…の順に同期フレームが流れ、ＲＳ＿４にて折り返してＭＳに戻る。そして、この上りと下りの同期フレーム通過時間の中間点がサンプリング同期点ｔ_SMPとなる。

特開２０１１−２００１００号公報 特開２０００−０７８７４０号公報

特許文献２には、従属同期回路として、各保護継電装置のサンプリング同期を絶対時間に同期させたサンプリング時間で管理し、分散した保護継電装置のサンプリング信号の性能を損なうことなく各装置で計測データを有効利用することが記載されている。同期の取り方として、ＰＣＭ電流差動継電装置や環線系統保護継電装置は、光ファイバー伝送路で時分割多重伝送装置の情報交換によりサンプリング同期を取っている。

光ファイバー伝送路では、専用の時分割多重伝送装置や、光信号端子装置などが必要になる。保護継電装置が直接に時分割多重機能を有して、それぞれの地点間を結ぶ専用の光ファイバー伝送路を敷設する装置もある。何れの装置も、光ファイバー伝送路と時分割多重伝送フレームの構成では、光ファイバー伝送路の構築、時分割多重伝送フレームを構成した専用のハードウェアや、光信号端子装置などを必要する。今後、これらの専用装置でのシステム構築が設備費用及び技術の継承などが課題となっている。

また、従来の保護継電システムは、ＩＥＥＥ１５８８の適用に関わらず、同期の引き込みを行う場合、この不用意な位相変化により周期が短くなると、所定の処理が終了する前に次の処理が開始し、保護継電装置のＣＰＵがオーバーランすることがある。また、この不用意な位相変化により周期が長くなったり、短くなったりすると、周期処理の連続性が維持できなくなり、サンプリング演算性能に影響を与えることとなる。

本発明は、上記の事情に鑑み、保護継電装置のＣＰＵのオーバーランを抑制してＣＰＵの不安定動作の回避を図ると共に周期処理の連続性を維持することを課題とする。

そこで、本発明の従属同期回路は、同一のネットワークに属する他の保護継電装置と時間同期を行う保護継電装置の従属同期回路であって、クロック発振子から供された同期信号として供された第一周波数の信号に基づき当該周波数の逓倍となる第二周波数の信号を生成する分周回路と、前記ネットワークを介して供された前記時間同期の基準信号となるＰＴＰプロトコルに準拠したＰＴＰ信号を受けて当該ＰＴＰ信号と前記第一周波数と前記第二周波数の周期を検出する第一周波数位相差カウンタ回路と、この第一周波数位相差カウンタ回路の出力信号を受ける一方で前記第二周波数のタイミング信号のリセットタイミングによりラッチして前記ＰＴＰ信号と前記第一周波数の信号との位相差を検出する第一周波数位相ラッチ回路と、前記第一周波数位相差カウンタ回路の出力信号を受ける一方で前記第一周波数のタイミング信号のリセットタイミングによりラッチして前記ＰＴＰ信号と前記第一周波数の信号との位相差を測定する第二周波数位相ラッチ回路と、前記第一周波数位相ラッチ回路にて検出された前記ＰＴＰ信号と前記第一周波数の信号との位相差が所定範囲の位相差であるかを判断する第一位相差比較回路と、前記第二周波数位相ラッチ回路にて検出された前記ＰＴＰ信号と前記第一周波数の信号との位相差が前記所定範囲以外の範囲の位相差であるかを判断する第二位相差比較回路と、この第二位相差比較回路にて前記位相差が前記所定範囲以外の範囲の位相差であると判断されると前記第二周波数のタイミング信号を補正させる補正信号を当該第二周波数の信号のカウンタ回路に出力する一方で前記第一位相差比較回路にて前記位相差が前記所定範囲の位相差であると判断されると当該保護継電装置は前記他の保護継電装置と同期状態であると判定する条件制御回路とを備える。

前記従属同期回路の一態様は、前記ＰＴＰ信号のタイミング信号を次回の当該ＰＴＰ信号のタイミング信号のタイミング周期でラッチするＰＴＰ周期ラッチ回路と、このＰＴＰ周期ラッチ回路から供された周期カウント値と第一周波数の位相の比較結果が所定範囲以内であるか否かを判断するＰＴＰ周期比較回路と、前記位相の比較結果が所定範囲であることを連続的に検出すると前記ＰＴＰ信号が健全である判定するＰＴＰ周期連続判定回路とをさらに備える。

前記従属同期回路の一態様は、前記第一周波数位相ラッチ回路から出力された位相差とこの位相差の連続監視回数とに基づき非同期状態と判定する第一判定回路と、前記第一周波数位相ラッチ回路から出力された位相差とこの位相差の連続監視回数とに基づき同期状態と判定する第二判定回路とをさらに備える。

前記従属同期回路の一態様は、前記第一周波数の位相が前記ＰＴＰ信号の位相とずれており、前記第二周波数が当該ＰＴＰ信号の位相の所定範囲内である場合、前記条件制御回路は当該第一周波数の位相を当該第二周波数の位相に同期させる制御信号を前記第一周波数の信号のカウンタ回路に出力する。

前記従属同期回路の一態様は、前記ＰＴＰ信号が欠落した場合、前記位相差が所定の範囲外の範囲となると、前記条件制御回路は前記第一周波数のカウンタ回路の位相同期制御を実行させない。

以上の本発明によれば、保護継電装置のＣＰＵのオーバーランを抑制してＣＰＵの不安定動作の回避を図ることができる。また、周期処理の連続性を維持することができる。

本発明の従属同期回路が適用された保護継電装置のブロック構成図。 分周回路の構成図。 分周概念図。 本発明の従属同期回路の基本構成を示したブロック構成図。 ＰＴＰ信号とデコードされた６００Ｈｚパルス信号ａの位相差。 位相同期補正の説明図。 本発明の実施形態１における従属同期回路のブロック構成図。 本発明の実施形態２における従属同期回路のブロック構成図。 本発明の実施形態３における従属同期回路のブロック構成図。 本発明の実施形態４における従属同期回路のブロック構成図。 本発明の実施形態５における従属同期回路のブロック構成図。 本発明の従属同期過程の状態遷移のフロー図。 本発明の従属同期回路が適用された保護継電システムの接続図。

以下に図面を参照しながら本発明の実施形態について説明する。

本発明の保護継電装置は、専用の装置、ハードウェアを要せずに最近ＩＰネットワーク化の技術に着目したＩＰ対応の保護継電装置を実現する回路方式を発案したものである。

図１に例示された本実施形態の保護継電装置１０は、ＩＥＥＥ１５８８と時刻同期(ＰＴＰ)対応ハブとを組み合わせたタイミング生成回路を有する。保護継電装置１０はハブ１１と伝送ボード１２とを備える。伝送ボード１２はシステムバス１３を介してメインＣＰＵボード１４と接続されている。

保護継電装置１０は、図１３に例示した保護継電システムに適用される。複数台の保護継電装置１０にはそれぞれＩＥＥＥ１５８８対応のハブ（ＨＵＢ）１１を備えたＩＰネットワーク構成となっている。各ハブを介して情報を授受する保護継電システムでは、全ての保護継電装置１０の時間同期が必要となる。

図１の保護継電装置１０においては、ハブ１１から時間同期出力される信号を受信し、リレー演算に出力する信号をその信号に同期するＤＰＬＬ（ディジタル形フェーズロックループ）制御を行う。このような条件を備え、各保護継電装置の系統電気情報となるサンプリングデータ（瞬時値）の共通利用を図る。

ハブ１１は、ＩＥＥＥ１５８８のＰＴＰプロトコルに準拠した同期回路１１１と、この同期回路の状態を監視する状態監視回路１１２とを備える。

同期回路１１１は、ネットワーク内で同期を取った後の基準信号、例えば、系統周波数である５０Ｈｚ、６０Ｈｚを基準としたＰＴＰ（５０ＰＰＳまたは６０ＰＰＳ）信号を基準信号として出力する。ＰＰＳは、パルス／秒を意味する。例えば、５０Ｈｚ周期の信号は、タイミング信号が１秒間に５０パルスで発している信号を意味する。

状態監視回路１１２は、ハブ１１の故障を示す「故障ステータス」、ＰＴＰ基準信号の妥当性を保証する条件となる「同期ステータス」信号を生成する。

本態様では、ＰＴＰ対応のハブ１１が前述の３本の信号を用意することにより、リレー側では、ネットワーク内に接続された複数の保護継電装置１０間で、ＰＴＰ信号のタイミングを元に、保護継電装置１０内で必要なタイミング信号を生成する。

保護継電装置１０内では、ＰＴＰ信号に同期した、５０Ｈｚ（６０Ｈｚ）その１２倍の周波数成分である６００Ｈｚ（７２０Ｈｚ）、または、高速サンプリングを行うための、９６倍の４．８ｋＨｚ、５５．７６ｋＨｚ信号を生成することができる。

伝送ボード１２は、ハブ１１からＰＴＰ（５０ＰＰＳまたは６０ＰＰＳ）信号を受信し、メインＣＰＵボード１４が動作するための必要な信号ＳＹＮＣ1（エッジ信号ｆ２：６００Ｈｚ ｏｒ ７２０Ｈｚ）及びＳＹＮＣ４（エッジ信号ｆ１：５０Ｈｚ ｏｒ ６０Ｈｚ）をＰＴＰ同期信号に同期して出力する。本事例では、９６倍の４．８ｋＨｚ、５．７６ｋＨｚ信号を表現していないが、このような他の周波数成分を出力しても良いものとする。各周波数の信号との関係は、図２に示す。

図１に示された伝送ボード１２は、ＬＡＮの伝送処理を行うＣＰＵ（中央演算装置）１２２を備える。伝送ボード１２には、水晶発振子（クロック発振子）１２０、ＰＴＰ同期回路１２１、ステータス表示部１２３により、ＰＴＰ同期・表示回路が構成される。

また、ＣＰＵ１２２は、ＬＡＮ水晶発振子１２６のクロック信号で動作するＬＡＮコントローラ１２５を介して、物理層（ＰＨＹ）１２４経由で、ハブ１１にＬＡＮ接続して、図１３に示す他の保護継電装置１０と通信が実行される。

ＰＴＰ同期回路１２１は、ＦＰＧＡ（Field-Programmable Gate Array）等に例示される論理設計可能なデバイスにおいて、回路構成が書き換え可能なデバイスに実装できる。

ＰＴＰ同期回路１２１には、本発明の一態様である従属同期回路１５に加えて、同期監視部１６、ステータス検定部１７、論理積回路１８、状態監視部１９を備えている。

従属同期回路１５は、保護継電装置１０の同一のネットワークに属する他の保護継電装置１０と時間同期を行う。同期監視部１６は従属同期回路１５を監視する。ステータス検定部１７はハブ１１から供された故障ステータスと同期ステータスに基づくステータス検定信号出力する。論理積回路１８は前記ステータス検定信号とハブ１１の同期回路１１１からのＰＴＰ信号との論理積を従属同期回路１５に出力する。状態監視部１９はステータス検定部１７を監視する。

ＰＴＰ同期回路１２１は、ハブ１１から受けたＰＴＰ信号、ＰＴＰ信号のタイミング信号、故障ステータス及び同期ステータスの信号に基づき、保護継電装置１０の保護演算に必要とするタイミング信号を生成する。そして、５０Ｈｚパルス、６００Ｈｚパルスを図示省略の保護演算部に出力する。一方、ＣＰＵ１２２に対しては、伝送処理を実行して動作するための信号ＳＹＮＣ１（６００Ｈｚ又は７２０Ｈｚ）、ＳＹＮＣ４（５０Ｈｚまたは６０Ｈｚ）を出力する。

図２は、伝送ボード１２の水晶発振子１２０によるクロック周波数１．８４３２ＭＨｚの分周例を示す。水晶発振子１２０のクロックはその倍数のクロックであってこれを分周した結果であってもよい。

図３は、クロック周波数の１．８４３２ＭＨｚに基づく出力位相関係例を示す。５０Ｈｚ系で説明すると、ＳＹＮＣ４の５０Ｈｚの変化点は、ＳＹＮＣ１の６００Ｈｚの変化点であり、サンプリング４．８ｋＨｚの変化点でもある。つまり、全て、ＰＴＰ信号に同期した状態では、各周波数の位相は同じ変化点の位相となる。従属同期回路１５は、水晶発振子１２０のクロックをカウントすることにより周期を刻む。

例えば、水晶発振子１２０のクロック周波数が１．８４３２ＭＨｚである場合、以下のように算出された周期となる。
・ＳＹＮＣ４＝５０Ｈｚ → ＳＹＮＣ１＝６００Ｈｚ １周期１．６６６ｍｓ（３０７２カウント）
・ＳＹＮＣ４＝６０Ｈｚ → ＳＹＮＣ１＝７２０Ｈｚ １周期１．３８８ｍｓ（２５６０カウント）
また、ＳＹＮＣ１及びＳＹＮＣ４がＰＴＰ信号（５０ＰＰＳ信号）と同位相になるよう位相制御を行う。水晶発振子１２０の精度によってＰＴＰ信号との誤差が生じるので、その誤差は、ＰＴＰ信号（５０ＰＰＳ信号）を受信する毎に従属同期が行われるようにする。

上記の従属同期はＳＹＮＣ１、ＳＹＮＣ４を作成する際の分周率を変化させて行われる。但し、以下の条件１，２の場合、従属同期は実行されない。

条件１：ハブ１１がマスターハブ（クロックマスター）に対してＩＥＥＥ１５８８のＰＴＰプロトコルで非同期である状態。非同期であることはハブ１１からの「同期ステータス信号」で判断した時。

条件２：保護継電装置１０のハブ１１と他の保護継電装置１０のハブ１１との同期がとれているが、ハブ１１から出力されるＰＰＳ信号が従属同期回路１５との誤差±２０μｓの範囲内でない場合（±２０μｓは同期領域とする）、前方保護により連続回数による同期はずれを検出して、非同期状態と判断した時。

基準となるハブ１１から出力されたＰＰＳ信号と従属同期回路１５から生成された自己のＳＹＮＣ４（エッジ信号ｆ１：５０Ｈｚまたは６０Ｈｚ）との位相比較、前方保護・後方保護により、非同期判定された状態であれば、そのＰＴＰ同期信号の健全性をチェックした上で、その信号に位相を合わせるべき同期の引き込みの制御を行う。つまり、従属同期回路１５のカウンタ値の偏位量により、従属同期回路１５の位相を基準とすべきＰＴＰ信号に位相を合わせるような追従動作を行う。

これらの動作状態については、伝送ボード１２のステータス表示部１２３、ＣＰＵ１２２からのＰＴＰ同期回路１２１内のレジスタアクセスにより状態が確認できる。

図４を参照しながら従属同期回路１５の基本構成とその機能について説明する。同図において、符号ａは「６００Ｈｚパルス信号」、符号ｂは「５０Ｈｚパルス信号」、符号ｃは「５０ＨｚＰＴＰ信号」、符号ｄは「５０ＨｚＰＴＰ信号と５０Ｈｚパルス信号の差分時間」、符号ｅは「位相補正実行信号」を示す。符号ｆ１，ｆ２は「エッジ信号」、符号ｇは「５０ＨｚＰＴＰ信号と６００Ｈｚパルス信号の差分時間」、符号ｈは「リセット信号」、符号ｉ１〜ｉ５，ｊは「位相制御信号」を示す。

従属同期回路１５は、水晶発振子１２０からのクロック信号に基づく位相比較回路２０３での位相比較により位相補正実行信号ｅを得る。この位相補正実行信号ｅは、ＡＮＤ回路（ＡＮＤ１，ＡＮＤ２，ＡＮＤ３）、エッジ抽出回路２０５、位相差比較回路２０６及び位相差量検定回路２０７を介して位相制御信号ｉ１〜ｉ５として出力される。

６００Ｈｚパルス信号ａと位相補正実行信号ｅは、ＡＮＤ１，ＡＮＤ３を介してエッジ抽出回路２０５に入力される。エッジ抽出回路２０５は、５０ＨｚＰＴＰ信号ｃと関係する６００Ｈｚエッジ信号ｆ１を出力する。

５０ＨｚＰＴＰ信号ｃと位相補正実行信号ｅは、ＡＮＤ２，パルス化回路を介してエッジ抽出回路２０５に入力される。エッジ抽出回路２０５は、５０ＨｚＰＴＰ信号ｃと関係するＰＴＰの５０Ｈｚエッジ信号ｆ２を出力する。

位相差量検定回路２０７は以下の条件により位相制御信号ｉ１〜ｉ５,ｈを生成する。

ＣＰＵ１２２の指令により、５０ＨｚＰＴＰ信号ｃのワンパルスの発信タイミングで、分周回路２０２を強制リセットするリセット信号ｈを生成する（後述の実施形態４）。

位相補正実行信号ｅの条件により、分周回路２０２の位相制御量を引き込み易くした複数の位相制御信号ｉ４，ｉ５を生成する。

位相補正実行信号ｅの条件により、５０ＨｚＰＴＰ信号ｃと６００Ｈｚパルス信号の差分時間ｇが同期範囲として管理された領域以内にある場合、分周回路２０２の位相制御量を±１クロック分とする位相制御信号ｉ２，ｉ３を生成する。または、位相補正実行信号ｅの条件により、位相制御量を変更しない位相制御信号ｉ１を生成する（０クロック、位相制御しない分周条件）。

以上の位相制御信号ｉ１〜ｉ５は６００Ｈｚカウンタ回路２０１に閉ループされる。

６００Ｈｚカウンタ回路２０１は、位相差量検定回路２０７から位相制御信号ｉ１〜ｉ５の入力を受ける一方で水晶発振子１２０から発振パルスをクロック信号として受けて６００Ｈｚパルス信号ａを得る。６００Ｈｚパルス信号ａは分周回路２０２とＡＮＤ回路（ＡＮＤ１）とに出力される。

分周回路２０２は、６００Ｈｚカウンタ回路２０１から受けた６００Ｈｚパルス信号ａの分周により所定の同期パルス信号として５０Ｈｚパルス信号ｂを生成する。

位相比較回路２０３は、分周回路２０２でのデコードにより得られた５０Ｈｚパルス信号ｂと、ハブ１１から供された同期基準となる５０ＨｚＰＴＰ信号ｃとの位相比較を行う。

差分量検定回路２０４は、前記位相比較による５０Ｈｚパルス信号ｂと５０ＨｚＰＴＰ信号ｃとの差分時間ｄに基づき位相補正実行信号ｅを生成する。

図５を参照しながら差分量検定回路２０４による位相同期補正について説明する。

差分量検定回路２０４は、５０Ｈｚパルス信号ｂと５０ＨｚＰＴＰ信号ｃの位相差が±２０μｓ以上である場合に位相補正実行信号ｅをアクティブにする。そして、５０ＨｚＰＴＰ信号ｃと６００Ｈｚパルス信号ａの位相差が±２０μｓ範囲内となるように位相制御を行う（後述の実施形態１）。

同期の引き込み時間を短縮させる機能として、強制リセットするリセット信号ｈを使用すれば、５０ＨｚＰＴＰ信号ｃのタイミングで５０Ｈｚパルス信号ｂを一度だけセットする。これにより、５０ＨｚＰＴＰ信号ｃに同期した６００Ｈｚパルス信号ａ及び５０Ｈｚパルス信号ｂを得ることができる（後述の実施形態４）。

５０ＨｚＰＴＰ信号ｃと６００Ｈｚパルス信号ａの位相差ｎに応じた制御の一例を以下に示す。位相差の閾値とそのカウント値は、水晶発振子１２０と６００Ｈｚカウンタ回路２０１によって決定されるカウント値であり、クロック周波数の１．８４３２ＭＨｚを例にしてカウント換算を一例として示すものである。
・位相差+２０μｓ以下（差＋３６カウント以下）の場合、２０ｍｓ間に−０．５μｓ（−１カウント）の位相制御信号ｉ２（図５の領域Ａ＋）
・位相差−２０μｓ以下（差−３６カウント以下）の場合、２０ｍｓ間に＋０．５μｓ（＋１カウント）の位相制御信号ｉ３（図５の領域Ａ−）
・位相差＋２０μｓ以上（差＋３６カウント以上）の場合、２０ｍｓ間に−３９μｓ（−７２カウント）の位相制御信号ｉ４（図５の領域Ｂ＋）
・位相差−２０μｓ以上（差−３６カウント以上）の場合、２０ｍｓ間に＋３９μｓ（＋７２カウント）の位相制御信号ｉ５（図５の領域Ｂ−）
特に、本態様の位相同期補正においては、図５に例示されたように、エッジ信号ｆ１の周期毎の同期比較結果をｆ２周期毎に位相制御を行う。図示の態様は、１．８４３２ＭＨｚの分解能を有する従属同期回路１５であって、基準周波数を５０Ｈｚのエッジ信号ｆ１で位相比較し、さらに、高速な同期引き込みのために、内部で使用する周波数６００Ｈｚのエッジ信号ｆ２として、そのカウンタ値を計算する。また、本態様では、同期引き込み量を６クロック分（約３．２５μｓ）とし、同期範囲を±２０μｓ（±３６クロック分）とする。位相比較は、エッジ信号ｆ１の周期毎行い、同期引き込み動作においては、エッジ信号ｆ２の周期毎行う。

また、同期の引き込みを行う際、例えば、５０Ｈｚパルス信号ｂに対して±３９μｓの調整を行う。これは６００Ｈｚパルス信号ａに対して±３．２５（±６クロック分）μｓの調整を行うことで実現する（エッジ信号ｆ２：６００Ｈｚ、エッジ信号ｆ１：５０Ｈｚの場合、３．２５μｓ×１２＝±３９μｓ）。６００Ｈｚパルス信号ａ及び５０Ｈｚパルス信号ｂはＣＰＵ１２２が定周期処理するタイミング信号となり、ＣＰＵ１２２は６００Ｈｚパルス毎に定められた処理を行う。

しかしながら、同期の引き込みを行う場合、不用意な大きな位相制御を行うことにより、周期が短くなると、予め定められた処理が終わる前に次の処理開始となるので、ＣＰＵ１２２はオーバーランすることがある。

そこで、本態様の従属同期回路１５は、ＣＰＵ１２２のオーバーランを回避するために、６００Ｈｚ信号＝１．６６ｍｓ周期のうち調整幅を±３．２５μｓ（±６クロック分）と小さくする。

また、位相の調整幅はその値が小さい程、位相の補正に時間を要する。

本態様では、ハブ１１からのＰＴＰ信号ｃに対して５０Ｈｚ周期で位相制御を行うのではなく、その１２倍の周波数成分の位相に対して、位相制御を行う。これにより、５０Ｈｚ周期で位相比較を行い、６００Ｈｚ周期で位相制御により、従属同期を行い、同期の引き込み動作をする。

例えば、所定の同期判定領域が±２０μｓである場合、一度だけ従属同期回路１５から生成する５０Ｈｚ信号に対して強制的に位相合わせを行う。これにより、高速にハブ１１からのＰＴＰ信号ｃに対して同期した５０Ｈｚパルス信号ｂ、６００Ｈｚパルス信号ａを得ることができる（後述の実施形態４）。

位相制御量においては、同期判定領域を越えない位相制御量とすることが望ましい。

本態様は、同期判定領域が±２０μｓであると、５０ＨｚＰＴＰ信号ｃ（図４）で判定した位相制御量は最大３．２５μｓ×１２＝±３９μとなり、同期判定範囲４０μｓ以内に必ず同期引き込み過程で同期判定範囲に入る設定としている。位相制御量が多いと越えてしまい、同期引き込み極性が反転して、引き込み動作にハンチングが発生する。

最大引き込み時間を次のように算出する。

最大位相差時間は、６００Ｈｚ周期で同期引き込みを行うので、最大の位相１／６００Ｈｚ／２＝０．８３ｍｓとなる。

６００Ｈｚ周期、±３．２５μｓ（±６クロック分）及び同一極性で引き込みを行うと、０．８３ｍｓ÷３．２５μｓ＝２５６回となる。

この引き込み動作は、６００Ｈｚ周期で行えるので、２５６回÷６００Ｈｚ＝４２７ｍｓで引き込むことが可能である。

さらに、±２０μｓ領域に入った後、ロックするまで±０．５４μｓ（±１クロック）で引き込むとすると、２０μｓ÷０．５４μｓ＝３７回となる。

この領域での従属同期動作は、５０Ｈｚ周期で行えるので、１／５０Ｈｚ×３７回＝７４０ｍｓとなる。

最大、４２７ｍｓで同期化可能となり、最大１．１６ｓ（４２７ｍｓ＋７４０ｍｓ）で従属同期回路１５による±１クロック分の制御にロックすることができる。

以下に本発明のより具体的な従属同期回路の態様例について説明する。
［実施形態１］
図７に例示された実施形態１の従属同期回路１５は、エッジ信号ｆ１の周期毎の同期比較結果をｆ２周期毎に位相制御する。

従属同期回路１５は、ＦＰＧＡ（Field-Programmable Gate Array）等の論理設計可能なデバイスにより実装されることから、クロック同期設計のために、必要とされる周波数以上の周波数で処理が実行される。そのために、従属同期回路１５に供される水晶発振子１２０の周波数はその逓倍の周波数が使用される。

以下に従属同期回路１５を構成する主要な回路の機能について説明する。

クロック分周回路１は、従属同期回路１５の精度を決定するクロック分周回路である。

本態様では、水晶発振子１２０の周波数が例えば１８．４３２ＭＨｚである場合、１０分周することで、１．８４３２ＭＨｚのクロック信号ｓ１を得る。クロック分解能としては、約０．５μｓのクロックジッタを有する同期回路に設計可能である。

ＤＰＬＬカウンタ回路２は、クロック信号ｓ１と従属同期回路１５で得られるエッジ信号ｆ２とによって決定する深さのカウンタ回路である。

例えば、エッジ信号ｆ１（ＳＹＮＣ４）の周波数が５０Ｈｚの場合、エッジ信号ｆ２（ＳＹＮＣ１）の周波数は６００Ｈｚとなる。この場合、例えば、クロック信号ｓ１の周波数が１．８４３２ＭＨｚ、エッジ信号ｆ２の周波数が６００Ｈｚの場合、ＤＰＬＬカウンタ回路２はエッジ信号ｆ２の周期１．６６６ｍｓをクロック信号ｓ１の３０７２カウントで周期性を得る。また、エッジ信号ｆ１（ＳＹＮＣ４）の周波数が６０Ｈｚの場合、エッジ信号ｆ２（ＳＹＮＣ１）の周波数は７２０Ｈｚとなる。この場合、ＤＰＬＬカウンタ回路２は、エッジ信号ｆ２の周期１．３８８ｍｓをクロック信号ｓ１の２５６０カウントで周期性を得る。これにより、４０９５カウントまで計測できる１２ビットカウンタを用意することとなる。前述のクロックジッタ性能の揺らぎを抑えるために、周波数を高く設定した場合は、カウンタの深さが１２ビット以上の多ビットカウンタとなる。

ＤＰＬＬカウンタ回路２は、１２ビットのカウンタの出力信号として、エッジ信号ｆ１のタイミング信号ｓ２を生成する。このエッジ信号ｆ１のタイミング信号ｓ２は、出力比較回路２２からＤＰＬＬカウンタリセットの信号（ｓ２４）によりリセットされる。

一般的な位相同期回路は位相比較の結果に基づき位相同期の制御を行うが、従属同期回路１５では同期の引き込みタイミングは位相比較と位相同期制御を分割して行う。

すなわち、従属同期回路１５は、位相比較タイミングのエッジ信号ｆ１と、それより分解能高いタイミングを設けて、例えば、エッジ信号ｆ２（エッジ信号ｆ１の１２倍の周波数成分）の周波数により位相同期の制御を行う。つまり、このような位相同期制御を１２分割して小刻みに位相制御することにより、分解能による位相同期のクロック揺らぎを増加させることなく、高速に同期引き込みを行える。

従属同期回路１５においては、二つの周波数成分であるエッジ信号ｆ１，ｆ２が生成される。エッジ信号ｆ１は、例えば、５０Ｈｚの周波数のパルス化信号ｓ３１（ＳＹＮＣ４）であり、以下に述べるｆ２パルス化回路２１により生成される。一方、エッジ信号ｆ２は、例えば、６００Ｈｚの周波数のパルス化信号ｓ２１（ＳＹＮＣ１）であり、以下に述べるｆ１パルス化回路３１により生成される。

ｆ２パルス化回路２１は、ＤＰＬＬカウンタ回路２でエッジ信号ｆ２の周期が決定されるので、ＤＰＬＬカウンタ回路２から出力されたタイミング信号ｓ２（ｆ１タイミング）をデコードする。そして、フリップフロップのセット、リセットのコントロールよるパルス化を行う。これにより、エッジ信号ｆ１のパルス化信号ｓ２１として、例えば、６００Ｈｚ，７２０Ｈｚ（ＳＹＮＣ１）のパルス信号が生成される。尚、論理条件を上に突のエッジと決定されると、パルス化信号ｓ２１は、正のパルス化信号として生成される。

ｆ１パルス化回路３１は、ｆ１カウンタ回路３から出力されたタイミング信号ｓ３（ｆ２タイミング）をデコードして、フリップフロップのセット、リセットのコントロールよるパルス化を行う。これにより、エッジ信号ｆ２のパルス化信号ｓ３１として、例えば、５０Ｈｚ，６０Ｈｚ（ＳＹＮＣ４）のパルス信号が生成される。ｆ２パルス化回路２１と同様に、尚、論理条件を上に突のエッジと決定されると、パルス化信号ｓ３１は、正のパルス化信号として生成される。

本態様での位相比較と位相制御の具体的方法について述べる。

ｆ１位相差カウンタ回路４２は、ハブ１１からのＰＴＰ信号（ｓ４１）に基づきＰＴＰ信号状変検出回路４１から供された基準信号であるＰＴＰ信号（ｓ４２）のタイミングでスタートする１６ビットのカウンタ回路（第一周波数位相差カウンタ回路）である。このカウンタは、最大カウント値「ＦＦＦＦ」で停止する。そして、このＰＴＰ同期信号（ｓ４１）と、自走している従属同期回路１５の所定のタイミング（ｓ２４）とで比較する。比較対象は、エッジ信号ｆ２（ＳＹＮＣ１：６００Ｈｚ）（ｓ２４）、エッジ信号ｆ１（ＳＹＮＣ４：５０Ｈｚ）（ｓ３）及びＰＴＰタイミング信号（ｓ４２）の周期である。測定は、ｆ１位相差カウンタ回路４２の位相差カウンタ（１６ビット）を起点に、測定対象の信号でラッチ（ｆ１位相ラッチ回路５、ｆ２位相ラッチ回路６、後述のＰＴＰ周期ラッチ回路７（図８の実施形態３に関係））により実行される。

ｆ１位相ラッチ回路５は、ＰＴＰ信号のタイミング（ｓ４２）でスタートしたｆ１位相差カウンタ回路４２の出力信号（ｓ４３）を、ｆ１カウンタ回路３のリセットタイミング（ｓ３）でラッチして位相差を測定するラッチ回路（第一周波数位相ラッチ回路）である。

ｆ２位相ラッチ回路６は、ＰＴＰ信号のタイミング（ｓ４２）でスタートしたｆ１位相差カウンタ回路４２の出力信号（ｓ４３）を、ＤＰＬＬカウンタ回路２のリセットタイミング（ｓ２４）でラッチして位相差を測定するラッチ回路（第二周波数位相ラッチ回路）である。

第二位相差比較回路９は、ｆ２位相ラッチ回路６によりラッチしたＰＴＰ信号のタイミング（ｓ４２）とｆ１カウンタ回路３のタイミング（ｓ３）との時間差を±２０μｓ以外の領域を判別してＤＰＬＬ補正量条件信号（ｓ９１）を生成する。

図５を参照して６００Ｈｚタイミングでの位相制御領域は、出力信号（ｓ４３）をラッチしたカウント値ｓ６のカウント値で領域を示すと、以下の通りになる。
Ｂ＋領域：３６〜１５３５、Ｂ−領域：−１５３５（１５３５）〜−３６（３０３6）までの領域となる。
Ｂ領域閾（ｓ９１１）は、比較対象となる領域のカウント値であり、例えば、３６，１５３５，３０３６，３０７２となる。

また、７２０Ｈｚのタイミングで位相制御領域は、Ｂ＋領域：３６〜１２７９、Ｂ−領域：−１２７９（１２７９）〜−３６（２５２４）までの領域）となる。

Ｂ領域閾（ｓ９１１）は、比較対象となる領域のカウント値であり、例えば、３６，１２７９，２５２４，２５６０となる。

条件制御回路９９は、各条件により、ＤＰＬＬ補正量デコード条件（ｓ９９１）を出力して、位相同期制御を実行させる。再び、６００Ｈｚ条件で説明する。

すなわち、条件制御回路９９では、ｆ１位相差カウント値が０から１５３５の時、位相が遅れているので、ＤＰＬＬカウンタ回路２を早めるためにＤＰＬＬ制御量「−６」を選択する。つまり、ＤＰＬＬデコード条件選択回路２３でＤＰＬＬ補正量デコード条件（ｓ２２）から「−６」の位相同期制御量が補正量信号（ｓ２３）として選択される。この補正量信号（ｓ２３）が補正信号として出力比較回路２２に供されて、ＤＰＬＬカウンタ回路２のリセットタイミングを変更する。

同様に、ｆ１位相差カウント値が１５３５から３０７１の時、位相が進みとなるので、ＤＰＬＬカウンタ回路２を遅くするために、位相同期制御量「＋６」を選択する。ＤＰＬＬカウンタ回路２は、エッジ信号ｆ２の周波数（６００Ｈｚ）のカウンタであるので、１２回分、同一の補正量の制御を行う。

＜同期・非同期判定＞
ｆ１位相ラッチ回路５は、ＰＴＰ信号のタイミング（ｓ４２）でスタートしたｆ１位相差カウンタ回路４２の出力信号（ｓ４３）を、ｆ１カウンタ回路３のリセットタイミング（ｓ３）でラッチして位相差を測定する。図５では２０ｍ周期を０〜３６８５９までカウントする。

第一位相差比較回路８は、ｆ１位相ラッチ回路５によりラッチしたＰＴＰ信号のタイミング（ｓ４２）と、ｆ１カウンタ回路３のリセットタイミング（ｓ３）の時間差を、２０ｍ±２０μｓ以外の領域（図５の事例では、Ａ＋領域：２０ｍｓ＋２０μｓ：０〜３６８６４＋３６カウント、Ａ−領域：２０ｍｓ−２０μｓ：３６８６３〜３６８６４−３６カウントまでの領域）を判別して、同期・非同期条件を生成する。領域となる比較のための閾値（ｓ８１１）は、同図の事例では、例えば、３６８２８（３６８６４−３６）、３６９００（３６８６４＋３６）となっている。

条件制御回路９９は、所定の条件により、位相同期制御を実行させる。同期中は、±1制御、非同期中は、同期引き込み±６クロック制御を行うよう位相同期補正量デコード条件（ｓ９９１）となって出力される。

例えば、１．８４３２００ＭＨｚで、周期を計測すると、ＤＰＬＬカウンタ回路２は、前述のクロックと位相同期で求めるエッジ信号ｆ２の周波数によって決定する深さのカウンタとなる。以下に事例を挙げた。
・エッジ信号ｆ１（ＳＹＮＣ４）の周波数＝５０Ｈｚの場合、２０ｍｓは３６８６４カウントとなる。
・エッジ信号ｆ１（ＳＹＮＣ４）の周波数＝６０Ｈｚの場合、１６．６６ｍｓは３０７２０カウントとなる。

本実施形態の動作例の状態遷移（Ｓ１１〜Ｓ１８）について図１２を参照しながら説明する。

Ｓ１１：リセットが解除される（Ｓ１）と、従属同期回路１５は初期化される。

Ｓ１２：初期化が完了（Ｓ２）すると、ＤＰＬＬカウンタ回路２は、フリーラン状態、位相制御量は±０制御となる（Ｓ１２０）。

Ｓ１３：ＰＴＰ同期ステータスが正常（Ｓ３）であれば、基準信号が入力されている非同期状態であり、同期引き込みを行えるかを確認する。ＰＴＰ基準信号の健全性のチェック（Ｓ１３０）を行い、健全性に異常がないと判断されると、同期引き込みが実行可能となる（Ｓ４）。

Ｓ１４：ｆ２位相ラッチ回路６と第二位相差比較回路９は、位相差が±２０μｓ以内とであると検出すると、後方保護に移行する（後述の実施形態３）。位相差が±２０μｓ以上の場合、位相比較による同期引き込み中（Ｓ１４０）となる。同期引き込み中（Ｓ１４０）では、６００Ｈｚ周期の±６ｃｌｋ制御による位相同期の引き込みが実行される。

Ｓ１５：位相差が±２０μｓ以内であるので、後方保護処理としての連続確認を行なう。後方保護が完了すると同期状態に移行する（Ｓ６）。このＳ１５の状態の時、後述の実施形態４のように、エッジ信号ｆ１の強制同期を行ってもよい。これにより高速に同期引き込みが可能となる。

Ｓ１６：同期状態では、５０Ｈｚ周期毎に±１クロックの位相同期制御が実行される（Ｓ１６０）。基準となるＰＴＰ信号と自己のエッジ信号ｆ１の周期の位相がｆ２位相ラッチ回路６と第二位相差比較回路９によって、位相差が±２０μｓ以外を検出すると、前方保護に移行する（後述の実施形態３）。

Ｓ１７：位相差が±２０μｓ以上となることを検出したら、前方保護による連続確認（Ｓ１７０）を行い非同期状態とする（Ｓ１７１）。同期状態（Ｓ１６）時、ＰＴＰ信号欠落検出（後述の実施形態５）を検出すると、非同期状態（Ｓ１３）に移行する。（Ｓ１６１）または、後方保護動作（Ｓ１５）時、ＰＴＰ信号欠落検出（実施形態５）を検出すると、非同期状態（Ｓ１３）に移行する（Ｓ１５１）。または、同期引き込み作（Ｓ１４）時、ＰＴＰ信号欠落検出（実施形態５）を検出すると、非同期状態（Ｓ１３）に移行する（Ｓ１４１）。

以上の態様によれば、同期すべき信号の逓倍の成分で、同期引き込みを行うことで、高速に同期引き込みが行える。また、同期引き込みに行う位相制御量を小さくすることで、求める周波数成分のタイミングの揺らぎを小さくすることが可能となる。

したがって、この同期信号で動作するＣＰＵ処理に対して、周期時間の変動が小さくなり、オーバーランなどの不安定動作を抑制可能となる。例えば、同期引き込み時の６００Ｈｚの時間幅を微調整することで、高速に同期の引き込みを行うことに加えて、ＣＰＵのオーバーランの抑制を図ることでき、ＣＰＵの不安定動作を回避できる。

さらには、光ファイバー伝送路の構築、時分割多重フレームを構成した専用のハードウェア、または、光信号端子装置などのハードウェアのシステム構築ため設備費用および技術の継承の課題も、解消される。

［実施形態２］
ハブ１１からのＰＴＰ信号が基準となるため、このＰＴＰ信号の性質によっては、従属同期回路１５が正常に動作しないことがある。そこで、図８に示された実施形態２の従属同期回路１５は基準信号の妥当性を検定する。同図の点線で示された箇所は本実施形態の制御系を示す。

すなわち、本実施形態の従属同期回路１５は、ＰＴＰ信号の周期の健全性を判定する回路として、ＰＴＰ周期ラッチ回路７、ＰＴＰ周期比較回路７１、ＰＴＰ周期連続判定回路７２を備える。

ＰＴＰ周期ラッチ回路７は、ＰＴＰ信号状変検出回路４１から供されたＰＴＰタイミング信号（ｓ４２）でスタートしたｆ１位相差カウンタ回路４２の出力信号（ｓ４３）を次のＰＴＰタイミング信号（ｓ４２）のタイミング周期でラッチする。

ＰＴＰ周期比較回路７１は、ＰＴＰ周期ラッチ回路７から供された周期カウント値（ｓ７０）とエッジ信号ｆ１の周波数の位相の比較結果（ｓ７１）が所定範囲（例えば、位相のずれ時間が±２０μｓ）以内であるか否かを判断する。

ＰＴＰ周期連続判定回路７２は、前記位相の比較結果が所定範囲であることを連続的であると、ハブ１１からのＰＴＰ信号が健全であると判定する。

ＰＴＰ周期連続判定回路７２は、前記比較結果が所定範囲内（例えば、クロック１．８４３２ＭＨｚのカウント値が３０７２±３６カウント以内）であることが連続的であると、ＰＴＰ信号健全信号（ｓ７２）をアクティブにする。そして、ハブ１１から供されたＰＴＰ信号は健全なＰＴＰ信号として以降のロジックで使用される。

一方、前記比較結果（ｓ７１）が所定範囲を逸脱し当該比較結果の信号がＰＴＰ周期でカウントされ、所定回数例えば３回連続カウントされた後にタイムアップすると、ＰＴＰ周期連続判定回路７２はＰＴＰ信号健全信号（ｓ７２）を非アクティブにする。

以上のように本実施形態の従属同期回路１５によれば、外部から得る基準となる信号の健全性がチェックされるので、誤った信号への従属同期を回避できる。したがって、従属同期回路の安定度がさらに向上する。

［実施形態３］
実施形態３の従属同期回路１５は前方保護、後方保護による同期判定の連続確認方式を採用する。実施形態２のｆ１位相ラッチ回路５での位相ラッチの結果に基づく位相差量から、位相の同期状態、非同期状態が存在する。この同期状態、非同期状態の判定において、連続監視方式を適用することにより、安定化した同期タイミングを得ることができる。

図９に示された実施形態３の従属同期回路１５は第一判定回路８１と第二判定回路８２とを備える。同図の点線で示された箇所は本実施形態の制御系を示す。

第一判定回路８１は、ｆ１位相ラッチ回路５から出力された位相差とこの位相差の連続監視回数とに基づき非同期状態と判定する。一方、第二判定回路８２は前記位相差とこの位相差の連続監視数とに基づき同期状態と判定する。非同期状態、同期状態での、第二判定回路８２（後方保護）は、同期状態となるまで出力信号（ｓ５）を連続監視する。第一判定回路８１（前方保護）は、連続監視回数をロードするダウンカウンタ方式を採用し、ダウンカウンタが動作するまでの同期状態で、連続確認回数がロードされており、±２０μｓ以上になると、非同期状態となる。

＜後方保護動作過程＞
ｆ１位相ラッチ回路５の位相差の出力信号（ｓ５）が±２０μｓ以内でない場合、非同期状態である。非同期状態の時は、実施形態１に従い、同期の引き込み動作を行う。

第二判定回路８２は、同期状態となるまで出力信号（ｓ５）を連続監視する。第二判定回路８２は、連続監視回数をロードするダウンカウンタ方式を採用し、ダウンカウンタが動作するまでの非同期状態で、連続確認回数がロードされており、±２０μｓ以下になると、ダウンカウンタは起動する。

第二判定回路８２の後方保護回数の減算によるカウントアップで、同期状態と判定する。

動作の過程で、ｆ１位相ラッチ回路５で、位相差がＡ領域閾値（ｓ８１１）である±２０μｓを越えた場合、再び、第二判定回路８２内で、初期値となる連続確認回数を再ロードし、初期値に戻り、再度、同期判定を行う。

＜同期＞
後方保護が確立した後に同期状態となる。この状態の時、出力比較回路２２は、エッジ信号ｆ１（５０Ｈｚ）の周期で、位相比較を行っているので、その位相極性に合わせてＤＰＬＬデコード条件選択回路２３は、制御量「１」に基づき±１のＤＰＬＬカウンタ回路２を制御する。

位相が遅れている場合、ＤＰＬＬカウンタ回路２を早めるために、ＤＰＬＬデコード条件選択回路２３でＤＰＬＬ制御量「−１」を選択する。

位相が進みとなっている場合、ＤＰＬＬカウンタ回路２を遅くするために、ＤＰＬＬデコード条件選択回路２３でＤＰＬＬ制御量「＋１」を選択する。

同期状態において、ＤＰＬＬカウンタ回路５２は、エッジ信号ｆ２（６００Ｈｚ）のカウンタ回路であるが、位相比較は、エッジ信号ｆ１の周期で行う。エッジ信号ｆ２（６００Ｈｚ）の１２回に１回の制御である。

この動作は、前述の後方保護の期間と同じ制御となる。

この同期状態で、第一判定回路８１は、前方保護のカウントダウンの準備を実行する。

つまり、±２０μｓ以内の同期状態に、非同期となる状態になるまでを連続監視する。この第一判定回路８１は、連続確認回数をロードするダウンカウンタ方式で構成され、ダウンカウンタが動作するまでの同期状態で、連続確認回数がロードされており、±２０μｓ以上になったら、ダウンカウンタは起動する。

＜前方保護動作過程＞
同期状態の時、エッジ信号ｆ１の周期５０Ｈｚの周期タイミングで位相判定を行い、制御量は±１クロックしているが、ＰＴＰ信号が喪失した場合は、この限りでない。ｆ１位相ラッチ回路５は、位相差が検定できない場合は、±１クロック分の制御を行なわない。つまり、自走状態となる。自己のＳＹＮＣ１とＰＴＰ信号が異なる位相で検出された場合は、同期の外れと判断する。

第一判定回路８１は、前方保護回数の減算によるカウントアップで、非同期状態と判定する。

動作の過程で、ｆ１位相ラッチ回路５で、位相差が±２０μｓ以内に戻った場合、再び、第一判定回路８１内で、初期値となる連続確認回数を再ロードして、初期値に戻り、再度、非同期判定を検定する。

［実施形態４］
実施形態４では、エッジ信号ｆ１（５０Ｈｚ）の位相をエッジ信号ｆ２（６００Ｈｚ）の位相に合わせること（強制同期すること）によりエッジ信号ｆ１とエッジ信号ｆ２の周波数の関係によって同期引き込みを行うために要する同期引き込み時間を短縮する。

実施形態３では、位相比較をエッジ信号ｆ１（５０Ｈｚ）のタイミングで行うので、位相制御にあたり、２０ｍｓの位相量の制御が必要となる。

これに対して、図１０の実施形態４においては、エッジ信号ｆ１（５０Ｈｚ）とエッジ信号ｆ２（６００Ｈｚ）のタイミングの重要性から、エッジ信号ｆ２の変動揺らぎを小さく抑えてエッジ信号ｆ１については位相スキップを許容するため以下の強制同期を行う。同図の点線で示された箇所は本実施形態の制御系を示す。

実施形態４の従属同期回路１５は、同期引き込み動作（±６クロックの位相制御）状態から２０μｓ以内を検出した後方保護領域に移行したタイミングで、エッジ信号ｆ１（５０Ｈｚ）のＰＴＰ位相比較を行っているエッジ信号ｆ２（６００Ｈｚ）の位相に合わせる。これにより、所定のタイミングで、ｆ１カウンタ回路３をプリセットすることでエッジ信号ｆ１，ｆ２の周波数の位相が揃う。

後方保護による同期引き込み過程については図６において説明されている。

ＰＴＰ信号ｃとエッジ信号ｆ１（５０Ｈｚ）は、当初の位相差が存在するが、同期引き込みにより±６クロック制御により、位相を合わせることができる。この時、ＰＴＰ信号ｃの受信タイミングだけで位相制御を行うより、その１２倍のｆ２タイミングで位相制御を行う方が、同期引き込みが早くなる。

強制同期引き込みは、ＰＴＰ信号ｃとエッジ信号ｆ２（６００Ｈｚ）の同期性が得られた時、自身のエッジ信号ｆ１の位相をプリセットすることで、エッジ信号ｆ１とエッジ信号ｆ２の位相を合わせる方式である。

したがって、６００Ｈｚの周期で同期引き込みを行っている過程で、ＰＴＰ信号ｃと同期があった時、一度だけ、５０Ｈｚ信号のカウンタ回路をプリセットする。

その後、±２０μｓ以内の位相差に入るので、同期状態を後方保護により確認し、高速に同期状態とすることが可能となる。

以上の動作によりエッジ信号ｆ２の立ち上がり位相にエッジ信号ｆ１の立ち上がり位相が合うことになる。

したがって、引き込み動作としてはエッジ信号ｆ１の２０ｍｓの時間まで制御するより、エッジ信号ｆ２の１．６ｍｓの時間までに位相を合わせる制御とすることにより、高速な同期引き込みを実現できる。

そして、条件制御回路９９において同期判定が行える場合、条件制御回路９９は、ｆ１カウンタ回路３の強制位相合わせを行う強制同期信号（ｓ９９２）として出力する。

以上のように本実施形態の従属同期回路１５によれば、最も時間を要する非同期状態からも同期状態に引き込まれ、二つの周波数成分で同期引き込みを行う位相比較するｆ１側の位相に自身の従属同期回路の周波数成分が強制的に同期される。

従属同期のクロック精度の精度向上と同期引き込みは相反する事象であるが、本実施形態の同期方式が適用されることにより、従属同期クロックの向上をしながらも、同期引き込みを高速に行うことが可能となる。

［実施形態５］
図１１の実施形態５の従属同期回路１５は、本実施形態のＰＴＰ信号の欠落監視による自動非同期検出を行う。同図の点線で示された箇所は本実施形態の制御系を示す。

実施形態１〜４の態様においては、同期の基準となるＰＴＰ信号が外部のＩＥＥＥ１５８８対応のハブ等により同期がとられた信号に従属同期することになるが、ＰＴＰ信号が突然に欠落した場合のフェールセーフ処理が必要である。

同期状態から突然にＰＴＰ信号ｃの欠落を検出した場合、前回のＰＴＰ信号ｃのタイミング信号（ｓ４２）の後、次回のＰＴＰ信号ｃのタイミング信号（ｓ４２）を検出する際のｆ１位相差カウンタ６４のカウンタ長が拡張する。例えば、５ｐｐｍの水晶発振子１２０が非同期状態となったとき、±２０μｓを逸脱するまでの時間は４秒で±２０μｓを逸脱することが想定される。

そこで、本実施形態の従属同期回路１５は、入力される基準信号が欠落すると、位相差が所定の範囲内から逸脱する恐れがある時間で非同期を通知する。

すなわち、入力される基準信号が欠落した場合、ＰＴＰ周期比較回路７１により位相差が所定の範囲外であると判断されると、ＰＴＰ周期連続判定回路７２は、ＤＰＬＬカウンタ回路２の位相同期制御を実行させない信号を条件制御回路９９に出力する。

条件制御回路９９は前記信号を受けると、ＤＰＬＬカウンタ回路２の位相同期制御を実行させないようする。これにより、前記位相差は±０となり従属同期回路１５は自走分周状態となる。

以上のように、本実施形態の従属同期回路１５によれば、ネットワーク障害、ハブの故障などによる突然のＰＴＰ基準信号の欠落においても、フェールセーフ側の動作とさせることにより、保護継電装置１０のアプリケーションの誤動作を防げる。したがって、保護継電装置１０の誤動作を防止できる。

［実施態様６］
以上説明した実施形態１〜５の従属同期回路の機能は単一の従属同期回路１５に実装させてもよい。本実施形態によれば、実施形態１〜５の全ての効果を有した従属同期回路を提供可能となる。

１０…保護継電装置
１５…従属同期回路
１…分周回路
２…ＤＰＬＬカウンタ回路
２２…ＤＰＬＬ用比較回路
２３…ＤＰＬＬデコード条件選択回路
２１…ｆ２パルス化回路（６００Ｈｚ）
３…ｆ１カウンタ回路
３１…ｆ１パルス化回路（５０Ｈｚ）
４１…ＰＴＰ信号状変検出回路
４２…ｆ１位相差カウンタ回路（第一周波数位相差カウンタ回路）
５…ｆ１位相ラッチ回路（第一周波数位相ラッチ回路）
６…ｆ２位相ラッチ回路（第二周波数位相ラッチ回路）
７…ＰＴＰ周期ラッチ回路
７１…ＰＴＰ周期比較回路
７２…ＰＴＰ周期連続判定回路
８…第一位相差比較回路
８１…第一判定回路
８２…第二判定回路
９…第二位相差比較回路
９９…条件制御回路
１２０…水晶発振子（クロック発振子）

Claims (5)

1. 同一のネットワークに属する他の保護継電装置と時間同期を行う保護継電装置の従属同期回路であって、
   クロック発振子から供された同期信号として供された第一周波数の信号に基づき当該周波数の逓倍となる第二周波数の信号を生成する分周回路と、
   前記ネットワークを介して供された前記時間同期の基準信号となるＰＴＰプロトコルに準拠したＰＴＰ信号を受けて当該ＰＴＰ信号と前記第一周波数と前記第二周波数の周期を検出する第一周波数位相差カウンタ回路と、
   この第一周波数位相差カウンタ回路の出力信号を受ける一方で前記第二周波数のタイミング信号のリセットタイミングによりラッチして前記ＰＴＰ信号と前記第一周波数の信号との位相差を検出する第一周波数位相ラッチ回路と、
   前記第一周波数位相差カウンタ回路の出力信号を受ける一方で前記第一周波数のタイミング信号のリセットタイミングによりラッチして前記ＰＴＰ信号と前記第一周波数の信号との位相差を測定する第二周波数位相ラッチ回路と、
   前記第一周波数位相ラッチ回路にて検出された前記ＰＴＰ信号と前記第一周波数の信号との位相差が所定範囲の位相差であるかを判断する第一位相差比較回路と、
   前記第二周波数位相ラッチ回路にて検出された前記ＰＴＰ信号と前記第一周波数の信号との位相差が前記所定範囲以外の範囲の位相差であるかを判断する第二位相差比較回路と、
   この第二位相差比較回路にて前記位相差が前記所定範囲以外の範囲の位相差であると判断されると前記第二周波数のタイミング信号を補正する補正信号を当該第二周波数の信号のカウンタ回路に出力させる一方で前記第一位相差比較回路にて前記位相差が前記所定範囲の位相差であると判断されると当該保護継電装置は前記他の保護継電装置と同期状態であると判定する条件制御回路と
   を備えた従属同期回路。
2. 前記ＰＴＰ信号のタイミング信号を次回の当該ＰＴＰ信号のタイミング信号のタイミング周期でラッチするＰＴＰ周期ラッチ回路と、
   このＰＴＰ周期ラッチ回路から供された周期カウント値と第一周波数の位相の比較結果が所定範囲以内であるか否かを判断するＰＴＰ周期比較回路と、
   前記位相の比較結果が所定範囲であることを連続的に検出すると前記ＰＴＰ信号が健全である判定するＰＴＰ周期連続判定回路と
   をさらに備えた請求項１に記載の従属同期回路。
3. 前記第一周波数位相ラッチ回路から出力された位相差とこの位相差の連続監視回数とに基づき非同期状態と判定する第一判定回路と、
   前記第一周波数位相ラッチ回路から出力された位相差とこの位相差の連続監視回数とに基づき同期状態と判定する第二判定回路と
   をさらに備えた請求項２に記載の従属同期回路。
4. 前記第一周波数の位相が前記ＰＴＰ信号の位相とずれており、前記第二周波数が当該ＰＴＰ信号の位相の所定範囲内である場合、前記条件制御回路は当該第一周波数の位相を当該第二周波数の位相に同期させる制御信号を前記第一周波数の信号のカウンタ回路に出力する請求項１から３のいずれか１項に記載の従属同期回路。
5. 前記ＰＴＰ信号が欠落した場合、前記位相差が所定の範囲外の範囲となると、前記条件制御回路は前記第一周波数のカウンタ回路の位相同期制御を実行させない請求項１から４のいずれか１項に記載の従属同期回路。

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