JP6776709B2 - 電力増幅装置、半導体集積回路および電力増幅装置の制御方法 - Google Patents

電力増幅装置、半導体集積回路および電力増幅装置の制御方法 Download PDF

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Description

本発明は、電力増幅装置、半導体集積回路および電力増幅装置の制御方法に関する。
近年、無線通信における通信データ量の増大に伴って、例えば、基地局の送信出力の増大が求められている。そして、広帯域および高効率が可能なマイクロ波電力増幅器として、入力信号を増幅する主増幅器(キャリア増幅器)、および、入力信号が所定レベルを超えたときに入力信号を増幅する補助増幅器(ピーク増幅器)を含むドハティ型の電力増幅装置が注目されている。
例えば、基地局の高周波高出力用増幅装置では、最終段の電力増幅装置としてドハティ型の電力増幅装置(ドハティ増幅器)が適用されることが多くなって来ている。すなわち、ドハティ増幅器は、平均電力とピーク電力の差が大きい移動通信システム信号でも高い効率が得られるため、例えば、基地局の最終段電力増幅装置として多用されている。
ここで、主増幅器はＡ級またはＡＢ級で動作し、補助増幅器はＢ級またはＣ級で動作するが、例えば、低出力電力時には主増幅器が単独で動作し、高出力電力時には主増幅器だけでなく補助増幅器も動作するようになっている。
しかしながら、高出力電力時に補助増幅器がオフからオンして増幅動作を開始するとき、補助増幅器の出力位相は主増幅器の出力位相と大きく異なり、主増幅器と補助増幅器の出力電力を合成するとき、合成損失が大きくなってしまう。
従来、ドハティ型の電力増幅装置としては、様々なものが提案され、例えば、主増幅器と補助増幅器の出力電力を合成するときの合成損失を低減するために、入力電力に応じて主増幅器と補助増幅器のゲートバイアスを制御するといったものも提案されている。
国際公開第２００８／０１２８８３号 特許第４２１０３３２号公報
前述したように、例えば、基地局の高周波高出力用増幅装置として、入力信号を増幅する主増幅器、および、入力信号が所定レベルを超えたときに入力信号を増幅する補助増幅器を含むドハティ型の電力増幅装置が適用されるようになって来ている。
しかしながら、高出力電力時に補助増幅器がオフからオンして増幅動作を開始するとき、補助増幅器と主増幅器の出力位相は大きく異なるため、主増幅器と補助増幅器の出力電力を合成するときの合成損失が大きくなるという問題がある。
これに対して、入力電力に応じて主増幅器と補助増幅器のゲートバイアスを制御し、主増幅器と補助増幅器の出力電力を合成するときの合成損失を低減するものも提案されている。しかしながら、主増幅器と補助増幅器のゲートバイアスを制御するには、例えば、直交スプリッタや検出器、並びに、バイアス制御回路等を設けることになり、回路が複雑化して高価なものになるという問題がある。
１つの態様では、電力増幅装置は、入力信号が入力される入力端子と、前記入力信号を受け取って増幅する主増幅トランジスタと、前記入力信号を受け取り、前記入力信号が所定レベルを超えたときに前記入力信号を増幅する補助増幅トランジスタと、前記主増幅トランジスタのソースとグラウンド間に設けられ、前記入力信号が所定の値以上になったとき、前記主増幅トランジスタのソース電位が増加するように制御する制御回路と、前記主増幅トランジスタの出力信号および前記補助増幅トランジスタの出力信号が出力される出力端子と、を有する。
１つの側面として、簡単な構成で主増幅器および補助増幅器の出力を合成するときの合成損失を低減することができるという効果を奏する。
図１は、電力増幅装置の一例を示すブロック図である。 図２は、図１に示す電力増幅装置における課題を説明するための図である。 図３は、本実施形態の電力増幅装置を示すブロック図である。 図４は、電力増幅装置の第１実施例を示すブロック図である。 図５は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器を流れる電流と入力電力の関係を示す図である。 図６は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器のゲート−ソース間電圧と入力電力の関係を示す図である。 図７は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器の位相差と入力電力の関係を、図１に示す電力増幅装置におけるものと比較して示す図である。 図８は、図４に示す第１実施例の電力増幅装置による電力付加効率とバックオフ量の関係を、図１に示す電力増幅装置におけるものと比較して示す図である。 図９は、電力増幅装置の第２実施例を示すブロック図である。 図１０は、図９に示す第２実施例の電力増幅装置における主増幅器および補助増幅器のゲート−ソース間電圧と入力電力の関係を示す図である。 図１１は、電力増幅装置の第３実施例を示すブロック図である。 図１２は、図４に示す第１実施例の電力増幅装置における主増幅器の一例を説明するための図である。 図１３は、図１２に示す主増幅器における容量素子の一例の例を示す図である。 図１４は、本実施形態の電力増幅装置を適用した半導体集積回路の一例を模式的に示す図である。
まず、電力増幅装置、半導体集積回路および電力増幅装置の制御方法の実施例を詳述する前に、電力増幅装置の一例、並びに、その問題点を図１および図２を参照して説明する。図１は、電力増幅装置の一例を示すブロック図であり、ドハティ型の電力増幅装置(ドハティアンプ)を簡略化して示すものである。
図１に示されるように、ドハティ型の電力増幅装置は、入力電力(入力信号)ＲＦinを増幅する主増幅器(キャリア増幅器)１、および、入力電力が所定レベルを超えたときに入力電力を増幅する補助増幅器(ピーク増幅器)２を含む。図１において、参照符号３１および３２は、λ／４伝送線路(１／４波長伝送線路)を示し、４１〜４４は、整合回路を示す。
ここで、主増幅器１は、Ａ級またはＡＢ級で動作するトランジスタで形成され、補助増幅器２は、Ｂ級またはＣ級で動作するトランジスタで形成される。例えば、ＡＢ級で動作するトランジスタ(主増幅器)１のゲートには、整合回路４１を介して入力電力ＲＦinが入力され、Ｃ級で動作するトランジスタ(補助増幅器)２のゲートには、λ／４伝送線路３１および整合回路４３を介して入力電力ＲＦinが入力される。また、トランジスタ１のゲートには、ＡＢ級バイアス電圧Ｖgg1が印加され、トランジスタ２のゲートには、Ｃ級バイアス電圧Ｖgg2が印加される。
トランジスタ１のドレインは、整合回路４２およびλ／４伝送線路３２を介して出力端子(ＲＦout)に接続され、トランジスタ２のドレインは、整合回路４４を介して出力端子に接続される。なお、トランジスタ１および２のドレインには、電源電圧Ｖddが印加され、トランジスタ１のソースおよびトランジスタ２のソースは、そのままグラウンド(接地：ＧＮＤ)に接続されている。すなわち、出力電力(出力信号)ＲＦoutは、整合回路４２およびλ／４伝送線路３２を介してトランジスタ１のドレインに接続されたノードと、整合回路４４を介してトランジスタ２のドレインに接続されたノードの共通接続個所から取り出される。
ところで、一般的なドハティ型の電力増幅装置において、主増幅器１はＡＢ級(または、Ａ級)にバイアスされ、補助増幅器２はＣ級(または、Ｂ級)にバイアスされる。そのため、低出力電力時は主増幅器１が単独で動作するために効率が良く、また、高出力電力時は主増幅器１だけでなく補助増幅器２も動作するため、高出力動作が可能になる。
しかしながら、主増幅器１と補助増幅器２は、ゲートバイアス(バイアス電圧Ｖgg1，Ｖgg2)が異なるため、トランジスタ１，２における寄生容量も異なる。図２は、図１に示す電力増幅装置における課題を説明するための図である。図２において、特性曲線Ｌ１は、主増幅器１の出力における入力電力(ｄＢｍ)と位相(ｄｅｇ)の関係を示し、特性曲線Ｌ２は、補助増幅器２の出力における入力電力と位相の関係を示す。
上述したように、低出力電力時は主増幅器１が単独で動作するが、高出力電力時は主増幅器１だけでなく補助増幅器２も動作し、主増幅器１の出力電力と補助増幅器２の出力電力の電力合成が発生する。このとき、図２に示されるように、補助増幅器２は、高出力電力時に電力の増幅動作を開始するが、特に、その補助増幅器２の増幅動作開始直後では、主増幅器１と補助増幅器２の出力の位相差が大きい。すなわち、図２において、電力の合成が発生する矩形領域ＲＲでは、主増幅器１と補助増幅器２の出力の位相差が大きいため、両方の増幅器１，２の出力電力を合成するとき、その合成損失が大きくなってしまう。
以下、電力増幅装置、半導体集積回路および電力増幅装置の制御方法の実施例を、添付図面を参照して詳述する。図３は、本実施形態の電力増幅装置を示すブロック図であり、主増幅器(キャリア増幅器)１および補助増幅器(ピーク増幅器)２を含むドハティ型の電力増幅装置を示すものである。
図３と、前述した図１の比較から明らかなように、本実施形態の電力増幅装置は、図１に示す電力増幅装置において、主増幅器１のソースとグラウンド(ＧＮＤ)の間に制御回路５が設けられている。ここで、制御回路５は、例えば、入力電力ＲＦinが所定の値以上になったとき、トランジスタ(主増幅器)１のソース電位が増加するように制御して、トランジスタ１およびトランジスタ(補助増幅器)２の電力を合成するときの合成損失を低減するようになっている。
図４は、電力増幅装置の第１実施例を示すブロック図である。図４と、上述した図３の比較から明らかなように、第１実施例の電力増幅装置において、制御回路５は、トランジスタ(主増幅器)１のソースＳとグラウンドＧＮＤ間に設けられた抵抗素子５１および容量素子５２を含む。
例えば、ＡＢ級で動作するトランジスタ１のゲートＧには、整合回路４１を介して入力電力ＲＦinが入力され、Ｃ級で動作するトランジスタ(補助増幅器)２のゲートＧには、λ／４伝送線路３１および整合回路４３を介して入力電力ＲＦinが入力される。トランジスタ１のゲートＧには、バイアス電圧(ゲートバイアス電圧)Ｖgg1が印加され、また、トランジスタ２のゲートＧには、バイアス電圧(ゲートバイアス電圧)Ｖgg2が印加されている。ここで、抵抗素子５１による電圧降下量は、例えば、トランジスタ１のゲートバイアス電圧Ｖgg1とトランジスタ２のゲートバイアス電圧Ｖgg2の差(｜Ｖgg1−Ｖgg2｜)に近づく(等しくなる)ように設定される。
トランジスタ１のドレインＤは、整合回路４２およびλ／４伝送線路３２を介して出力端子(ＲＦout)に接続され、トランジスタ２のドレインＤは、整合回路４４を介して出力端子に接続される。また、トランジスタ１および２のドレインＤには、電源電圧Ｖddが印加され、トランジスタ２のソースＳは、そのままグラウンドＧＮＤに接続されている。なお、図４に示す第１実施例の電力増幅装置において、例えば、容量素子５２は、必ずしも設けなくてもよいが、トランジスタ１のソースを、高周波的にグラウンドＧＮＤに接地するために設けた方が好ましい。
図４に示す第１実施例の電力増幅装置のように、例えば、トランジスタ１のソースＳとグラウンドＧＮＤ間に、抵抗素子５１および容量素子５２を並列に設けることにより、トランジスタ１のゲート−ソース間電圧Ｖgs1は、次の［式１］により表すことができる。なお、制御回路５における抵抗素子５１の抵抗値をＲsとし、抵抗素子５１を流れる電流(トランジスタ１を流れる電流)をＩdc1とする。
Ｖgs1＝Ｖgg1−Ｒs×Ｉdc1 ・・・ ［式１］
このように、第１実施例の電力増幅装置では、トランジスタ(主増幅器)１のソースＳとグラウンドＧＮＤ間に挿入した抵抗素子５１により、トランジスタ１および２のゲートバイアス電圧差(｜Ｖgg1−Ｖgg2｜)と同程度の電圧降下を生じさせるようになっている。これにより、簡単な構成で主増幅器および補助増幅器の出力を合成するときの合成損失を低減することが可能になる。
図５は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器を流れる電流(Ａ)と入力電力(ｄＢｍ)の関係を示す図である。また、図６は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器のゲート−ソース間の電圧(Ｖ)と入力電力(ｄＢｍ)の関係を示す図である。
図５に示されるように、トランジスタ(主増幅器)１を流れる電流(ドレイン電流)Ｉdc1は、入力電力ＲＦin(出力電力ＲＦout)が増加すると、トランジスタ１のドレイン側の電源から引き込まれる電流が増加する。そのため、図６に示されるように、トランジスタ１のゲート−ソース間電圧Ｖgs1は、入力電力ＲＦinが増加するにつれて負側に変動する。
これにより、図６において、補助増幅器(トランジスタ)２も動作して電力の合成が発生する矩形領域Ｒｒでは、トランジスタ１および２のゲート−ソース間電圧の差(｜Ｖgs1−Ｖgs2｜)が小さくなり、合成する電力を低減することができる。
ここで、図６において、破線Ｖgs10は、例えば、前述した図１のように、トランジスタ１のソースとグラウンド(ＧＮＤ)間に制御回路５を設けないときのトランジスタ１のゲート−ソース間電圧を示す。すなわち、本実施例によれば、トランジスタ１のソースとグラウンド間に制御回路５(抵抗素子５１)を設けることで、矩形領域Ｒｒにおけるトランジスタ１および２のゲート−ソース間電Ｖgs1，Ｖgs2の差を小さくして、電力合成を抑制することが可能になる。
なお、制御回路５における容量素子５２は、トランジスタ１のソースを高周波的に接地(ＧＮＤ)し、利得の低下を抑制するためのものである。すなわち、トランジスタ１のソースとグラウンド間に抵抗素子５１のみを挿入した場合は、トランジスタ(主増幅器)１の利得の低下を招くことになる。このように、容量素子５２は、トランジスタ１のソースとグラウンド間に設けなくても電力合成の損失を低減することは可能だが、設けた方が好ましい。
図７は、図４に示す第１実施例の電力増幅装置における主増幅器および補助増幅器の位相差(ｄｅｇ)と入力電力(ｄＢｍ)の関係を、図１に示す電力増幅装置におけるものと比較して示す図である。図７において、参照符号ＰＤ1は、第１実施例の電力増幅装置における位相差と入力電力の関係(第１実施例の電力増幅装置の特性曲線)を示し、ＰＤ10は、図１に示す電力増幅装置における位相差と入力電力の関係(図１示す電力増幅装置の特性曲線)を示す。なお、参照符号ＰＤ100(破線)は、主増幅器および補助増幅器の位相差がない理想的な場合(理想特性曲線)を示す。
図７から明らかなように、第１実施例の電力増幅装置の特性曲線ＰＤ1は、図１に示す電力増幅装置の特性曲線ＰＤ10よりも、入力電力ＲＦinの大きさに関わらず、理想特性曲線ＰＤ100に近い特性を有していることが分かる。
図８は、図４に示す第１実施例の電力増幅装置による電力付加効率(ＰＡＥ：Power-Added Efficiency，％)とバックオフ量(ｄＢ)の関係を、図１に示す電力増幅装置におけるものと比較して示す図である。図８において、参照符号ＥＣ1は、第１実施例の電力増幅装置におけるＰＡＥとバックオフ量の関係(第１実施例の電力増幅装置の特性曲線)を示し、ＥＣ10は、図１の電力増幅装置におけるＰＡＥとバックオフ量の関係(図１示す電力増幅装置の特性曲線)を示す。
図８において、例えば、参照符号Ｐで示される電力増幅装置が４０Ｗの電力を出力する場合において、第１実施例の電力増幅装置の特性曲線ＥＣ1は、図１示す電力増幅装置の特性曲線ＥＣ10よりも効率を約６％改善できることが分かる。すなわち、参照符号Ｐの破線で示されるように、例えば、バックオフ量が−８．５ｄＢの動作電力では、ＰＡＥ(電力付加効率)を特性曲線ＥＣ10による４４％から特性曲線ＥＣ1による５０％へ、約６％向上可能なのが分かる。これは、例えば、４０Ｗ出力時の消費電力を約１１Ｗ低減するのに相当する。このように、第１実施例の電力増幅装置によれば、簡単な構成で主増幅器および補助増幅器の出力を合成するときの合成損失を低減することが可能である。この効果は、後述する第２実施例および第３実施例でも同様に発揮される。
図９は、電力増幅装置の第２実施例を示すブロック図である。図９と、前述した図４の比較から明らかなように、第２実施例の電力増幅装置において、制御回路５は、さらに、トランジスタ１のソースとグラウンド間に設けられたダイオード素子５３を含む。すなわち、第２実施例の電力増幅装置では、トランジスタ(主増幅器)１のソースとグラウンド間に、抵抗素子５１，容量素子５２およびダイオード素子５３が並列に設けられている。
これにより、抵抗素子５１による電圧降下量(トランジスタ１のソース電位)がダイオード素子５３のＶｆ以上になったときに、ダイオード素子５３に電流が流れ始めるため、トランジスタ１のソース電位を一定に保持することが可能になる。
図１０は、図９に示す第２実施例の電力増幅装置における主増幅器および補助増幅器のゲート−ソース間電圧と入力電力の関係を示す図であり、前述した図６に対応するものである。ここで、参照符号Ｖgs1は、トランジスタ１のゲート−ソース間電圧を示し、Ｖgs1nは、ダイオード素子５３が設けられていない場合のゲート−ソース間電圧を示し、Ｖgs1dは、ダイオード素子５３を設けた場合のゲート−ソース間電圧を示す。なお、参照符号Ｖgs2は、トランジスタ２のゲート−ソース間電圧を示す。
図１０に示されるように、Ｖgs1nとＶgs1dの比較から明らかなように、ダイオード素子５３を設けた場合のＶgs1dは、ダイオード素子５３が設けられていない場合のＶgs1nよりも、トランジスタ２のＶgs2に近づけることができる。これにより、第２実施例の電力増幅装置によれば、より広い範囲で主増幅器１のゲート−ソース間電圧Ｖgs1(Ｖgs1d)と補助増幅器２のゲート−ソース間電圧Ｖgs2の差、並びに、位相差を小さくすることができ、より一層高い効率を得ることが可能になる。すなわち、第２実施例の電力増幅装置によれば、簡単な構成で主増幅器および補助増幅器の出力を合成するときの合成損失をより一層低減することができる。
図１１は、電力増幅装置の第３実施例を示すブロック図である。図１１と、前述した図４の比較から明らかなように、第３実施例の電力増幅装置では、制御回路５における抵抗素子５１をＮＴＣサーミスタ素子５４に置き換えるようになっている。すなわち、トランジスタ１のソースとグラウンド間には、ＮＴＣサーミスタ素子５４および容量素子５２が並列に設けられている。
ここで、サーミスタは、温度により抵抗値が変わる素子であり、その中でも、ＮＴＣ(Negative Temperature Coefficient)サーミスタ素子５４は、温度が上がると抵抗値が低下する特性を有している。このＮＴＣサーミスタ５４を、第１実施例における抵抗素子５１の代わりに挿入すると、高出力電力時には、トランジスタ(主増幅器)１に流れる電流Ｉdc1が増加して温度が上昇し、ＮＴＣサーミスタ素子５４の抵抗値が低下して電圧降下量が減少する。
その結果、高出力電力時におけるトランジスタ１のゲート−ソース間電Ｖgs1の変動が緩やかになり、より広い範囲で主増幅器と補助増幅器のゲート−ソース間電の差、並びに、位相差を小さくし、より一層高い効率を得ることができる。すなわち、第３実施例の電力増幅装置によれば、簡単な構成で主増幅器および補助増幅器の出力を合成するときの合成損失をより一層低減することが可能になる。
図１２は、本実施形態の電力増幅装置における主増幅器の一例を説明するための図であり、図１２(a)は、主増幅器の平面図であり、図１２(b)は、図１２(a)における直線*Ａ−*Ａに沿った側面図である。図１２(a)および図１２(b)に示されるように、主増幅器(トランジスタ)１は、ゲートＧ，ソースＳおよびドレインＤを有し、トランジスタ１のソースＳとグラウンドＧＮＤ間には、抵抗素子５１が設けられている。さらに、トランジスタ１のソースＳとグラウンドＧＮＤ間には、図１３を参照して説明するように、グラウンドＧＮＤ，アルミニウム(トランジスタ１のソースＳ)およびフィルムＦによる容量素子５２が設けられている。
図１３は、図１２に示す主増幅器における容量素子の一例の例を示す図である。図１３に示されるように、図１２に示す主増幅器１における容量素子５２は、例えば、金属より成るグラウンドＧＮＤ上に絶縁フィルム(絶縁シート)Ｆを形成する、この絶縁フィルムＦとしては、例えば、厚さ５μｍ程度のＰＥＴ(ポリエチレンテレフタラ−ト：PolyEthylene Terephthalate)フィルムを適用することができる。
さらに、絶縁フィルムＦ上に、例えば、スパッタリングにより、厚さ１００μｍ程度のアルミニウムを成膜し、このアルミニウム膜をトランジスタ１のソースＳとして使用する。これにより、トランジスタ１のソースＳとグラウンドＧＮＤ間に容量素子５２を設けることができる。なお、ＰＥＴフィルムおよびアルミニウムは、単なる例であり、様々なものを適用することができるのはいうまでもない。
すなわち、本実施形態の主増幅器(トランジスタ)１は、そのソースＳとグラウンドＧＮＤ間に薄い絶縁フィルムＦを挿入することで、容量素子(コンデンサ)５２として機能させることができる。また、このような容量素子５２は、実装する際の寄生インダクタンスや寄生抵抗を抑えることができ、マッチングのずれを低減することができる。なお、絶縁フィルムＦの厚さは、設定する容量素子５２の容量値にも依存するが、例えば、数百ｎｍ〜数μｍである。
図１４は、本実施形態の電力増幅装置を適用した半導体集積回路(ＩＣパッケージ)の一例を模式的に示す図である。すなわち、上述した説明では、主増幅器１(補助増幅器２も同様)は、１つのトランジスタとして説明したが、複数のトランジスタにより形成することもできる。なお、図１４では、複数のトランジスタにより形成された主増幅器１(半導体チップＣＰ)，抵抗素子５１および容量素子５２のみが描かれているが、例えば、前述した補助増幅器２、λ／４伝送線路３１，３２および整合回路４１〜４４等を含んでいてもよい。
ここで、図１４において、参照符号Ｇ，Ｄ，Ｓは、主増幅器１を形成する複数のトランジスタの各ゲート，ドレイン，ソースを示し、ＬＧは、ゲート用リード、ＬＤは、ドレイン用リード、そして、Ｗはワイヤーを示す。また、参照符号ＧＰは、ゲート電極パッド、ＤＰはドレイン電極パッド、そして、ＳＰ1，ＳＰ2は、ソース電極用パッドを示す。
図１４に示されるように、半導体チップＣＰ上に形成された複数のトランジスタにおけるそれぞれのゲートＧ，ドレインＤおよびソースは、ゲート電極パッドＧＰ，ドレイン電極パッドＤＰおよびソース電極用パッドＳＰ1，ＳＰ2に繋がれている。ソース電極用パッドＳＰ1とグラウンドＧＮＤの間には、複数のワイヤーを介して抵抗素子５１が設けられ、また、ソース電極用パッドＳＰ2とグラウンドＧＮＤの間には、複数のワイヤーを介して容量素子５２が設けられている。なお、ゲート電極パッドＧＰは、複数のワイヤーを介してゲート用リードＬＧに接続され、ドレイン電極パッドＤＰは、複数のワイヤーを介してドレイン用リードＬＤに接続されている。
このように、本実施形態の電力増幅装置(主増幅器１、および、抵抗素子５１および容量素子５２の制御回路５)は、１つの半導体集積回路として提供することができる。このような構成により、回路の簡略化が可能になり、また、ワイヤーＷの長さを調整することで、抵抗素子５１および容量素子５２の寄生インダクタンスのバラつき等を抑えることができ、マッチングが取り易くすることもできる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力電力を増幅する主増幅器と、
前記入力電力が所定レベルを超えたときに前記入力電力を増幅する補助増幅器と、
前記主増幅器のソースとグラウンド間に設けられ、前記入力電力が所定の値以上になったとき、前記主増幅器のソース電位が増加するように制御する制御回路と、を有する、
ことを特徴とする電力増幅装置。
（付記２）
前記制御回路は、
前記主増幅器のソースとグラウンドの間に設けられた抵抗素子を含む、
ことを特徴とする付記１に記載の電力増幅装置。
（付記３）
前記制御回路は、さらに、
前記主増幅器のソースとグラウンドの間に、前記抵抗素子と並列に設けられた容量素子を含む、
ことを特徴とする付記２に記載の電力増幅装置。
（付記４）
前記制御回路は、さらに、
前記主増幅器のソースとグラウンドの間に、前記抵抗素子および前記容量素子と並列に設けられたダイオード素子を含む、
ことを特徴とする付記３に記載の電力増幅装置。
（付記５）
前記制御回路は、
前記主増幅器のソースとグラウンドの間に、並列に設けられたＮＴＣサーミスタ素子および容量素子を含む、
ことを特徴とする付記１に記載の電力増幅装置。
（付記６）
前記容量素子は、前記主増幅器のソースと、前記グラウンドと、前記主増幅器のソースおよび前記グラウンド間に設けられた絶縁フィルムにより形成される、
ことを特徴とする付記３乃至付記５のいずれか１項に記載の電力増幅装置。
（付記７）
前記制御回路による前記主増幅器のソースとグラウンド間の電圧降下量は、前記主増幅器のゲートバイアス電圧と前記補助増幅器のゲートバイアス電圧の差に等しい、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の電力増幅装置。
（付記８）
前記主増幅器は、Ａ級またはＡＢ級で動作する第１トランジスタで形成され、
前記補助増幅器は、Ｂ級またはＣ級で動作する第２トランジスタで形成される、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の電力増幅装置。
（付記９）
前記電力増幅装置は、ドハティ型の電力増幅装置である、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の電力増幅装置。
（付記１０）
付記１乃至付記９のいずれか１項に記載の電力増幅装置を含む、
ことを特徴とする半導体集積回路。
（付記１１）
入力電力を増幅する主増幅器と、前記入力電力が所定レベルを超えたときに前記入力電力を増幅する補助増幅器と、を含むドハティ型の電力増幅装置の制御方法であって、
前記入力電力が所定の値以上になったとき、前記主増幅器のソース電位が増加するように制御する、
ことを特徴とする電力増幅装置の制御方法。
（付記１２）
前記入力電力が所定の値以上になったときに増加する前記主増幅器のソース電位は、前記主増幅器のゲートバイアス電圧と前記補助増幅器のゲートバイアス電圧の差に等しい、
ことを特徴とする付記１１に記載の電力増幅装置の制御方法。
（付記１３）
前記主増幅器は、Ａ級またはＡＢ級で動作する第１トランジスタで形成され、
前記補助増幅器は、Ｂ級またはＣ級で動作する第２トランジスタで形成される、
ことを特徴とする付記１１または付記１２に記載の電力増幅装置の制御方法。
１ 主増幅器(キャリア増幅器)
２ 補助増幅器(ピーク増幅器)
５ 制御回路
３１，３２ λ／４伝送線路(１／４波長伝送線路)
４１〜４４ 整合回路
５１ 抵抗素子
５２ 容量素子
５３ ダイオード素子
５４ サーミスタ素子

Claims (10)

  1. 入力信号が入力される入力端子と、
    前記入力信号を受け取って増幅する主増幅トランジスタと、
    前記入力信号を受け取り、前記入力信号が所定レベルを超えたときに前記入力信号を増幅する補助増幅トランジスタと、
    前記主増幅トランジスタのソースとグラウンド間に設けられ、前記入力信号が所定の値以上になったとき、前記主増幅トランジスタのソース電位が増加するように制御する制御回路と、
    前記主増幅トランジスタの出力信号および前記補助増幅トランジスタの出力信号が出力される出力端子と、を有する、
    ことを特徴とする電力増幅装置。
  2. 前記制御回路は、
    前記主増幅トランジスタのソースとグラウンドの間に設けられた抵抗素子を含む、
    ことを特徴とする請求項１に記載の電力増幅装置。
  3. 前記制御回路は、さらに、
    前記主増幅トランジスタのソースとグラウンドの間に、前記抵抗素子と並列に設けられた容量素子を含む、
    ことを特徴とする請求項２に記載の電力増幅装置。
  4. 前記制御回路は、さらに、
    前記主増幅トランジスタのソースとグラウンドの間に、前記抵抗素子および前記容量素子と並列に設けられたダイオード素子を含む、
    ことを特徴とする請求項３に記載の電力増幅装置。
  5. 前記制御回路は、
    前記主増幅トランジスタのソースとグラウンドの間に、並列に設けられたＮＴＣサーミスタ素子および容量素子を含む、
    ことを特徴とする請求項１に記載の電力増幅装置。
  6. 前記容量素子は、前記主増幅トランジスタのソースと、前記グラウンドと、前記主増幅トランジスタのソースおよび前記グラウンド間に設けられた絶縁フィルムにより形成される、
    ことを特徴とする請求項３乃至請求項５のいずれか１項に記載の電力増幅装置。
  7. 前記制御回路による前記主増幅トランジスタのソースとグラウンド間の電圧降下量は、前記主増幅トランジスタのゲートバイアス電圧と前記補助増幅トランジスタのゲートバイアス電圧の差に等しい、
    ことを特徴とする請求項１乃至請求項６のいずれか１項に記載の電力増幅装置。
  8. 請求項１乃至請求項７のいずれか１項に記載の電力増幅装置を含む、
    ことを特徴とする半導体集積回路。
  9. 入力信号が入力される入力端子と、前記入力信号を受け取って増幅する主増幅トランジスタと、前記入力信号を受け取り、前記入力信号が所定レベルを超えたときに前記入力信号を増幅する補助増幅トランジスタと、前記主増幅トランジスタの出力信号および前記補助増幅トランジスタの出力信号が出力される出力端子と、を含むドハティ型の電力増幅装置の制御方法であって、
    前記入力信号が所定の値以上になったとき、前記主増幅トランジスタのソース電位が増加するように制御する、
    ことを特徴とする電力増幅装置の制御方法。
  10. 前記入力信号が所定の値以上になったときに増加する前記主増幅トランジスタのソース電位は、前記主増幅トランジスタのゲートバイアス電圧と前記補助増幅トランジスタのゲートバイアス電圧の差に等しい、
    ことを特徴とする請求項９に記載の電力増幅装置の制御方法。
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