JP6704942B2 - 光半導体素子及び光モジュール - Google Patents

Description

本発明は、光半導体素子及び光モジュールに関する。

活性層を含む半導体層が半導体基板上に設けられた光半導体素子が、配線及び光導波路を有する実装基板に実装された光モジュールが知られている（例えば、特許文献１参照）。このような光モジュールでは、半導体層側が実装基板側に向けられた状態（すなわち、半導体基板側が実装基板とは反対側に向けられた状態）で、光半導体素子が実装基板に実装される場合がある（以下、このような実装を「ジャンクションダウン実装」という）。

特開平９−３０４６６３号公報

上述したような光モジュールでは、例えば、光半導体素子を光導波路に高精度で光学的に結合するために、光半導体素子を実装基板に実装するに際し、高精度の実装が要求される。

本発明は、高精度の実装が可能な光半導体素子、及びそのような光半導体素子を備える光モジュールを提供することを目的とする。

本発明の光半導体素子は、ＧａＡｓによって形成された半導体基板と、半導体基板の表面側に設けられた半導体層と、半導体層の表面側に設けられた第１電極層と、半導体基板の裏面側に設けられた第２電極層と、を備え、半導体層は、半導体基板の表面側に設けられた第１クラッド層と、第１クラッド層の表面側に設けられた活性層と、活性層の表面側に設けられた第２クラッド層と、第２クラッド層の表面側に設けられ、第１電極層と電気的に接続されたコンタクト層と、ＩｎＧａＰによって形成された一対の第１埋込部、及び第２埋込部と、を有し、半導体層には、リッジ構造を画定する一対の溝、及び一対の溝の外側に位置する穴が、半導体層の表面に開口するように、形成されており、一対の第１埋込部は、一対の溝内にそれぞれ配置されており、第２埋込部は、穴内に配置されており、第２埋込部の表面は、半導体層の表面に対して半導体基板の裏面側に位置している。

この光半導体素子では、半導体層の表面に開口するように半導体層に形成された穴内に、第２埋込部が配置されており、第２埋込部の表面が、半導体層の表面に対して半導体基板の裏面側に位置している。ここで、穴は、例えば半導体製造プロセスにおいて、リッジ構造を画定する一対の溝と共に半導体層に形成され得るため、半導体層の表面に平行な方向において、リッジ構造に対して高精度で位置決めされている。これにより、光半導体素子の実装の際に、穴の開口部に対応する部分を、半導体層の表面に平行な方向におけるアライメントマークとして用いることができる。また、半導体層の表面は、半導体層の表面に垂直な方向において、活性層に対して高精度で位置決めされている。これにより、光半導体素子の実装の際に、半導体層の表面のうち一対の溝の外側の一対の領域を、半導体層の表面に垂直な方向における位置決め面の基礎として用いることができる。更に、一対の溝内に一対の第１埋込部がそれぞれ配置されており、穴内に第２埋込部が配置されているため、光半導体素子の実装の際に、半田等の接合材料が片寄るほどに一対の溝内、及び穴内に流れ込むのを防止することができる。しかも、一対の第１埋込部、及び第２埋込部が、ＩｎＧａＰによって形成されているため、半導体層の表面に垂直な方向における位置決め面の基礎となる半導体層の表面の平坦性を確保することができる。以上により、この光半導体素子によれば、高精度の実装が可能となる。

本発明の光半導体素子では、一対の第１埋込部のそれぞれの表面は、半導体層の表面に対して半導体基板の裏面側に位置していてもよい。これにより、半田等の接合材料が片寄るほどに一対の溝内に流れ込むのを防止しつつ、半導体層の表面に垂直な方向における位置決め面の基礎となる半導体層の表面上に半田等の接合材料が進行するのを抑制することができる。

本発明の光半導体素子では、第２埋込部の表面、及び一対の第１埋込部のそれぞれの表面は、半導体層の表面に対して同一の距離だけ半導体基板の裏面側に位置していてもよい。これにより、例えば半導体製造プロセスにおいて、一対の第１埋込部、及び第２埋込部を同一行程で形成することができる。

本発明の光半導体素子は、半導体層の表面側に設けられた絶縁層を更に備え、絶縁層は、半導体層の表面のうち一対の溝の外側の領域に設けられていてもよい。これにより、リッジ構造に確実に電流を注入することがきる。また、半導体層の表面に垂直な方向における位置決め面の基礎となる半導体層の表面を保護しつつ、絶縁層の表面を位置決め面として用いることができる。

本発明の光半導体素子では、絶縁層は、窒化シリコンによって形成されていてもよい。これにより、半導体層の表面に垂直な方向における位置決め面となる絶縁層の表面として平滑な表面を得ることができる。

本発明の光半導体素子では、第２埋込部の表面は、半導体層の表面に対して０．１μｍ以下の距離だけ半導体基板の裏面側に位置していてもよい。これにより、絶縁層によって、第２埋込部の表面と共に半導体層の表面を確実に覆うことができる。

本発明の光半導体素子では、一対の溝のそれぞれの底面、及び穴の底面は、第２クラッド層内に位置していてもよい。これにより、リッジ構造内に光を閉じ込めて、光半導体素子のモード安定性を向上させることができる。また、例えば半導体製造プロセスにおいて、一対の溝、及び穴を同一行程で形成することができる。

本発明の光半導体素子では、半導体層は、第２クラッド層内に設けられたエッチングストップ層を更に有し、一対の溝のそれぞれの底面、及び穴の底面は、エッチングストップ層の表面に位置していてもよい。これにより、例えば半導体製造プロセスにおいて、所望の深さを有する一対の溝、及び穴を同一行程で形成することができる。

本発明の光半導体素子では、半導体層には、一対の溝の外側に位置する穴が複数形成されており、第２埋込部は、複数の穴内のそれぞれに配置されていてもよい。これにより、光半導体素子の実装の際に、複数の穴のそれぞれの開口部に対応する部分を、半導体層の表面に平行な方向におけるアライメントマークとして用いることができるので、より高精度の実装が可能となる。

本発明の光モジュールは、上述した光半導体素子と、光半導体素子が実装された実装基板を含む本体部と、光半導体素子と実装基板とを電気的且つ物理的に接合する接合層と、を備え、実装基板は、光半導体素子が実装された実装部と、光半導体素子と電気的に接続された配線と、光半導体素子と光学的に結合された光導波路と、を有し、実装部は、光半導体素子の半導体層の表面のうち一対の溝の外側の一対の領域がそれぞれ配置された一対の載置面と、光半導体素子の第１電極層と配線とが接合層を介して対向するように配線が設けられた設置面と、を含む。

この光モジュールは、上述した光半導体素子を備えるため、実装基板に対して光半導体素子が高精度で実装されてものとなっている。

本発明によれば、高精度の実装が可能な光半導体素子、及びそのような光半導体素子を備える光モジュールを提供することができる。

一実施形態の光半導体素子の斜視図である。 図１に示されるII−II線に沿っての光半導体素子の断面図である。 図１に示されるIII−III線に沿っての光半導体素子の断面図である。 図１に示される光半導体素子の製造工程を示す断面図である。 図１に示される光半導体素子の製造工程を示す斜視図である。 図１に示される光半導体素子の製造工程を示す斜視図である。 図１に示される光半導体素子の製造工程を示す斜視図である。 図１に示される光半導体素子を備える光モジュールの斜視図である。 図８に示される光モジュールの実装基板の斜視図である。 図８に示されるX−X線に沿っての光モジュールの断面図である。 図８に示される光モジュールの製造工程を示す図である。 変形例の実装基板の斜視図である。 変形例の光半導体素子の斜視図である。

以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
［光半導体素子の構成］

図１、図２及び図３に示されるように、半導体レーザ素子１（光半導体素子）は、半導体基板２と、半導体層３と、絶縁層４と、第１電極層５と、第２電極層６と、を備えている。半導体レーザ素子１は、例えば、ＩｎＧａＡｓ／ＧａＡｓ系化合物半導体によって構成されたリッジ型の半導体レーザ素子であり、例えば、波長９０５ｎｍでの発振が可能な半導体レーザ素子である。以下の説明では、半導体レーザ素子１の共振方向をＹ方向といい、各層の積層方向をＺ方向といい、Ｙ方向及びＺ方向に垂直な方向をＸ方向という。

半導体基板２は、例えばｎ型のＧａＡｓによって形成されている。半導体基板２は、表面２ａ及び裏面２ｂを有している。半導体基板２は、例えば、Ｙ方向を長手方向とする長方形板状を呈している。半導体基板２の幅（Ｘ方向における幅）は、例えば５００μｍであり、半導体基板２の長さ（Ｙ方向における長さ）は、例えば１０００μｍであり、半導体基板２の厚さ（Ｚ方向における厚さ）は、例えば１４０μｍである。半導体基板２のキャリア濃度は、例えば１．８×１０^１８ｃｍ^−３である。なお、半導体レーザ素子１の各層及び各部において、表面とは、Ｚ方向における一方の側の面を意味し、裏面とは、Ｚ方向における他方の側の面を意味する。

半導体層３は、半導体基板２の表面２ａ側に設けられている。半導体層３は、第１クラッド層３１と、第１光ガイド層３２と、活性層３３と、第２光ガイド層３４と、第２クラッド層３５と、エッチングストップ層３６と、コンタクト層３７と、を有している。Ｙ方向において互いに対向する半導体層３の端面３ｂ，３ｃは、半導体レーザ素子１においてレーザ共振器を構成するためのミラーとなっている。

第１クラッド層３１は、半導体基板２の表面２ａ側に設けられている。第１クラッド層３１は、例えばｎ型のＡｌ_０．３２Ｇａ_０．６８Ａｓによって形成されている。第１クラッド層３１の厚さは、例えば２．５μｍである。第１クラッド層３１のキャリア濃度は、例えば１．８×１０^１８ｃｍ^−３である。第１クラッド層３１には、主にＳｉがｎ型ドーパントとして含まれている。

活性層３３は、第１光ガイド層３２を介して、第１クラッド層３１の表面側に設けられている。活性層３３は、例えば、単一の又は多重の量子井戸層として構成されている。量子井戸層は、異なるエネルギーバンドギャップを有する２種以上の材料を用い、バンドギャップの小さい材料の薄膜（井戸層）を、大きい材料の薄膜（バリア層）で挟んだものである。活性層３３は、例えばアンドープのＩｎ_０．０６Ｇａ_０．９４Ａｓによって形成されている。活性層３３のＩｎ組成を０．０６に設定することで、０．９μｍの波長帯域の発振光に対応するバンドギャップとなるように調整することができる。このＩｎ組成は、発振光の波長帯域に応じて適宜変更することができる。活性層３３に過大な圧縮歪みが加わる場合には、量子井戸の周辺にバリア層として歪補償層を設けてもよい（すなわち、歪補償層として機能するようなバリア層を設けてもよい）。例えばＩｎ_０．１Ｇａ_０．９Ａｓによって形成された二重量子井戸構造を活性層３３が有する場合、バリア層としてＧａＡｓＰ等の材料を用いることによって、良好な表面モホロジーを得ることができる。

第２クラッド層３５は、第２光ガイド層３４を介して、活性層３３の表面側に設けられている。第２クラッド層３５は、例えばｐ型のＡｌ_０．３２Ｇａ_０．６８Ａｓによって形成されている。第２クラッド層３５のキャリア濃度は、例えば１．８×１０^１８ｃｍ^−３である。第２クラッド層３５には、Ｚｎ、Ｃ又はＭｇがｎ型ドーパントとして含まれている。本実施形態では、第２クラッド層３５には、Ｚｎが含まれている。

第２クラッド層３５内には、エッチングストップ層３６が設けられている。エッチングストップ層３６は、第２クラッド層３５の第１領域３５ａと第２領域３５ｂとの間に設けられている。エッチングストップ層３６に対して活性層３３側に位置する第１領域３５ａの厚さは、例えば０．１μｍである。エッチングストップ層３６に対して活性層３３とは反対側に位置する第２領域３５ｂの厚さは、例えば１．３μｍである。

エッチングストップ層３６は、所定のエッチャントに対してエッチングされ難い層である。エッチングストップ層３６は、例えばｐ型のＩｎ_０．５Ｇａ_０．５Ｐによって形成されている。エッチングストップ層３６の厚さは、例えば０．０２μｍである。エッチングストップ層３６のキャリア濃度は、例えば１．８×１０^１８ｃｍ^−３である。エッチングストップ層３６には、Ｚｎ、Ｃ又はＭｇがｐ型ドーパントとして含まれている。本実施形態では、エッチングストップ層３６には、Ｚｎが含まれている。エッチングストップ層３６を結晶成長させる場合に、良好なヘテロ界面を得るためには、Ｖ族原料のＡｓ／Ｐの切り替えを急峻に行う必要がある。

第１光ガイド層３２は、第１クラッド層３１と活性層３３との間に設けられている。第２光ガイド層３４は、活性層３３と第２クラッド層３５との間に設けられている。第１光ガイド層３２及び第２光ガイド層３４のそれぞれのバンドギャップは、第１クラッド層３１及び第２クラッド層３５のそれぞれのバンドギャップよりも小さく、活性層３３のバンドギャップよりも大きい。これにより、半導体基板２から注入された電子は、第１光ガイド層３２及び第２光ガイド層３４によって阻止されることなく、活性層３３に効率良く注入される。

上述したようなバンドギャップの大小関係が満たされる場合、第１光ガイド層３２及び第２光ガイド層３４のそれぞれの屈折率は、第１クラッド層３１及び第２クラッド層３５のそれぞれの屈折率よりも大きく、活性層３３の屈折率よりも小さい。したがって、第１クラッド層３１及び第２クラッド層３５のそれぞれは、活性層３３において発生した光を、活性層３３並びに第１光ガイド層３２及び第２光ガイド層３４に閉じ込めるように働き、その結果、活性層３３への光の閉じ込めが強められる。

第１光ガイド層３２及び第２光ガイド層３４のそれぞれは、例えばアンドープのＡｌ_０．２５Ｇａ_０．７５Ａｓによって形成されており、第１光ガイド層３２及び第２光ガイド層３４のそれぞれの極性はｐ型である。第１光ガイド層３２及び第２光ガイド層３４のそれぞれの厚さは、例えば０．１μｍである。第１光ガイド層３２及び第２光ガイド層３４のそれぞれのキャリア濃度は、例えば５．０×１０^１６ｃｍ^−３である。

コンタクト層３７は、第２クラッド層３５の表面（第２領域３５ｂの表面）側に設けられている。コンタクト層３７は、例えばｐ型のＧａＡｓによって形成されている。コンタクト層３７の厚さは、例えば０．２μｍである。コンタクト層３７のキャリア濃度は、例えば１．０×１０^２０ｃｍ^−３である。コンタクト層３７には、高濃度ドーピングに適したＺｎがｎ型ドーパントとして含まれている。

以上のような層構造を有する半導体層３には、半導体層３の表面３ａに開口するように、一対の溝７及び複数の穴８が形成されている。一対の溝７は、Ｙ方向に沿って延在しており、リッジ構造１０を幅方向（Ｘ方向）において画定している。複数の穴８は、一対の溝７の外側に位置している。本実施形態では、Ｚ方向から見た場合に、４つの穴８が長方形状の半導体層３の表面３ａの４隅にそれぞれ配置されている。Ｚ方向から見た場合における各穴８の形状は、例えば正方形状である。各溝７の底面７ａ及び各穴８の底面８ａは、第２クラッド層３５内に位置している。本実施形態では、各溝７の底面７ａ及び各穴８の底面８ａは、エッチングストップ層３６の表面に位置している。半導体層３の表面３ａに平行な方向（以下、「ＸＹ方向」という）におけるリッジ構造１０と各穴８と位置関係は、０．１μｍ以内の公差で規定されている。

リッジ構造１０の幅（Ｘ方向における幅）は、例えば１０μｍ以下（好ましくは５μｍ以下）である。リッジ構造１０の高さ（Ｚ方向における高さ）は、例えば１μｍ以上２μｍ以下である。高出力時において半導体レーザ素子１の端面３ｂ，３ｃの損傷を抑えるためには、端面３ｂ，３ｃにおける光モード分布は、小さな領域に集中した形ではなく、リッジ構造１０を含む広い領域に分散された形であることが望ましい。そこで、リッジ構造１０の高さを上述した範囲に設定することで、端面３ｂ，３ｃにおける光モード分布を分散し、高出力時において半導体レーザ素子１の端面３ｂ，３ｃの損傷を抑えることができる。

半導体層３は、一対の第１埋込部３８と、複数の第２埋込部３９と、を更に有している。一対の第１埋込部３８は、一対の溝７内にそれぞれ配置されている。具体的には、各第１埋込部３８は、各溝７内において、ＸＹ方向に隙間なく埋め込まれている。複数の第２埋込部３９は、複数の穴８内にそれぞれ配置されている。具体的には、各第２埋込部３９は、各穴８内において、ＸＹ方向に隙間なく埋め込まれている。一対の第１埋込部３８及び複数の第２埋込部３９は、例えばｎ型のＩｎ_０．５Ｇａ_０．５Ｐ（ＩｎＧａＰ、すなわちＩｎ_ｘＧａ_１−ｘＰ）によって形成されている。

各第１埋込部３８の表面３８ａは、半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置している。すなわち、各第１埋込部３８の表面３８ａは、半導体層３の表面３ａに対して凹んだ状態にある。各第２埋込部３９の表面３９ａは、半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置している。すなわち、各第２埋込部３９の表面３９ａは、半導体層３の表面３ａに対して凹んだ状態にある。各第１埋込部３８の表面３８ａ及び各第２埋込部３９の表面３９ａは、半導体層３の表面３ａに対して同一の距離だけ半導体基板２の裏面２ｂ側に位置している。本実施形態では、各第１埋込部３８の表面３８ａ及び各第２埋込部３９の表面３９ａは、半導体層３の表面３ａに対して０．１μｍ以下の距離だけ半導体基板２の裏面２ｂ側に位置している。

絶縁層４は、半導体層３の表面３ａ側に設けられている。絶縁層４においてリッジ構造１０に対応する部分には、開口４ａが形成されている。絶縁層４は、半導体層３の表面３ａのうち一対の溝７の外側の領域に設けられている。一対の溝７の外側の領域とは、Ｚ方向から見た場合に、半導体層３の表面３ａにおいて一対の溝７に挟まれた領域（リッジ構造１０に対応する領域）を除く他の領域を示している。絶縁層４は、ＳｉＮｘ（窒化シリコン）によって形成されている。絶縁層４の厚さは、例えば１５０ｎｍである。

第１電極層５は、絶縁層４の開口４ａ内において半導体層３の表面３ａ（コンタクト層３７の表面）側に設けられている。開口４ａ内において、コンタクト層３７は、第１電極層５と電気的に接続されている。コンタクト層３７は、第１電極層５と良好なオーミックコンタクトを実現している。第１電極層５は、例えばＡｕ系の金属によって形成されている。第１電極層５の厚さは、例えば３００ｎｍである。第１電極層５は、例えばアノード電極として機能する。

Ｚ方向から見た場合に、Ｘ方向における第１電極層５の両端部は、一対の第１埋込部３８を覆い且つ複数の第２埋込部３９を覆わない位置に達している。つまり、半導体レーザ素子１では、絶縁層４の表面のうち第１電極層５の外側（一対の溝７の外側）の一対の領域９が平坦面として外部に露出している。また、半導体レーザ素子１では、一対の領域９において複数の穴８の開口部にそれぞれ対応する複数の部分１１が視認可能となっている。なお、Ｚ方向から見た場合における第１電極層５の面積は、半導体層３の表面３ａの面積に対して例えば５０％未満である。Ｚ方向から見た場合における一対の領域９の面積（合計値）は、半導体層３の表面３ａの面積に対して例えば５０％以上である。

Ｚ方向から見た場合に、Ｙ方向における第１電極層５の一端部は、絶縁層４における開口４ａの縁部を覆い且つ端面３ｂから離間した位置に達しており、Ｙ方向における第１電極層５の他端部は、絶縁層４における開口４ａの縁部を覆い且つ端面３ｃから離間した位置に達している。Ｙ方向における第１電極層５の一端部と端面３ｂとの距離、及び、Ｙ方向における第１電極層５の他端部と端面３ｃとの距離のそれぞれは、例えば５μｍ〜３０μｍである。

このように、劈開面となる端面３ｂ，３ｃに第１電極層５を至らせないことで、半導体レーザ素子１の製造時に端面３ｂ，３ｃにおける劈開が容易となる。したがって、端面３ｂ，３ｃにおいて良好な劈開面を得ることができる。その結果、端面３ｂ，３ｃにおいて例えば数μｍのオーダーの凹凸が発生することを抑えることができ、例えば端面３ｂ，３ｃを後述する実装基板５０（図８及び図９参照）に当接させる場合において、半導体レーザ素子１の高精度な実装を実現することが可能となる。また、開口４ａ内においてコンタクト層３７の表面側に設けられた第１電極層５の表面に、開口４ａの縁部に沿って段差が構成される。これにより、半導体レーザ素子１を実装する際に、半田等の接合材料が端面３ｂ，３ｃに進行するのを抑制することができる。

第２電極層６は、半導体基板２の裏面２ｂ側に設けられている。第２電極層６は、例えばＡｕ系の金属によって形成されている。第２電極層６の厚さは、例えば２μｍである。第２電極層６は、例えばカソード電極として機能する。第２電極層６は、半導体基板２の裏面２ｂの全面を覆っている。Ｙ方向における第２電極層６の一端部は、端面３ｂに達しており、Ｙ方向における第２電極層６の他端部は、端面３ｃに達している。このように、第２電極層６は、劈開面となる端面３ｂ，３ｃに至っているので、半導体レーザ素子１の製造時に、第２電極層６の近傍に位置する端面３ｂ，３ｃの一部において、例えば数μｍのオーダーの凹凸が発生する。しかし、この凹凸は、半導体レーザ素子１の実装精度に影響を与えるものではないと考えられる。その理由は、ジャンクションダウン実装によって、半導体レーザ素子１を実装基板５０に実装する際、端面３ｂ，３ｃの当該一部は、実装基板５０の本体部５１の表面５１ａから突出した位置にあり（図８及び図１０参照）、実装基板５０に当接する部分ではないからである。したがって、半導体レーザ素子１の高精度な実装の実現のために、劈開面となる端面３ｂ，３ｃに第２電極層６を至らせないようにする必要はないと考えられる。
［光半導体素子の製造方法］

まず、図４に示されるように、半導体基板２としてＧａＡｓ基板を準備し、半導体基板２の表面２ａに半導体層３を形成する。具体的には、例えばＭＯＣＶＤ法の成長方法を用いて、半導体基板２の表面２ａに、第１クラッド層３１、第１光ガイド層３２、活性層３３、第２光ガイド層３４、第２クラッド層３５の第１領域３５ａ、エッチングストップ層３６、第２クラッド層３５の第２領域３５ｂ及びコンタクト層３７をこの順でエピタキシャル成長させる。

続いて、図５に示されるように、コンタクト層３７の表面のうち一対の溝７及び複数の穴８となる領域以外の領域に、フォトリソグラフィ技術によってマスクＭを形成する。マスクＭは、例えばＳｉＮｘによって形成されている。マスクＭの厚さは、例えば１５０ｎｍ以上５００ｎｍ以下であることが好ましい。マスクＭの厚さが、例えば１００ｎｍ未満である場合には、後述する埋込成長（再成長）においてマスクＭの端部が損傷し、当該端部が異常成長の起点となるおそれがある。本実施形態では、マスクＭの厚さは、４５０ｎｍである。

続いて、マスクＭを介して半導体層３の表面３ａに対してエッチングを施すことで、半導体層３に一対の溝７及び複数の穴８を形成する。このエッチングによって、各溝７の底面７ａ及び各穴８の底面８ａがエッチングストップ層３６の表面に位置する。なお、このエッチングとしては、ドライエッチング又はウェットエッチングが挙げられるが、ウェットエッチングが好ましい。その理由は、後述する埋込成長（再成長）を考慮して、ウェットエッチングによって半導体層３の表面３ａを清浄しつつ露出させるべきだからである。

続いて、マスクＭを半導体層３の表面３ａに残した状態で、一対の溝７内に一対の第１埋込部３８をそれぞれ形成すると共に、複数の穴８内に複数の第２埋込部３９をそれぞれ形成する。具体的には、例えばＭＯＣＶＤ法の成長方法を用いて、一対の溝７内及び複数の穴８内のそれぞれにＩｎＧａＰの埋込成長（再成長）を行う。この埋込成長（再成長）において、各第１埋込部３８の表面３８ａ及び各第２埋込部３９の表面３９ａが半導体層３の表面３ａに対して所定の距離だけ凹んだ状態で停止される。続いて、図６に示されるように、例えばバッファードフッ酸（ＢＨＦ）等のエッチャントを用いて、マスクＭを除去する。

続いて、図７に示されるように、例えば蒸着法によって、半導体層３の表面３ａに絶縁層４を形成する。このとき、開口４ａを形成し、リッジ構造１０においてコンタクト層３７の表面を露出させる。続いて、例えば蒸着法によって、開口４ａを覆うように第１電極層５を形成する。続いて、半導体基板２の裏面２ｂを研磨して、半導体基板２を劈開可能な厚さに薄型化する。劈開可能な厚さとは、例えば１４０μｍである。続いて、半導体基板２の裏面２ｂに、例えば蒸着法によって第２電極層６を形成したのち、半導体基板２を端面３ｂ，３ｃにおいて劈開する。以上、半導体基板２の準備工程から第２電極層６の形成工程までは、ウェハレベルで実施される。最後に、ウェハをダイシングすることで、半導体レーザ素子１を得る。
［光モジュールの構成］

図８に示されるように、光モジュール１００は、上述した半導体レーザ素子１と、実装基板５０と、を備えている。実装基板５０には、ジャンクションダウン実装によって、半導体レーザ素子１が実装されている。光モジュール１００は、例えば、自動運転支援用のＬｉＤＡＲ（Laser Imaging Detection and Ranging）システムに搭載されるマルチチャンネル光源である。

実装基板５０は、本体部５１と、配線５２と、光導波路５３と、を有している。本体部５１は、例えば、Ｙ方向を長手方向とする長方形板状を呈している。本体部５１は、例えばＳｉによって形成されている。本体部５１は、半導体レーザ素子１が実装された実装部５４を含んでいる。

図９に示されるように、実装部５４は、一対の載置面５４ａと、設置面５４ｂと、を含んでいる。各載置面５４ａ及び設置面５４ｂは、ＸＹ方向に平行な面である。各載置面５４ａ及び設置面５４ｂは、本体部５１の表面５１ａに対して本体部５１の裏面５１ｂ側に位置している。設置面５４ｂは、同一の高さに位置する一対の載置面５４ａよりも低い高さに位置している。つまり、各載置面５４ａは、本体部５１の表面５１ａに対して凹んだ状態にあり、設置面５４ｂは、各載置面５４ａに対して凹んだ状態にある。設置面５４ｂは、Ｚ方向から見た場合に、一対の載置面５４ａの間から本体部５１の外縁に至っている。このような実装部５４は、ドライエッチング又はウェットエッチングを用いて形成される。

配線５２は、設置面５４ｂに設けられている。配線５２は、一対の載置面５４ａの間から本体部５１の外縁に延在している。配線５２は、例えばＡｕ系の金属によって形成されている。配線５２は、例えばスパッタ法を用いて形成される。

光導波路５３は、光入射端５３ａと、複数の光出射端５３ｂと、を含んでいる。光入射端５３ａは、実装部５４に臨んでいる。複数の光出射端５３ｂは、本体部５１の外縁に臨んでいる。光導波路５３は、光入射端５３ａから多段階で複数の光出射端５３ｂに分岐する分岐型の光導波路である。Ｘ方向における光入射端５３ａの中心位置は、一対の載置面５４ａの間の中心位置である。Ｚ方向における光入射端５３ａの中心位置は、一対の載置面５４ａに対して所定の距離だけ本体部５１の表面５１ａ側にずれた位置である。ここで、所定の距離は、半導体レーザ素子１における一対の領域９と活性層３３の中心（発光点）とのＺ方向の距離（図３参照）と同一である。このような光導波路５３、例えば、オゾン酸化型ＣＶＤ法、イオン注入法等によって、本体部５１における表面５１ａ側の部分に形成される。光導波路５３のコア径は、例えば１０μｍ以下である。

図１０に示されるように、実装部５４においては、半導体レーザ素子１の一対の領域９が、一対の載置面５４ａにそれぞれ配置されている。すなわち、半導体レーザ素子１の半導体層３の表面３ａのうち一対の溝７の外側の一対の領域が、一対の載置面５４ａにそれぞれ間接的に配置されている。また、半導体レーザ素子１の第１電極層５が、半田層等の接合層６０を介して配線５２の端部５２ａと対向している。これにより、配線５２が半導体レーザ素子１（具体的には、半導体レーザ素子１の第１電極層５）と電気的に接続されている。このように、接合層６０は、半導体レーザ素子１と実装基板５０とを電気的且つ物理的に接合している。この状態で、光導波路５３の光入射端５３ａは、半導体レーザ素子１と光導波路５３と光学的に結合されている。

なお、半導体層３の端面３ｂ，３ｃにおける発光点の位置は、Ｚ方向において半導体層３の表面３ａから半導体基板２側に２．２μｍ以内（好ましくは２．０μｍ以内）の距離に存在していることが適している。その理由は、この発光点の位置がＺ方向において半導体層３の表面３ａから半導体基板２側に２．２μｍを超える距離に存在すると、実装基板５０の加工が難しくなり、実装基板５０の量産性が低下するおそれがあるからである。
［光モジュールの製造方法］

まず、図１０に示されるように、半導体レーザ素子１及び実装基板５０を準備する。このとき、実装基板５０の配線５２の端部５２ａ上には、例えば蒸着によって、半田層等の接合層６０が形成されている。半導体レーザ素子１が実装される前の接合層６０の表面６０ａは、同一の高さに位置する一対の載置面５４ａよりも高い高さに位置している（図１１参照）。

続いて、高精度画像認識機能を有する組立装置において、実装基板５０に半導体レーザ素子１を実装する。具体的には、本体部５１の表面５１ａ側が上向き（一方の向き）となるように（すなわち、本体部５１の裏面５１ｂ側が下向き（他方の向き）となるように）実装基板５０を保持すると共に、半導体層３側が下向きとなるように（すなわち、半導体基板２側が上向きとなるように）半導体レーザ素子１を保持する。

続いて、実装基板５０の実装部５４に対する半導体レーザ素子１の位置（例えば、半導体層３の端面３ｂにおける発光点の位置）のうち、ＸＹ方向における半導体レーザ素子１の位置を、複数の穴８の開口部にそれぞれ対応する複数の部分１１の画像に基づいて取得する。そして、取得した当該位置に基づいて、半導体層３の端面３ｂにおける発光点と光導波路５３の光入射端５３ａとをＸＹ方向において一致させるための半導体レーザ素子１の移動量を算出する。当該移動量の分だけ半導体レーザ素子１をＸＹ方向に移動させると、図１１に示されるように、実装基板５０の実装部５４の上方に半導体レーザ素子１が位置した状態となる。

続いて、半導体レーザ素子１の第１電極層５の表面が接合層６０の表面６０ａに接触するまで、半導体レーザ素子１をＺ方向に移動させる。続いて、加熱によって接合層６０を溶融させる。このとき、溶融した接合層６０の表面張力によって、半導体レーザ素子１の一対の領域９が実装基板５０の一対の載置面５４ａにそれぞれ接触するまで、半導体レーザ素子１がＺ方向に移動する。そして、その状態で接合層６０が固化し、光モジュール１００が得られる。
［作用及び効果］

半導体レーザ素子１では、半導体層３の表面３ａに開口するように半導体層３に形成された各穴８内に、第２埋込部３９が配置されており、第２埋込部３９の表面３９ａが、半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置している。ここで、各穴８は、例えば半導体製造プロセスにおいて、リッジ構造１０を画定する一対の溝７と共に（すなわち、共通のマスクＭを用いたエッチング工程で）半導体層３に形成され得るため、ＸＹ方向（半導体層３の表面３ａに平行な方向）において、活性層３３の発光点に対応する（すなわち、Ｚ方向から見て発光点と同じ位置にある）リッジ構造１０に対して高精度で位置決めされている。これにより、半導体レーザ素子１の実装の際に、各穴８の開口部に対応する部分１１を、ＸＹ方向におけるアライメントマークとして用いることができる。また、半導体層３の表面３ａは、Ｚ方向（半導体層３の表面３ａに垂直な方向）において、活性層３３に対して高精度で位置決めされている。これにより、半導体レーザ素子１の実装の際に、半導体層３の表面３ａのうち一対の溝７の外側の一対の領域を、Ｚ方向における位置決め面の基礎として用いることができ、結果として、半導体レーザ素子１の一対の領域９をＺ方向における位置決め面として用いることができる。更に、一対の溝７内に一対の第１埋込部３８がそれぞれ配置されており、複数の穴８内に複数の第２埋込部３９がそれぞれ配置されているため、半導体レーザ素子１の実装の際に、溶融した接合層６０が片寄るほどに一対の溝７内、及び各穴８内に流れ込むのを防止することができる。しかも、一対の第１埋込部３８、及び第２埋込部３９が、ＩｎＧａＰによって形成されている。そのため、Ｚ方向における位置決め面の基礎となる半導体層３の表面３ａの平坦性を確保することができ、結果として、Ｚ方向における位置決め面となる一対の領域９の平坦性を確保することができる。以上により、半導体レーザ素子１によれば、高精度の実装（例えば１μｍ以内の公差での実装）が可能となる。

ここで、一対の溝７内に一対の第１埋込部３８がそれぞれ配置されており、複数の穴８内に複数の第２埋込部３９がそれぞれ配置されていることによる効果について、より詳細に説明する。一対の溝７内に一対の第１埋込部３８がそれぞれ配置されている一方で、複数の穴８内に複数の第２埋込部３９がそれぞれ配置されていない場合、次のような問題が生じるおそれがある。その場合、一対の溝７内に一対の第１埋込部３８を埋め込む際の埋込成長（再成長）において、半導体層３の表面３ａのうち一対の溝７が形成される領域を除く領域をＳｉＮｘのマスクＭで覆った状態で、一対の溝７のそれぞれの底面７ａ上に一対の第１埋込部３８を成長させることが考えられる。このとき、各穴８の底面８ａを覆うマスクＭ上に一対の第１埋込部３８のＩｎＧａＰの原子が溜まり込み、マスクＭ上に多結晶体（アモルファスの堆積物）が形成されるおそれがある。ここで、各穴８内の領域が小さいと多結晶体の堆積速度は速くなるため、このような場合には、多結晶体が半導体層３の表面３ａから凸状に堆積することがある。多結晶体が凸状に堆積した状態でマスクＭを除去する工程を行うと、多結晶体が凸状に堆積した部分の下にあるマスクＭは除去されずに、各穴８の底面８ａ上において多結晶体がマスクＭと共に残存することがある。その結果、堆積した多結晶体が半導体層３の表面３ａから突出して、半導体層３の表面３ａの平坦性が阻害されるおそれがある。

また、一対の溝７内に一対の第１埋込部３８をそれぞれ配置せず、複数の穴８内に複数の第２埋込部３９をそれぞれ配置しない場合（すなわち、埋込成長をしない場合）には、次のような問題が生じるおそれがある。このように半導体層３の表面３ａに凹みが生じている状態で、絶縁層４を蒸着すると、凹みを構成する各溝７の側面、及び各穴８の側面には絶縁層４が形成され難いので、各溝７の側面、及び各穴８の側面が露出した状態となることがある。その状態で、半導体レーザ素子１の実装を実施すると、各穴８内及び各溝７内に半田等の接合材料が入り込んで、各溝７の側面、及び各穴８の側面に接触し、半導体レーザ素子１おいてリーク電流が発生するおそれがある。また、各溝７内に半田等の接合材料が入り込むと、第１電極層５に均一に電流を供給することが難しくなるおそれがある。その結果、半導体レーザ素子１の信頼性が低下するおそれがある。

半導体レーザ素子１では、一対の溝７内に一対の第１埋込部３８がそれぞれ配置されており、複数の穴８内に複数の第２埋込部３９がそれぞれ配置されているため、上述した問題の発生を抑えることができる。すなわち、半導体層３の表面３ａの平坦性の阻害を抑えることができ、更に、半導体レーザ素子１の信頼性の低下を抑えることができる。

次に、一対の第１埋込部３８、及び第２埋込部３９が、ＩｎＧａＰによって形成されていることによる効果について、より詳細に説明する。一対の第１埋込部３８、及び第２埋込部３９が、ＩｎＧａＰ以外の材料によって形成されている場合、次のような問題が生じるおそれがある。一対の第１埋込部３８、及び第２埋込部３９の材料としては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ（ＡｌＧａ）Ｐ、又はＩｎＧａＡｓＰが挙げられる。これらの材料は、ＧａＡｓによって形成されている半導体基板２上において格子整合可能な材料である。これらの材料のうち、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの材料としてＡｌ系の材料（ＡｌＧａＡｓ、又はＩｎ（ＡｌＧａ）Ｐ）を選択した場合、埋込成長（再成長）において、Ａｌの高い活性に起因して、半導体層３の表面３ａを覆うＳｉＮｘのマスクＭ上に異常成長のコアが形成され易くなる。なお、半導体層３の表面３ａにＳｉＯ_２のマスクＭを形成する場合も、同様の現象が発生することを本発明者は確認している。したがって、このような場合、半導体層３の表面３ａの平坦性を確保することが難しくなる。

更に、一対の第１埋込部３８及び、第２埋込部３９のそれぞれの材料としてＡｌ系の材料が選択された場合、次のような問題も生じうる。すなわち、埋込成長（再成長）においてＭＯＣＶＤ法を用いて一対の第１埋込部３８、及び第２埋込部３９を成長させることが考えられるが、この場合、埋込成長（再成長）において、Ａｌの原料がトリメチルアルミニウムとなり、メチル基を取り込む傾向がある。一対の第１埋込部３８、及び第２埋込部３９のそれぞれがメチル基を取り込むと、一対の第１埋込部３８、及び第２埋込部３９のそれぞれにメチル基由来のカーボンが混入する可能性が高くなり、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの極性がＮ型ではなくＰ型になるおそれがある。一対の第１埋込部３８、及び第２埋込部３９のそれぞれの極性がＰ型になると、電流経路が広がるため、良好な電流狭窄を実現することが難しくなる。また、電流経路が広がると発振光の発光幅も広がるため、半導体レーザ素子１の実装時において光結合効率が低下するおそれがある。その結果、発振に至る電流注入の閾値の上昇、又は光出力の低下といった半導体レーザ素子１の特性の劣化を招くおそれがある。

また、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの材料として、Ａｌを含まないＧａＡｓ又はＩｎＧａＡｓＰを選択した場合には、ＧａＡｓ又はＩｎＧａＡｓＰの屈折率が比較的高いので、良好な光の閉じ込めを実現することが難しくなる。その結果、半導体レーザ素子１の特性の劣化を招くおそれがある。また、このようなＡｓ系の材料を選択した場合、Ｐ系の材料を選択した場合と比べて、埋込成長（再成長）において、半導体層３の表面３ａを覆うマスクＭ上に異常成長のコアが形成され易い。

半導体レーザ素子１では、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの材料としてＡｌ系を含まないＩｎＧａＰが選択されているので、埋込成長（再成長）において半導体層３の表面３ａに形成されるマスクＭ上に異常成長のコアが形成されることを抑えることができる。その結果、半導体層３の表面３ａの平坦性を確保することができ、Ｚ方向において半導体レーザ素子１の位置を高精度に決定することができる。

また、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの材料がＡｌ系を含んでいないため、一対の第１埋込部３８、及び第２埋込部３９のそれぞれにメチル基由来のカーボンが混入することを抑えることができ、良好な電流狭窄を実現することができる。更に、一対の第１埋込部３８、及び第２埋込部３９のそれぞれの材料は、ＧａＡｓ又はＩｎＧａＡｓＰといった高屈折率を有する材料ではないので、良好な光の閉じ込めを実現することが可能となる。

また、半導体レーザ素子１では、一対の第１埋込部３８のそれぞれの表面３８ａは、半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置してもよい。これにより、半田が片寄るほどに一対の溝７内に流れ込むのを防止しつつ、半導体層３の表面３ａに垂直なＺ方向における位置決め面の基礎となる半導体層３の表面３ａ上に半田が進行するのを抑制することができる。

また、半導体レーザ素子１では、第２埋込部３９の表面３９ａ、及び一対の第１埋込部３８のそれぞれの表面３８ａは、半導体層３の表面３ａに対して同一の距離だけ半導体基板２の裏面２ｂ側に位置していてもよい。これにより、例えば半導体製造プロセスにおいて、一対の第１埋込部３８、及び第２埋込部３９を同一行程で形成することができる。

また、半導体レーザ素子１では、絶縁層４は、半導体層３の表面３ａのうち一対の溝７の外側の領域に設けられていてもよい。これにより、リッジ構造１０に確実に電流を注入することがきる。また、半導体層３の表面３ａに垂直なＺ方向における位置決め面の基礎となる半導体層３の表面３ａを保護しつつ、絶縁層４の表面を位置決め面として用いることができる。また、絶縁層４は、ＳｉＮｘによって形成されていてもよい。これにより、半導体層３の表面３ａに垂直なＺ方向における位置決め面となる絶縁層４の表面として平滑な表面を得ることができる。また、各第２埋込部３９の表面３９ａは、半導体層３の表面３ａに対して０．１μｍ以下の距離だけ半導体基板２の裏面２ｂ側に位置していてもよい。これにより、絶縁層４によって、第２埋込部３９の表面３９ａと共に半導体層３の表面３ａを確実に覆うことができる。

また、半導体レーザ素子１では、一対の溝７のそれぞれの底面７ａ、及び複数の穴８のそれぞれの底面８ａは、第２クラッド層３５内に位置していてもよい。これにより、リッジ構造１０内に光を閉じ込めて、半導体レーザ素子１のモード安定性を向上させることができる。また、例えば半導体製造プロセスにおいて、一対の溝７、及び複数の穴８を同一行程で形成することができる。

また、半導体レーザ素子１では、半導体層３は、第２クラッド層３５内に設けられたエッチングストップ層３６を有し、一対の溝７のそれぞれの底面７ａ、及び複数の穴８のそれぞれの底面８ａは、エッチングストップ層３６の表面に位置していてもよい。これにより、例えば半導体製造プロセスにおいて、所望の深さを有する一対の溝７、及び複数の穴８を同一行程で形成することができる。

また、半導体レーザ素子１では、半導体層３には、一対の溝７の外側に位置する穴８が複数形成されており、第２埋込部３９は、複数の穴８内のそれぞれに配置されていてもよい。これにより、半導体レーザ素子１の実装の際に、複数の穴８のそれぞれの開口部に対応する部分を、半導体層３の表面３ａに平行なＸＹ方向におけるアライメントマークとして用いることができるので、より高精度の実装が可能となる。

光モジュール１００は、半導体レーザ素子１を備えるため、実装基板５０に対して半導体レーザ素子１が高精度で実装されたものとなっている。
［変形例］

本発明は、上述した実施形態に限定されない。例えば、実装基板５０の実装部５４は、一対の載置面５４ａと、設置面５４ｂと、を含んでいれば、種々の形状を採用可能である。一例として、図１２に示されるように、一方の載置面が分割されており、設置面５４ｂが、Ｚ方向から見た場合に、一対の載置面５４ａの間から、分割された一方の載置面の間を介して、本体部５１の外縁に至っていてもよい。また、実装基板５０の光導波路５３は、分岐型の光導波路に限定されず、斜め型の光導波路、湾曲型の光導波路等であってもよい。

また、一対の第１埋込部３８、及び第２埋込部３９に関する構成は、図１３に示される光半導体素子にも適用可能である。図１３に示される光半導体素子は、マルチチャネル型のアンプチップとして構成されており、複数のリッジ構造１０を備えている。各リッジ構造１０において、第１電極層５は、半導体層３の端面３ｂ，３ｃと５〜２０°の角度を成すように斜めに延在している。図１３に示される光半導体素子では、一対の第１埋込部３８に関する構成は、各リッジ構造１０に適用されており、第２埋込部３９に関する構成は、複数のリッジ構造１０の外側の一対の領域９に適用されている。

図１３に示される光半導体素子は、例えば、光モジュール１００に適用される。図１３に示される光半導体素子が光モジュール１００に適用される場合、この光半導体素子の複数のリッジ構造１０は、光導波路５３の複数の光出射端５３ｂにそれぞれ対応するように配置され、複数の光出射端５３ｂとそれぞれ光学的に結合される。この光半導体素子は、各光出射端５３ｂから出射された光の出力をそれぞれ増幅する。光モジュール１００では、光導波路５３の分岐部分で光損失が発生するため、光導波路５３を導波する光が光導波路５３の分岐部分に至る度に当該光の出力は低下する。そこで、図１３に示される光半導体素子を光モジュール１００に適用することにより、低下した光の出力を増幅させることが可能となる。

光モジュール１００には、図１３に示される光半導体素子と光学的に結合される位相シフター素子が更に適用されてもよい。これにより、図１３に示される光半導体素子から出射される光の位相を高精度に制御することができる。位相シフター素子の原理は、ミリ波レーダーで用いられているフェイズドアレイ型距離計の原理と同様である。ミリ波ではなく光を用いたフェイズドアレイを適用する場合、フェイズドアレイには、極めて高い実装精度が要求される。しかし、光モジュール１００によれば、この要求に応えることができるので、光モジュール１００からの光の位相を高精度に制御することが可能となる。その結果、超小型のＬｉＤＡＲシステムの実現を飛躍的に近づけることができ、更には、完全自動運転システムの実用化を大幅に加速させることができる。

また、第２埋込部３９が配置される穴８の数は１つであってよく、その場合にも、ＸＹ方向における半導体レーザ素子１の位置決めを精度良く実施することができる。ただし、第２埋込部３９が配置される穴８の数が複数であれば、ＸＹ方向における半導体レーザ素子１の位置決めをより精度良く実施することができる。なお、半導体レーザ素子１の生産性を考慮すると、第２埋込部３９が配置される穴８の数は２〜４つであることが好ましい。第２埋込部３９が配置される穴８の数を５つ以上としても、ＸＹ方向における半導体レーザ素子１の位置決めについて大きな精度の向上は見込めないからである。また、Ｚ方向から見た場合における穴８の形状は、正方形状に限定されず、長方形状、三角形状、円形状、十字形状等であってもよい。

また、第１埋込部３８の表面３８ａと第２埋込部３９の表面３９ａとは、半導体層３の表面３ａに対して互いに異なる距離だけ半導体基板２の裏面２ｂ側に位置していてもよい。また、第２埋込部３９の表面３９ａが半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置していれば、第１埋込部３８の表面３８ａは、半導体層３の表面３ａに対して半導体基板２の裏面２ｂ側に位置していなくてもよい。また、溝７の底面７ａと穴８の底面８ａとは、半導体層３内に位置していればよく、半導体層３の表面３ａに対して互いに異なる距離だけ半導体基板２の裏面２ｂ側に位置していてもよい。また、絶縁層４は、ＳｉＮｘによって形成されている場合に限定されず、他の絶縁材料によって形成されていてもよい。また、半導体層３の表面３ａのうち一対の溝７の外側の領域に絶縁層４が設けられていなくてもよい。

また、ある構成について「表面（裏面）側に設けられる」とは、当該構成が表面（裏面）に直接的に（すなわち、別の層等を介さずに）設けられる場合と、当該構成が表面（裏面）に間接的に（すなわち、別の層等を介して）設けられる場合と、を含む。また、上述した半導体材料の導電型については、ｎ型及びｐ型を第１導電型及び第２導電型として適宜入れ替え可能である。

１…半導体レーザ素子、２…半導体基板、２ａ…表面、２ｂ…裏面、３…半導体層、３ａ…表面、４…絶縁層、５…第１電極層、６…第２電極層、７…溝、７ａ…底面、８…穴、８ａ…底面、１０…リッジ構造、３１…第１クラッド層、３３…活性層、３５…第２クラッド層、３６…エッチングストップ層、３７…コンタクト層、３８…第１埋込部、３８ａ…表面、３９…第２埋込部、３９ａ…表面、５０…実装基板、５１…本体部、５２…配線、５３…光導波路、５４…実装部、５４ａ…載置面、５４ｂ…設置面、６０…接合層、１００…光モジュール。

Claims (10)

1. ＧａＡｓによって形成された半導体基板と、
   前記半導体基板の表面側に設けられた半導体層と、
   前記半導体層の表面側に設けられた第１電極層と、
   前記半導体基板の裏面側に設けられた第２電極層と、を備え、
   前記半導体層は、
   前記半導体基板の前記表面側に設けられた第１クラッド層と、
   前記第１クラッド層の表面側に設けられた活性層と、
   前記活性層の表面側に設けられた第２クラッド層と、
   前記第２クラッド層の表面側に設けられ、前記第１電極層と電気的に接続されたコンタクト層と、
   ＩｎＧａＰによって形成された一対の第１埋込部、及び第２埋込部と、を有し、
   前記半導体層には、リッジ構造を画定する一対の溝、及び前記一対の溝の外側に位置する穴が、前記半導体層の前記表面に開口するように、形成されており、
   前記一対の第１埋込部は、前記一対の溝内にそれぞれ配置されており、
   前記第２埋込部は、前記穴内に配置されており、
   前記第２埋込部の表面は、前記半導体層の前記表面に対して前記半導体基板の前記裏面側に位置している、光半導体素子。
2. 前記一対の第１埋込部のそれぞれの表面は、前記半導体層の前記表面に対して前記半導体基板の前記裏面側に位置している、請求項１に記載の光半導体素子。
3. 前記第２埋込部の前記表面、及び前記一対の第１埋込部のそれぞれの前記表面は、前記半導体層の前記表面に対して同一の距離だけ前記半導体基板の前記裏面側に位置している、請求項２に記載の光半導体素子。
4. 前記半導体層の前記表面側に設けられた絶縁層を更に備え、
   前記絶縁層は、前記半導体層の前記表面のうち前記一対の溝の外側の領域に設けられている、請求項１〜３のいずれか一項に記載の光半導体素子。
5. 前記絶縁層は、窒化シリコンによって形成されている、請求項４に記載の光半導体素子。
6. 前記第２埋込部の前記表面は、前記半導体層の前記表面に対して０．１μｍ以下の距離だけ前記半導体基板の前記裏面側に位置している、請求項４又は５に記載の光半導体素子。
7. 前記一対の溝のそれぞれの底面、及び前記穴の底面は、前記第２クラッド層内に位置している、請求項１〜６のいずれか一項に記載の光半導体素子。
8. 前記半導体層は、前記第２クラッド層内に設けられたエッチングストップ層を更に有し、
   前記一対の溝のそれぞれの前記底面、及び前記穴の前記底面は、前記エッチングストップ層の表面に位置している、請求項７に記載の光半導体素子。
9. 前記半導体層には、前記一対の溝の外側に位置する前記穴が複数形成されており、
   前記第２埋込部は、前記複数の穴内のそれぞれに配置されている、請求項１〜８のいずれか一項に記載の光半導体素子。
10. 請求項１〜９のいずれか一項に記載の光半導体素子と、
    前記光半導体素子が実装された実装基板と、
    前記光半導体素子と前記実装基板とを電気的且つ物理的に接合する接合層と、を備え、
    前記実装基板は、
    前記光半導体素子が実装された実装部を含む本体部と、
    前記光半導体素子と電気的に接続された配線と、
    前記光半導体素子と光学的に結合された光導波路と、を有し、
    前記実装部は、
    前記光半導体素子の前記半導体層の前記表面のうち前記一対の溝の外側の一対の領域がそれぞれ配置された一対の載置面と、
    前記光半導体素子の前記第１電極層と前記配線とが前記接合層を介して対向するように前記配線が設けられた設置面と、を含む、光モジュール。

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