JP6701916B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有しており、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が生じる。
ＧａＮ−ＨＥＭＴを用いた半導体装置としては、ＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップと、Ｓｉ基板に整合回路が形成されている半導体チップと、により形成されるマルチチップモジュールがある。
ところで、ＧａＮ−ＨＥＭＴは高出力の半導体デバイスとして用いられるため、発熱が多く、効率よく放熱させないと特性が低下してしまう。このため、ＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップでは、放熱の観点から、基板の厚さはできるだけ薄い方が好ましい。一方、Ｓｉ基板に整合回路が形成されている半導体チップでは、基板の厚さを薄くすると、形成される整合回路の配線は細くなる傾向にあり、細い配線に大電流が流れると、断線等が生じる可能性がある。このため、信頼性の観点等から、所定の厚さが必要となる。
ところで、ＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップと、Ｓｉ基板等に整合回路が形成されている半導体チップとの厚さが異なっていると、マルチチップモジュールを製造する際の工程が複雑となり、コストアップにつながる。
このため、複数の半導体チップにより形成されるマルチチップモジュールにおいて、低コストで製造することができ、信頼性の高いものが求められている。
本実施の形態の一観点によれば、金属層と、前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、前記第１の半導体素子の上に設けられた接続電極と、を有し、前記第１の半導体素子と接続電極とを合わせた厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする。
開示の半導体装置によれば、複数の半導体チップにより形成される信頼性の高いマルチチップモジュールを低コストで製造することができる。
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、図面においては、便宜上、縦横の比率は正確には記載されていない場合がある。
〔第１の実施の形態〕
第１の実施の形態における半導体装置及び半導体装置の製造方法について説明する。本実施の形態における半導体装置は、ＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップとＳｉ基板等に整合回路が形成されている半導体チップとにより形成されるマルチチップモジュールである。尚、本願においては、第１の基板であるＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップを第１の半導体素子と記載し、第２の基板であるＳｉ基板等に整合回路が形成されている半導体チップを第２の半導体素子と記載する場合がある。本実施の形態における半導体装置の製造方法について、図１〜図４に基づき説明する。
第１の実施の形態における半導体装置及び半導体装置の製造方法について説明する。本実施の形態における半導体装置は、ＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップとＳｉ基板等に整合回路が形成されている半導体チップとにより形成されるマルチチップモジュールである。尚、本願においては、第１の基板であるＳｉＣ基板等にＧａＮ−ＨＥＭＴが形成されている半導体チップを第１の半導体素子と記載し、第２の基板であるＳｉ基板等に整合回路が形成されている半導体チップを第２の半導体素子と記載する場合がある。本実施の形態における半導体装置の製造方法について、図１〜図４に基づき説明する。
最初に、図１（ａ）に示すように、ＳｉＣ等の第１の基板１１の表面となる一方の面に、窒化物半導体により第１の半導体素子形成層１２を形成することにより窒化物半導体素子を形成する。本実施の形態においては窒化物半導体素子はＧａＮ−ＨＥＭＴ等であり、第１の半導体素子形成層１２は、ＧａＮやＡｌＮ等により形成されたバッファ層、ＧａＮにより形成された電子走行層、ＡｌＧａＮにより形成された電子供給層等が順に積層されたものである。また、電子供給層の上には、不図示のゲート電極、ソース電極、ドレイン電極及び配線が形成されている。本実施の形態においては、第１の基板１１の厚さは、約３８０μｍである。
次に、図１（ｂ）に示すように、第１の基板１１の一方の面に形成された第１の半導体素子形成層１２の上に、開口部１３ａを有する絶縁膜１３を形成する。具体的には、第１の半導体素子形成層１２の上に、感光性のフェノール系樹脂や感光性のポリイミド系樹脂を塗布し、露光装置による露光、現像を行うことにより、開口部１３ａを有する絶縁膜１３を形成する。例えば、絶縁膜１３を形成するための感光性のフェノール系樹脂としては、ＷＰＲ５１００（ＪＳＲ株式会社製）を用い、現像液には、ＴＭＡＨ水溶液を用いる。絶縁膜１３は、絶縁性を有していればよく、感光性のフェノール系樹脂や感光性のポリイミド系樹脂以外の絶縁性を有する樹脂材料、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の酸化物や窒化物等の絶縁材料により形成してもよい。また、絶縁膜１３は、低誘電率の絶縁材料により形成してもよい。これにより、厚さが５０μｍ〜７０μｍ、例えば、６０μｍの絶縁膜１３が形成される。絶縁膜１３に形成される開口部１３ａは、大きさが約１００μｍであり、後述する接続電極が形成される領域、即ち、第１の半導体素子形成層１２の上の不図示のゲート電極、ソース電極、ドレイン電極または配線の上に形成される。
次に、図１（ｃ）に示すように、絶縁膜１３の開口部１３ａに接続電極１４を形成する。具体的には、絶縁膜１３の開口部１３ａの底面及び側面、絶縁膜１３の上に、バリアメタル及びシードメタルをスパッタリングにより成膜し、更に、ＡｕまたはＣｕメッキによりメッキ層を形成し、絶縁膜１３の開口部１３ａを埋め込む。この後、ＣＭＰ（Chemical Mechanical Polishing）により、絶縁膜１３の上に形成されているメッキ層、バリアメタル及びシードメタルを除去し、絶縁膜１３を露出させる。これにより、絶縁膜１３の表面１３ｂと接続電極１４の端面１４ａとが、同一面となるように接続電極１４を形成する。
次に、図２（ａ）に示すように、第１の基板１１の裏面をバックグラインド等により薄くした後、ダイシングによりＧａＮ−ＨＥＭＴが形成されているＧａＮ半導体チップ１０ごとに分離する。尚、バックグラインド等は、第１の基板１１、第１の半導体素子形成層１２、絶縁膜１３により形成されるものの厚さが、約１１０μｍから３８０μｍの範囲となるまでを行う。本願では、このように形成されたＧａＮ半導体チップ１０において、第１の半導体素子形成層１２が形成されている面を表面または一方の面１０ａと記載する場合がある。従って、第１の半導体素子形成層１２の上に形成されている絶縁膜１３及び接続電極１４は、ＧａＮ半導体チップ１０の一方の面１０ａの側に形成されている。
次に、図２（ｂ）に示すように、ダイシングにより分離されたＧａＮ半導体チップ１０と、別に作製した整合回路半導体チップ２０とを粘着シート３１に貼り付ける。整合回路半導体チップ２０には、Ｓｉ等により形成された第２の基板２１の一方の面に、整合回路等を形成するための第２の半導体素子形成層２２が形成されており、第２の半導体素子形成層２２の上には、不図示の電極及び配線が形成されている。本願においては、整合回路半導体チップ２０において、第２の半導体素子形成層２２、電極及び配線が形成されている面を表面または一方の面２０ａと記載する場合がある。具体的には、ＧａＮ半導体チップ１０の絶縁膜１３の表面１３ｂ及び接続電極１４の端面１４ａと、整合回路半導体チップ２０の一方の面２０ａを粘着シート３１に貼り付ける。尚、整合回路半導体チップ２０は、例えば、厚さが約３８０μｍとなるように形成されている。
次に、図２（ｃ）に示すように、ＧａＮ半導体チップ１０の裏面及び整合回路半導体チップ２０の裏面にモールド樹脂を流し込み固め、例えば、厚さが約６００μｍとなるように形成する。この後、粘着シート３１を剥がす。これにより、ＧａＮ半導体チップ１０と整合回路半導体チップ２０とが、モールド樹脂３２により固められて一体化したものが形成される。このように、モールド樹脂３２により固められ一体化したものは、ＧａＮ半導体チップ１０の絶縁膜１３の表面１３ｂ及び接続電極１４の端面１４ａと、整合回路半導体チップ２０の一方の面２０ａとは、略同一面となっている。
次に、図３（ａ）に示すように、ＧａＮ半導体チップ１０の絶縁膜１３の表面１３ｂ及び接続電極１４の端面１４ａと、整合回路半導体チップ２０の一方の面２０ａの上に、絶縁膜４１を形成し、更に、メタル層４２を形成する。絶縁膜４１は開口部４１ａを有しており、絶縁膜１３と同様の方法により形成する。絶縁膜４１は、開口部４１ａがＧａＮ半導体チップ１０の接続電極１４の上、整合回路半導体チップ２０における不図示の電極及び配線の上に位置するように形成する。この後、バリアメタル及びシードメタルとなるメタル層４２をスパッタリングにより形成する。
次に、図３（ｂ）に示すように、配線４４が形成される領域に開口部４３ａを有するレジストパターン４３を形成し、レジストパターン４３の開口部４３ａにＡｕまたはＣｕメッキにより配線４４を形成する。具体的には、メタル層４２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部４３ａを有するレジストパターン４３を形成する。この後、レジストパターン４３の開口部４３ａにおいて、ＡｕまたはＣｕメッキにより配線４４を形成する。ＡｕまたはＣｕメッキにより形成される配線４４は、レジストパターン４３に覆われていないメタル層４２が露出している領域に形成されるため、レジストパターン４３の開口部４３ａに、配線４４が形成される。このように形成された配線４４により、接続電極１４を介して、ＧａＮ半導体チップ１０と整合回路半導体チップ２０とが電気的に接続される。
次に、図３（ｃ）に示すように、レジストパターン４３を有機溶剤等により除去した後、露出したメタル層４２をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去する。これにより、レジストパターン４３が形成されていた領域における絶縁膜４１が露出する。
次に、図４（ａ）に示すように、配線４４及び絶縁膜４１を覆う絶縁膜４５を形成する。絶縁膜４５の形成方法は、絶縁膜１３の形成方法と同様である。絶縁膜４５には、整合回路半導体チップ２０に形成された配線４４が露出する開口部４５ａが形成されている。
次に、図４（ｂ）に示すように、裏面側のモールド樹脂３２を除去し、ＧａＮ半導体チップ１０の裏面及び整合回路半導体チップ２０の裏面をバックグラインド等の研磨により全体の厚さを薄くした後、裏面電極となる裏面金属層４６を形成する。この後、ダイシングにより、マルチチップモジュールごとに分離する。これにより、本実施の形態における半導体装置が作製される。
バックグラインド等の研磨では、整合回路半導体チップ２０の厚さが約１００μｍになるまで研磨する。従って、ＧａＮ半導体チップ１０においては、絶縁膜１３の厚さが、約６０μｍである場合には、第１の基板１１の厚さは、約４０μｍとなる。ＧａＮ半導体チップ１０の第１の基板１１の厚さは、薄い方が放熱の点では有利であるため、整合回路半導体チップ２０の第２の基板２１の厚さの半分以下であることが好ましい。従って、ＧａＮ半導体チップ１０の第１の基板１１の厚さは、絶縁膜１３の厚さ以下であることが好ましい。また、裏面金属層４６は、ＧａＮ半導体チップ１０の裏面及び整合回路半導体チップ２０の裏面に、スパッタリングによりバリアメタル及びシードメタルを形成し、この後、ＣｕまたはＡｕメッキを行うことにより形成する。尚、本実施の形態においては、ＧａＮ半導体チップ１０の裏面金属層４６が形成されている裏面が他方の面１０ｂとなり、整合回路半導体チップ２０の裏面金属層４６が形成されている裏面が他方の面２０ｂとなる。よって、ＧａＮ半導体チップ１０の他方の面１０ｂ及び整合回路半導体チップ２０の他方の面２０ｂは、裏面金属層４６の一方の面４６ａと接している。
本実施の形態においては、ＧａＮ半導体チップ１０の他方の面１０ｂから接続電極１４の端面１４ａまでの高さと、整合回路半導体チップ２０の他方の面２０ｂから一方の面２０ａまでの厚さは、略同じである。
本実施の形態においては、ＧａＮ半導体チップ１０には窒化物半導体層が形成されており、整合回路半導体チップ２０には一般的な整合回路が形成されているため、第１の基板１１と第２の基板２１は異なる材料により形成されている。具体的には、第１の基板１１はＳｉＣ等により形成されており、第２の基板２１はＳｉやセラミック等により形成されている。
本実施の形態における半導体装置においては、ＧａＮ半導体チップ１０の第１の半導体素子形成層１２において生じた熱は、第１の基板１１を介し裏面金属層４６より放熱されるが、第１の基板１１が薄いため、効率よく放熱をすることができる。即ち、従来の構造のものは、ＧａＮ半導体チップにおける基板と整合回路半導体チップにおける基板の厚さが略同じであるのに対し、本実施の形態においては、ＧａＮ半導体チップにおける基板は、整合回路半導体チップにおける基板よりも薄い。言い換えるならば、ＧａＮ半導体チップにおける基板よりも、整合回路半導体チップにおける基板が厚い。従って、従来の構造のものと比べて裏面金属層までの距離が短くなるため、効率よく放熱を行うことができる。
また、ＧａＮ半導体チップ１０の一方の面１０ａに絶縁膜１３及び接続電極１４が形成されているものの厚さと、整合回路半導体チップ２０の厚さは、略同じであるため、マルチチップモジュールにした場合に段差が生じない。このため、製造が簡単であり低コストで製造することができ、また、信頼性も高い。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置及び半導体装置の製造方法について説明する。図５〜図８に基づき、本実施の形態における半導体装置の製造方法について説明する。
次に、第２の実施の形態における半導体装置及び半導体装置の製造方法について説明する。図５〜図８に基づき、本実施の形態における半導体装置の製造方法について説明する。
最初に、図５（ａ）に示すように、ＳｉＣ等の第１の基板１１の表面となる一方の面に、窒化物半導体により第１の半導体素子形成層１２を形成することにより窒化物半導体素子を形成する。
次に、図５（ｂ）に示すように、第１の基板１１の一方の面に形成された第１の半導体素子形成層１２の上にメタル層１１４を形成し、メタル層１１４の上に開口部１１５ａを有するレジストパターン１１５を形成する。具体的には、第１の半導体素子形成層１２の上に、スパッタリング等による成膜により、バリアメタル及びシードメタルとなるメタル層１１４を形成する。この後、メタル層１１４の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１１５ａを有するレジストパターン１１５を形成する。形成されるレジストパターン１１５は、厚さが５０μｍ〜７０μｍ、例えば、６０μｍである。また、形成される開口部１３ａは、大きさが約１００μｍであり、後述する接続電極が形成される領域、即ち、第１の半導体素子形成層１２の上の不図示の電極または配線の上に形成される。
次に、図５（ｃ）に示すように、レジストパターン１１５の開口部１１５ａに接続電極１１６を形成し、レジストパターン１１５及びレジストパターン１１５の下のメタル層１１４を除去する。具体的には、レジストパターン１１５の開口部１１５ａにおいて、ＡｕまたはＣｕメッキにより接続電極１１６を形成する。接続電極１１６は、レジストパターン１１５に覆われていないメタル層１１４が露出している領域に、ＡｕまたはＣｕメッキにより形成されるため、レジストパターン１１５の開口部１１５ａがメッキにより埋め込まれ、接続電極１１６が形成される。この後、レジストパターン１１５を有機溶剤等により除去した後、露出したメタル層１１４をＲＩＥ等のドライエッチングにより除去する。尚、本願においては、便宜上、接続電極１１６を形成する際に用いたメタル層１１４も一体化しており、接続電極１１６を形成しているものとする。また、接続電極１１６は、ＡｕまたはＣｕメッキに代えて、ハンダメッキを行い、この後、メタル層１１４を除去し、リフローを行うことにより形成されたバンプであってもよい。
次に、図６（ａ）に示すように、第１の基板１１の裏面をバックグラインド等により薄くした後、ダイシングによりＧａＮ−ＨＥＭＴが形成されているＧａＮ半導体チップ１１０ごとに分離する。尚、バックグラインド等は、第１の基板１１、第１の半導体素子形成層１２、接続電極１１６が形成されている部分の高さが、約１１０μｍから３８０μｍの範囲となるまでを行う。本実施の形態においては、このように形成されたＧａＮ半導体チップ１１０において、第１の半導体素子形成層１２が形成されている面を表面または一方の面１１０ａと記載する場合がある。よって、本実施の形態においては、ＧａＮ半導体チップ１１０の一方の面１１０ａに接続電極１１６が形成されている。
次に、図６（ｂ）に示すように、ダイシングにより分離されたＧａＮ半導体チップ１１０と、整合回路半導体チップ２０とを粘着シート３１に貼り付ける。具体的には、ＧａＮ半導体チップ１１０の一方の面１１０ａに形成されている接続電極１１６の端面１１６ａと、整合回路半導体チップ２０の一方の面２０ａを粘着シート３１に貼り付ける。
次に、図６（ｃ）に示すように、粘着シート３１に貼り付けられているＧａＮ半導体チップ１１０及び整合回路半導体チップ２０にモールド樹脂を流し込み固め、例えば、厚さが約６００μｍとなるように形成する。この後、粘着シート３１を剥がす。これにより、ＧａＮ半導体チップ１１０と整合回路半導体チップ２０とが、モールド樹脂１３２により固められ一体化したものが形成される。本実施の形態においては、ＧａＮ半導体チップ１１０の一方の面１１０ａに形成されている接続電極１１６の隙間にも、モールド樹脂が入り込み固まり、モールド樹脂層１３３が形成される。従って、ＧａＮ半導体チップ１１０の一方の面１１０ａに形成されている接続電極１１６の端面１１６ａとモールド樹脂層１３３の表面１３３ａとは、同一面となっている。また、モールド樹脂１３２により固められ一体化したものは、ＧａＮ半導体チップ１１０の接続電極１１６の端面１１６ａと、整合回路半導体チップ２０における一方の面２０ａとは、略同一面となっている。尚、モールド樹脂は絶縁性を有している。
次に、図７（ａ）に示すように、ＧａＮ半導体チップ１１０の接続電極１１６が露出している面及び整合回路半導体チップ２０の一方の面２０ａの上に、絶縁膜４１を形成し、更に、メタル層４２を形成する。絶縁膜４１は開口部４１ａを有しており、絶縁膜１３と同様の方法により形成する。絶縁膜４１は、開口部４１ａがＧａＮ半導体チップ１１０の接続電極１１６の上、整合回路半導体チップ２０における不図示の電極及び配線の上に位置するように形成する。この後、バリアメタル及びシードメタルとなるメタル層４２をスパッタリングにより形成する。
次に、図７（ｂ）に示すように、配線４４が形成される領域に開口部４３ａを有するレジストパターン４３を形成し、レジストパターン４３の開口部４３ａにＡｕまたはＣｕメッキにより配線４４を形成する。このように形成された配線４４により、接続電極１１６を介して、ＧａＮ半導体チップ１１０と整合回路半導体チップ２０とが電気的に接続される。
次に、図７（ｃ）に示すように、レジストパターン４３を有機溶剤等により除去した後、露出したメタル層４２をＲＩＥ等のドライエッチングにより除去する。
次に、図８（ａ）に示すように、配線４４及び絶縁膜４１を覆う開口部４５ａを有する絶縁膜４５を形成する。
次に、図８（ｂ）に示すように、裏面側のモールド樹脂３２を除去し、ＧａＮ半導体チップ１１０の裏面及び整合回路半導体チップ２０の裏面をバックグラインド等の研磨により全体の厚さを薄くした後、裏面金属層４６を形成する。この後、ダイシングにより、マルチチップモジュールごとに分離する。これにより、本実施の形態における半導体装置が作製される。
バックグラインド等の研磨では、整合回路半導体チップ２０の厚さが約１００μｍになるまで研磨する。従って、ＧａＮ半導体チップ１１０においては、接続電極１１６の高さが、約６０μｍである場合には、第１の基板１１の厚さは、約４０μｍとなる。裏面金属層４６は、ＧａＮ半導体チップ１１０の裏面及び整合回路半導体チップ２０の裏面に、スパッタリングによりバリアメタル及びシードメタルを形成し、この後、ＣｕまたはＡｕメッキを行うことにより形成する。尚、本実施の形態においては、ＧａＮ半導体チップ１１０の裏面金属層４６が形成されている裏面が他方の面１１０ｂとなる。よって、ＧａＮ半導体チップ１１０の他方の面１１０ｂ及び整合回路半導体チップ２０の他方の面２０ｂは、裏面金属層４６の一方の面４６ａと接している。
従って、本実施の形態においては、ＧａＮ半導体チップ１１０の他方の面１１０ｂから接続電極１１６の端面１１６ａまでの高さと、整合回路半導体チップ２０の他方の面２０ｂから一方の面２０ａまでの厚さが、略同じとなるように形成されている。
本実施の形態における半導体装置においては、ＧａＮ半導体チップ１１０の第１の半導体素子形成層１２において生じた熱は、第１の基板１１を介し裏面金属層４６より放熱されるが、第１の基板１１が薄いため、効率よく放熱をすることができる。
また、ＧａＮ半導体チップ１１０の一方の面１１０ａにおいて接続電極１１６が形成されている部分の厚さと、整合回路半導体チップ２０の厚さは、略同じであるため、マルチチップモジュールにした場合に段差が生じない。このため、製造工程も簡単であるため、低コストで製造することができ、また、信頼性も高い。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第２の実施の形態における半導体装置及び半導体装置の製造方法について説明する。図９〜図１２に基づき、本実施の形態における半導体装置の製造方法について説明する。
次に、第２の実施の形態における半導体装置及び半導体装置の製造方法について説明する。図９〜図１２に基づき、本実施の形態における半導体装置の製造方法について説明する。
最初に、図９（ａ）に示すように、ＳｉＣ等の第１の基板１１の表面となる一方の面に、窒化物半導体により第１の半導体素子形成層１２を形成することにより窒化物半導体素子を形成する。
次に、図９（ｂ）に示すように、第１の基板１１の一方の面に形成された第１の半導体素子形成層１２の上にメタル層１１４を形成し、メタル層１１４の上に開口部１１５ａを有するレジストパターン１１５を形成する。
次に、図９（ｃ）に示すように、レジストパターン１１５の開口部１１５ａに接続電極１１６を形成し、レジストパターン１１５及びレジストパターン１１５の下のメタル層１１４を除去し、再度、レジスト層２２７を形成する。具体的には、レジストパターン１１５の開口部１１５ａにおいて、ＡｕまたはＣｕメッキにより接続電極１１６を形成する。接続電極１１６は、レジストパターン１１５に覆われていないメタル層１１４が露出している領域に、ＡｕまたはＣｕメッキにより形成されるため、レジストパターン１１５の開口部１１５ａがメッキにより埋め込まれ、接続電極１１６が形成される。この後、レジストパターン１１５を有機溶剤等により除去した後、露出したメタル層１１４をＲＩＥ等のドライエッチングにより除去する。これにより、第１の半導体素子形成層１２を露出させる。この後、再度、第１の半導体素子形成層１２の上に、フォトレジストを塗布し、露光、現像等することによりレジスト層２２７を形成する。本実施の形態においては、レジスト層２２７の表面２２７ａと接続電極１１６の端面１１６ａとが略同じ高さとなるように形成する。また、接続電極１１６は、ＡｕまたはＣｕメッキに代えて、ハンダメッキを行い、この後、メタル層１１４を除去し、リフローを行うことにより形成されたバンプであってもよい。
次に、図１０（ａ）に示すように、第１の基板１１の裏面をバックグラインド等により薄くした後、ダイシングによりＧａＮ−ＨＥＭＴが形成されているＧａＮ半導体チップ２１０ごとに分離する。尚、バックグラインド等は、第１の基板１１、第１の半導体素子形成層１２、接続電極１１６及びレジスト層２２７により形成されるものの厚さが、約１１０μｍから３８０μｍの範囲となるまでを行う。本実施の形態においては、このように形成されたＧａＮ半導体チップ２１０において、第１の半導体素子形成層１２が形成されている面を表面または一方の面２１０ａと記載する場合がある。
次に、図１０（ｂ）に示すように、ダイシングにより分離されたＧａＮ半導体チップ２１０と、整合回路半導体チップ２０とを粘着シート３１に貼り付ける。具体的には、ＧａＮ半導体チップ２１０におけるレジスト層２２７の表面２２７ａ及び接続電極１１６の端面１１６ａと、整合回路半導体チップ２０における一方の面２０ａを粘着シート３１に貼り付ける。
次に、図１０（ｃ）に示すように、ＧａＮ半導体チップ２１０の裏面及び整合回路半導体チップ２０の裏面にモールド樹脂を流し込み固め、例えば、厚さが約６００μｍとなるように形成する。この後、粘着シート３１を剥がす。これにより、ＧａＮ半導体チップ２１０と整合回路半導体チップ２０とが、モールド樹脂３２により固められ一体化したものが形成される。このように、モールド樹脂３２により固められ一体化したものは、ＧａＮ半導体チップ２１０のレジスト層２２７の表面２２７ａ及び接続電極１１６の端面１１６ａと、整合回路半導体チップ２０における一方の面２０ａとは、略同一面となっている。
次に、図１１（ａ）に示すように、ＧａＮ半導体チップ２１０のレジスト層２２７の表面２２７ａと接続電極１１６の端面１１６ａ及び整合回路半導体チップ２０の一方の面２０ａの上に、絶縁膜４１を形成し、更に、メタル層４２を形成する。絶縁膜４１は開口部４１ａを有しており、絶縁膜１３と同様の方法により形成する。絶縁膜４１は、開口部４１ａがＧａＮ半導体チップ２１０の接続電極１１６の上、整合回路半導体チップ２０における不図示の電極及び配線の上に位置するように形成する。この後、バリアメタル及びシードメタルとなるメタル層４２をスパッタリングにより形成する。
次に、図１１（ｂ）に示すように、配線４４が形成される領域に開口部４３ａを有するレジストパターン４３を形成し、レジストパターン４３の開口部４３ａにＡｕまたはＣｕメッキにより配線４４を形成する。このように形成された配線４４により、接続電極１１６を介して、ＧａＮ半導体チップ２１０と整合回路半導体チップ２０とが電気的に接続される。
次に、図１１（ｃ）に示すように、レジストパターン４３を有機溶剤等により除去した後、露出したメタル層４２をＲＩＥ等のドライエッチングにより除去する。
次に、図１２（ａ）に示すように、配線４４及び絶縁膜４１を覆う開口部４５ａを有する絶縁膜４５を形成する。
次に、図１２（ｂ）に示すように、ハーフダイシングにより溝２６１を形成した後、有機溶剤に浸漬させることにより、レジスト層２２７を除去する。溝２６１は、有機溶剤がレジスト層２２７に流れ込むような深さまで、絶縁膜４１及び４５、モールド樹脂３２の一部を除去することにより形成する。これにより、レジスト層２２７が形成されていた領域に空間２２８が形成される。
次に、図１２（ｃ）に示すように、裏面側のモールド樹脂３２を除去し、ＧａＮ半導体チップ２１０の裏面及び整合回路半導体チップ２０の裏面をバックグラインド等の研磨により全体の厚さを薄くした後、裏面金属層４６を形成する。この後、ダイシングにより、マルチチップモジュールごとに分離する。これにより、本実施の形態における半導体装置が作製される。
バックグラインド等の研磨では、整合回路半導体チップ２０の厚さが約１００μｍになるまで研磨する。従って、ＧａＮ半導体チップ２１０においては、接続電極１１６の高さが、約６０μｍである場合には、第１の基板１１の厚さは、約４０μｍとなる。裏面金属層４６は、ＧａＮ半導体チップ２１０の裏面及び整合回路半導体チップ２０の裏面に、スパッタリングによりバリアメタル及びシードメタルを形成し、この後、ＣｕまたはＡｕメッキを行うことにより形成する。尚、本実施の形態においては、ＧａＮ半導体チップ２１０の裏面金属層４６が形成されている裏面が他方の面２１０ｂとなる。よって、ＧａＮ半導体チップ２１０の他方の面２１０ｂ及び整合回路半導体チップ２０の他方の面２０ｂは、裏面金属層４６の一方の面４６ａと接している。
従って、本実施の形態においては、ＧａＮ半導体チップ２１０の他方の面２１０ｂから接続電極１１６の端面１１６ａまでの高さと、整合回路半導体チップ２０の他方の面２０ｂから一方の面２０ａまでの厚さが、略同じとなるように形成されている。
本実施の形態における半導体装置においては、ＧａＮ半導体チップ２１０の第１の半導体素子形成層１２において生じた熱は、第１の基板１１を介し裏面金属層４６より放熱されるが、第１の基板１１が薄いため、効率よく放熱をすることができる。
また、ＧａＮ半導体チップ２１０の一方の面２１０ａにおいて接続電極１１６が形成されている部分の厚さと、整合回路半導体チップ２０の厚さは、略同じであるため、マルチチップモジュールにした場合に段差が生じない。このため、製造工程も簡単であるため、低コストで製造することができ、また、信頼性も高い。
尚、上記以外の内容については、第１の実施の形態または第２の実施の形態と同様である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
金属層と、
前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、
前記第１の半導体素子の上に設けられた接続電極と、
を有し、
前記第１の半導体素子と接続電極とを合わせた厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。
（付記２）
金属層と、
前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、
を有し、
前記第１の半導体素子の上には接続電極が設けられており、
平面視で前記第１の半導体素子の接続電極が設けられている領域の厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。
（付記３）
前記第１の半導体素子の接続電極が形成されている面には、第１の半導体素子形成層が形成されており、
前記第１の半導体素子における前記接続電極と、前記第２の半導体素子に形成されている第２の半導体素子形成層とは、配線により接続されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には絶縁膜が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記接続電極が形成されている領域の厚さと、前記絶縁膜が形成されている領域の厚さは、略同じであることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には樹脂層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記７）
前記接続電極が形成されている領域の厚さと、前記樹脂層が形成されている領域の厚さは、略同じであることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１の半導体素子と前記配線との間には、空間が形成されていることを特徴とする付記３に記載の半導体装置。
（付記９）
前記第１の半導体素子と前記第２の半導体素子とは、樹脂により固められ一体となっていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第１の半導体素子形成層は、窒化物半導体により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体素子の厚さは、前記第２の半導体素子の厚さの半分以下であることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１の半導体素子と前記第２の半導体素子は、異なる材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
第１の基板の一方の面に第１の半導体素子形成層が形成されている第１の半導体素子と、第２の基板の一方の面に第２の半導体素子形成層が形成されている第２の半導体素子とが、樹脂で固められている半導体装置の製造方法において、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成し、前記第１の半導体素子形成層の上に接続電極を形成する工程と、
前記第１の半導体素子の接続電極の端面と、前記第２の半導体素子の一方の面とを揃え、樹脂で固める工程と、
前記第１の半導体素子の接続電極と、前記第２の半導体素子の一方の面における前記第２の半導体素子形成層とを接続する配線を形成する工程と、
前記樹脂で固められた前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記裏面金属層を形成する工程は、
前記第１の半導体素子における接続電極が形成されている領域の厚さ及び前記第２の半導体素子の厚さが所望の厚さとなるまで、前記第１の基板及び前記第２の基板の他方の面を研磨する工程と、
前記研磨された前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部に接続電極を形成する工程と、
を有すること特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
前記レジストパターンを除去する工程と、
を有することを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１７）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
を有し、
前記樹脂で固める工程の後、前記レジストパターンを除去する工程を有することを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１８）
前記樹脂で固める工程は、
粘着シートに、前記第１の半導体素子の接続電極の端面及び前記第２の半導体素子の一方の面とを貼り付ける工程と、
前記粘着シートに貼り付けられた前記第１の半導体素子及び前記第２の半導体素子を樹脂で固める工程と、
前記樹脂で固めた後、前記粘着シートを前記第１の半導体素子及び前記第２の半導体素子より剥がす工程と、
を有することを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１）
金属層と、
前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、
前記第１の半導体素子の上に設けられた接続電極と、
を有し、
前記第１の半導体素子と接続電極とを合わせた厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。
（付記２）
金属層と、
前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、
を有し、
前記第１の半導体素子の上には接続電極が設けられており、
平面視で前記第１の半導体素子の接続電極が設けられている領域の厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。
（付記３）
前記第１の半導体素子の接続電極が形成されている面には、第１の半導体素子形成層が形成されており、
前記第１の半導体素子における前記接続電極と、前記第２の半導体素子に形成されている第２の半導体素子形成層とは、配線により接続されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には絶縁膜が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記接続電極が形成されている領域の厚さと、前記絶縁膜が形成されている領域の厚さは、略同じであることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には樹脂層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記７）
前記接続電極が形成されている領域の厚さと、前記樹脂層が形成されている領域の厚さは、略同じであることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１の半導体素子と前記配線との間には、空間が形成されていることを特徴とする付記３に記載の半導体装置。
（付記９）
前記第１の半導体素子と前記第２の半導体素子とは、樹脂により固められ一体となっていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第１の半導体素子形成層は、窒化物半導体により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体素子の厚さは、前記第２の半導体素子の厚さの半分以下であることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１の半導体素子と前記第２の半導体素子は、異なる材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
第１の基板の一方の面に第１の半導体素子形成層が形成されている第１の半導体素子と、第２の基板の一方の面に第２の半導体素子形成層が形成されている第２の半導体素子とが、樹脂で固められている半導体装置の製造方法において、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成し、前記第１の半導体素子形成層の上に接続電極を形成する工程と、
前記第１の半導体素子の接続電極の端面と、前記第２の半導体素子の一方の面とを揃え、樹脂で固める工程と、
前記第１の半導体素子の接続電極と、前記第２の半導体素子の一方の面における前記第２の半導体素子形成層とを接続する配線を形成する工程と、
前記樹脂で固められた前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記裏面金属層を形成する工程は、
前記第１の半導体素子における接続電極が形成されている領域の厚さ及び前記第２の半導体素子の厚さが所望の厚さとなるまで、前記第１の基板及び前記第２の基板の他方の面を研磨する工程と、
前記研磨された前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部に接続電極を形成する工程と、
を有すること特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
前記レジストパターンを除去する工程と、
を有することを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１７）
前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
を有し、
前記樹脂で固める工程の後、前記レジストパターンを除去する工程を有することを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１８）
前記樹脂で固める工程は、
粘着シートに、前記第１の半導体素子の接続電極の端面及び前記第２の半導体素子の一方の面とを貼り付ける工程と、
前記粘着シートに貼り付けられた前記第１の半導体素子及び前記第２の半導体素子を樹脂で固める工程と、
前記樹脂で固めた後、前記粘着シートを前記第１の半導体素子及び前記第２の半導体素子より剥がす工程と、
を有することを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
１０ ＧａＮ半導体チップ（第１の半導体素子）
１０ａ 一方の面
１０ｂ 他方の面
１１ 第１の基板
１２ 第１の半導体素子形成層
１３ 絶縁膜
１３ａ 開口部
１３ｂ 表面
１４ 接続電極
１４ａ 端面
２０ 整合回路半導体チップ（第２の半導体素子）
２０ａ 一方の面
２０ｂ 他方の面
２１ 第２の基板
２２ 第２の半導体素子形成層
３１ 粘着シート
３２ モールド樹脂
４１ 絶縁膜
４１ａ 開口部
４２ メタル層
４３ レジストパターン
４３ａ 開口部
４４ 配線
４５ 絶縁膜
４５ａ 開口部
４６ 裏面金属層
１０ａ 一方の面
１０ｂ 他方の面
１１ 第１の基板
１２ 第１の半導体素子形成層
１３ 絶縁膜
１３ａ 開口部
１３ｂ 表面
１４ 接続電極
１４ａ 端面
２０ 整合回路半導体チップ（第２の半導体素子）
２０ａ 一方の面
２０ｂ 他方の面
２１ 第２の基板
２２ 第２の半導体素子形成層
３１ 粘着シート
３２ モールド樹脂
４１ 絶縁膜
４１ａ 開口部
４２ メタル層
４３ レジストパターン
４３ａ 開口部
４４ 配線
４５ 絶縁膜
４５ａ 開口部
４６ 裏面金属層
Claims (11)
- 金属層と、
前記金属層の上方に設けられた第１の半導体素子及び前記第１の半導体素子の厚さよりも厚い第２の半導体素子と、
前記第１の半導体素子の上に設けられた接続電極と、
を有し、
前記第１の半導体素子と接続電極とを合わせた厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。 - 金属層と、
前記金属層の上方に設けられた第１の半導体素子及び第２の半導体素子と、
を有し、
前記第１の半導体素子には接続電極が設けられており、
平面視で前記第１の半導体素子の接続電極が設けられている領域における前記接続電極を含めた前記第１の半導体素子の厚さと、前記第２の半導体素子の厚さとが略同じであることを特徴とする半導体装置。 - 前記第１の半導体素子の接続電極が形成されている面には、第１の半導体素子形成層が形成されており、
前記第１の半導体素子における前記接続電極と、前記第２の半導体素子に形成されている第２の半導体素子形成層とは、配線により接続されていることを特徴とする請求項１または２に記載の半導体装置。 - 前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には絶縁膜が形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記第１の半導体素子の前記第１の半導体素子形成層の上の前記接続電極の周囲には樹脂層が形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記第１の半導体素子と前記配線との間には、空間が形成されていることを特徴とする請求項３に記載の半導体装置。
- 第１の基板の一方の面に第１の半導体素子形成層が形成されている第１の半導体素子と、第２の基板の一方の面に第２の半導体素子形成層が形成されている第２の半導体素子とが、樹脂で固められている半導体装置の製造方法において、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成し、前記第１の半導体素子形成層の上に接続電極を形成する工程と、
前記第１の半導体素子の接続電極の端面と、前記第２の半導体素子の一方の面とを揃え、樹脂で固める工程と、
前記第１の半導体素子の接続電極と、前記第２の半導体素子の一方の面における前記第２の半導体素子形成層とを接続する配線を形成する工程と、
前記樹脂で固められた前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記裏面金属層を形成する工程は、
前記第１の半導体素子における接続電極が形成されている領域の厚さ及び前記第２の半導体素子の厚さが所望の厚さとなるまで、前記第１の基板及び前記第２の基板の他方の面を研磨する工程と、
前記研磨された前記第１の半導体素子の他方の面及び前記第２の半導体素子の他方の面に裏面金属層を形成する工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に前記第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部に接続電極を形成する工程と、
を有すること特徴とする請求項７または８に記載の半導体装置の製造方法。 - 前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
前記レジストパターンを除去する工程と、
を有することを特徴とする請求項７または８に記載の半導体装置の製造方法。 - 前記第１の半導体素子を形成する工程は、
前記第１の基板の一方の面に第１の半導体素子形成層を形成する工程と、
前記第１の半導体素子形成層の上に、開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの前記開口部に接続電極を形成する工程と、
を有し、
前記樹脂で固める工程の後、前記レジストパターンを除去する工程を有することを特徴とする請求項７または８に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2016085264A JP6701916B2 (ja) | 2016-04-21 | 2016-04-21 | 半導体装置及び半導体装置の製造方法 |
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| JP2016085264A JP6701916B2 (ja) | 2016-04-21 | 2016-04-21 | 半導体装置及び半導体装置の製造方法 |
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