JP6687319B2 - システム検証のための障害挿入 - Google Patents
システム検証のための障害挿入 Download PDFInfo
- Publication number
- JP6687319B2 JP6687319B2 JP2014247187A JP2014247187A JP6687319B2 JP 6687319 B2 JP6687319 B2 JP 6687319B2 JP 2014247187 A JP2014247187 A JP 2014247187A JP 2014247187 A JP2014247187 A JP 2014247187A JP 6687319 B2 JP6687319 B2 JP 6687319B2
- Authority
- JP
- Japan
- Prior art keywords
- design
- node
- compilation
- change
- modified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003780 insertion Methods 0.000 title description 5
- 230000037431 insertion Effects 0.000 title description 5
- 238000012795 verification Methods 0.000 title description 4
- 238000013461 design Methods 0.000 claims description 150
- 230000008859 change Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 30
- 238000004088 simulation Methods 0.000 claims description 27
- 238000012986 modification Methods 0.000 claims description 25
- 230000004048 modification Effects 0.000 claims description 25
- 230000015654 memory Effects 0.000 claims description 15
- 238000004590 computer program Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 7
- 238000004458 analytical method Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 21
- 230000006399 behavior Effects 0.000 description 12
- 238000004891 communication Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000012942 design verification Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001131 transforming effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 238000013031 physical testing Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Description
------------------------------------------------------------
-- An ideal resistor for fault insertion.
------------------------------------------------------------
-- This code was created by Synopsys, Inc. for use with SaberHDL(tm) and
-- other VHDL-AMS simulators.
-- Copyright 2013 - 2013.
------------------------------------------------------------
library ieee;
use ieee.electrical_systems.all;
entity r_fault_vhdl is
generic (rnom : real := 0.0); -- nominal resistance
port (terminal p, m : electrical);
end entity r_fault_vhdl;
architecture simple of r_fault_vhdl is
quantity v across i through p to m;
begin
assert rnom /= 0.0
report "rnom is zero"
severity error;
assert rnom >= 0.0
report "rnom is negative : " & real'image(rnom) & ". Use with caution"
severity warning;
i == v / rnom;
end architecture simple;
------------------------------------------------------------
-- This code is provided "AS is" and with no warranties express or implied.
-- Synopsys is not responsible for any liability arising from the use of this
-- code or the results obtained from it.
------------------------------------------------------------
------------------------------------------------------------
-- A model to drive a stuck signal. The input reads the old signal driver
-- and propagates the value when the fault is disabled.
------------------------------------------------------------
-- This code was created by Synopsys, Inc. for use with SaberHDL(tm) and
-- other VHDL-AMS simulators.
-- Copyright 2013 - 2013.
------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity stuck_fault_vhdl is
generic (tbegin: time := -1 sec; tend :time := time'high; faultvalue :std_
logic:= '0');
port (input: in std_logic; output: out std_logic);
end stuck_fault_vhdl;
architecture simple of stuck_fault_vhdl is
signal faultIndicator :std_logic;
begin
p:process (input,faultIndicator) is
begin
if (now >= tbegin and now < tend) then
output <= faultvalue;
else
output <= input;
end if;
end process p;
p2: process is
begin
if (tbegin >= 0 sec) then
faultIndicator <= '1' after tbegin, '0' after tend;
else
faultIndicator <= '1';
faultIndicator <= '0' after tend;
end if;
wait;
end process p2;
end architecture simple;
------------------------------------------------------------
-- This code is provided "AS is" and with no warranties express or implied.
-- Synopsys is not responsible for any liability arising from the use of this
-- code or the results obtained from it.
------------------------------------------------------------
Claims (22)
- 電子回路のコンパイルされた設計を修正する計算機で実現された方法であって,
前記設計を表す記憶されたコンパイル物にアクセスするステップと,
前記設計を再推敲することなく,前記設計の一部への変更の指示に応答して,前記計算機に前記記憶されたコンパイル物の修正版を生成させるステップと,
を有し,
前記修正版を生成させるステップは,
前記変更がアナログ要素に関係することを判定する又は前記変更がデジタル要素に関係することを判定するステップと,
前記変更がアナログ要素に関係する場合に前記要素に関係する少なくとも一つのアナログ部方程式を更新する又は前記変更がデジタル要素に関係する場合に前記要素に関係する少なくとも一つのデジタル部ドライバ接続を更新するステップと,
を有する方法。 - 前記設計の前記変更された部分を表す前記コンパイル物の一部を特定するステップを更に有し,前記修正されたコンパイル物は前記コンパイル物の前記特定された部分の修正版を有し,前記コンパイル物のほかの部分は修正されないままである,請求項1に記載の方法。
- 前記変更は,前記設計に短絡要素を加えるステップと,前記設計に開放要素を加えるステップとの少なくとも一つを有する,請求項1に記載の方法。
- 前記記憶されたコンパイル物は,複数の部分木を有する設計木を含む,請求項1に記載の方法。
- 前記修正版を生成させるステップは,要素を前記部分木の一つに挿入するステップを有する,請求項4に記載の方法。
- 前記挿入するステップは,
第1ノードに接続されたポートから該第1ノードを切り離すステップと,
前記第1ノードと前記ポートとの間に第2ノードを加えるステップと,
前記ポートに前記第2ノードを接続するステップと,
前記第1ノードと前記第2ノードとの間に前記要素を挿入するステップと,
を有する,請求項5に記載の方法。 - 前記修正されたコンパイル物をシミュレートするステップと,
前記シミュレーションに基づいてレポートを生成するステップと,
を更に有する,請求項1に記載の方法。 - 前記修正されたコンパイル物を未修正の状態に戻すステップを更に有する,請求項1に記載の方法。
- 電子回路の設計を検証するシステムであって,
プロセッサと,
命令を記憶するメモリであって,該命令は前記プロセッサが実行したとき前記プロセッサに,
前記設計を表す記憶されたコンパイル物にアクセスし,
前記設計を再推敲することなく,前記設計の一部への変更の指示に応答して,前記プロセッサに前記記憶されたコンパイル物の修正版を生成させる,ように前記プロセッサを構成する,メモリと,
を備え,
前記修正版を生成させることは,
前記変更がアナログ要素に関係することを判定すること又は前記変更がデジタル要素に関係することを判定することと,
前記変更がアナログ要素に関係する場合に前記要素に関係する少なくとも一つのアナログ部方程式を更新すること又は前記変更がデジタル要素に関係する場合に前記要素に関係する少なくとも一つのデジタル部ドライバ接続を更新することと,
を有するシステム。 - 前記命令は,前記プロセッサが前記設計の前記変更された部分を表す前記コンパイル物の一部を特定するように更に構成され,前記修正されたコンパイル物は前記コンパイル物の前記特定された部分の修正版を有し,前記コンパイル物のほかの部分は修正されないままである,請求項9に記載のシステム。
- 前記変更は,前記設計に短絡要素を加えることと,前記設計に開放要素を加えることとの少なくとも一つを有する,請求項9に記載のシステム。
- 前記修正版を生成させることは,
A)前記変更がアナログ要素に関係することを判定し,前記要素に関係する少なくとも一つのアナログ部方程式を更新することと,
B)前記変更がデジタル要素に関係することを判定し,前記要素に関係する少なくとも一つのデジタル部ドライバ接続を更新することと,の少なくとも一つを有する,請求項9に記載のシステム。 - 前記修正版を生成させることは,
第1ノードに接続されたポートから該第1ノードを切り離すことと,
前記第1ノードと前記ポートとの間に第2ノードを加えることと,
前記ポートに前記第2ノードを接続することと,
前記第1ノードと前記第2ノードとの間に前記要素を挿入することと,
を有する,請求項9に記載のシステム。 - 前記命令は,前記プロセッサが,
前記修正されたコンパイル物をシミュレートし,
前記シミュレーションに基づいてレポートを生成する,
ように更に構成する,請求項9に記載のシステム。 - 前記命令は,前記プロセッサが前記修正されたコンパイル物を未修正の状態に戻すように更に構成する,請求項9に記載のシステム。
- 電子回路の設計を表す記憶されたコンパイル物にアクセスするステップと,
前記設計を再推敲することなく,前記設計の一部への変更の指示に応答して,前記記憶されたコンパイル物の修正版を生成させるステップと,
を備え,
前記修正版を生成させるステップは,
前記変更がアナログ要素に関係することを判定する又は前記変更がデジタル要素に関係することを判定するステップと,
前記変更がアナログ要素に関係する場合に前記要素に関係する少なくとも一つのアナログ部方程式を更新する又は前記変更がデジタル要素に関係する場合に前記要素に関係する少なくとも一つのデジタル部ドライバ接続を更新するステップと,
を有する方法を計算機に実行させるための計算機プログラム。 - 前記方法は,前記設計の前記変更された部分を表す前記コンパイル物の一部を特定するステップを更に有し,前記修正されたコンパイル物は前記コンパイル物の前記特定された部分の修正版を有し,前記コンパイル物のほかの部分は修正されないままである,請求項16に記載の計算機プログラム。
- 前記変更は,前記設計に短絡要素を加えることと,前記設計に開放要素を加えることとの少なくとも一つを有する,請求項16に記載の計算機プログラム。
- 前記修正版を生成させるステップは,
A)前記変更がアナログ要素に関係することを判定するステップ,及び前記要素に関係する少なくとも一つのアナログ部方程式を更新するステップと,
B)前記変更がデジタル要素に関係することを判定するステップ,及び前記要素に関係する少なくとも一つのデジタル部ドライバ接続を更新するステップと,の少なくとも一つを有する,請求項16に記載の計算機プログラム。 - 前記修正版を生成させるステップは,
第1ノードに接続されたポートから該第1ノードを切り離すステップと,
前記第1ノードと前記ポートとの間に第2ノードを加えるステップと,
前記ポートに前記第2ノードを接続するステップと,
前記第1ノードと前記第2ノードとの間に前記要素を挿入するステップと,
を有する,請求項16に記載の計算機プログラム。 - 前記方法は,
前記修正されたコンパイル物をシミュレートするステップと,
前記シミュレーションに基づいてレポートを生成するステップと,
を更に有する,請求項16に記載の計算機プログラム。 - 前記方法は,前記修正されたコンパイル物を未修正の状態に戻すステップを有する,請求項16に記載の計算機プログラム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361913225P | 2013-12-06 | 2013-12-06 | |
US61/913,225 | 2013-12-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015122065A JP2015122065A (ja) | 2015-07-02 |
JP6687319B2 true JP6687319B2 (ja) | 2020-04-22 |
Family
ID=53271429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014247187A Active JP6687319B2 (ja) | 2013-12-06 | 2014-12-05 | システム検証のための障害挿入 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10452797B2 (ja) |
JP (1) | JP6687319B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10452797B2 (en) * | 2013-12-06 | 2019-10-22 | Synopsys, Inc. | Fault insertion for system verification |
EP3101566A1 (de) * | 2015-06-05 | 2016-12-07 | Invenio Virtual Technologies GmbH | Verfahren und vorrichtung zum überprüfen der baubarkeit eines virtuellen prototyps |
US10592624B2 (en) | 2017-06-02 | 2020-03-17 | Synopsis, Inc. | Efficient mechanism of fault qualification using formal verification |
US11010522B2 (en) | 2017-11-14 | 2021-05-18 | Synopsys, Inc. | Efficient mechanism for interactive fault analysis in formal verification environment |
US10922203B1 (en) * | 2018-09-21 | 2021-02-16 | Nvidia Corporation | Fault injection architecture for resilient GPU computing |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63132347A (ja) * | 1986-11-21 | 1988-06-04 | Fujitsu Ltd | 論理回路のコンパイル方式 |
US5867399A (en) * | 1990-04-06 | 1999-02-02 | Lsi Logic Corporation | System and method for creating and validating structural description of electronic system from higher-level and behavior-oriented description |
JP3192906B2 (ja) * | 1994-03-11 | 2001-07-30 | 富士通株式会社 | 論理シミュレーションシステム及び論理変更方法 |
JP3056071B2 (ja) * | 1996-04-25 | 2000-06-26 | 日本電気アイシーマイコンシステム株式会社 | 設計支援装置 |
JPH09319777A (ja) * | 1996-05-27 | 1997-12-12 | Sharp Corp | 電気回路の故障解析方法 |
US5983277A (en) * | 1996-10-28 | 1999-11-09 | Altera Corporation | Work group computing for electronic design automation |
US20030149962A1 (en) * | 2001-11-21 | 2003-08-07 | Willis John Christopher | Simulation of designs using programmable processors and electronically re-configurable logic arrays |
JP2005513597A (ja) * | 2001-12-10 | 2005-05-12 | メンター・グラフィクス・コーポレーション | 並列的電子設計オートメーション:同時共有編集 |
JP2003316840A (ja) * | 2002-04-26 | 2003-11-07 | Fujitsu Ltd | 論理回路設計方法及びプログラム |
GB0301993D0 (en) * | 2003-01-29 | 2003-02-26 | Univ Edinburgh | System and method for rapid prototyping of asic systems |
US7447621B1 (en) * | 2003-09-29 | 2008-11-04 | Sun Microsystems, Inc. | PLI-less co-simulation of ISS-based verification systems in hardware simulators |
US7236917B1 (en) * | 2003-10-31 | 2007-06-26 | Sun Microsystems, Inc. | Method and apparatus for generating minimal node data and dynamic assertions for a simulation |
WO2006127409A2 (en) * | 2005-05-20 | 2006-11-30 | Cadence Design Systems, Inc. | System and method for statistical design rule checking |
US7552409B2 (en) * | 2005-06-07 | 2009-06-23 | Synopsys, Inc. | Engineering change order process optimization |
US20070005323A1 (en) * | 2005-06-30 | 2007-01-04 | Patzer Aaron T | System and method of automating the addition of programmable breakpoint hardware to design models |
US7571406B2 (en) * | 2005-08-04 | 2009-08-04 | Freescale Semiconductor, Inc. | Clock tree adjustable buffer |
US7761282B2 (en) * | 2005-12-16 | 2010-07-20 | International Business Machines Corporation | System and method to simulate conditions and drive control-flow in software |
WO2007124008A2 (en) * | 2006-04-21 | 2007-11-01 | Ameritherm, Inc. | Rf induction heating container of food |
US7448008B2 (en) * | 2006-08-29 | 2008-11-04 | International Business Machines Corporation | Method, system, and program product for automated verification of gating logic using formal verification |
US7653888B2 (en) * | 2007-04-25 | 2010-01-26 | International Business Machines Corporation | System for and method of integrating test structures into an integrated circuit |
US7886251B2 (en) * | 2007-05-22 | 2011-02-08 | Cadence Design Systems, Inc. | System and method for building configurable designs with hardware description and verification languages |
US8122428B2 (en) * | 2007-06-26 | 2012-02-21 | Analog Devices, Inc. | Methods and apparatus for automation and facilitating design of register maps |
US20090083690A1 (en) * | 2007-09-24 | 2009-03-26 | Nazmul Habib | System for and method of integrating test structures into an integrated circuit |
US7983893B2 (en) * | 2008-01-08 | 2011-07-19 | Mentor Graphics Corporation | Fault support in an emulation environment |
US8122399B2 (en) * | 2008-08-28 | 2012-02-21 | International Business Machines Corporation | Compiler for closed-loop 1×N VLSI design |
US8156458B2 (en) * | 2008-08-29 | 2012-04-10 | International Business Machines Corporation | Uniquification and parent-child constructs for 1xN VLSI design |
US20100107130A1 (en) * | 2008-10-23 | 2010-04-29 | International Business Machines Corporation | 1xn block builder for 1xn vlsi design |
JP5267243B2 (ja) * | 2009-03-17 | 2013-08-21 | 日本電気株式会社 | 動作記述変換装置、動作記述変換方法、およびプログラム |
US8086988B2 (en) * | 2009-05-18 | 2011-12-27 | International Business Machines Corporation | Chip design and fabrication method optimized for profit |
US8566059B2 (en) * | 2009-12-08 | 2013-10-22 | International Business Machines Corporation | Insertion of faults in logic model used in simulation |
US8281274B1 (en) * | 2010-01-08 | 2012-10-02 | Altera Corporation | Method and apparatus for performing efficient incremental compilation |
US8296704B1 (en) * | 2010-07-09 | 2012-10-23 | Altera Corporation | Method and apparatus for simultaneous switching noise optimization |
US8365114B2 (en) * | 2010-08-25 | 2013-01-29 | International Business Machines Corporation | Logic modification synthesis |
WO2012040293A1 (en) * | 2010-09-21 | 2012-03-29 | Ansaldo Sts Usa, Inc. | Method of analyzing the safety of a device employing on target hardware description language based fault injection |
US9053264B2 (en) * | 2011-03-16 | 2015-06-09 | Synopsys, Inc. | What-if simulation methods and systems |
US8954297B2 (en) * | 2012-01-02 | 2015-02-10 | Flux Factory, Inc. | Automated and intelligent structure design generation and exploration |
US20130096901A1 (en) * | 2011-10-12 | 2013-04-18 | International Business Machines Corporation | Verifying Simulation Design Modifications |
US8584062B2 (en) * | 2011-10-27 | 2013-11-12 | Apple Inc. | Tool suite for RTL-level reconfiguration and repartitioning |
US20130346593A1 (en) * | 2012-06-22 | 2013-12-26 | Nokia Corporation | Method and apparatus for providing transition to an alternate service based on performance degradation of an initial service |
US8977997B2 (en) * | 2013-03-15 | 2015-03-10 | Mentor Graphics Corp. | Hardware simulation controller, system and method for functional verification |
US20150051890A1 (en) * | 2013-08-15 | 2015-02-19 | Palo Alto Research Center Incorporated | Automated augmented model extension for robust system design |
US9202005B2 (en) * | 2013-08-28 | 2015-12-01 | Synopsys, Inc. | Development and debug environment in a constrained random verification |
US10452797B2 (en) * | 2013-12-06 | 2019-10-22 | Synopsys, Inc. | Fault insertion for system verification |
US9286426B2 (en) * | 2014-04-23 | 2016-03-15 | International Business Machines Corporation | Method and apparatus for testing |
-
2014
- 2014-10-31 US US14/530,359 patent/US10452797B2/en active Active
- 2014-12-05 JP JP2014247187A patent/JP6687319B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015122065A (ja) | 2015-07-02 |
US20150161306A1 (en) | 2015-06-11 |
US10452797B2 (en) | 2019-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7865350B1 (en) | Partitioning a model in modeling environments | |
JP6687319B2 (ja) | システム検証のための障害挿入 | |
US7503027B1 (en) | Hardware description language code generation from a state diagram | |
JP6220882B2 (ja) | 自己テスト型グラフィックコンポーネントアルゴリズム仕様 | |
US7680632B1 (en) | Test precondition items for automated analysis and test generation | |
US20110145784A1 (en) | Automatic generation of code for component interfaces in models | |
US7729894B1 (en) | Test postcondition items for automated analysis and test generation | |
US9152393B1 (en) | Dynamic entities for a model of a graphical modeling environment | |
US20060064680A1 (en) | Extensible internal representation of systems with parallel and sequential implementations | |
US10860298B2 (en) | Method and system for editing a block diagram model | |
JP2014203314A (ja) | Ecuシミュレーション装置 | |
US8903688B1 (en) | Test entities for evaluation and validation of a model | |
US10185793B2 (en) | Conditional-based duration logic | |
US10078500B2 (en) | Method and system for automatic code generation | |
CN106874562B (zh) | 一种将架构模型转换为静态计算模型的转换系统及其方法 | |
Kintali et al. | Model-based design with Simulink, HDL Coder, and Xilinx system generator for DSP | |
JP6300833B2 (ja) | シミュレーション方法およびその装置 | |
Kaijser et al. | Towards simulation-based verification for continuous integration and delivery | |
US10706193B1 (en) | Computer processing during simulation of a circuit design | |
US8768658B1 (en) | Configurable enablement of operations associated with state enabled systems in a graphical environment | |
US8145466B1 (en) | Clustering of electronic circuit design modules for hardware-based and software-based co-simulation platforms | |
US20040230414A1 (en) | Method for verification of hardware designs with multiple asynchronous frequency domains | |
CN111400994A (zh) | 网表形式验证方法、装置、计算机设备及存储介质 | |
JP2005129054A (ja) | 回路設計方法 | |
US11334704B1 (en) | System, method, and computer program product for mixed signal verification |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181002 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20181227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190312 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190813 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20191216 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20200108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200303 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200402 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6687319 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |