JP6675177B2

JP6675177B2 - 撮像装置

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Publication number: JP6675177B2
Application number: JP2015222437A
Authority: JP
Inventors: 頌弘仲田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-11-12
Filing date: 2015-11-12
Publication date: 2020-04-01
Anticipated expiration: 2035-11-12
Also published as: JP2017092781A

Description

本発明は、積層型イメージセンサを有する撮像装置に関する。

近年、デジタルカメラ等の撮像装置に搭載されるイメージセンサとして、画像信号に対して画像処理を行う半導体集積回路チップ（処理チップ）の上に撮像用画素等が形成された半導体集積回路チップ（撮像チップ）を積層した積層型イメージセンサが登場している（特許文献１）。このように、イメージセンサを立体的な積層構造にすることで、実装密度を向上させ、実装面積を小さくすることができる。

特開２０１２−０９４７２０号公報

しかしながら、従来の構成では、処理チップと撮像チップが積層されることにより、チップ面と直交する垂直方向（積層方向）において隣接して配置されるために処理チップの動作により発生する熱が撮像チップに伝搬し、暗電流やホワイトノイズの増加を引き起こし、画質の低下を招くおそれがある。また、処理チップの動作により発生するノイズが撮像チップへのノイズとなり、撮像性能に影響を与えるおそれもある。

本発明は、上記課題に鑑みてなされ、その目的は、撮像部が画像処理部上に積層された積層型イメージセンサにおいて、撮像部が画像処理部から受ける熱やノイズの影響を低減できる撮像装置を実現することである。

上記課題を解決し、目的を達成するために、本発明の撮像装置は、撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられ、前記第１の画像処理部と電気的に接続される第２の画像処理部と、を有し、前記第１の画像処理部および前記第２の画像処理部は、前記撮像された画像信号の画像処理を分担して実行するような回路構成を有し、前記第２の画像処理部は現像処理よりも前の処理を実行し、前記第１の画像処理部は現像処理以降の処理を実行する。
また、本発明の撮像装置は、撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられるとともに前記第１の画像処理部と電気的に接続され、前記撮像された画像信号の画像処理を実行する第２の画像処理部と、を有し、前記第２の画像処理部は動画処理を実行し、前記第１の画像処理部は静止画処理を実行する。
また、本発明の撮像装置は、撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられるとともに前記第１の画像処理部と電気的に接続され、前記撮像された画像信号の画像処理を実行する第２の画像処理部と、前記第２の画像処理部に積層して配置され、前記第２の画像処理部により処理されたデータを格納するメモリ部と、を有する。

本発明によれば、撮像部が画像処理部上に積層された積層型イメージセンサにおいて、撮像部が画像処理部から受ける熱やノイズの影響を低減できる撮像装置を実現することができる。

実施形態１の積層型イメージセンサを含む撮像装置の構成を示すブロック図。実施形態１の積層型イメージセンサと画像処理部の接続構造を示す断面図。実施形態２の積層型イメージセンサを含む撮像装置の構成を示すブロック図。

以下に、添付図面を参照して本発明を実施するための形態について詳細に説明する。尚、以下に説明する実施の形態は、本発明を実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。また、後述する各実施形態の一部を適宜組み合わせて構成しても良い。

以下、本発明を、デジタルカメラ等の撮像装置に実装されるイメージセンサに適用した実施形態について説明する。なお、本発明は、イメージセンサが実装された携帯電話の一種であるスマートフォンやタブレットその他の電子機器にも適用可能である。

［実施形態１］
図１を参照して、本実施形態の積層型イメージセンサ１００を含む撮像装置１の構成について説明する。

図１において、本実施形態の撮像装置１は、第１の画像処理部１０３上に撮像部１０１が積層された積層型イメージセンサ１００と、第２の画像処理部１０２と、第２の画像処理部１０２上に配置されたメモリ部１０４とを備える。撮像部１０１は、撮像用の画素等の半導体回路が形成された集積回路チップとして構成されている。第１の画像処理部１０３および第２の画像処理部１０２は、それぞれ撮像部１０１により撮像された画像信号に対して画像処理を行う半導体回路が形成された集積回路チップとして構成されている。また、メモリ部１０４は、画像処理が施された画像信号を記憶する半導体回路が形成された集積回路チップとして構成されている。そして、本実施形態の積層型イメージセンサ１００は、撮像部１０１を構成する集積回路チップが第１の画像処理部１０３を構成する集積回路チップ上に積層されている。また、メモリ部１０４を構成する集積回路チップが第２の画像処理部１０２を構成する集積回路チップ上に積層されている。

撮像部１０１は、画素部１０１１およびＡＤ変換部１０１２を備えるＣＭＯＳイメージセンサを構成している。画素部１０１１、複数の画素が二次元の行列状に配列され、入射される被写体からの光を電気信号に変換する。撮像部１０１は、画素部１０１１における任意の列または行の画素から画素信号を読み出し可能である。画素部１０１１の各画素は、光を電気信号に変換するフォトダイオード、フローティングディフュージョンアンプを有し、各画素から出力されるアナログ画素信号を列単位で後段のＡＤ変換部１０１２へ伝送する。ＡＤ変換部１０１２は、画素部１０１１が出力する各画素のアナログ信号をデジタル信号に変換する。撮像部１０１から出力されるデジタル信号は画像データとして第２の画像処理部１０２に送信される。

メモリ部１０４は、各種データを一時的に保持する揮発性のメモリ部を構成している。記録媒体Ｉ／Ｆ（インタフェース）１０５は、メモリカードやハードディスク等の記録媒体１０６とのインタフェースである。記録媒体１０６は、撮像部１０１から出力され、第２の画像処理部１０２により処理された画像データを記録する。

ＤＡ変換部１０７は、撮像部１０１から出力され、第２の画像処理部１０２および第１の画像処理部１０３により処理された画像データをアナログ信号に変換して表示部１０８に供給する。そして、積層型イメージセンサ１００により撮像された画像が表示部１０８により表示される。

第２の画像処理部１０２は、撮像Ｉ／Ｆ１０２１、メモリ制御部１０２２、センサ補正部１０２３、可逆圧縮部１０２４、記録媒体制御部１０２５、チップ間通信Ｉ／Ｆ１１０を備える。撮像Ｉ／Ｆ１０２１は、撮像部１０１のＡＤ変換部１０１２から送信された画像データを高速に取り込む。メモリ制御部１０２２は、撮像Ｉ／Ｆ１０２１により取り込まれた画像データをメモリ部１０４に格納する。

センサ補正部１０２３は、メモリ部１０４に格納された画像データをメモリ制御部１０２２を介して読み出し、レンズの収差を補正する処理や、センサの欠陥画素を補間する処理を行い、メモリ制御部１０２２を介してメモリ部１０４に格納する。

また、センサ補正部１０２３で処理されたＲ，Ｇ，Ｂ画像信号は、可逆圧縮（ロスレス圧縮）をかける可逆圧縮部１０２４に入力される。可逆圧縮部１０２４により可逆圧縮されたデータは、記録媒体制御部１０２５によって記録媒体Ｉ／Ｆ１０５を介して記録媒体１０６に記録される。

上記第２の画像処理部１０２における処理は、全ての画像処理のうち、現像処理前の前半部の画像処理に対応する。

第２の画像処理部１０２のチップ間通信Ｉ／Ｆ１１０は、第１の画像処理部１０３のチップ間通信Ｉ／Ｆ１０９と通信する。

第１の画像処理部１０３は、現像処理部１０３１、色変換部１０３２、符号化部１０３３、表示用画像生成部１０３４、表示制御部１０３５、チップ間通信Ｉ／Ｆ１０９を備える。

現像処理部１０３１は、メモリ部１０４に格納されたＲ，Ｇ，Ｂ画像信号をメモリ制御部１０２２およびチップ間通信Ｉ／Ｆ１０９、１１０を介して読み出し、各信号のオフセット調整、ゲイン調整、ベイヤー配列等の補間処理、ガンマ補正等の現像処理等を行う。

色変換部１０３２は、現像処理部１０３１で処理されたＲ，Ｇ，Ｂ画像信号を入力し、輝度信号（Ｙ）と色差信号（Ｃｂ、Ｃｒ）に変換する。

符号化部１０３３には、Ｙ信号とＣｂ、Ｃｒ信号が入力され、所定のファイルフォーマットに合わせて圧縮符号化して、記録用画像データを生成する。

符号化部１０３３で生成された記録用画像データは、チップ間通信Ｉ／Ｆ１０９、１１０、記録媒体制御部１０２５および記録媒体Ｉ／Ｆ１０５を介して記録媒体１０６に記録される。

表示用画像生成部１０３４は、メモリ部１０４に格納されたＲ，Ｇ，Ｂ画像信号をメモリ制御部１０２２およびチップ間通信Ｉ／Ｆ１０９、１１０を介して読み出し、ユーザが意図するガンマ特性に基づいて変換して、表示用画像データを生成する。

表示制御部１０３５は、表示用生成データをＤＡ変換部１０７によりデジタル信号からアナログ信号へ変換し表示部１０８に出力される。

上記第１の画像処理部１０３における処理は、全ての画像処理のうち、現像処理からの後半部の画像処理に対応する。

このように、本実施形態では、画像信号に対する全ての画像処理のうち、前半部の画像処理を第２の画像処理部１０２が分担し、後半部の画像処理を第１の画像処理部１０３が分担して実行するように構成されている。

次に、図２を参照して、実施形態１の積層型イメージセンサ１００と第２の画像処理部１０２の各集積回路チップの接続構造について説明する。

図２において、メイン基板２００には、積層型イメージセンサ１００、第２の画像処理部１０２、メモリ部１０４、記録媒体Ｉ／Ｆ１０５、記録媒体１０６、ＤＡ変換部１０７、表示部１０８が実装される。

メイン基板２００は、基板上に実装される電子部品や集積回路チップを接続するための配線パターンが形成され、配線パターンのための複数の導電層と絶縁層が設けられている。インタポーザ２０１、２０２は、各集積回路チップの入出力（ＩＯ）端子とメイン基板２００とを接続するための配線パターンが形成され、配線パターンのための複数の導電層と絶縁層が設けられている。ボール２０３、２０４は、各集積回路チップのインタポーザ２０１、２０２とメイン基板２００とを電気的に接続するための球状の導電性物体で構成されている。

複数のマイクロバンプ２０５は、図示のように第１の画像処理部１０３がインタポーザ２０１上に積層される場合、積層方向に隣接する第１の画像処理部１０３とインタポーザ２０１とを電気的に接続する。

複数のマイクロバンプ２０６は、図示のように第２の画像処理部１０２がインタポーザ２０２上に積層される場合、積層方向に隣接する第２の画像処理部１０２とインタポーザ２０２とを電気的に接続する。

複数のマイクロバンプ２０７は、図示のように撮像部１０１が第１の画像処理部１０３上に積層される場合、積層方向に隣接する撮像部１０１と第１の画像処理部１０３を電気的に接続する。

複数のマイクロバンプ２０８は、図示のようにメモリ部１０４が第２の画像処理部１０２上に積層される場合、積層方向に隣接するメモリ部１０４と第２の画像処理部１０２を電気的に接続する。

第１の画像処理部１０３の内部には複数の貫通電極２０９ａ〜２０９ｃが形成されている。貫通電極２０９ａは、撮像部１０１の下面と第１の画像処理部１０３の上面とを第１の画像処理部１０３の内部を経由して電気的に接続する。貫通電極２０９ｂおよび２０９ｃは、第１の画像処理部１０３の下面とチップ間通信Ｉ／Ｆ１０９および表示制御部１０３５とを電気的に接続する。

第２の画像処理部１０２の内部には複数の貫通電極２１０ａ〜２１０ｄが形成されている。貫通電極２１０ａ〜２１０ｃは、第２の画像処理部１０２の下面と撮像Ｉ／Ｆ１０２１、チップ間通信Ｉ／Ｆ１１０および記録媒体制御部１０２５とを電気的に接続する。貫通電極２１０ｄは、メモリ部１０４の下面と第２の画像処理部１０２のメモリ制御部１０２２とを電気的に接続する。

撮像部１０１と撮像Ｉ／Ｆ１０２１は、マイクロバンプ２０７、貫通電極２０９ａ、マイクロバンプ２０５、インタポーザ２０１、ボール２０３、メイン基板２００、ボール２０４、インタポーザ２０２、マイクロバンプ２０６および貫通電極２１０ａを介して電気的に接続される。

第１の画像処理部１０３のチップ間通信Ｉ／Ｆ１０９と第２の画像処理部１０２のチップ間通信Ｉ／Ｆ１１０は、貫通電極２０９ｂ、マイクロバンプ２０５、インタポーザ２０１、ボール２０３、メイン基板２００、ボール２０４、インタポーザ２０２および貫通電極２１０ｂを介して電気的に接続される。

第２の画像処理部１０２の記録媒体制御部１０２５とメイン基板２００上の記録媒体Ｉ／Ｆ１０５は、貫通電極２１０ｃ、マイクロバンプ２０６、インタポーザ２０２、ボール２０４およびメイン基板２００を介して電気的に接続される。

第１の画像処理部１０３の表示制御部１０３５とメイン基板２００上のＤＡ変換部１０７は、貫通電極２０９Ｃ、マイクロバンプ２０５、インタポーザ２０１、ボール２０３およびメイン基板２００を介して電気的に接続される。

このように、積層型イメージセンサ１００と第２の画像処理部１０２とを電気的に接続しつつメイン基板２００上において離間して配置し、第１の画像処理部１０３と第２の画像処理部１０２とが画像処理を分担して実行するような回路構成となっている。

これにより、積層型イメージセンサ１００における第１の画像処理部１０３の動作により発生する熱やノイズを低減し、また、第２の画像処理部１０２は、積層型イメージセンサ１００とチップ面と直交する垂直方向（積層方向）において隣接しない位置関係にあるため、第２の画像処理部１０２の動作により発生する熱やノイズが撮像部１０１へ伝わりにくい構成となり、撮像性能への影響を低減できる。また、撮像部１０１と第１の画像処理部１０３とを積層することにより基板への実装面積を小さくし、撮像装置の小型化を実現することができる。

上述した実施形態によれば、撮像部１０１から出力される画像データに対する画像処理のうち、現像処理前の前半部は第２の画像処理部１０２で実行され、現像処理からの後半部は第１の画像処理部１０３で実行される。このように、撮像された画像データに対する画像処理を、垂直方向（積層方向）において互いに隣接しない位置に設けられた第１の画像処理部１０３と第２の画像処理部１０２とに分散して実行させることで、全ての画像処理を撮像部１０１が積層された第１の画像処理部１０３で実行する場合と比較して、画像処理部で発生する熱やノイズが撮像部１０１に与える影響を少なくすることが可能となる。

また、図１で説明したように、センサ補正部１０２３で処理されたデジタル信号は、一旦可逆圧縮部１０２４で可逆圧縮され、記録媒体１０６に記録される。従って、第１の画像処理部１０３での処理は、記録媒体１０６に記録された可逆信号を用いることにより、いつでも行うことが可能である。よって、第２の画像処理部１０２による処理の実行を第１の画像処理部１０３で発生する熱量やそれに起因するノイズに基づいて制御するように構成することもできる。この場合、例えば、第１の画像処理部１０３にチップ温度を測定可能な温度センサを設け、第１の画像処理部１０３の温度やその際に発生する熱量やノイズが、撮像画像に影響を与えるような値になった場合には、撮像画像に影響を与えない値になるまで第２の画像処理部１０２での処理を停止するように制御するように構成する。これにより、第１の画像処理部１０３で発生する熱が撮像画像に与える影響をさらに低減することが可能となる。

［実施形態２］次に、実施形態２について説明する。

実施形態１では、撮像された画像データに対する画像処理を、垂直方向（積層方向）において互いに隣接しない位置に設けられた第１の画像処理部１０３と第２の画像処理部１０２とに分散して実行させる構成であった。これに対して、実施形態２では第１の画像処理部１０３と第２の画像処理部１０２の処理対象の画像が、静止画と動画のように異なる構成としている。

以下、図３を参照して、本実施形態の積層型イメージセンサを含む撮像装置の構成について説明するが、図１の実施形態１と同じ構成には同一の符号を付して説明は省略する。

第２の画像処理部１０２ｂは、撮像Ｉ／Ｆ１０２１、メモリ制御部１０２２、センサ補正部１０２３、可逆圧縮部１０２４、記録媒体制御部１０２５、チップ間通信Ｉ／Ｆ１１０、現像処理部１０３１、色変換部１０３２、動画符号化部３０１、表示用動画像生成部３０２を備える。

色変換部１０３２は、現像処理部１０３１で処理されたＲ，Ｇ，Ｂ画像信号を、輝度信号（Ｙ）と色差信号（Ｃｂ、Ｃｒ）に変換する。

動画符号化部３０１には、Ｙ信号とＣｂ、Ｃｒ信号が入力され、所定の動画用ファイルフォーマットに合わせて圧縮符号化して、記録用動画像データを生成する。

動画符号化部３０１で生成された記録用動画データは、記録媒体制御部１０２５および記録媒体Ｉ／Ｆ１０５を介して記録媒体１０６に記録される。

第１の画像処理部１０３ｂは、静止画符号化部３０３、表示用静止画像生成部３０４、チップ間通信Ｉ／Ｆ１０９を備える。

静止画符号化部３０３は、Ｙ信号とＣｂ、Ｃｒ信号をチップ間通信Ｉ／Ｆ１０９、１１０を介して第２の画像処理部１０２ｂから入力し、所定の静止画用ファイルフォーマットに合わせて圧縮符号化して、記録用静止画データを生成する。

静止画符号化部３０３で生成された記録用静止画データは、チップ間通信Ｉ／Ｆ１０９、１１０、記録媒体制御部１０２５および記録媒体Ｉ／Ｆ１０５を介して記録媒体１０６に記録される。

上述した実施形態によれば、撮像部１０１から出力される画像データに対する静止画処理は第２の画像処理部１０２ｂで実行され、動画処理は第１の画像処理部１０３ｂで実行される。このように、処理すべきデータ量が少なく、熱やノイズの発生量の少ない静止画処理を撮像部１０１に積層され、チップ面と直交する垂直方向（積層方向）において隣接する第１の画像処理部１０３ｂで行い、処理すべきデータ量が多く、熱やノイズの発生量の多い動画処理を撮像部１０１とチップ面と直交する垂直方向（積層方向）において隣接しない位置関係にある第２の画像処理部１０２ｂで行うことにより、画像処理部で発生する熱やノイズが撮像部１０１に与える影響を少なくすることが可能となる。

１００積層型イメージセンサ
１０１撮像部
１０２第２の画像処理部
１０３第１の画像処理部
１０４メモリ部

Claims

撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、
前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられ、前記第１の画像処理部と電気的に接続される第２の画像処理部と、を有し、
前記第１の画像処理部および前記第２の画像処理部は、前記撮像された画像信号の画像処理を分担して実行するような回路構成を有し、
前記第２の画像処理部は現像処理よりも前の処理を実行し、前記第１の画像処理部は現像処理以降の処理を実行することを特徴とする撮像装置。
前記第２の画像処理部により処理されたデータは記録媒体に記録されることを特徴とする請求項１に記載の撮像装置。
前記第１の画像処理部による処理の実行は、前記第１の画像処理部の温度または発生する熱量またはノイズに基づいて制御されることを特徴とする請求項１または２に記載の撮像装置。
撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、
前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられるとともに前記第１の画像処理部と電気的に接続され、前記撮像された画像信号の画像処理を実行する第２の画像処理部と、を有し、
前記第２の画像処理部は動画処理を実行し、前記第１の画像処理部は静止画処理を実行することを特徴とする撮像装置。
前記第１の画像処理部および前記第２の画像処理部により処理されたデータは記録媒体に記録されることを特徴とする請求項４に記載の撮像装置。
前記第２の画像処理部により処理されたデータを格納するメモリ部をさらに有し、
前記メモリ部は前記第２の画像処理部に積層して配置されることを特徴とする請求項１ないし５のいずれか１項に記載の撮像装置。
撮像用の画素が形成された撮像部と、撮像された画像信号を処理する第１の画像処理部とが積層された積層型イメージセンサと、
前記積層型イメージセンサとはチップ面と直交する方向において隣接しない位置に設けられるとともに前記第１の画像処理部と電気的に接続され、前記撮像された画像信号の画像処理を実行する第２の画像処理部と、
前記第２の画像処理部に積層して配置され、前記第２の画像処理部により処理されたデータを格納するメモリ部と、
を有することを特徴とする撮像装置。
前記メモリ部を構成する集積回路チップが、前記第２の画像処理部を構成する集積回路チップ上に積層されて構成されていることを特徴とする請求項６または７に記載の撮像装置。
前記積層型イメージセンサは、前記撮像部を構成する集積回路チップが、前記第１の画像処理部を構成する集積回路チップ上に積層されて構成されていることを特徴とする請求項１ないし８のいずれか１項に記載の撮像装置。