JP6665411B2

JP6665411B2 - Vertical MOSFET

Info

Publication number: JP6665411B2
Application number: JP2015046866A
Authority: JP
Inventors: 上野　勝典; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-03-10
Filing date: 2015-03-10
Publication date: 2020-03-13
Anticipated expiration: 2035-03-10
Also published as: JP2016167537A

Description

本発明は、縦型ＭＯＳＦＥＴに関する。 The present invention relates to a vertical MOSFET.

従来、縦型ＭＯＳＦＥＴはソース電極とドレイン電極との間にショットキーバリアダイオード（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ（以降ではＳＢＤと略記する。））を設けていた（例えば、特許文献１参照）。ただし、特許文献１では、ソース電極からドレイン電極に至る経路を１つのＳＢＤとすることを特徴としている。具体的には、ｐ型チャネルコンタクト領域を２００ｎｍ以下と薄くすることにより、ソース電極からドレイン電極に至る経路には１つのＳＢＤのみが存在して、ｐｎ接合ダイオードが存在しない（特許文献１の段落００３８および図１等）。また、ＭＯＳＦＥＴを設けた領域とＳＢＤを設けた領域とを異なる領域に作成していた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２０１１−００９３８７号公報
［特許文献２］特開２００９−１９４１２７号公報 Conventionally, a vertical MOSFET has a Schottky Barrier Diode (hereinafter abbreviated as SBD) between a source electrode and a drain electrode (for example, see Patent Document 1). However, Patent Document 1 is characterized in that the path from the source electrode to the drain electrode is one SBD. Specifically, by making the p-type channel contact region as thin as 200 nm or less, only one SBD exists in the path from the source electrode to the drain electrode, and the pn junction diode does not exist (see paragraph in Patent Document 1). 0038 and FIG. 1). Further, a region where the MOSFET is provided and a region where the SBD is provided are created in different regions (for example, see Patent Document 2).
[Prior art documents]
[Patent Document]
[Patent Document 1] Japanese Patent Application Laid-Open No. 2011-009387 [Patent Document 2] Japanese Patent Application Laid-Open No. 2009-194127

ｐ型ウェルを有する縦型ＭＯＳＦＥＴにおいては、当該ｐ型ウェルとｎ型ドリフト層との間にｐｎ接合の寄生ダイオードが存在する。このため、逆電圧印加時において、当該寄生ダイオードに順電流が流れて、バンドギャップエネルギー相当の光が発生する場合がある。この場合、チャネル領域の欠陥が拡張することによりオン抵抗が上昇する問題、発生した光によりゲート絶縁膜中に欠陥が発生する問題、および、深い準位にトラップされた電荷が励起されて放出されることにより閾値電圧が変化する問題がある。特に、直接遷移型のＧａＮ（窒化ガリウム）では発光効率が高いので、発光強度が強くなる。 In a vertical MOSFET having a p-type well, a pn junction parasitic diode exists between the p-type well and the n-type drift layer. Therefore, when a reverse voltage is applied, a forward current may flow through the parasitic diode, and light corresponding to band gap energy may be generated. In this case, the problem that the on-resistance increases due to the expansion of the defect in the channel region, the problem that a defect occurs in the gate insulating film due to the generated light, and the charge trapped at a deep level is excited and released. This causes a problem that the threshold voltage changes. In particular, direct transition type GaN (gallium nitride) has a high luminous efficiency, so that the luminous intensity is high.

本発明の第１の態様においては、縦型ＭＯＳＦＥＴであって、表面側に第１導電型ウェルを有する第２導電型の半導体基板と、第１導電型ウェルよりも表面側に設けられたソース電極と、第１導電型ウェルとソース電極との間に電気的に接続され、第２導電型の半導体基板と第１導電型ウェルとが形成する第１の寄生ダイオードとは逆向きである、追加ダイオードとを備える縦型ＭＯＳＦＥＴを提供する。 According to a first aspect of the present invention, there is provided a vertical MOSFET having a second conductivity type semiconductor substrate having a first conductivity type well on a surface side, and a source provided on a surface side of the first conductivity type well. An electrode, electrically connected between the first conductivity type well and the source electrode, and opposite to the first parasitic diode formed by the second conductivity type semiconductor substrate and the first conductivity type well; A vertical MOSFET having an additional diode is provided.

縦型ＭＯＳＦＥＴは、第１導電型ウェルにおいて第２導電型ソース領域をさらに備えてよい。第２導電型ソース領域と第１導電型ウェルとにより形成される第２の寄生ダイオードの内蔵電位は、追加ダイオードの内蔵電位よりも大きくてよい。追加ダイオードの内蔵電位は、２Ｖ以下であってよい。 The vertical MOSFET may further include a second conductivity type source region in the first conductivity type well. The internal potential of the second parasitic diode formed by the source region of the second conductivity type and the well of the first conductivity type may be higher than the internal potential of the additional diode. The built-in potential of the additional diode may be 2V or less.

半導体基板は、シリコンよりもエネルギーバンドギャップが大きな半導体で形成されてよい。半導体基板は、三族窒化物を有する半導体で形成されてよい。半導体基板は、シリコンカーバイドおよび窒化ガリウムのいずれかで形成されてもよい。 The semiconductor substrate may be formed of a semiconductor having an energy band gap larger than that of silicon. The semiconductor substrate may be formed of a semiconductor having a group III nitride. The semiconductor substrate may be formed of any of silicon carbide and gallium nitride.

縦型ＭＯＳＦＥＴは、第２導電型の半導体基板の裏面側にドレイン電極と、ドレイン電極にカソードが、ソース電極にアノードがそれぞれ電気的に接続された還流ダイオードとをさらに備えてよい。追加ダイオードは、還流ダイオードの順電圧よりも大きい逆耐圧を有してよい。 The vertical MOSFET may further include a drain electrode on the back surface side of the semiconductor substrate of the second conductivity type, a freewheeling diode in which a cathode is electrically connected to the drain electrode, and an anode is electrically connected to the source electrode. The additional diode may have a reverse breakdown voltage greater than the forward voltage of the freewheeling diode.

追加ダイオードの逆耐圧は、５Ｖから１０Ｖの間の値であってよい。追加ダイオードは、第１導電型ウェル中に形成された第１導電型コンタクト領域とソース電極に電気的に接続する金属領域とのショットキーバリアダイオードであってよい。縦型ＭＯＳＦＥＴは、第１導電型コンタクト領域に接して設けられた第１導電型半導体領域であるバリア高制御層と、高バリア制御層と、ソース電極に電気的に接続する金属領域との間に設けられたバリア金属層とをさらに備えてよい。 The reverse breakdown voltage of the additional diode may be between 5V and 10V. The additional diode may be a Schottky barrier diode having a first conductivity type contact region formed in the first conductivity type well and a metal region electrically connected to the source electrode. The vertical MOSFET has a first conductivity type semiconductor region provided in contact with the first conductivity type contact region, a barrier high control layer, a high barrier control layer, and a metal region electrically connected to the source electrode. May be further provided.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The above summary of the present invention does not list all of the necessary features of the present invention. Further, a sub-combination of these feature groups can also be an invention.

第１実施例における縦型ＭＯＳＦＥＴ１００の断面を示す図である。FIG. 2 is a diagram illustrating a cross section of the vertical MOSFET 100 according to the first embodiment. 図２（Ａ）は、縦型ＭＯＳＦＥＴ１００における寄生ＮＰＮトランジスタ７８を示す図である。図２（Ｂ）は、縦型ＭＯＳＦＥＴ１００において寄生ＮＰＮトランジスタ７８を明示した等価回路を示す図である。FIG. 2A is a diagram showing a parasitic NPN transistor 78 in the vertical MOSFET 100. FIG. 2B is a diagram showing an equivalent circuit in which the parasitic NPN transistor 78 in the vertical MOSFET 100 is clearly shown. 図３（Ａ）は、寄生ＮＰＮトランジスタ７８がＳｉで形成されている場合を示す図である。図３（Ｂ）は、寄生ＮＰＮトランジスタ７８がＳｉＣまたはＧａＮ等で形成されている場合を示す図である。FIG. 3A is a diagram showing a case where the parasitic NPN transistor 78 is formed of Si. FIG. 3B is a diagram illustrating a case where the parasitic NPN transistor 78 is formed of SiC, GaN, or the like. 第１実施例における縦型ＭＯＳＦＥＴ１００の等価回路を示す図である。FIG. 3 is a diagram illustrating an equivalent circuit of the vertical MOSFET 100 according to the first embodiment. 第２実施例における縦型ＭＯＳＦＥＴ１１０の断面を示す図である。FIG. 9 is a diagram illustrating a cross section of a vertical MOSFET 110 according to a second embodiment. 第３実施例における縦型ＭＯＳＦＥＴ１２０の断面を示す図である。FIG. 11 is a diagram illustrating a cross section of a vertical MOSFET 120 according to a third embodiment. 第３実施例における縦型ＭＯＳＦＥＴ１２０の等価回路を示す図である。FIG. 11 is a diagram illustrating an equivalent circuit of a vertical MOSFET 120 according to a third embodiment. 第４実施例における縦型ＭＯＳＦＥＴ１３０の断面を示す図である。It is a figure showing a section of vertical type MOSFET130 in a 4th example. 第５実施例における縦型ＭＯＳＦＥＴ１４０の断面を示す図である。It is a figure showing a section of vertical type MOSFET 140 in a 5th example.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all combinations of the features described in the embodiments are necessarily essential to the solution of the invention.

本明細書において、ゲート電極２１が設けられる側の半導体基板１０の面を表面１２と称し、表面１２とは反対側の半導体基板１０の面を裏面１４と称する。また、裏面１４から表面１２に向かう方向を表面方向と称し、表面１２から裏面１４に向かう方向を裏面方向と称する。層または膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。なお、本明細書では、第１導電型はｐ型であり、第２導電型はｎ型である。ただし、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。 In this specification, the surface of the semiconductor substrate 10 on the side on which the gate electrode 21 is provided is referred to as a front surface 12, and the surface of the semiconductor substrate 10 on the opposite side to the front surface 12 is referred to as a back surface 14. The direction from the back surface 14 to the front surface 12 is referred to as a front surface direction, and the direction from the front surface 12 to the back surface 14 is referred to as a back surface direction. The surface on the side in the surface direction of the layer or the film is called the front surface side, and the surface on the side in the back surface direction is called the back surface side. In this specification, the first conductivity type is p-type and the second conductivity type is n-type. However, the first conductivity type may be n-type and the second conductivity type may be p-type.

図１は、第１実施例における縦型ＭＯＳＦＥＴ１００の断面を示す図である。縦型ＭＯＳＦＥＴ１００は、半導体基板１０に形成される。半導体基板１０は、シリコンよりもエネルギーバンドギャップが大きな半導体で形成される。本例の半導体基板１０はＧａＮである。ただし、半導体基板１０は、シリコンカーバイド（ＳｉＣ）および窒化ガリウム（ＧａＮ）のいずれかで形成されてよい。 FIG. 1 is a diagram showing a cross section of a vertical MOSFET 100 according to the first embodiment. The vertical MOSFET 100 is formed on the semiconductor substrate 10. The semiconductor substrate 10 is formed of a semiconductor having an energy band gap larger than that of silicon. The semiconductor substrate 10 of this example is GaN. However, the semiconductor substrate 10 may be formed of any of silicon carbide (SiC) and gallium nitride (GaN).

また、他の例においては、半導体基板１０は、三族窒化物を有する半導体で形成されてよい。例えば、Ａｌ_ｘＧａ_１−ｘＮ（窒化アルミニウムガリウム）、Ｉｎ_ｙＧａ_１−ｙＮ（窒化インジウムガリウム）、または、Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（窒化アルミニウムインジウムガリウム）であってよい。なお、ｘおよびｙはそれぞれ、１＜ｘ＜０、および、１＜ｙ＜０を満たす実数である。 In another example, the semiconductor substrate 10 may be formed of a semiconductor having a group III nitride. For _{_{example, Al x Ga 1-x N}} ( aluminum gallium _{_{nitride), In y Ga 1-y}} N ( indium gallium nitride), _or, in _{_{Al x In y Ga (1-}} x-y) N ( aluminum indium gallium nitride) May be. Note that x and y are real numbers that satisfy 1 <x <0 and 1 <y <0, respectively.

縦型ＭＯＳＦＥＴ１００は、ドリフト層１６、ドレイン層１８、ゲート電極２１、ゲート絶縁膜２２、ソース電極３１、第１導電型コンタクト領域５２および第２導電型ソース領域５４を有する。ゲート電極２１、ソース電極３１およびドレイン電極４１は、それぞれゲート端子２０、ソース端子３０およびドレイン端子４０に接続される。 The vertical MOSFET 100 has a drift layer 16, a drain layer 18, a gate electrode 21, a gate insulating film 22, a source electrode 31, a first conductivity type contact region 52, and a second conductivity type source region 54. Gate electrode 21, source electrode 31, and drain electrode 41 are connected to gate terminal 20, source terminal 30, and drain terminal 40, respectively.

半導体基板１０は、第２導電型の半導体基板である。本例の半導体基板１０は、ｎ型ＧａＮの半導体基板である。ドリフト層１６は第２導電型の半導体層であり、本例ではｎ型ＧａＮ層である。ドレイン層１８は、第２導電型を有する。ドレイン層１８は、ドリフト層１６の裏面側に形成される。本例のドレイン層１８は、ｎ^＋型ＧａＮ層である。ドレイン層１８は、ドリフト層１６よりもｎ型の不純物を単位体積当たり多く含む。 The semiconductor substrate 10 is a semiconductor substrate of the second conductivity type. The semiconductor substrate 10 of this example is an n-type GaN semiconductor substrate. The drift layer 16 is a semiconductor layer of the second conductivity type, and in this example, is an n-type GaN layer. The drain layer 18 has the second conductivity type. The drain layer 18 is formed on the back side of the drift layer 16. The drain layer 18 of this example is an n ⁺ -type GaN layer. The drain layer 18 contains more n-type impurities per unit volume than the drift layer 16.

ＧａＮを用いる場合、ｎ型不純物はＳｉ（シリコン）、Ｏ（酸素）またはＧｅ（ゲルマニウム）であってよく、ｐ型不純物はＭｇ（マグネシウム）、Ｃａ（カルシウム）またはＢｅ（ベリリウム）であってよい。なお、半導体基板１０は第２導電型のＳｉＣとしてもよい。ＳｉＣを用いる場合、ｎ型不純物はＰ（リン）またはＮ（窒素）であってよく、ｐ型不純物はＡｌ（アルミニウム）またはＢ（ボロン）であってよい。 When using GaN, the n-type impurity may be Si (silicon), O (oxygen), or Ge (germanium), and the p-type impurity may be Mg (magnesium), Ca (calcium), or Be (beryllium). . Note that the semiconductor substrate 10 may be a second conductivity type SiC. When using SiC, the n-type impurity may be P (phosphorus) or N (nitrogen), and the p-type impurity may be Al (aluminum) or B (boron).

半導体基板１０は、表面側に複数の第１導電型ウェル５０を有する。第１導電型ウェル５０は、ドリフト層１６の表面側に形成されたｐ型ＧａＮの領域である。第１導電型コンタクト領域５２および第２導電型ソース領域５４も、ドリフト層１６の表面側に設けられる。第１導電型ウェル５０は、ドリフト層１６と第１導電型コンタクト領域５２および第２導電型ソース領域５４とを分離する。 The semiconductor substrate 10 has a plurality of first conductivity type wells 50 on the surface side. The first conductivity type well 50 is a p-type GaN region formed on the surface side of the drift layer 16. The first conductivity type contact region 52 and the second conductivity type source region 54 are also provided on the surface side of the drift layer 16. The first conductivity type well 50 separates the drift layer 16 from the first conductivity type contact region 52 and the second conductivity type source region 54.

半導体基板１０は、第１導電型ウェル５０において第１導電型コンタクト領域５２を有する。第１導電型コンタクト領域５２は、ｐ^＋型ＧａＮの領域である。第１導電型コンタクト領域５２は、第１導電型ウェル５０よりもｐ型の不純物を単位体積当たり多く含む。 The semiconductor substrate 10 has a first conductivity type contact region 52 in the first conductivity type well 50. The first conductivity type contact region 52 is a region of p ⁺ -type GaN. The first conductivity type contact region 52 contains more p-type impurities per unit volume than the first conductivity type well 50.

第１導電型ウェル５０の裏面方向の深さは２００ｎｍよりも大きい。また、第１導電型ウェル５０の深さは、４００ｎｍ以上または６００ｎｍ以上であってよい。本例の第１導電型ウェル５０の裏面方向の深さは１μｍである。 The depth of the first conductivity type well 50 in the back surface direction is larger than 200 nm. Further, the depth of the first conductivity type well 50 may be 400 nm or more or 600 nm or more. The depth of the first conductivity type well 50 in the back surface direction in this example is 1 μm.

半導体基板１０のドリフト層１６と第１導電型ウェル５０とは第１の寄生ダイオード７２を形成する。第１の寄生ダイオード７２は、半導体基板１０をカソードとし、第１導電型ウェル５０をアノードとするｐｎ接合型のダイオードである。 The drift layer 16 of the semiconductor substrate 10 and the first conductivity type well 50 form a first parasitic diode 72. The first parasitic diode 72 is a pn junction type diode having the semiconductor substrate 10 as a cathode and the first conductivity type well 50 as an anode.

半導体基板１０は、第１導電型ウェル５０において第２導電型ソース領域５４を備える。第２導電型ソース領域５４は、第１導電型コンタクト領域５２に接するｎ^＋型ＧａＮの領域である。第１導電型ウェル５０は、第１導電型コンタクト領域５２および第２導電型ソース領域５４を囲んで設けられる。 The semiconductor substrate 10 includes a second conductivity type source region 54 in the first conductivity type well 50. The second conductivity type source region 54 is an n ⁺ -type GaN region that is in contact with the first conductivity type contact region 52. The first conductivity type well 50 is provided so as to surround the first conductivity type contact region 52 and the second conductivity type source region 54.

第２導電型ソース領域５４と第１導電型ウェル５０とは、第２の寄生ダイオード７４を形成する。第２の寄生ダイオード７４は、第２導電型ソース領域５４をカソードとし、第１導電型ウェル５０をアノードとするｐｎ接合型のダイオードである。 The second conductivity type source region 54 and the first conductivity type well 50 form a second parasitic diode 74. The second parasitic diode 74 is a pn junction type diode having the second conductivity type source region 54 as a cathode and the first conductivity type well 50 as an anode.

ソース電極３１は、第１導電型ウェル５０よりも表面側に設けられる。より具体的には、ソース電極３１は、第２導電型ソース領域５４に接して、第２導電型ソース領域５４よりも表面側に設けられる。ソース電極３１は、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｔｉ‐Ａｌ（チタンアルミニウム）およびＮｉ（ニッケル）などであってよい。 The source electrode 31 is provided on the surface side of the first conductivity type well 50. More specifically, the source electrode 31 is provided in contact with the second conductivity type source region 54 and on the surface side of the second conductivity type source region 54. The source electrode 31 may be Ti (titanium), Al (aluminum), Ti-Al (titanium aluminum), Ni (nickel), or the like.

第２導電型ソース領域５４とソース電極３１とは、追加ダイオード７０を構成する。追加ダイオード７０は、第１導電型ウェル５０とソース電極３１との間に電気的に接続され、第１の寄生ダイオード７２とは逆向きのダイオードである。 The second conductivity type source region 54 and the source electrode 31 form an additional diode 70. The additional diode 70 is electrically connected between the first conductivity type well 50 and the source electrode 31 and is a diode opposite to the first parasitic diode 72.

本例の追加ダイオード７０は、第１導電型コンタクト領域５２とソース電極３１に電気的に接続する金属領域とのＳＢＤである。金属領域は、本例ではソース電極３１であるが、他の例ではソース電極３１以外の金属も含んでよい。 The additional diode 70 of this example is an SBD of the first conductivity type contact region 52 and a metal region electrically connected to the source electrode 31. The metal region is the source electrode 31 in this example, but may include a metal other than the source electrode 31 in another example.

追加ダイオード７０は、逆電圧印加時に第１の寄生ダイオード７２に順電流を流さない程度の逆耐圧を有する。一例において、追加ダイオード７０の逆耐圧は、５Ｖから１０Ｖの間の値であってよい。なお、ソース電極３１にドレイン電極４１よりも高い電圧が印加される場合を、逆電圧（逆バイアス）が印加されると称する。また、ドレイン電極４１にソース電極３１よりも高い電圧が印加される場合を、順バイアスが印加されると称する。 The additional diode 70 has a reverse withstand voltage that does not allow a forward current to flow through the first parasitic diode 72 when a reverse voltage is applied. In one example, the reverse withstand voltage of the additional diode 70 may be a value between 5V and 10V. Note that a case where a voltage higher than the drain electrode 41 is applied to the source electrode 31 is referred to as applying a reverse voltage (reverse bias). A case where a voltage higher than that of the source electrode 31 is applied to the drain electrode 41 is referred to as a forward bias being applied.

通常のＭＯＳＦＥＴにおいては、第１導電型コンタクト領域５２とソース電極３１とはオーミック接続される。これに対して、本例では、追加ダイオード７０が５Ｖから１０Ｖの逆耐圧を有する。それゆえ、逆電圧印加時に、第１の寄生ダイオード７２に順電流が流れることを防ぐことができる。よって、第１の寄生ダイオード７２に順電流が流れて、バンドギャップエネルギー相当の光が発生することを防ぐことができる。 In a normal MOSFET, the first conductivity type contact region 52 and the source electrode 31 are ohmically connected. On the other hand, in the present example, the additional diode 70 has a reverse withstand voltage of 5V to 10V. Therefore, it is possible to prevent a forward current from flowing through the first parasitic diode 72 when a reverse voltage is applied. Therefore, it is possible to prevent a forward current from flowing through the first parasitic diode 72 to generate light equivalent to the band gap energy.

追加ダイオード７０と第２の寄生ダイオード７４とは並列に接続される。カソードは共にソース電極３１に接続され、アノードは共に第１導電型ウェル５０に接続される。第２の寄生ダイオード７４の内蔵電位は、追加ダイオード７０の内蔵電位よりも大きい。本例では、第２の寄生ダイオード７４の内蔵電位は３．０〜３．４Ｖである。また、追加ダイオード７０の内蔵電位は、２Ｖ以下である。具体的には、追加ダイオード７０の内蔵電位は、１．０〜２．０Ｖである。それゆえ、順バイアスが印加されると、第２の寄生ダイオード７４ではなく追加ダイオード７０が電流を通す。本例では、半導体基板１０としてはシリコンを採用することはできず、半導体基板１０はシリコンよりもエネルギーバンドギャップが大きな半導体でなければならない。 The additional diode 70 and the second parasitic diode 74 are connected in parallel. The cathodes are both connected to the source electrode 31, and the anodes are both connected to the first conductivity type well 50. The built-in potential of the second parasitic diode 74 is higher than the built-in potential of the additional diode 70. In this example, the internal potential of the second parasitic diode 74 is 3.0 to 3.4V. The built-in potential of the additional diode 70 is 2 V or less. Specifically, the built-in potential of the additional diode 70 is 1.0 to 2.0V. Therefore, when a forward bias is applied, the additional diode 70 conducts current instead of the second parasitic diode 74. In this example, silicon cannot be used as the semiconductor substrate 10, and the semiconductor substrate 10 must be a semiconductor having a larger energy band gap than silicon.

ゲート電極２１は、ドリフト層１６よりも表面側に設けられる。ゲート絶縁膜２２は、ゲート電極２１とドリフト層１６との間に設けられる。ゲート電極２１に所定の電圧が印加されると、ゲート電極２１の直下における第１導電型ウェル５０にチャネルが形成され、第２導電型ソース領域５４とドリフト層１６とが導通する。 Gate electrode 21 is provided on the surface side of drift layer 16. Gate insulating film 22 is provided between gate electrode 21 and drift layer 16. When a predetermined voltage is applied to gate electrode 21, a channel is formed in first conductivity type well 50 immediately below gate electrode 21, and second conductivity type source region 54 and drift layer 16 conduct.

ドレイン電極４１は、第２導電型の半導体基板１０の裏面側に形成される。具体的には、ドレイン電極４１は、半導体基板１０のドレイン層１８の裏面側に形成される。ドレイン電極４１は、アルミニウムを、ドレイン層１８の裏面側に蒸着またはスパッタすることで形成されてよい。 The drain electrode 41 is formed on the back surface side of the semiconductor substrate 10 of the second conductivity type. Specifically, the drain electrode 41 is formed on the back surface side of the drain layer 18 of the semiconductor substrate 10. The drain electrode 41 may be formed by depositing or sputtering aluminum on the back surface side of the drain layer 18.

図２Ａは、縦型ＭＯＳＦＥＴ１００における寄生ＮＰＮトランジスタ７８を示す図である。ドリフト層１６、第１導電型ウェル５０および第１導電型コンタクト領域５２、ならびに、第２導電型ソース領域５４は、寄生ＮＰＮトランジスタ７８を構成する。ドリフト層１６および第２導電型ソース領域５４は、寄生ＮＰＮトランジスタ７８のエミッタ（Ｅ）およびコレクタ（Ｃ）としてそれぞれ機能する。第１導電型ウェル５０および第１導電型コンタクト領域５２は、寄生ＮＰＮトランジスタ７８のベース（Ｂ）として機能する。 FIG. 2A is a diagram showing a parasitic NPN transistor 78 in the vertical MOSFET 100. The drift layer 16, the first conductivity type well 50, the first conductivity type contact region 52, and the second conductivity type source region 54 constitute a parasitic NPN transistor 78. The drift layer 16 and the second conductivity type source region 54 function as an emitter (E) and a collector (C) of the parasitic NPN transistor 78, respectively. The first conductivity type well 50 and the first conductivity type contact region 52 function as a base (B) of the parasitic NPN transistor 78.

図２Ｂは、縦型ＭＯＳＦＥＴ１００において寄生ＮＰＮトランジスタ７８を明示した等価回路を示す図である。エミッタ（Ｅ）はソース端子３０に、コレクタ（Ｃ）はドレイン端子４０に、それぞれ電気的に接続する。ベース（Ｂ）は追加ダイオード７０のアノードに接続する。追加ダイオード７０のカソードは、エミッタ（Ｅ）に電気的に接続する。なお、コレクタ（Ｃ）およびベース（Ｂ）は第１の寄生ダイオード７２を構成し、エミッタ（Ｅ）およびベース（Ｂ）は第２の寄生ダイオード７４を構成する。 FIG. 2B is a diagram showing an equivalent circuit in which the parasitic NPN transistor 78 in the vertical MOSFET 100 is clearly shown. The emitter (E) is electrically connected to the source terminal 30, and the collector (C) is electrically connected to the drain terminal 40, respectively. The base (B) is connected to the anode of the additional diode 70. The cathode of the additional diode 70 is electrically connected to the emitter (E). Note that the collector (C) and the base (B) constitute a first parasitic diode 72, and the emitter (E) and the base (B) constitute a second parasitic diode 74.

図３Ａは、寄生ＮＰＮトランジスタ７８がＳｉで形成されている場合を示す図である。図３Ｂは、寄生ＮＰＮトランジスタ７８がＳｉＣまたはＧａＮ等で形成されている場合を示す図である。なお、図３Ａおよび図３Ｂにおいては、ドレイン端子４０に正バイアスを印加し、ソース端子３０に負バイアスを印加した場合を示す。 FIG. 3A is a diagram showing a case where the parasitic NPN transistor 78 is formed of Si. FIG. 3B is a diagram illustrating a case where the parasitic NPN transistor 78 is formed of SiC, GaN, or the like. 3A and 3B show a case where a positive bias is applied to the drain terminal 40 and a negative bias is applied to the source terminal 30.

ドレイン端子４０からソース端子３０には正バイアスが印加されていることに起因して、追加ダイオード７０にはリーク電流が流れる。リーク電流が流れるにつれて、ベース（Ｂ）の電位は１．０Ｖ程度まで高くなる。 A leak current flows through the additional diode 70 due to a positive bias being applied from the drain terminal 40 to the source terminal 30. As the leak current flows, the potential of the base (B) increases to about 1.0V.

半導体基板１０がシリコンである場合、第２の寄生ダイオード７４の内蔵電位は、０．８〜１．０Ｖ程度である。それゆえ、ベース（Ｂ）の電位は１．０Ｖ程度になると、寄生ＮＰＮトランジスタ７８を介してドレイン端子４０からソース端子３０に電流が流れてしまうために、耐圧が低下してしまう。これは別の見方をすると、ベースがオープンとなったＮＰＮトランジスタのオープンベース耐圧が、ベースショート耐圧よりも低下してしまう状態と同じ現象である。 When the semiconductor substrate 10 is silicon, the built-in potential of the second parasitic diode 74 is about 0.8 to 1.0V. Therefore, when the potential of the base (B) becomes about 1.0 V, a current flows from the drain terminal 40 to the source terminal 30 via the parasitic NPN transistor 78, and the breakdown voltage is reduced. From another viewpoint, this is the same phenomenon as the state in which the open base breakdown voltage of the NPN transistor whose base is open becomes lower than the base short breakdown voltage.

半導体基板１０がＳｉＣまたはＧａＮ等である場合、第２の寄生ダイオード７４の内蔵電位は、３．０〜３．４Ｖ程度となる。それゆえ、ベース（Ｂ）の電位が１．０Ｖ程度になっても、寄生ＮＰＮトランジスタ７８は導通しない。これにより、実効的にベースはエミッタに短絡された状態を保つことができるので、半導体基板１０がＳｉＣまたはＧａＮ等である場合は耐圧の低下がない。前述と同じ見方をすると、寄生ＮＰＮトランジスタ７８は、ベースショートされたＮＰＮトランジスタであるので、耐圧の低下がないと理解することができる。 When the semiconductor substrate 10 is made of SiC, GaN, or the like, the built-in potential of the second parasitic diode 74 is about 3.0 to 3.4 V. Therefore, even when the potential of the base (B) becomes about 1.0 V, the parasitic NPN transistor 78 does not conduct. This allows the base to be effectively short-circuited to the emitter, so that the withstand voltage does not decrease when the semiconductor substrate 10 is made of SiC or GaN. From the same viewpoint as above, it can be understood that the parasitic NPN transistor 78 is a base-short-circuited NPN transistor, so that the breakdown voltage does not decrease.

図４は、第１実施例における縦型ＭＯＳＦＥＴ１００の等価回路を示す図である。追加ダイオード７０と第２の寄生ダイオード７４とは並列に接続される。追加ダイオード７０および第２の寄生ダイオード７４のカソードはソース端子３０に接続され、アノードは第１の寄生ダイオード７２のアノードに接続される。第１の寄生ダイオード７２のカソードはドレイン端子４０に接続する。上述の様に、追加ダイオード７０は第１の寄生ダイオード７２に順電流が流れることを防ぐ。これにより、第１の寄生ダイオード７２にバンドギャップエネルギー相当の光が発生することを防ぐことができる。 FIG. 4 is a diagram showing an equivalent circuit of the vertical MOSFET 100 in the first embodiment. The additional diode 70 and the second parasitic diode 74 are connected in parallel. The cathodes of the additional diode 70 and the second parasitic diode 74 are connected to the source terminal 30, and the anode is connected to the anode of the first parasitic diode 72. The cathode of the first parasitic diode 72 is connected to the drain terminal 40. As described above, the additional diode 70 prevents the forward current from flowing through the first parasitic diode 72. Thus, it is possible to prevent the light corresponding to the band gap energy from being generated in the first parasitic diode 72.

図５は、第２実施例における縦型ＭＯＳＦＥＴ１１０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１１０は、バリア金属層３２、オーミック金属層３４およびバリア高制御層５６を備える。係る点で、第１実施例と異なる。他の点は第１実施例と同じである。 FIG. 5 is a diagram showing a cross section of a vertical MOSFET 110 according to the second embodiment. The vertical MOSFET 110 of this example includes a barrier metal layer 32, an ohmic metal layer 34, and a barrier height control layer 56. In this respect, it differs from the first embodiment. Other points are the same as the first embodiment.

バリア高制御層５６は、第１導電型コンタクト領域５２に接して設けられた第１導電型半導体領域である。バリア高制御層５６は、バリア高制御層５６よりも表面側に設けられるバリア金属層３２とのショットキーバリアの高さを調整する層である。つまり、バリア高制御層５６は、第１導電型ウェル５０の仕事関数を調整する層である。バリア高制御層５６は、第１導電型コンタクト領域５２よりも低い濃度の第１導電型の不純物を有してよい。本例のバリア高制御層５６は、ｐ型ＧａＮの層である。 The barrier height control layer 56 is a first conductivity type semiconductor region provided in contact with the first conductivity type contact region 52. The barrier height control layer 56 is a layer that adjusts the height of the Schottky barrier with the barrier metal layer 32 provided on the surface side of the barrier height control layer 56. That is, the barrier height control layer 56 is a layer that adjusts the work function of the first conductivity type well 50. The barrier high control layer 56 may have a first conductivity type impurity at a lower concentration than the first conductivity type contact region 52. The barrier height control layer 56 of this example is a p-type GaN layer.

バリア金属層３２は、バリア高制御層５６と、ソース電極３１に電気的に接続する金属領域との間に設けられる。当該金属領域は、本例ではソース電極３１であるが、他の例ではソース電極３１以外の金属も含んでよい。バリア金属層３２は、金属領域のフェルミ準位とバリア高制御層５６の伝導体の底のエネルギー準位との差であるバリアハイトを調整する。 The barrier metal layer 32 is provided between the barrier height control layer 56 and a metal region electrically connected to the source electrode 31. The metal region is the source electrode 31 in this example, but may include a metal other than the source electrode 31 in another example. The barrier metal layer 32 adjusts the barrier height, which is the difference between the Fermi level in the metal region and the energy level at the bottom of the conductor of the barrier height control layer 56.

オーミック金属層３４は、ソース電極３１と第２導電型ソース領域５４とのオーミック接合する層である。オーミック金属層３４は、半導体基板１０がＧａＮの場合にはＴｉ、ＡｌまたはＴｉ‐Ａｌであってよく、半導体基板１０がＳｉＣの場合にはＮｉであってよい。オーミック金属層３４により、ソース電極３１と第２導電型ソース領域５４とのオーミック性を調整することができる。 The ohmic metal layer 34 is an ohmic junction layer between the source electrode 31 and the second conductivity type source region 54. The ohmic metal layer 34 may be Ti, Al or Ti-Al when the semiconductor substrate 10 is GaN, and may be Ni when the semiconductor substrate 10 is SiC. The ohmic properties of the source electrode 31 and the second conductivity type source region 54 can be adjusted by the ohmic metal layer 34.

なお、ソース電極３１、バリア金属層３２およびオーミック金属層３４は、ともに同一の金属であっておもよい。つまり、ソース電極３１、バリア金属層３２およびオーミック金属層３４は全て、Ｔｉ、ＡｌまたはＴｉ‐Ａｌであってよい。この場合、Ｔｉ、ＡｌまたはＴｉ‐Ａｌと第２導電型ソース領域５４との接触領域がオーミック金属層３４となり、Ｔｉ、ＡｌまたはＴｉ‐Ａｌとバリア高制御層５６との接触領域がバリア金属層３２となる。これにより、オーミック金属層３４およびバリア金属層３２を別途作成する場合と比較して、縦型ＭＯＳＦＥＴ１１０の製造が容易になる。 Note that the source electrode 31, the barrier metal layer 32, and the ohmic metal layer 34 may all be the same metal. That is, the source electrode 31, the barrier metal layer 32, and the ohmic metal layer 34 may all be made of Ti, Al, or Ti-Al. In this case, the contact region between Ti, Al or Ti-Al and the second conductivity type source region 54 becomes the ohmic metal layer 34, and the contact region between Ti, Al or Ti-Al and the barrier high control layer 56 becomes the barrier metal layer. It becomes 32. This facilitates the manufacture of the vertical MOSFET 110 as compared with the case where the ohmic metal layer 34 and the barrier metal layer 32 are separately formed.

図６は、第３実施例における縦型ＭＯＳＦＥＴ１２０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１２０は、還流ダイオード８０を備える。本例において、追加ダイオード７０の逆耐圧は、還流ダイオード８０に応じて調整してよい。係る点で第１実施例と異なる。他の点は第１実施例と同じである。 FIG. 6 is a diagram showing a cross section of a vertical MOSFET 120 according to the third embodiment. The vertical MOSFET 120 of this example includes a freewheel diode 80. In this example, the reverse breakdown voltage of the additional diode 70 may be adjusted according to the freewheel diode 80. This is different from the first embodiment. Other points are the same as the first embodiment.

還流ダイオード８０は、ＦＷＤ（ＦｒｅｅＷｈｅｅｌＤｉｏｄｅ）とも称される。還流ダイオード８０のカソードはドレイン電極４１に、アノードはソース電極３１にそれぞれ電気的に接続される。還流ダイオード８０は、縦型ＭＯＳＦＥＴ１２０をターンオフした場合に、サージ電流を導通させる経路となる。これにより、ターンオフ時のサージ電流により縦型ＭＯＳＦＥＴ１２０が破壊されることを防ぐことができる。なお、ターンオフにより、ソース電極３１およびドレイン電極４１には、逆電圧（逆バイアス）が印加される。 The freewheel diode 80 is also referred to as FWD (Free Wheel Diode). The cathode of the reflux diode 80 is electrically connected to the drain electrode 41, and the anode is electrically connected to the source electrode 31. The freewheel diode 80 serves as a path for conducting a surge current when the vertical MOSFET 120 is turned off. This can prevent the vertical MOSFET 120 from being destroyed by the surge current at the time of turn-off. By turning off, a reverse voltage (reverse bias) is applied to the source electrode 31 and the drain electrode 41.

追加ダイオード７０は、還流ダイオード８０の順電圧よりも大きい逆耐圧を有する。追加ダイオードの逆耐圧の下限値は、還流ダイオード８０の順電圧との関係で定められてよい。例えば、本例の追加ダイオード７０の逆耐圧は、還流ダイオード８０の順電圧よりも１Ｖだけ高い値である。これにより、ターンオフ時に電流を還流ダイオード８０に導通させ、第１の寄生ダイオード７２に順電流が流れることを防ぐことができる。 The additional diode 70 has a reverse breakdown voltage greater than the forward voltage of the freewheel diode 80. The lower limit value of the reverse breakdown voltage of the additional diode may be determined in relation to the forward voltage of the freewheel diode 80. For example, the reverse withstand voltage of the additional diode 70 of this embodiment is a value higher by 1 V than the forward voltage of the freewheel diode 80. Thus, at the time of turn-off, the current is conducted to the return diode 80, and the forward current can be prevented from flowing through the first parasitic diode 72.

追加ダイオード７０の逆耐圧の上限値は、５Ｖから１０Ｖの間の値としてよい。追加ダイオード７０の逆耐圧が５Ｖから１０Ｖよりも高いと、逆耐圧印加時に第１導電型ウェル５０に電荷がチャージされて、第１導電型ウェル５０の電位が低下する。これにより、ドレイン側に正バイアスがかかった時、ＭＯＳＦＥＴのバックゲートバイアスが負に印加されたのと同じ状態となる。それゆえ、ＭＯＳＦＥＴのしきい値が増加し、結果としてゲート電極２１にはより高い電位を与えなければ縦型ＭＯＳＦＥＴ１２０はターンオンしないこととなる。 The upper limit of the reverse breakdown voltage of the additional diode 70 may be a value between 5V and 10V. When the reverse breakdown voltage of the additional diode 70 is higher than 5 V to 10 V, the first conductivity type well 50 is charged with the reverse breakdown voltage, and the potential of the first conductivity type well 50 decreases. Thus, when a positive bias is applied to the drain side, the state is the same as when the back gate bias of the MOSFET is negatively applied. Therefore, the threshold value of the MOSFET increases, and as a result, the vertical MOSFET 120 does not turn on unless a higher potential is applied to the gate electrode 21.

つまり、追加ダイオード７０の逆耐圧が５Ｖから１０Ｖよりも高いと、縦型ＭＯＳＦＥＴ１２０のゲートしきい値電圧が高くなりすぎる問題がある。本例では、追加ダイオード７０の逆耐圧を５Ｖから１０Ｖとするので、ゲートしきい値電圧が高くなりすぎることを防ぐことができる。 That is, if the reverse breakdown voltage of the additional diode 70 is higher than 5 V to 10 V, there is a problem that the gate threshold voltage of the vertical MOSFET 120 becomes too high. In this example, since the reverse breakdown voltage of the additional diode 70 is set to 5 V to 10 V, it is possible to prevent the gate threshold voltage from becoming too high.

図７は、第３実施例における縦型ＭＯＳＦＥＴ１２０の等価回路を示す図である。本例は、第１実施例の図４に還流ダイオード８０を付加した。係る点で第１実施例と異なる。他の点は第１実施例と同じである。還流ダイオード８０のアノードはソース端子３０に接続され、カソードはドレイン端子４０に接続される。 FIG. 7 is a diagram illustrating an equivalent circuit of the vertical MOSFET 120 according to the third embodiment. In this embodiment, a reflux diode 80 is added to FIG. 4 of the first embodiment. This is different from the first embodiment. Other points are the same as the first embodiment. The anode of the reflux diode 80 is connected to the source terminal 30, and the cathode is connected to the drain terminal 40.

図８は、第４実施例における縦型ＭＯＳＦＥＴ１３０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１３０は、いわゆるトレンチゲート構造を有する。つまり、ゲート電極２１をトレンチ型のゲート電極とした。これに伴い、ゲート絶縁膜２２の形状を変形し、第１導電型ウェル５０に代えて第１導電型層５８を設けた。係る点で第１実施例と異なる。他の点は第１実施例と同じである。 FIG. 8 is a diagram showing a cross section of a vertical MOSFET 130 in the fourth embodiment. The vertical MOSFET 130 of the present example has a so-called trench gate structure. That is, the gate electrode 21 was a trench type gate electrode. Accordingly, the shape of the gate insulating film 22 was deformed, and a first conductivity type layer 58 was provided instead of the first conductivity type well 50. This is different from the first embodiment. Other points are the same as the first embodiment.

本例のゲート電極２１は、第１導電型層５８を貫通しドリフト層１６にまで達して設けられる。ゲート絶縁膜２２は、ゲート電極２１と第１導電型層５８との間、および、ゲート電極２１とドリフト層１６との間に設けられる。なお、ゲート電極２１に所定の電圧が印加されると、ゲート絶縁膜２２と第１導電型層５８との間にチャネルが形成され、第２導電型ソース領域５４とドリフト層１６とが導通する。 The gate electrode 21 of this example is provided to penetrate the first conductivity type layer 58 and reach the drift layer 16. The gate insulating film 22 is provided between the gate electrode 21 and the first conductivity type layer 58 and between the gate electrode 21 and the drift layer 16. When a predetermined voltage is applied to gate electrode 21, a channel is formed between gate insulating film 22 and first conductive type layer 58, and second conductive type source region 54 and drift layer 16 conduct. .

第１導電型層５８とドリフト層１６とは、第１の寄生ダイオード７２を形成する。また、第１導電型層５８と第２導電型ソース領域５４とは、第２の寄生ダイオード７４を形成する。本例においても、追加ダイオード７０を設けることにより、第１実施例と同様の効果を得ることができる。 The first conductivity type layer 58 and the drift layer 16 form a first parasitic diode 72. Further, the first conductivity type layer 58 and the second conductivity type source region 54 form a second parasitic diode 74. Also in the present embodiment, by providing the additional diode 70, the same effect as in the first embodiment can be obtained.

図９は、第５実施例における縦型ＭＯＳＦＥＴ１４０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１４０は、いわゆるスーパージャンクション構造を有する。つまり、第１導電型ウェル５０に代えて、第１導電型カラム５９を設けた。係る点で第１実施例と異なる。他の点は第１実施例と同じである。 FIG. 9 is a diagram showing a cross section of a vertical MOSFET 140 according to the fifth embodiment. The vertical MOSFET 140 of the present example has a so-called super junction structure. That is, the first conductivity type column 59 is provided instead of the first conductivity type well 50. This is different from the first embodiment. Other points are the same as the first embodiment.

本例の第１導電型カラム５９および第２導電型のドリフト層１６は、第２導電型の半導体基板に第２導電型の不純物をドープして、その後エピタキシャル成長させることにより形成することができる。例えば、ｎ型ＧａＮの半導体基板にｐ型不純物としてのＭｇをドープしてエピタキシャル成長させる。ｐ型不純物ドープおよびエピタキシャル成長を繰り返すことにより、第１導電型カラム５９に相当するｐ型カラムとドリフト層１６に相当するｎ型ドリフト層とを形成することができる。 The first conductivity type column 59 and the second conductivity type drift layer 16 of the present example can be formed by doping a second conductivity type semiconductor substrate with a second conductivity type impurity and then performing epitaxial growth. For example, an n-type GaN semiconductor substrate is doped with Mg as a p-type impurity and epitaxially grown. By repeating the p-type impurity doping and the epitaxial growth, a p-type column corresponding to the first conductivity type column 59 and an n-type drift layer corresponding to the drift layer 16 can be formed.

第１導電型カラム５９とドリフト層１６とは、第１の寄生ダイオード７２を形成する。また、第１導電型カラム５９と第２導電型ソース領域５４とは、第２の寄生ダイオード７４を形成する。本例においても、追加ダイオード７０を設けることにより、第１実施例と同様の効果を得ることができる。 The first conductivity type column 59 and the drift layer 16 form a first parasitic diode 72. In addition, the first conductivity type column 59 and the second conductivity type source region 54 form a second parasitic diode 74. Also in the present embodiment, by providing the additional diode 70, the same effect as in the first embodiment can be obtained.

第１から第５の実施例の縦型ＭＯＳＦＥＴ１００から１４０は、既知の手法を用いて作成することができる。既知の手法は、エピタキシャル成長、不純物ドーピング、アニーリング、フォトリソグラフィー、スパッタリングおよびＣＶＤ等を含んでよい。 The vertical MOSFETs 100 to 140 of the first to fifth embodiments can be formed by using a known method. Known techniques may include epitaxial growth, impurity doping, annealing, photolithography, sputtering and CVD, and the like.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As described above, the present invention has been described using the embodiments, but the technical scope of the present invention is not limited to the scope described in the above embodiments. It is apparent to those skilled in the art that various changes or improvements can be made to the above embodiment. It is apparent from the description of the appended claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。 The execution order of each processing such as operation, procedure, step, and stage in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before”, “before”. It should be noted that they can be realized in any order as long as the output of the previous process is not used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first,” “next,” or the like for convenience, it means that it is essential to implement in this order. Not something.

１０・・半導体基板、１２・・表面、１４・・裏面、１６・・ドリフト層、１８・・ドレイン層、２０・・ゲート端子、２１・・ゲート電極、２２・・ゲート絶縁膜、３０・・ソース端子、３１・・ソース電極、３２・・バリア金属層、３４・・オーミック金属層、４０・・ドレイン端子、４１・・ドレイン電極、５０・・第１導電型ウェル、５２・・第１導電型コンタクト領域、５４・・第２導電型ソース領域、５６・・バリア高制御層、５８・・第１導電型層、５９・・第１導電型カラム、７０・・追加ダイオード、７２・・第１の寄生ダイオード、７４・・第２の寄生ダイオード、７８・・寄生ＮＰＮトランジスタ、８０・・還流ダイオード、１００・・縦型ＭＯＳＦＥＴ、１１０・・縦型ＭＯＳＦＥＴ、１２０・・縦型ＭＯＳＦＥＴ、１３０・・縦型ＭＯＳＦＥＴ、１４０・・縦型ＭＯＳＦＥＴ 10 semiconductor substrate, 12 front surface, 14 back surface, 16 drift layer, 18 drain layer, 20 gate terminal, 21 gate electrode, 22 gate insulating film, 30 Source terminal, 31 source electrode, 32 barrier metal layer, 34 ohmic metal layer, 40 drain terminal, 41 drain electrode, 50 first conductivity type well, 52 first conductivity Mold contact region, 54 second source type source region, 56 barrier high control layer, 58 first conductivity type layer, 59 first conductivity type column, 70 additional diode, 72 th 1 parasitic diode, 74 second parasitic diode, 78 parasitic NPN transistor, 80 freewheeling diode, 100 vertical MOSFET, 110 vertical MOSFET, 120 vertical MOSFET 130 ... vertical MOSFET, 140 ... vertical MOSFET

Claims

A vertical MOSFET,
A second conductivity type semiconductor substrate having a first conductivity type well on the surface side;
A source electrode provided on the front surface side of the first conductivity type well;
A gate electrode provided on the surface side of the semiconductor substrate;
An additional diode, which is opposite to a first parasitic diode formed by the semiconductor substrate of the second conductivity type and the well of the first conductivity type,
The semiconductor substrate,
A second conductivity type drift layer provided below the gate electrode and on the surface of the semiconductor substrate;
A second conductivity type source region provided in the first conductivity type well, at least a portion of which is provided below the gate electrode;
A first conductivity type contact region provided in the first conductivity type well, provided in contact with the second conductivity type source region, and having a higher impurity concentration than the first conductivity type well;
Has,
The additional diode is electrically connected between the first conductivity type contact region and the source electrode,
Said first conductivity type contact region, said depth from the upper surface of the semiconductor substrate, the second conductivity type source region, much larger than the depth from the upper surface of the semiconductor substrate,
In a top view of the semiconductor substrate, a part of the first conductivity type contact region and a part of the second conductivity type source region overlap ,
Vertical MOSFET.

2. The vertical MOSFET according to claim 1, wherein a part of the first conductivity type contact region and the source electrode overlap when viewed from above the semiconductor substrate. 3.

A vertical MOSFET,
A second conductivity type semiconductor substrate having a first conductivity type well on the surface side;
A source electrode provided on the front surface side of the first conductivity type well;
A gate electrode provided on the surface side of the semiconductor substrate;
An additional diode, which is opposite to a first parasitic diode formed by the semiconductor substrate of the second conductivity type and the well of the first conductivity type,
The semiconductor substrate,
A second conductivity type drift layer provided below the gate electrode and on the surface of the semiconductor substrate;
A second conductivity type source region provided in the first conductivity type well, at least a portion of which is provided below the gate electrode;
A first conductivity type contact region provided in the first conductivity type well, provided in contact with the second conductivity type source region, and having a higher impurity concentration than the first conductivity type well;
Has,
The additional diode is electrically connected between the first conductivity type contact region and the source electrode,
A drain electrode on the back surface side of the semiconductor substrate of the second conductivity type;
The drain electrode further comprises a cathode, and the source electrode further comprises a return diode electrically connected to the anode.
The additional diode has a reverse breakdown voltage greater than the forward voltage of the freewheeling diode,
Vertical MOSFET.

The vertical MOSFET according to claim 3 , wherein the reverse withstand voltage of the additional diode is a value between 5V and 10V.

Below the gate electrode and on the surface of the semiconductor substrate, the first conductivity type well is provided between the drift layer and the second conductivity type source region, and is in contact with the second conductivity type source region. Provided
The first conductivity type well is not provided below the source electrode and on the surface of the semiconductor substrate;
Vertical MOSFET according to any one of claims 1 to 4.

Built-in potential of the second parasitic diode formed by said second conductivity type source region and the first conductivity type well, according to any one of claims 1 to 5 is greater than the built-in potential of said additional diode Vertical MOSFET.

The vertical MOSFET according to any one of claims 1 to 6 , wherein a built-in potential of the additional diode is 2 V or less.

The vertical MOSFET according to any one of claims 1 to 7 , wherein the semiconductor substrate is formed of a semiconductor having an energy band gap larger than silicon.

The vertical MOSFET according to any one of claims 1 to 8 , wherein the semiconductor substrate is formed of a semiconductor having a group III nitride.

The vertical MOSFET according to any one of claims 1 to 8 , wherein the semiconductor substrate is formed of one of silicon carbide and gallium nitride.

The vertical MOSFET according to any one of claims 1 to 10 , wherein the additional diode is a Schottky barrier diode including the first conductivity type contact region and a metal region electrically connected to the source electrode.

A vertical MOSFET,
A second conductivity type semiconductor substrate having a first conductivity type well on the surface side;
A source electrode provided on the front surface side of the first conductivity type well;
A gate electrode provided on the surface side of the semiconductor substrate;
An additional diode, which is opposite to a first parasitic diode formed by the semiconductor substrate of the second conductivity type and the well of the first conductivity type,
The semiconductor substrate,
A second conductivity type drift layer provided below the gate electrode and on the surface of the semiconductor substrate;
A second conductivity type source region provided in the first conductivity type well, at least a portion of which is provided below the gate electrode;
A first conductivity type contact region provided in the first conductivity type well, provided in contact with the second conductivity type source region, and having a higher impurity concentration than the first conductivity type well;
Has,
The additional diode is electrically connected between the first conductivity type contact region and the source electrode,
A barrier high control layer that is a first conductivity type semiconductor region provided in contact with the first conductivity type contact region;
A vertical MOSFET further comprising a barrier metal layer provided between the barrier height control layer and a metal region electrically connected to the source electrode.