JP6646060B2 - センサ配列を備えた装置およびその製造方法 - Google Patents

センサ配列を備えた装置およびその製造方法 Download PDF

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Description

本開示は、電子デバイスおよびセンサ、ならびに、その方法および装置の分野に関する。開示された特定の態様／実施例は、ポータブル電子デバイス、特に、使用時に携帯可能な（ただし、使用時にクレードルに置いてもよい）いわゆるハンドポータブル電子デバイスに関する。このようなハンドポータブル電子デバイスには、携帯電話、いわゆる携帯型情報端末（ＰＤＡ）、スマートフォンおよびその他の高性能デバイス、ならびに、タブレット型ＰＣなどがある。
１以上の開示された様態／実施形態にかかるポータブル電子デバイス／装置は、オーディオ／テキスト／ビデオ通信機能（例えば、テレコミュニケーション、ビデオコミュニケーション、および／または、テキスト送信（ショートメッセージサービス（ＳＭＳ）／マルチメディアメッセージサービス（ＭＭＳ）／Ｅメール）機能）、インタラクティブ／非インタラクティブ視聴機能（例えば、ウェブ閲覧、ナビゲーション、ＴＶ／プログラム視聴機能）、音楽記録／再生機能（例えば、ＭＰ３またはその他のフォーマットおよび／または（ＦＭ／ＡＭ）ラジオ放送記録／再生）、データダウンロード／送信機能、画像キャプチャ機能（例えば、（例えば、内蔵）デジタルカメラを使用）、および、ゲーム機能を１以上提供してもよい。
電子デバイスおよびセンサ分野では、グラフェンなどの２次元材料が用いられる。２次元材料はダメージを受けやすく、得られるデバイスまたはセンサの品質低下につながる可能性がある。したがって、２次元材料をデバイスまたはセンサに組み込んだ後は、加工または処理段階ができるだけ少ないことが望ましい。
本明細書における先に公開された文献または背景技術の一覧または考察は、必ずしも、その文献または背景技術が技術水準の一部であるとして、または、一般知識であると認めたものとしてとらえられるべきではない。本開示における１以上の態様／実施例は、１以上の背景技術課題に対応するものでもそうでないものでもよい。
第１の態様によると、アレイ状に配列された複数のセンサであって、各センサがソース電極とドレイン電極とチャネルとを有し、前記ソース電極および前記ドレイン電極のいずれか一方が前記チャネルに注入する荷電キャリアの流れを受け取り、他方が前記チャネルからの前記荷電キャリアの流れに対する電流シンクとなり、前記ソース電極と前記ドレイン電極とは細長く、前記チャネルのチャネル幅は前記ソース電極および／または前記ドレイン電極の長手方向範囲で定義され、前記チャネルのチャネル長は前記ソース電極と前記ドレイン電極との間隔によって定義される複数のセンサと、前記アレイ状の複数のセンサ全体に延在するように配列され、各センサの少なくとも前記ソース電極および前記ドレイン電極と電気的に接している共通導電層または共通半導電層とを備え、各センサの前記ソース電極および前記ドレイン電極のいずれか一方が、実質的に途切れのないセンサ境界であって、前記アレイ内のセンサ間におけるクロストークを防ぐために前記電荷キャリアの流れが前記センサ境界を超えないよう各センサの他方の電極を実質的に取り囲むセンサ境界を少なくとも前記チャネル幅に沿って形成する装置を提供する。
共通導電層または共通半導電層は、刺激に反応して共通導電層と電気的にやりとりする機能変換層と対応付けられてもよい。別の例では、共通導電層または共通半導電層は機能変換層と対応付けられず、それ自体が特定の刺激に反応しやすいものでもよい。
各センサは、ドレイン電極およびソース電極間のチャネルの導電率を調整するように配列されたゲート電極を備えてもよい。誘電材料が、ゲート電極と共通導電層または共通半導電層との間に配置されてもよい。
ゲート電極は、ドレイン電極またはソース電極を取り囲んでもよい。
ソース電極は、アレイ内の全てのセンサに対する共通ソース電極として配列されてもよい。ドレイン電極は、アレイ内の全てのセンサに対する共通ドレイン電極として配列されてもよい。ソース電極またはドレイン電極は、アレイ内の各センサの境界を規定する格子状に配列されてもよい。
アレイ内の各センサのソース電極、ゲート電極、および、ドレイン電極の配列は、電界効果トランジスタまたは電界効果トランスデューサ（ＦＥＴ）を形成してもよい。
センサは、基板に形成されてもよい。共通導電層は、基板の第一面、および、第一面に対向する第二面に位置してもよく、アレイ内の複数のセンサの出力を読み取る読み出し回路と対応付けられてもよい。
センサは基板上に形成されてもよく、共通導電層は基板の第一面に位置し、アレイ内の複数のセンサの出力を読み取る読み出し回路は、第一面に対向する基板の第二面に配置されて、貫通ビアを介して複数のセンサと相互接続されるか、複数のセンサの下方の基板に埋め込まれて、センサ電極と接続されるか、または、別個の基板上に配置されて、電気接続によりセンサアレイと接続されてもよい。
読み出し回路は、ゲート電極にかかる電圧を制御するように構成されてもよく、これをセンサの動作点を設定するのに用いてもよい。
電気接続は、基板の第二面から読み出し回路へ延在してもよい。電気接続により、各センサ（例えばＦＥＴ）を読み出し回路に接続してもよい。電気接続は、ビアおよび／またはボンドワイヤでもよい。
共通導電層または共通半導電層は途切れがなく、複数のセンサにわたって実質的にパターン化されていなくてもよい。
共通導電層または共通半導電層は、薄膜材料を含んでもよい。薄膜材料の厚さは、１０マイクロメートルより薄くてもよい。薄膜材料の厚さは、１マイクロメートルより薄くてもよい。薄膜材料の厚さは、１００ナノメートルより薄くてもよい。薄膜材料の厚さは、１０ナノメートルより薄くてもよい。薄膜材料の厚さは、１ナノメートルより薄くてもよい。
共通導電層または共通半導電層は、２次元材料の単一層、２次元材料の二層、２次元材料の複数層から選択された２次元材料を含んでもよい。
共通導電層もしくは共通半導電層または２次元材料は、グラフェンでもよい。
機能変換層は、導体または半導体ナノ結晶の層、圧電材料、エタンジチオールやピリジンの二座配位子またはオレイン酸配位子などのリガンドでカプセル化された、硫化鉛（ＰｂＳ）量子ドットなどのコロイド量子ドットの層、焦電膜、生化学種から選択されてもよい。
ソース電極は、境界部と、境界部から内側へ延在する１以上のフィンガー部とを備え、アレイの１以上のセンサに対して、ソース電極の１以上のフィンガー部と互いに入り込むように設けられる１以上のフィンガー部を形成するように１以上のセンサのドレイン電極およびゲート電極を配列してもよい。
読み出し回路は、アレイの各センサ、いくつかのセンサ、または、１つのセンサから検知値を決定してもよい。読み出し回路は、ソース電極およびドレイン電極の電気的パラメータの測定結果を用いて、アレイ内の各センサの検知値を検出してもよい。電気的パラメータは、ソース電極およびドレイン電極間の電圧、または、ドレイン電極およびソース電極間を流れる電流でもよい。
第１センサ電極はゲート電極とドレイン電極との間に延在してもよい。読み出し回路は、ソース電極、ドレイン電極、および、第１センサ電極からの１以上の電気的パラメータの測定結果を用いて、各センサ、いくつかのセンサ、または、１つのセンサの検知値を検出してもよい。
第１センサ電極はソース電極とゲート電極との間に延在してもよく、チャネルにおいて第１センサ電極から間隔を空けた第２センサ電極はゲート電極とドレイン電極との間に延在してもよい。読み出し回路は、センサごとにソース電極、ドレイン電極、第１センサ電極、および、第２センサ電極からの１以上の電気的パラメータの測定結果を用いて、各センサ、いくつかのセンサ、または、１つのセンサの検知値を検出してもよい。これによりドレイン−ソース総抵抗値からセンサ素子の抵抗値を抽出することができるが、一般的には接触抵抗が含まれ、これはかなり大きくなる可能性があり、電圧に依存、または、検知しようとしているもの以外の測定結果に依存する可能性がある。
第１センサ電極は、導電層または半導電層と電気接触していてもよい。第２センサ電極は、導電層または半導電層と電気接触していてもよい。
読み出し回路は、各センサを順次動作させて読み取ってもよい。
読み出し回路は、センサを同時に動作させて、順に、グループごとに、または、同時に各センサに対応した電気的パラメータを読み出してもよい。
ストレージコンデンサを、アースなどの基準電極と第１センサ電極との間に直列接続してもよい。ストレージコンデンサを、アースなどの基準電極と第２センサ電極との間に直列接続してもよい。ストレージコンデンサは、検知値を格納してもよい。
格納段階中は、ストレージコンデンサを第１センサ電極と第２センサ電極との間に直列接続し、読み出し段階中は、ストレージコンデンサを第１センサ電極と第２センサ電極から切断してアースなどの基準電極と接続させるように読み出し回路を構成してもよい。
行信号および列信号によって駆動されるスイッチングトランジスタを動作させることにより、ストレージコンデンサから読み出してもよい。
本明細書を通して、「上部」、「下部」、「上側」、「下側」、「上方」、「下方」などの相対的な向きおよび位置に関する記述子、ならびに、それらの派生形容詞および派生副詞は、図面に示した装置の向きという意味で用いられている。しかしながら、このような記述子は、記載またはクレームされた発明の用途の限定を意図するものではない。
細長ソース電極および細長ドレイン電極は、蛇行状に配列されてもよい。センサ素子は、共通の行にあるセンサ素子のレイアウトが実質的に同一であり、共通の行に隣接する行にあるセンサ素子のレイアウトが共通の行にあるセンサ素子の実質的な鏡像である、行と列の格子状に配列されてもよい。
各センサ素子の電極は、センサ境界において、隣接するセンサ素子の対応電極と対向していてもよい。したがって、隣接するセンサ素子と対向しているセンサ境界部分は、隣接するセンサ素子のセンサ境界の対向部分と実質的に同じでもよい。
各センサ素子は、センサ部と基準部と読み出し回路とを備えてもよく、読み出し回路は、サンプル段階中は、第１コンデンサを用いてセンサ部の電気的パラメータを測定、かつ、第２コンデンサを用いて基準部の電気的パラメータを測定し、読み出し段階中は、第１コンデンサと第２コンデンサに格納された値を読み取るように構成されてもよい。
ソース電極は、使用中のドレイン電極よりも低い電位につなぐことができてもよい。ソース電極は、チャネル幅およびチャネル長に沿った境界を形成してもよい。
さらなる態様によると、アレイ状に配列された複数のセンサであって、各センサがソース電極とドレイン電極とチャネルとを有し、前記ソース電極および前記ドレイン電極のいずれか一方が前記チャネルに注入する荷電キャリアの流れを受け取り、他方が前記チャネルからの前記荷電キャリアの流れに対する電流シンクとなり、前記ソース電極と前記ドレイン電極とは細長く、前記チャネルのチャネル幅は前記ソース電極および／または前記ドレイン電極の長手方向範囲で定義され、前記チャネルのチャネル長は前記ソース電極と前記ドレイン電極との間隔によって定義される複数のセンサを受け取るステップと、各センサの前記ソース電極および前記ドレイン電極のいずれか一方が、実質的に途切れのないセンサ境界であって、前記アレイ内のセンサ間におけるクロストークを防ぐために前記電荷キャリアの流れが前記センサ境界を超えないよう各センサの他方の電極を実質的に取り囲むセンサ境界を少なくとも前記チャネル幅に沿って形成する、前記アレイ状の複数のセンサ全体に延在するように配列され、各センサの少なくとも前記ソース電極および前記ドレイン電極と電気的に接している共通導電層または共通半導電層を生成するステップとを含む装置形成方法を提供する。
前記方法は、導電層または半導電層を生成するステップの後に、機能変換層を前記共通導電層または前記共通半導電層に生成するステップを含んでもよい。
前記方法は、共通導電層または共通半導電層を生成する前に、アレイ内の各センサのゲート電極に誘電材料を施してもよい。
アレイ状に配列された複数のセンサを受け取るステップは、ソース電極またはドレイン電極をアレイ内の全てのセンサに対する共通ソース電極または共通ドレイン電極として形成するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、ソース電極またはドレイン電極を、アレイ内の各センサの境界を規定する格子状に配列するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、電界効果トランスデューサ／電界効果トランジスタ（ＦＥＴ）を形成するように、アレイ内の各センサのソース電極、ゲート電極、および、ドレイン電極を配列するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップ、および、共通導電層または共通半導電層を生成するステップは、任意で、センサアレイ内のセンサ素子の出力を読み取る読み出し回路を提供するステップと、基板にセンサを形成するステップと、基板の片面に共通導電層を生成するステップとを含んでもよい。
基板にセンサを形成するステップは、半導体基板をドープするステップと、ソース電極、ドレイン電極、および、ゲート電極をここで述べるような特定のレイアウトにするよう基板を金属化するステップとを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、基板の表面から読み出し回路へ延在する電気的接続を形成するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、ビアなどの電気接続を用いて各センサを読み出し回路に接続するステップを含んでもよい。
共通導電層または共通半導電層を生成するステップは、途切れがなく複数のセンサにわたって実質的にパターン化されないように共通導電層または共通半導電層を生成するステップを含んでもよい。
共通導電層または共通半導電層は薄膜材料を含んでもよい。
共通導電層または共通半導電層を生成するステップは、２次元材料の単一層を生成するステップか、２次元材料の二層を生成するステップか、または、２次元材料の複数層を生成するステップを含んでもよい。
共通導電層または共通半導電層を生成するステップは、グラフェンからなる共通導電層を生成するステップを含んでもよい。
機能変換層を生成するステップは、エタンジチオールやピリジンの二座配位子またはオレイン酸配位子などのリガンドでカプセル化された、硫化鉛（ＰｂＳ）量子ドットなどのコロイド量子ドットの層、導体または半導体ナノ結晶の層（ＰｂＳｅ、ＰｂＴｅ、ＣｄＳ、ＣｄＳｅ、ＺｎＯ、ＺｎＳ、ＣＺＴＳ、Ｃｕ２Ｓ、Ｂｉ２Ｓ３、Ａｇ２Ｓ、ＨｇＴｅ、ＣｄＨｇＴｅ、ＩｎＡｓ、ＩｎＳｂ、または、その他適した材料など）、圧電材料（チタン酸ジルコン酸鉛（ＰＺＴ）などのポリフッ化ビニリデン（ＰＶＤＦ）セラミック、ＢａＴｉ０３、ＺｎＯ、または、その他適した材料など）、焦電膜（ポリフッ化ビニリデン（ＰＶＤＦ）、Ｐ（ＶＤＦ−トリフルオロエチレン）、ＬｉＴａ０３、ＬｉＮｂ０３、ＧａＮなどのセラミック、または、その他適した材料など）、または、生化学種（抗免疫グロブリンＧ、抗微生物ペプチド、または、その他適した材料）を生成するステップをいずれか１つ含んでもよい。
基板、または、基板と共通導電層または共通半導電層との間の層は機能層でもよい。例えば、基板は、ＬｉＮｂ０３などの焦電セラミックを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、境界部と、境界部から内側へ延在する１以上のフィンガー部となるようにソース電極またはドレイン電極を形成するステップと、アレイの１以上のセンサに対して、ソース電極またはドレイン電極の１以上のフィンガー部と互いに入り込むように設けられる１以上のフィンガー部に１以上のセンサの他方の電極を形成するステップを含んでもよい。
共通導電層または共通半導電層を生成するステップは、導電薄膜層または半導電薄膜層の堆積または転写を含んでもよい。
上記形成ステップは、フォトリソグラフィー、または、その他の金属基板堆積技術を含んでもよい。
前記方法は、各センサのソース電極およびドレイン電極の電気的パラメータの測定結果を用いて、アレイ内の各センサの検知値を検出するように読み出し回路を構成するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、ゲート電極とドレイン電極との間に延在する第１センサ電極を形成するステップを含んでもよい。
前記方法は、各センサのソース電極、ドレイン電極、および、第１センサ電極の１以上の電気的パラメータの測定結果を用いて、アレイ内の各センサの検知値を検出するように読み出し回路を構成するステップを含んでもよい。
アレイ状に配列された複数のセンサを受け取るステップは、ソース電極とゲート電極との間に延在する第１センサ電極と、ゲート電極とドレイン電極との間に延在する第２センサ電極とを形成するステップを含んでもよい。
前記方法は、センサごとにソース電極、ドレイン電極、第１センサ電極、および、第２センサ電極からの１以上の電気的パラメータの測定結果を用いて、各センサの検知値を検出するように読み出し回路を構成するステップを含んでもよい。
共通導電層または共通半導電層を生成するステップは、ドレイン電極、ソース電極、第１センサ電極、および／または第２センサ電極と電気接触するように共通導電層または共通半導電層を生成するステップとを含んでもよい。
前記方法は、各センサを順次動作させて検知値を読み取るか、センサを同時に動作させて順次検知値を読み出すか、または、センサを同時に動作させて同時に検知値を読み出すように読み出し回路を構成するステップを含んでもよい。
ここに開示されたいずれの方法のステップも、明記しない限り、または、当業者にとって自明でない限り、開示されたとおりの順番で実行される必要はない。
さらなる態様によると、アレイ状に配列された複数のセンサを受け取る手段と、アレイ状に配列された複数のセンサであって、各センサがソース電極とドレイン電極とチャネルとを有し、前記ソース電極および前記ドレイン電極のいずれか一方が前記チャネルに注入する荷電キャリアの流れを受け取り、他方が前記チャネルからの前記荷電キャリアの流れに対する電流シンクとなり、前記ソース電極と前記ドレイン電極とは細長く、前記チャネルのチャネル幅は前記ソース電極および／または前記ドレイン電極の長手方向範囲で定義され、前記チャネルのチャネル長は前記ソース電極と前記ドレイン電極との間隔によって定義される複数のセンサを受け取る手段と、各センサの前記ソース電極および前記ドレイン電極のいずれか一方が、実質的に途切れのないセンサ境界であって、前記アレイ内のセンサ間におけるクロストークを防ぐために前記電荷キャリアの流れが前記センサ境界を超えないよう各センサの他方の電極を実質的に取り囲むセンサ境界を少なくとも前記チャネル幅に沿って形成する、前記アレイ状の複数のセンサ全体に延在するように配列され、各センサの少なくとも前記ソース電極および前記ドレイン電極と電気的に接している共通導電層または共通半導電層を生成する手段とを備えた装置を提供する。
本開示には、組み合わせまたは単独であることを明示しているかどうかに関わらず（請求項への記載も含む）、単独の１以上の対応する様態、実施例、もしくは、特徴、または、１以上の対応する様態、実施例、もしくは、特徴の様々な組み合わせを含む。考察した機能を１以上実施する対応手段および対応機能部（例えば、物体作成部）も、本開示に含まれる。
上述した発明の概要は、単なる例示であり、限定することを意図したものではない。
ここで、例示目的のみとして、図面を参照しながら説明する。
図１は、本開示の一実施形態にかかる、メモリおよびプロセッサなどの多数の電子部品を備えた装置例の実施形態である。 図２は、本開示の別の実施形態にかかる、メモリ、プロセッサ、および、通信部などの多数の電子部品を備えた装置例の実施形態である。 図３は、本開示の別の実施形態にかかる、メモリおよびプロセッサなどの多数の電子部品を備えた装置例の実施形態である。 図４は、センサアレイを備えた装置例である。 図５ａは、センサを備えたさらなる装置である。 図５ｂは、図５ａのセンサアレイである。 図６は、センサ配列の断面概略図である。 図７は、検知した値を装置から読み取る読み出し回路の例である。 図８ａは、検知した値を装置から読み取る読み出し回路のさらなる例である。 図８ｂは、検知した値を装置から読み取る読み出し回路のさらなる例である。 図９ａは、検知した値をセンサから読み取る、アレイ内の各センサと接する２点構造の例である。 図９ｂは、検知した値をセンサから読み取る、アレイ内の各センサと接する３点構造の例である。 図９ｃは、検知した値をセンサから読み取る、アレイ内の各センサと接する４点構造の例である。 図１０ａは、センサのさらに別の例である。 図１０ｂは、図１０ａのセンサアレイである。 図１１は、装置の別の例である。 図１２は、装置の別の例である。 図１３は、装置の別の例である。 図１４は、本開示の方法にかかるフローチャートである。 図１５は、プログラムを提供するコンピュータ読み取り可能媒体の概略図である。
図１は、メモリ１０７とプロセッサ１０８と入力Ｉと出力Ｏとを備える装置１００である。本実施の形態では、１つのプロセッサと１つのメモリしか示していないが、別の実施の形態では２以上のプロセッサおよび／または２以上のメモリ（例えば、同じまたは異なるプロセッサ／メモリタイプ）を用いてもよい。
本実施の形態では、装置１００は、撮像デバイスまたはセンサ用の特定用途向け集積回路（ＡＳＩＣ）である。別の実施の形態では、装置１００は、プロセッサ１０８がデバイスの汎用ＣＰＵであってメモリ１０７がデバイスに含まれる汎用メモリであるようなデバイス用のモジュールでも、そのデバイス自体でもよい。
入力Ｉは、センサアレイなどのさらなる部品から装置１００へのシグナリングの受け取りを可能にする。出力Ｏは、装置１００内からさらなる部品へのシグナリングの送出を可能にする。本実施の形態では、入力Ｉおよび出力Ｏは、装置１００とさらなる部品との接続を可能にする接続バスの一部である。
プロセッサ１０８は、コンピュータプログラムコードの形でメモリ１０７上に格納された命令に従い、入力Ｉを介して受け取った情報を実行／処理することに特化した汎用プロセッサである。このような動作により生成された、プロセッサ１０８からの出力シグナリングは、出力Ｏを介してさらなる部品へ送出される。
メモリ１０７（単一のメモリ部でなくてもよい）は、コンピュータプログラムコードを格納するコンピュータ読み取り可能な媒体（この例では固体メモリであるが、ハードドライブ、ＲＯＭ、ＲＡＭ、フラッシュなど別のタイプのメモリでもよい）である。このコンピュータプログラムコードは、プログラムコードをプロセッサ１０８で実行する際にプロセッサ１０８が実行可能な命令を格納している。メモリ１０７とプロセッサ１０８との内部接続とは、１以上の実施の形態例において、メモリ１０７上に格納されたコンピュータプログラムコードへプロセッサ１０８がアクセスできるようプロセッサ１０８とメモリ１０７とを動作可能につなげることと理解されよう。
この例では、入力Ｉ、出力Ｏ、プロセッサ１０８、および、メモリ１０７は、各部品Ｉ、Ｏ、１０７、および、１０８が電気的にやり取りできるよう互いに全て内部電気接続されている。この例では、部品は、共にＡＳＩＣとして形成されるよう、言い換えれば、電子デバイスに組み込むことができる単一のチップ／回路として集積されるよう互いに全て近接した位置にある。別の例では、１以上または全ての部品が互いに離れた位置にあってもよい。
図２は、センサアレイを備えた電子デバイスなど、さらなる実施の形態例の装置２００である。別の実施の形態例では、装置２００は、電子デバイス用のモジュールを備えてもよいし、適切に構成されたメモリ２０７およびプロセッサ２０８をただ備えるだけでもよい。
図２の実施の形態例は、例えば、液晶ディスプレイ（ＬＣＤ）、電子ペーパー、または、タッチスクリーンユーザーインターフェースなどの表示デバイス２０４を備える。図２の装置２００は、データを受け取り、含み、および／または、そうでなければデータにアクセスするように構成される。例えば、この実施の形態例２００は、１以上のタイプのネットワークを介してデータを受け取れるように、無線ネットワークに接続するためのアンテナ２０２と通信する、受信機、送信機、および／もしくは、送受信機などの通信部２０３、ならびに／または、ネットワークへの物理的な接続を可能にするポート（図示せず）を備える。この実施の形態例は、できれば、アンテナ２０２を介してデータを受信した後、または、ユーザインターフェース２０５でデータを生成した後でそのデータを格納するメモリ２０７を備える。プロセッサ２０８は、ユーザインターフェース２０５、メモリ２０７、または、通信部２０３からデータを受け取ってもよい。特定の実施の形態例では、表示デバイス２０４がユーザインターフェース２０５を内蔵していてもよい。データの出所にかかわらず、これらのデータを、表示デバイス２０４、および／または、装置に設けられた他の出力デバイスを介して装置２００のユーザに出力してもよい。また、プロセッサ２０８が、後で使用するためにメモリ２０７へデータを格納してもよい。メモリ２０７は、機能（例えば、データの読み込み、書き込み、削除、編集、または、加工）を実行するようプロセッサ２０８に命令するために／プロセッサ２０８が機能実行できるようにするために用いられる、コンピュータプログラムコードおよび／またはアプリケーションを格納してもよい。
図３は、タブレット型パーソナルコンピュータ、ポータブル電子デバイス、ポータブルテレコミュニケーションデバイス、このようなデバイスのサーバもしくはモジュールなど、図１の装置１００を備える電子デバイス３００のさらなる実施の形態例である。装置１００は、デバイス３００のモジュールとして、または、デバイス３００用のプロセッサ／メモリ、もしくは、このようなデバイス３００のモジュール用プロセッサ／メモリとしても提供することができる。デバイス３００は、データバス３８０で接続（例えば、電気的接続および／または無線接続）されたプロセッサ３０８と記憶媒体３０７とを備える。このデータバス３８０によって、コンピュータプログラムコードへプロセッサ３０８がアクセスできるようプロセッサ３０８と記憶媒体３０７とは動作可能につなげられる。デバイス／装置の部品（例えば、メモリ、プロセッサ）は、クラウドコンピューティング構造を介して接続されてもよい。例えば、記憶装置は、プロセッサがインターネットを介してアクセスするリモートサーバでもよい。デバイス３００は、センサアレイを用いて刺激を検出してもよい。
図３の装置１００は、装置１００から出力を受け取ってこの出力をデータバス３８０を介してデバイス３００へ伝送する入力／出力インターフェース３７０に接続（例えば、電気的接続および／または無線接続）される。インターフェース３７０は、装置１００からユーザへ情報を提供するディスプレイ３０４（接触検知またはその他）にデータバス３８０を介して接続可能である。ディスプレイ３０４は、デバイス３００の一部でもよいし、別個のものでもよい。また、デバイス３００は、他のデバイス部品の動作を管理するためにそれらへシグナリングを提供しそれらからシグナリングを受け取ることによって装置１００およびデバイス３００を通常制御するよう構成されたプロセッサ３０８を備える。
記憶媒体３０７は、装置１００の動作を実行、制御、または、有効にするコンピュータコードを格納する。記憶媒体３０７は、他のデバイス部品の設定を格納してもよい。プロセッサ３０８は、他のデバイス部品の動作を管理するために、記憶媒体３０７にアクセスしてそれらの部品の設定を検索してもよい。記憶媒体３０７は、揮発性ランダムアクセスメモリなどの一時的な記憶媒体でもよい。また、記憶媒体３０７は、ハードディスクドライブ、フラッシュメモリ、（クラウドストレージなどの）リモートサーバ、または、不揮発性ランダムアクセスメモリなどの恒久的な記憶媒体でもよい。記憶媒体３０７は、同じまたは異なるメモリタイプの様々な組み合わせから構成されてもよい。
本発明は、センサアレイを用いて外部刺激または刺激を検知する装置に関する。アレイの複数のセンサによって、検知領域の範囲を規定してもよい。装置４００は、それぞれが刺激を測定できる個別センサ４０１のセンサアレイを備え、組み合わせて、装置４００の検知領域全体における刺激を表すデータを出力する。各センサ４０１の出力は、１以上の電気信号でもよい。センサアレイ４０２の総出力は、電子デバイスが受け取ってもよい。電子デバイスは、デジタルカメラ、赤外線カメラ、Ｘ線検出パネル、バイオセンシングプラットフォームでもよいし、電子デバイス３００は、タブレット型パーソナルコンピュータ、ポータブル電子デバイス、ポータブルテレコミュニケーションデバイス、このようなデバイスのサーバもしくはモジュール、または、センサアレイ４０２もしくはここで説明する別の実施形態で構成される図１の装置１００もしくは図２の装置２００を備えるデバイスを備えてもよい。
センサアレイ４０２は、センサアレイ４０２に生成される適切な機能変換層を選択することにより、所望のタイプの刺激を検出するように構成されてもよい。装置が測定できる刺激は、温度、動き、光、放射物、生物学種、化学種などであるが、これらに限定されるものではない。したがって、所望の刺激に反応しやすいように機能変換層の材料または形を選択してもよい。別の実施の形態では、センサアレイ４０２は機能変換層を含まない。
図４は、本発明に係る装置４００の実施の形態例である。装置４００は、アレイ４０２状に配列された複数のセンサ４０１を備える。図４は、３×２状に配列された６つのセンサ４０１を示している。アレイ４０２の各センサ４０１は、電荷キャリアのソース を受けるドレイン電極４０３と、電荷キャリアの流れに対する電流シンクとなるソース電極４０４と、ドレイン電極４０３およびソース電極４０４間のチャネルの導電率を調整するように配列されたゲート電極４０５とを備える。アレイ４０２の各センサ４０１に共通する共通導電層または共通半導電層４０６は、アレイ４０２の複数のセンサ全体に延在するように配列される。共通導電層４０６は、各センサ４０１の少なくともソース電極４０４およびドレイン電極４０３と電気的に接するように構成される。この例では、共通導電層４０６は、ドレイン電極４０３およびソース電極４０４と電気的かつ物理的に接するように構成される。各センサ４０１のソース電極４０４は、アレイ４０２内のセンサ間におけるクロストークを防ぐために電荷キャリアが各センサ４０１のソース電極４０４を超えてドレイン電極４０３から流れないよう、各センサのドレイン電極４０３とゲート電極４０５とを実質的に取り囲む実質的に途切れのない境界を形成する。このように、ドレイン電極４０３に取り込まれた荷電キャリアは、通常、各センサの外側境界に位置するソース電極４０４に向かって流れる。当業者であれば、荷電キャリアは電子でも正孔でもよく、どちらかが特定デバイス実装における多数荷電キャリアになることは分かるであろう。ソース電極４０４の実質的に途切れのない配列は、ソース電極によって規定される、各センサ４０１の領域範囲を規定するセンサ境界を越えて荷電キャリアが漏れ出ないよう有利に働く。細長ソース電極は、チャネル長およびチャネル幅に沿った実質的に途切れのない境界を形成して、センサ境界を全体的に規定する。
共通導電層４０６は、検知という目的に適していればどんな材料（薄膜材料など）でもよい。本発明では、共通導電層４０６はグラフェンである。グラフェン４０６は、デバイス製造段階においてダメージを受けやすいので、グラフェン４０６を装置４００に施した後の処理ステップ数は最小限に抑えることが望ましい。
各センサ４０１のソース電極４０４、ドレイン電極４０３、および、ゲート電極４０５は、デバイスチャネルとして機能するグラフェン層４０６（より一般的には、共通導電層または共通半導電層）と共に、電界効果トランジスタまたは電界効果トランスデューサ（ＦＥＴ）を形成する。電界効果トランジスタの配列において、ドレイン電極４０３およびソース電極４０４間の荷電キャリアの流れは、ゲート電極４０５にかかる電位の関数として表される。本発明では、導電層４０６が、ソース電極４０４およびドレイン電極４０３間で荷電キャリアが拡散できるチャネルの少なくとも一部を形成する。
グラフェン層４０６は、各センサ４０１のソース電極４０４およびドレイン電極４０３間に形成できる電界検知層全てにわたる領域となる。また、グラフェン層４０６は、機能変換層４０７と対応付けられるインターフェースにもなる。グラフェン４０６は局所的な電界変化に反応しやすいので、外部刺激の結果として局所的な電界変化を生じさせる材料との機能化により、効果的な機能変換層をグラフェンまたはその他の導電層と組み合わせて提供することができる。
図４の実施の形態において、ソース電極４０４は、アレイ内の２以上または全てのセンサ間で共有される共通ソース電極である。共通ソース電極４０４は、アレイ４０２の各センサのドレイン電極４０３それぞれにかかる荷電キャリアの流れに対して共通の電流シンクとなる。共通ソース電極４０４を用いて各センサのゲート電極４０５とドレイン電極４０３とをアレイ内の隣接するセンサから分離することにより、ソース電極４０４は、アレイ内のセンサ間におけるクロストークを防ぐ役割を果たす。この装置において、クロストークとは、概して不都合にセンサ間で伝達する信号、電磁場、または、荷電キャリアのことを指す。
共通導電層を用いるかどうかに関わらず、センサ４０１の電極を適切な形状に設計することによって、特に、センサ間の外側境界または実質的に途切れのない境界として電流シンク電極を提供することによりクロストークを削減してもよい。
性能および／または感度が有利になるように、各センサ４０１配列のチャネルの幅対長さパラメータを改良することが望ましい。幅対長さパラメータの改良を実現するために、ソース電極４０４は、各センサ４０１を実質的に取り囲んでいる境界４３１から内側へ延在するフィンガー部４１２を１以上備えることが望ましい。このように、ソース電極４０４は、境界部４３１と、そこから内側へ延在する少なくとも１つのフィンガー部４１２とを備えてもよい。また、少なくとも１つのセンサ４０１のドレイン電極４０３は、ソース電極４０４のフィンガー部４１２と互いに入り込むように設けられる、フィンガー部４１２の補足的なフィンガー部４１３を少なくとも１つ備えてもよい。図４は、ソース電極４０４が、ソース電極境界４３１から内側へ延在し、かつ、ドレイン電極のフィンガー部４１３と互いに入り込むように設けられるフィンガー部４１２をセンサ４０１ごとに４つ備える配列を示している。また、ソース電極４０４とドレイン電極４０３との間に位置するゲート電極４０５も補足フィンガー部を備えてよい。
ソース電極４０３とドレイン電極４０４とを用いて、各センサからの検知値を決定してもよい。例えば、ソース電極とドレイン電極に電圧をかけて、その結果得られる電流値を測定してもよい。
別の実施の形態では、さらなる電極を用いて、センサからの読み取りを行ってもよい。図５ａおよび図５ｂに、第１センサ電極５０８と第２センサ電極５０９とをさらに備えた、図４と同様のさらなる装置５００例を示す。センサアレイ５０２は、４つのセンサ５０２からなる２×２配列を備える。第１センサ電極５０８は、ソース電極５０４で実質的に取り囲まれてもよい。この例では、ソース電極５０４とゲート電極５０５との間に第１センサ電極５０８を配置する。第２センサ電極５０９はゲート電極５０５で実質的に取り囲まれてもよく、ゲート電極５０５とドレイン電極５０３との間に第２センサ電極５０９を配置する。
アレイ５０２内の各センサ５０１のソース電極５０４は、ドレイン電極５０３を実質的に取り囲む実質的に途切れのない境界５３１を形成する。共通導電層５０６は、ソース電極、ドレイン電極、第１センサ電極、および、第２センサ電極と電気的に接するように構成される。ゲート電極は、図６において後で説明する誘電体層により共通導電層から分離されている。
図６は、図５ｂの第１センサ電極と第２センサ電極とを備えたセンサアレイの断面図を示している。電極５０３、５０４、５０５、５０８、および、５０９は、基板５１０内に形成されてもよい。これらの電極は、ＣＭＯＳまたはＴＦＴ技術を用いるなど適切な導体プロセス技術により形成されてもよい。そして、グラフェン層５０６を、例えば転写技術により、製造されたセンサアレイ５０２に生成してもよい。この後、グラフェン層５０６を機能化する以外では、さらなる処理ステップを装置５００へ適用する必要はない。グラフェン層５０６は、機能変換層がない場合でも、特定の刺激に反応しやすくても構わない。
誘電材料５１１は、ゲート電極５０５と共通導電層５０６との間に配置される。ゲート電極に電圧をかけることにより、チャネルの導電率を調整する電界を生じさせてもよい。当業者には自明のとおり、電界は、グラフェンチャネル内のキャリア密度（および型）を調整する役割を果たす。また、電界は、グラフェンのフェルミエネルギーも制御する。ソース電極５０４、ドレイン電極５０３、第１センサ電極５０８、および、第２センサ電極５０９は、共通導電層５０６と電気的に接する。また、これらは、本実施の形態において物理的にも接している。
１つの電極を別の電極で実質的に取り囲むということは、平面図で見た場合、つまり、基板５１０の平面において、電極が取り囲まれていることを意味していると分かるであろう。図６から明らかなように、電極は、基板５１０の平面の上方または下方では取り囲まれていない。このように、ソース電極４０５、５０５は、平面図において、実質的に途切れのない境界４３１、５３１を形成する。
電極は、ビアなどの電気的コネクタ６１５により読み出し回路６１４と接続される。これらの電気的コネクタ６１５は、電極５０３、５０４、５０５、５０８、および、５０９が形成される基板５１０を貫通してもよい。ビア６１５を一例として挙げたが、読み出し回路６１４に適した何らかの接続部を用いてもよい。ビア６１５は、ソース電極４０４、ゲート電極４０５、および、ドレイン電極４０３に対し、各センサ５０１の電極ごとに１以上設けられる。センサ電極５０８、５０９を１以上備える別の例では、センサ電極ごとにビアを１以上設けてもよい。別の実施の形態では、電極のうちいずれか１つが読み出し回路と１以上のビア６１５で接続していてもよい。
読み出し回路６１４は、センサアレイ５０２の１以上のセンサまたは各センサから少なくとも１つの電気的パラメータを検出するように構成される。読み出す電気的パラメータは、センサの抵抗値でも電流でも電圧でもよい。
図７は、各センサから順次電気的パラメータを測定して読み込むように構成された２×２のセンサアレイ５０２に対する読み出し回路７００の例を示す。図４および図５に例示されているグラフェンＦＥＴ（ＧＦＥＴ）の構成を、グラフェン層５０７ が機能化されて検出するいかなる刺激に対しても反応しやすい可変抵抗７１６とみなしてもよい。読み出しにおいて個別センサ７１８、５０１の選択ができるよう、行列選択７１７をする手段が設けられる。読み出し回路７００は、適切な行列選択７１７をすることにより、ソース電極とドレイン電極との間に電圧をかけて選択センサに荷電キャリアを流すように構成される。第１センサ電極５０８と第２センサ電極５０９との電圧差は、刺激に応じた検知値を示す。
別の方法として、アレイ５０２内の各センサの検知値を読み出すために、サンプルホールド回路構成８００ を用いてもよい。サンプルホールド回路８００は、多数のスイッチングトランジスタと少なくとも１つのストレージコンデンサとを備える。図８ａおよび図８ｂは、ソース電極５０４、ゲート電極５０５、ドレイン電極５０３の他に２つのセンサ電極５０８、５０９を用いる単一センサと対応するように構成された読み出し回路の一部を示す。共通導電層５０６とのソース電極５０４、ドレイン電極５０３、第１センサ電極５０８、および、第２センサ電極５０９の接触抵抗は、回路図において抵抗８１８、８１９、８２０、および、８２１として図示される。これらの抵抗は、ビアの内部抵抗も表す。
図８ａに示す構成では、ソース電極とドレイン電極に電圧をかけることによってアレイの各センサ５０１を同時に動作させる。別の方法として、各センサのソース電極とドレイン電極に順に電圧をかけることによって、各センサ５０１を順次動作させてもよい。そして、アレイ５０２内のセンサの行列選択８１７をする手段を実装することによって、検知値を「格納」しているコンデンサ８２２およびコンデンサ８２３を順次読み取る。このように、検知値は、コンデンサ８２２とコンデンサ８２３に電荷を蓄えるために用いられる電圧として示される。そして、コンデンサの電荷は選択時に読み出される。
図８ｂは、抵抗値が既知の基準抵抗８３５と基準ストレージコンデンサ８３６とを含む別のサンプルホールド回路構成を示している。基準抵抗の抵抗値とｖｄｄの値とが分かれば、基準抵抗８３５における電圧がＧＦＥＴ７１６を流れる電流を示す。本実施の形態では、単一のコンデンサ８２２のみが、検知値の読み出しと対応付けられている。
図９ａ〜図９ｃは、図８ａおよび図８ｂに示したＦＥＴ構造の３つの変形例を示しており、それぞれ、センサ電極なし（２点構造）、１つのセンサ電極（３点構造）、２つのセンサ電極（４点構造）が用いられている。図９ａでは、ソース電極とドレイン電極との間を流れる電流が検知値を示してもよい。図９ｂでは、第１センサとソース電極との間の電圧が検知値を示してもよい。図９ｃでは、第１センサ電極と第２センサ電極との間の電圧が検知値を示してもよい。
図１０ａおよび図１０ｂは、図５ａおよび図５ｂと同様の装置５００およびセンサアレイ５０２の別の実施の形態を示している。したがって、同じ参照符号が用いられる。しかしながら、この例では、いずれの電極に対してもフィンガー部は設けられていない。図１０ａは、単一のセンサ素子５０１を示しており、図１０ｂは、このようなセンサからなる、共通ソース電極５０４を有した３×２アレイ５０２を示している。センサ５０１ごとに、ソース電極５０４が、全体的に途切れのない境界となる。この例では、ソース電極５０４が、センサアレイ５０２内の各センサ５０１に対する共通ソース電極となる。このように、共通ソース電極５０４は、隣接するセンサへ荷電キャリアが流れ込むことを実質的に防ぐよう機能する。このように、細長ソース電極は、チャネル周辺のセンサの全体的に途切れのない境界を形成する。
図１１は、センサアレイの別の実施の形態を示している。この例では、各センサ１１０１が、ソース電極１１０４とドレイン電極１１０３とゲート電極１１０５とを備える。ソース電極１１０４は、各センサ１１０１のゲート電極１１０５とドレイン電極１１０３とを実質的に取り囲む実質的に途切れのない境界を形成するように配列される。センサアレイ１１０２内のセンサ１１０１ごとに、第１ソース電極ブレーク部１１２６が設けられる。センサアレイ１１０２内のセンサ１１０１ごとに、第２ソース電極ブレーク部１１２７が設けられる。ブレーク部は、ソース電極１１０４により設けられるもとは途切れのない境界における途切れからなる。ブレーク部は、ソース電極およびドレイン電極の細長い特性により定義される、チャネル幅よりもむしろチャネル長をまたいでいる。ゲート電極は、ソースとドレインとの間に配列され、本実施の形態では、第１ゲート電極ブレーク部１１２４が、センサアレイ１１０２内のセンサ１１０１ごとに設けられる。第２ゲート電極ブレーク部１１２５は、センサアレイ１１０２内のセンサ１１０１ごとに設けられる。この構成では、途切れのないグラフェン層１１０６がこれまでの実施の形態と同様に用いられる。ソース電極が途切れる領域において、隣接するセンサ間の間隔は、ソース電極が途切れていないつまり連続している領域よりも大きい。この例では、ブレーク部は各センサの片側に設けられる。ブレーク部が位置する側では、隣接するセンサ間に基板のスペースエリア１１３０が設けられる。ブレーク部がない側では、実質的に互いに接するように、特に、スペースエリア１１３０を含まないようにセンサが配列される。
ブレーク部は、各センサを効果的に２つの部分に分け、各部分はグラフェンをベースにした電界効果トランジスタを備える。特に、ゲートブレーク部１１２４、１１２５、および、ソースブレーク部１１２６、１１２７により、基準センサ部１１２８と検知センサ部１１２９とが規定される。各基準センサ部１１２８はそれ自身の個別ソース電極を有し、また、検知センサ部１１２９の各ソース電極もそれ自身の個別ソース電極を有する。ソース電極は全て、接地電位に保持される。ソース電極とドレイン電極に電圧をかけると、検知センサ部と基準センサ部の両方に電流が流れる。ドレインへ流れる電流を測定し、基準センサ部１１２８のソース電極から流れ出る電流を測定する。このようにして、両部分の抵抗値を決定することができる。基準ＧＦＥＴは、機能化されておらず、温度補償用などの基準部品として機能する。
図１２は、センサアレイ１２００の別の実施の形態を示している。この例では、各センサ１２０１が、ソース電極１２０４とドレイン電極１２０３とゲート電極１２０５とを備える。ソース電極１２０４は、各センサ１２０１のゲート電極１２０５とドレイン電極１２０３とを実質的に取り囲む実質的に途切れのない境界を形成するように配列される。センサアレイ１２０２内のセンサ１２０１ごとに、第１ソース電極ブレーク部１２２６が設けられる。センサアレイ１２０２内のセンサ１２０１ごとに、第２ソース電極ブレーク部１２２７が設けられる。ブレーク部は、ソース電極１２０４により設けられるもとは途切れのない境界における途切れからなる。ゲート電極は、ソース電極とドレイン電極との間に配列され、本実施の形態では、第１ゲート電極ブレーク部１２２４が、センサアレイ１２０２内のセンサ１２０１ごとに設けられる。第２ゲート電極ブレーク部１２２５は、センサアレイ１２０２内のセンサ１２０１ごとに設けられる。この構成では、途切れのないグラフェン層１２０６がこれまでの実施の形態と同様に用いられる。ソース電極が途切れる領域において、隣接するセンサ間の間隔は、ソース電極が途切れていないつまり連続している領域よりも大きい。この例では、ブレーク部は各センサの片側に設けられる。ブレーク部が位置する側では、隣接するセンサ間に基板のスペースエリア１２３０が設けられる。ブレーク部がない側では、実質的に互いに接するように、特に、スペースエリア１２３０を含まないようにセンサが配列される。
ブレーク部は、各センサを効果的に２つの部分に分け、各部分はグラフェンをベースにした電界効果トランジスタを備える。特に、ゲートブレーク部１２２４、１２２５、および、ソースブレーク部１２２６、１２２７により、基準センサ部１２２８と検知センサ部１２２９とが規定される。各基準センサ部１２２８はそれ自身の個別ソース電極を有する一方、検知センサ部１２２９のソース電極はアレイ内のセンササブセット間で共通ソースとなる。ソース電極は全て、接地電位に保持される。ソース電極とドレイン電極に電圧をかけると、検知センサ部と基準センサ部の両方に電流が流れる。
検知センサ部に流れる電流を測定し、基準センサ部１１２８のソース電極に流れる電流を測定する。このようにして、両部分の抵抗値を抽出することができる。基準ＧＦＥＴは、機能化されておらず、温度補償用などの基準部品として機能する。
図１３は、センサアレイ１３００の別の実施の形態を示している。この例では、各センサ１３０１ が、細長ソース電極１３０４と、細長ドレイン電極１３０３と、細長ゲート電極１３０５とを備える。ソース電極１３０４は、各センサ１３０１のゲート電極１３０５とドレイン電極１３０３とを実質的に取り囲むように配列される。ソース電極は、第１ソース電極ブレーク部１３３１と第２ソース電極ブレーク部１３３２とを備える。ブレーク部は、ソース電極１３０４により設けられるもとは途切れのない境界における途切れからなる。ソース電極は、さらに、第１フィンガー部１３３３と第２フィンガー部１３３４とを備える。第１ソース電極ブレーク部１３３１は、第１フィンガー部１３３３に実質的に隣接して配列され、第２ソース電極ブレーク部１３３２は、第２フィンガー部１３３４に実質的に隣接して配列される。ゲート電極１３０５およびドレイン電極１３０３は、第１ブレーク部１３３１および第２ブレーク部１３３２内に延在する、つまり、第１ブレーク部１３３１および第２ブレーク部１３３２を実質的に埋めるように配列される。各センサ１３０１の第１ソース電極フィンガー部１３３３と第２ソース電極フィンガー部１３３４、および、各センサ１３０１の第１ソース電極ブレーク部１３３１と第２ソース電極ブレーク部１３３２の配列は、各センサのゲート電極１３０５とドレイン電極１３０３とが、各センサ１３０１を蛇行するパスを形成するように配列される。本発明の実施の形態において、アレイ内の各センサ１３０１のソース電極１３０４は、アレイ内の他の各センサのソース電極とは別個のものである。アレイ内の各センサ１３０１のソース電極１３０４は、アレイ内の各センサに対する共通ソース電極を形成しない。蛇行パス配列された第１センサと第２センサとを少なくとも備えるセンサアレイでは、第２センサが、第１ブレーク部または第２ブレーク部を備える第１センサの端に実質的に隣接して配列され、第２センサの第１ブレーク部または第２ブレーク部が、第１センサのブレーク部に実質的に隣接して配列される。当該技術分野における周知の配列と比較し、隣接するセンサのブレーク部が実質的に互いに隣接する配列は、隣接センサ間のクロストークを減らす役割を果たす。このように、各センサ素子の電極は、センサ境界において、隣接するセンサ素子の対応電極と対向していてもよい。したがって、隣接するセンサ素子と対向しているセンサ境界部分は、隣接するセンサ素子のセンサ境界の対向部分と実質的に同じ電位でもよい。
図１３のセンサ素子は、共通の行にあるセンサ素子（つまり、図１３の上部センサ素子２つ）のレイアウトが実質的に同一であり、共通の行に隣接する行にあるセンサ素子（つまり、図１３の下部センサ素子２つ）のレイアウトが共通の行にあるセンサ素子の実質的な鏡像である、行と列の格子状に配列される。
さらに、各電極および各電極部分は細長部材である。アレイ１３００内の第１センサを形成する電極は、アレイ内の隣接するセンサを形成する電極とつながっていない。このように、アレイ内の隣接センサ間には共通電極が設けられていない。ドレイン電極１３０３は、対応センサの第１辺１１３７ から対応センサの第２辺１３３８へ蛇行パスに沿って延在するように配列される。このように、ドレイン電極１３０３は、対応センサの第１辺１３３７から対応センサの第２辺１３３８へ、対応センサの第２辺１３３８に達する前まで長さに沿って向きを複数回変化させるように延在してもよい。第１ゲート電極部１３０５ａの第１端は、第１ゲート電極部１３０５ａが対応センサの第１辺１３３７から対応センサの第２辺１３３８へ延在するように、ドレイン電極１３０３の第１端に沿って延在する。第２ゲート電極部１３０５ｂの第１端は、第２ゲート電極部１３０５ｂが対応センサの第１辺１３３７から対応センサの第２辺１３３８へ延在するように、ドレイン電極１３０３の第２端に沿って延在する。第１ソース電極部１３０４ａの第１端１３３７ は、第１ソース電極部１３０４ａが対応センサの第１辺１３３７から対応センサの第２辺１３３８へ延在するように、第１ゲート電極部１３０５ａの第２端１３３８ に沿って延在する。第２ソース電極部１３０４ｂの第１端は、第２ソース電極部１３０４ｂが対応センサの第１辺１３３７から対応センサの第２辺１３３８へ延在するように、第２ゲート電極部１３０５ｂの第２端に沿って延在する。
このように、通常、ソース電極は、少なくとも、ドレイン電極の長手方向範囲で定義されるチャネル幅に沿って、蛇行ドレイン電極を囲んでセンサ境界となる複数の部分を備える。
図１４は、アレイ状に配列された複数のセンサを受け取るステップ１４０２と、共通導電層または共通半導電層を基板に生成するステップ１４０４とを示したフロー図である。用語「センサ」は、組立品のみが検知できるものになるのかもしれないが、ソース電極、ドレイン電極、ゲート電極、任意のセンサ電極、および、チャネルのレイアウトを定義するために用いられており、共通導電層または共通半導電層が生成され、任意の読み出し回路がセンサと対応付けられている。複数の電極を受け取るステップ１４０２は、ＣＭＯＳまたはＴＦＴ技術を用いるなど任意の適切な導体プロセス技術により電極を形成する形成ステップを含んでもよい。共通導電層を生成するステップ１４０４は、グラフェンの場合などは別の基板上に形成された薄膜の転写や、化学蒸着、原子層堆積、物理蒸着といった蒸着法を用いた薄膜の堆積などでもよいし、ウェットコーティング、プリント、または、ラングミュアーブロジェット技術を用いた実質的な２次元プレートレットの溶剤から共通導電層を形成してもよい。この方法は、共通導電層または共通半導電層に機能変換層を生成するステップを含んでもよい。変換層は、ウェットコーティング（スピンコーティング、バーコーティング、スプレーコーティング）、プリント（インクジェット印刷、エアロゾルジェット堆積、グラビア印刷、フレキソ印刷）、または、ドライコーティング（熱蒸発、スパッタコーティング）などの堆積方法で生成してもよい。
グラフェンをセンサアレイに転写するステップは、例示として、以下のステップを含んでもよい。
１．銅箔などの金属触媒箔の両面にグラフェンをＣＶＤ成長させる。
２．ＰＭＭＡなどの保護高分子層でグラフェン／Ｃｕ箔の片面をコーティングする。
３．グラフェン／Ｃｕ箔のもう一方の面からグラフェンを取り除く。
４．湿式化学エッチングで銅を取り除き、洗浄して洗い流す。
５．湿った状態で対象基板に保護層／グラフェンを生成して、乾かす。
６．アセトンなどの溶媒を用いて、または、熱処理によって保護層を取り除く。
７．対象基板上のグラフェンを熱アニール処理して、密着性をよくする。
センサアレイ、電界効果トランジスタ、および、対応電極の形成は、フォトリソグラフィーなどの任意の適切な導体製造プロセスまたは半導体製造プロセスにより実現してもよい。さらに、共通導電層の生成を、任意の２次元物質処理プロセスにより実施してもよい。
図１５は、例に応じたプログラムを提供するコンピュータ読み取り可能媒体１５００の概略図である。この例では、コンピュータ／プロセッサ読み取り可能媒体は、デジタル多用途ディスク（ＤＶＤ）またはコンパクトディスク（ＣＤ）などのディスクである。別の例では、コンピュータ読み取り可能媒体は、発明機能を実行するようにプログラム化された任意のメディアでもよい。コンピュータプログラムコードを、ＲＯＭ、ＲＡＭ、フラッシュ、ハードディスク、ソリッドステートなど、同じタイプの複数のメモリ間、または、異なるタイプの複数のメモリ間で分配してもよい。コンピュータ／プロセッサ読み取り可能媒体１５００は、図５、図６、図７、図８、図９、図９、図１０、または、図１１の装置を製造する命令を格納していてもよい。
上述した例では、各センサの「境界」となるソース電極が示されているが、作成されるセンサ素子の型によっては、代わりにドレイン電極が「境界」となってソース電極を取り囲むことは分かるであろう。したがって、当業者であれば本願の教示を用いて分かるように、上記例のソース電極とドレイン電極は入れ替えが可能である。
上記例に示した装置は、カメラ、Ｘ線検出器、暗視ゴーグル、ポータブル電子機器、ノート型パソコン、携帯電話、スマートフォン、タブレット型コンピュータ、携帯情報端末、デジタルカメラ、スマートウォッチ、スマートメガネ、ペン型コンピュータ、据え置き型電子機器、デスクトップコンピュータ、モニタ、家電、スマートＴＶ、サーバ、または、これら用のモジュール／回路に含まれていてもよい。いずれのデバイスも、刺激を処理するためにセンサアレイを必要とする。
上述した装置／デバイス、および／または、特定の上述した装置／デバイスのその他の特徴も、有効になったときのみ、例えば、電源オンのときのみに所望の動作を実行するよう構成された装置で提供されてもよい。このような場合には、必ずしも、無効状態（例えば、電源オフ状態）でアクティブメモリに適切なソフトウェアをロードしておく必要はなく、有効状態（例えば、電源オン状態）でのみ適切なソフトウェアをロードすればよい。装置は、ハードウェア回路および／またはファームウェアを備えてもよい。装置は、メモリにロードされたソフトウェアを備えてもよい。このようなソフトウェア／コンピュータプログラムは、同じメモリ／プロセッサ／機能部、および／または、１以上のメモリ／プロセッサ／機能部に記録されてもよい。
いくつかの例では、特定の上述した装置／デバイスが、所望の動作を実行するための適切なソフトウェアで予めプログラム化されていてもよく、この適切なソフトウェアは、例えば、ユーザが「キー」をダウンロードしてソフトウェアおよび対応機能をアンロック／有効化することによって使用可能になる。このような例には、デバイスにさらなる機能が必要になった場合にデータをダウンロードする必要が減るなどの利点があり、これは、ユーザが有効化しないかもしれない機能を予めプログラム化したソフトウェアを格納しておく容量がデバイスに十分あるとされる例において有益である。
上述した装置／回路は、上述した機能の他に別の機能を有してもよく、これら別の機能は同一の装置／回路で実行されてもよい。開示された１以上の態様には、適切なキャリア（例えば、メモリ、信号）に記録された（符号化して調達／運搬されてもよい）コンピュータプログラムおよび対応コンピュータプログラムの電子配布が含まれてもよい。
ここで述べたいずれの「コンピュータ」も、１以上の個別プロセッサ／処理要素の一群を備え、これらは、同じ回路基板上または回路基板の同じ領域／位置もしくは同じデバイス上にあってもなくてもよい。いくつかの例では、１以上の上述したプロセッサを複数のデバイスで分配してもよい。同じまたは異なるプロセッサ／処理要素が、ここで述べた１以上の機能を実行してもよい。
用語「シグナリング」は、一連の送受信電気信号／光信号として伝送される１以上の信号のことを指してもよい。一連の信号は、前記シグナリングを形成するために、１、２、３、４、もしくは、それ以上の個別信号成分または異なる信号を含んでもよい。これら個別信号のいくつかまたは全てを、無線または有線で、同時、順次、および／または、一時的に重複するように送受信してもよい。
上述したコンピュータおよび／またはプロセッサおよびメモリ（例えば、ＲＯＭ、ＣＤ−ＲＯＭなど）の内容に関して、これらは、コンピュータプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、および／または、発明機能を実行するようにプログラム化されたその他のハードウェア部品を備えていてもよい。
出願人は、ここに記載した特徴はそれぞれ別個でも組み合わせても、このような特徴またはそれらの組み合わせが、ここに開示した課題を解決するかどうかにかかわらず、請求項の範囲を限定することなく、当業者の一般知識と照らし合わせて、全体として本明細書に基づいて実行できる範囲でここに開示する。出願人は、開示した態様／実施例がこのような個々の特徴またはそれらの組み合わせからなることを示している。前述の記載を考えると、様々な変形例が開示の範囲内でなされてもよいことは当業者にとって自明であろう。
例に適用したような基本的新規特徴を示して説明し指摘しているが、開示の範囲を逸脱することなく、説明したデバイスおよび方法の形状および詳細における様々な省略、代替、および、変更がなされてもよいことは当業者であれば理解されよう。例えば、同じ結果を得るために実質的に同じ方法で実質的に同じ機能を実行する要素および／または方法ステップの全ての組み合わせは、本開示の範囲内であることは明らかである。また、開示された形状または例に関連して示されたおよび／または説明された構造および／または要素および／または方法ステップは、設計上の選択という通常の事柄として、開示または説明または示唆された別の形状または例に包含されてもよい。さらに、ミーンズ・プラス・ファンクション節は、記載した機能、および、構造的な等価物だけでなく同等の構造物も実行するように、ここで説明した構造をカバーすることを目的としている。このように、くぎとねじは、くぎは円筒状の表面を用いて木材同士を固定するという点で構造的な等価物ではないかもしれないが、ねじはらせん状の表面を用いており、木材を留めるという状況においては、くぎとねじは同等の構造物である。

Claims (13)

  1. 各電極対がソース電極とドレイン電極とを含む、アレイ状に配列された複数の電極対と、
    前記アレイ状の複数の電極対全体に延在するように配列され、各電極対の前記ソース電極および前記ドレイン電極と電気的に接し、複数のセンサからなるアレイを作成する共通導電層または共通半導電層とを備え、
    前記共通導電層または前記共通半導電層は途切れがなく前記複数のセンサにわたって実質的にパターン化されておらず、
    各センサがソース電極とドレイン電極と前記共通導電層または共通半導電層の一部で形成されたチャネルとを有し、前記ソース電極および前記ドレイン電極のいずれか一方が前記チャネルに注入する荷電キャリアの流れを受け取り、他方が前記チャネルからの前記荷電キャリアの流れに対する電流シンクとなり、前記ソース電極と前記ドレイン電極とは細長く、前記チャネルのチャネル幅は前記ソース電極および／または前記ドレイン電極の長手方向範囲で定義され、前記チャネルのチャネル長は前記ソース電極と前記ドレイン電極との間隔によって定義され、
    各センサの前記ソース電極および前記ドレイン電極のいずれか一方が、実質的に途切れのないセンサ境界であって、各センサの他方の電極を実質的に取り囲むセンサ境界を少なくとも前記チャネル幅に沿って形成し、
    前記共通導電層または前記共通半導電層は、
    ２次元材料の単一層、
    ２次元材料の二層、
    ２次元材料の複数層から選択された２次元材料を含む
    装置。
  2. 前記共通導電層または前記共通半導電層は、機能変換層と対応付けられている
    請求項１に記載の装置。
  3. 各センサは、前記ドレイン電極および前記ソース電極間の前記チャネルの導電率を調整するように配列されたゲート電極を備え、誘電材料が前記ゲート電極と前記共通導電層または前記共通半導電層との間に配置される
    請求項１または２に記載の装置。
  4. 前記実質的に途切れのないセンサ境界を形成する前記電極は、前記アレイ内のセンサ全てまたはセンササブセットに対する共通電極を備える
    請求項１〜３のいずれかに記載の装置。
  5. 前記実質的に途切れのないセンサ境界を形成する前記電極は、前記アレイ内の各センサの境界を規定する格子状に配列される
    請求項４に記載の装置。
  6. 前記アレイ内の各センサの前記ソース電極、前記ゲート電極、および、前記ドレイン電極は、電界効果トランスデューサ（ＦＥＴ）の一部として構成される
    請求項３に記載の装置。
  7. 前記複数のセンサは基板上に形成され、前記共通導電層は前記基板の第一面に位置し、前記アレイ内の複数のセンサの出力を読み取る読み出し回路は、
    前記第一面に対向する前記基板の第二面に配置されて、貫通ビアを介して前記複数のセンサと相互接続されるか、
    前記複数のセンサの下方にある前記基板に埋め込まれて、前記アレイの前記ソース電極、および、前記ドレイン電極と接続されるか、または、
    別個の基板上に配置されて、電気接続により前記アレイと接続される
    請求項１〜６のいずれかに記載の装置。
  8. 前記共通導電層または前記共通半導電層はグラフェンである
    請求項１〜７のいずれかに記載の装置。
  9. 前記機能変換層は、
    リガンドでカプセル化されたコロイド量子ドットの層、
    導体または半導体ナノ結晶の層、
    圧電材料、
    焦電膜、
    生化学種
    から選択される
    請求項２に記載の装置。
  10. 前記ソース電極は、境界部と、前記境界部から内側へ延在する１以上のフィンガー部とを備え、
    前記アレイの１以上のセンサに対して、前記ソース電極の１以上のフィンガー部と互いに入り込むように設けられる１以上のフィンガー部を形成するように前記１以上のセンサの前記ドレイン電極および前記ゲート電極を配列する
    請求項３に記載の装置。
  11. 第１センサ電極は前記ソース電極と前記ゲート電極との間に延在し、第２センサ電極は前記ゲート電極と前記ドレイン電極との間に延在し、
    前記読み出し回路は、センサごとに前記ソース電極、前記ドレイン電極、前記第１センサ電極、および、前記第２センサ電極からの電気的パラメータの測定結果を用いて各センサの検知値を検出する
    請求項３に従属する場合の請求項７に記載の装置。
  12. 各電極対がソース電極とドレイン電極とを含む、アレイ状に配列された複数の電極対を受け取るステップと、
    前記アレイ状の複数の電極対全体に延在するように配列され、各電極対の少なくとも前記ソース電極および前記ドレイン電極と電気的に接し、複数のセンサからなるアレイを作成する共通導電層または共通半導電層を生成するステップとを含み、
    前記共通導電層または前記共通半導電層は途切れがなく前記複数のセンサにわたって実質的にパターン化されておらず、
    各センサがソース電極とドレイン電極と前記共通導電層または共通半導電層の一部で形成されたチャネルとを有し、前記ソース電極および前記ドレイン電極のいずれか一方が前記チャネルに注入する荷電キャリアの流れを受け取り、他方が前記チャネルからの前記荷電キャリアの流れに対する電流シンクとなり、前記ソース電極と前記ドレイン電極とは細長く、前記チャネルのチャネル幅は前記ソース電極および／または前記ドレイン電極の長手方向範囲で定義され、前記チャネルのチャネル長は前記ソース電極と前記ドレイン電極との間隔によって定義され、
    各センサの前記ソース電極および前記ドレイン電極のいずれか一方が、実質的に途切れのないセンサ境界であって、各センサの他方の電極を実質的に取り囲むセンサ境界を少なくとも前記チャネル幅に沿って形成し、
    前記共通導電層または前記共通半導電層は、
    ２次元材料の単一層、
    ２次元材料の二層、
    ２次元材料の複数層から選択された２次元材料を含む
    装置形成方法。
  13. 前記共通導電層または前記共通半導電層を生成するステップの後に、
    機能変換層を前記共通導電層または前記共通半導電層に生成するステップを含む
    請求項１２に記載の方法。
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