JP6629737B2 - 制御装置および制御方法、並びに固体撮像装置 - Google Patents

Description

本開示は、制御装置および制御方法、並びに固体撮像装置に関し、特に、より多くのシャッタ行アドレスを同時に設定することができるようにした制御装置および制御方法、並びに固体撮像装置に関する。

デジタルスチルカメラなどの固体撮像装置では、高品質な撮像画像を高フレームレートで出力することが求められている。しかしながら、1000万個以上の画素が集積された固体撮像装置において、毎秒1000枚などの高フレームレートで撮像が行われると、蓄積電荷の電気信号の読み出し時間を十分に確保できず、低品質な撮像画像が出力される。従って、このような固体撮像装置は、集積された画素の電気信号を間引いて読み出すことにより、電気信号の読み出し時間を十分に確保し、出力される撮像画像の品質を向上させている。

この場合、被間引き画素にも光が照射されるため、被間引き画素のフォトダイオードでは電荷が蓄積され続ける。そして、被間引き画素のフォトダイオードに蓄積される電荷の量が、蓄積可能な量を超えると、隣接する画素に電荷があふれる（ブルーミングが発生する）。これにより、被間引き画素に隣接する画素のフォトダイオードは、本来蓄積すべき電荷だけでなく、被間引き画素からあふれた電荷も蓄積する。その結果、被間引き画素に隣接する画素に蓄積された電荷の電気信号が撮像画像として読み出された場合、その撮像画像の品質は低下する。

そこで、電気信号が読み出される画素に隣接する被間引き画素において電子シャッタ動作を行うことで、電気信号が読み出される画素における、被間引き画素からあふれる電荷の影響を抑制することが考案されている（例えば、特許文献１参照）。

このとき、特許文献１に記載のCMOS（Complementary Metal-Oxide Semiconductor）イメージセンサでは、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスを、４つ同時に設定し、シャッタ行アドレスを設定する時間を短縮している。

特開２００８−２８８９０３号公報

しかしながら、今後、更なる多画素化や高フレームレート化が要求されることを考慮すると、より多くのシャッタ行アドレスを同時に設定することが望ましい。

本開示は、このような状況に鑑みてなされたものであり、より多くのシャッタ行アドレスを同時に設定することができるようにするものである。

本開示の第１の側面の制御装置は、行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部を備え、前記アドレス設定部は、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する制御装置である。

本開示の第１の側面の制御方法は、本開示の第１の側面の制御装置に対応する。

本開示の第１の側面においては、行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスが設定される。またシャッタ行アドレスにより特定される行のうちの電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、開始アドレス、および終了アドレスに基づいて、無効シャッタ行アドレス以外のシャッタ行アドレスが設定される。

本開示の第２の側面の固体撮像装置は、行列状に配置された画素と、前記行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部とを備え、前記アドレス設定部は、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する固体撮像装置である。

本開示の第２の側面においては、行列状に配置された画素と、前記行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部とが備えられる。またアドレス設定部においては、シャッタ行アドレスにより特定される行のうちの電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、開始アドレス、および終了アドレスに基づいて、無効シャッタ行アドレス以外のシャッタ行アドレスが設定される。

本開示の第１および第２の側面によれば、撮像を制御することができる。また、本開示の第１および第２の側面によれば、より多くのシャッタ行アドレスを同時に設定することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

CMOSイメージセンサの一例を示す図である。 図１の画素アレイに配置される画素の回路構成例を示す図である。 図１の垂直選択デコーダの構成例を示す図である。 図１の垂直選択デコーダにより生成されるシャッタ行アドレスを説明する図である。 図１のラッチ回路と垂直駆動回路の構成例を示す図である。 図１のセンサコントローラにより生成される各種の信号のタイミングの例を示すタイミングチャートである。 本開示を適用したCMOSイメージセンサの第１実施の形態の構成例を示す図である。 図７の垂直選択デコーダの構成例を示す図である。 垂直選択デコーダにより生成されるシャッタ行アドレスの例を説明する図である。 画素アレイの物理イメージを示す図である。 図７のセンサコントローラにより生成される各種の信号のタイミングの例を示すタイミングチャートである。 図７のCMOSイメージセンサのシャッタ行アドレス生成処理を説明するフローチャートである。 垂直選択デコーダにより生成されるシャッタ行アドレスの他の例を説明する図である。 図７のセンサコントローラにより生成される各種の信号のタイミングの他の例を示すタイミングチャートである。 代表シャッタ行アドレスを説明する図である。 図１のセンサコントローラにより生成される各種の信号のタイミングの他の例を示すタイミングチャートである。 本開示を適用したCMOSイメージセンサの第２実施の形態の構成例を示す図である。 図１７の垂直選択デコーダの構成例を示す図である。 本開示を適用したCMOSイメージセンサの第３実施の形態の構成例を示すブロック図である。 本開示を適用したCMOSイメージセンサの第４実施の形態の構成例を示すブロック図である。 画素の各グループの走査線を説明する図である。 図２０のラッチ回路と垂直駆動回路の構成例を示す図である。 無効シャッタ行アドレスを説明する図である。 無効シャッタ行アドレスが特定する行の画素アレイ上の位置を表す図である。 図２０のセンサコントローラにより生成される各種の信号のタイミングの例を示すタイミングチャートである。 第１のグループの水平走査期間において電子シャッタ動作が行われる行を説明する図である。 第１のグループの代表シャッタ行アドレスおよび生成されるシャッタ行アドレス、並びに、第２のグループの読み出し行アドレスを説明する図である。 図１のセンサコントローラにより生成される各種の信号のタイミングの他の例を示すタイミングチャートである。 図２０のCMOSイメージセンサの無効シャッタ行アドレス生成処理を説明するフローチャートである。 本開示を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。

以下、本開示の前提および本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
０．本開示の前提（図１乃至図６）
１．第１実施の形態：CMOSイメージセンサ（図７乃至図１６）
２．第２実施の形態：CMOSイメージセンサ（図１７および図１８）
３．第３実施の形態：CMOSイメージセンサ（図１９）
４．第４実施の形態：CMOSイメージセンサ（図２０乃至図２９）
５．第５実施の形態：固体撮像装置（図３０）

＜本開示の前提＞
（CMOSイメージセンサの一例）
図１は、画素の電気信号を間引いて読み出す場合に被間引き画素に対して電子シャッタ動作を行うCMOSイメージセンサの一例を示す図である。

図１のCMOSイメージセンサ１０は、画素アレイ１１、水平選択線１２、垂直信号線１３、垂直選択デコーダ１４、ラッチ回路１５、垂直駆動回路１６、CDS(Correlated Double Sampling)/ADC(Analog Digital Converter)回路１７、水平選択回路１８、アンプ回路１９、およびセンサコントローラ２０により構成される。

CMOSイメージセンサ１０の画素アレイ１１には、複数の画素が２次元アレイ状（行列状）に配置されている。２次元アレイ状に配置されている複数の画素は、水平選択線１２により行単位で垂直駆動回路１６と接続され、垂直信号線１３により列単位でCDS/ADC回路１７と接続されている。

各画素は、照射された光に対応する電荷を生成し、蓄積するフォトダイオードを備える。各画素は、水平選択線１２から供給される各種の信号に応じて、フォトダイオードに蓄積された電荷を読み出す読み出し動作を行ったり、フォトダイオードに蓄積された電荷を掃き出す電子シャッタ動作を行ったりする。読み出し動作により読み出された電荷の電気信号は、画素信号として垂直信号線１３に供給され、CDS/ADC回路１７に供給される。

垂直選択デコーダ１４には、センサコントローラ２０からADR信号が供給される。ADR信号は、１水平走査期間内に、シャッタ行アドレスの代表である代表シャッタ行アドレスと読み出し行アドレスを時分割で指定する信号である。なお、シャッタ行アドレスとは、画素アレイ１１に配置される画素のうちの、電子シャッタ動作を行う画素の行を特定するアドレスであり、読み出し行アドレスとは、画素信号の読み出しを行う画素の行を特定するアドレスである。

また、垂直選択デコーダ１４には、複数のアドレスの同時生成を有効にするAREA_EN信号が、センサコントローラ２０から供給される。このAREA_EN信号を、代表シャッタ行アドレスを指定するADR信号の遷移終了後に一定期間１（オン）にさせることにより、ADR信号の遷移時に、ADR信号に基づいて誤ったシャッタ行アドレスが生成されることを防止することができる。

垂直選択デコーダ１４は、ADR信号とAREA_EN信号に基づいて、シャッタ行アドレスや読み出し行アドレスを生成し、ラッチ回路１５に供給する。

ラッチ回路１５には、センサコントローラ２０からRLRST信号、RLSET信号、SLRST信号、およびSLSET信号が供給される。RLRST信号は、ラッチ回路１５に保持された読み出し行アドレスを解除するためのパルス信号であり、RLSET信号は、ラッチ回路１５に供給されるアドレスを読み出し行アドレスとして保持させるためのパルス信号である。また、SLRST信号は、ラッチ回路１５に保持されたシャッタ行アドレスを解除するためのパルス信号であり、SLSET信号は、ラッチ回路１５に供給されるアドレスをシャッタ行アドレスとして保持するためのパルス信号である。

ラッチ回路１５は、センサコントローラ２０から供給されるRLRST信号が１にされたとき、保持している読み出し行アドレスをクリアする。また、ラッチ回路１５は、センサコントローラ２０から供給されるRLSET信号が１にされたとき、垂直選択デコーダ１４から供給されるアドレスを読み出し行アドレスとして保持する。ラッチ回路１５は、保持されている読み出し行アドレスを、垂直駆動回路１６に供給することにより、現在の読み出し行アドレスに設定する。

また、ラッチ回路１５は、センサコントローラ２０から供給されるSLRST信号が１にされたとき、保持しているシャッタ行アドレスをクリアする。また、ラッチ回路１５は、センサコントローラ２０から供給されるSLSET信号が１にされたとき、垂直選択デコーダ１４から供給されるアドレスをシャッタ行アドレスとして保持する。ラッチ回路１５は、保持されているシャッタ行アドレスを、垂直駆動回路１６に供給することにより、現在のシャッタ行アドレスに設定する。

垂直駆動回路１６には、センサコントローラ２０からSTRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号が供給される。STRG信号とSRST信号は、それぞれ、読み出し動作のために、水平選択線１２に供給するTRG信号、RST信号を制御する信号である。また、RTRG信号、RRST信号、およびRSEL信号は、それぞれ、電子シャッタ動作のために、水平選択線１２に供給するTRG信号、RST信号、SEL信号を制御する信号である。

垂直駆動回路１６は、ラッチ回路１５から供給されるシャッタ行アドレスとSTRG信号とに基づいて、そのシャッタ選択行アドレスで特定される行のTRG信号を生成し、シャッタ選択行アドレスとSRST信号に基づいて、その行のRST信号を生成する。垂直駆動回路１６は、生成されたシャッタ選択行アドレスで特定される行のTRG信号とRST信号を、その行の水平選択線１２に供給する。

また、垂直駆動回路１６は、ラッチ回路１５から供給される読み出し行アドレスとRTRG信号とに基づいて、その読み出し行アドレスで特定される行のTRG信号を生成し、読み出し行アドレスとRRST信号に基づいて、その行のRST信号を生成する。さらに、垂直駆動回路１６は、読み出し行アドレスとRSEL信号に基づいて、その読み出し行アドレスで特定される行のSEL信号を生成する。垂直駆動回路１６は、生成された読み出し行アドレスで特定される行のTRG信号、RST信号、およびSEL信号を、その行の水平選択線１２に供給する。

CDS/ADC回路１７は、画素アレイ１１に配置される画素の列ごとに設けられ、センサコントローラ２０により制御される。CDS/ADC回路１７は、読み出し行アドレスで特定される行の画素の読み出し動作により読み出され、垂直信号線１３を介して供給される画素信号に対して相関２重サンプリングを行い、画素信号の雑音を低減させる。また、CDS/ADC回路１７は、相関２重サンプリングの結果得られる画素信号をデジタル信号に変換する。CDS/ADC回路１７は、水平選択回路１８から供給される選択信号に基づいて、デジタル信号に変換された画素信号をアンプ回路１９に供給する。

水平選択回路１８は、センサコントローラ２０から供給される水平駆動信号にしたがってCDS/ADC回路１７を順次選択し、選択されたCDS/ADC回路１７に選択信号を供給する。アンプ回路１９は、CDS/ADC回路１７から供給される画素信号を増幅し、出力する。

センサコントローラ２０は、各種の信号を生成することにより、CMOSイメージセンサ１０による撮像を制御する。具体的には、センサコントローラ２０は、ADR信号とAREA_EN信号を生成し、垂直選択デコーダ１４に供給する。また、センサコントローラ２０は、RLRST信号、RLSET信号、SLRST信号、およびSLSET信号を生成し、ラッチ回路１５に供給する。さらに、センサコントローラ２０は、STRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号を生成し、垂直駆動回路１６に供給する。

（画素の回路構成例）
図２は、図１の画素アレイ１１に配置される画素の回路構成例を示す図である。

画素５１は、光電変換素子としてのフォトダイオード６１、転送トランジスタ６２、FD（フローティングディフュージョン)６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６を有する。また、画素５１は、端子７１、端子７２、および端子７３に接続されるとともに、端子７４に接続される。

フォトダイオード６１は、受光量に応じた電荷を生成し、蓄積する。フォトダイオード６１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ６２を介して、FD６３に接続されている。

転送トランジスタ６２のゲート端子は、TRG信号を供給する水平選択線１２（図１）が接続される端子７１に接続され、転送トランジスタ６２は、TRG信号によりオンされたとき、フォトダイオード６１で生成された電荷を読み出し、FD６３に転送する。

FD６３は、フォトダイオード６１から読み出された電荷を保持する。リセットトランジスタ６４のゲート端子は、RST信号を供給する水平選択線１２が接続される端子７２に接続され、リセットトランジスタ６４は、RST信号によりオンにされたとき、FD６３に蓄積されている電荷を定電圧源VRstに排出することで、FD６３の電位をリセットする。

増幅トランジスタ６５のゲート端子は、FD６３に接続され、増幅トランジスタ６５は、電源VDDを用いてFD６３の電位に応じた画素信号を出力する。選択トランジスタ６６のゲート端子は、SEL信号を供給する水平選択線１２が接続される端子７３に接続され、選択トランジスタ６６は、SEL信号によりオンにされたとき、増幅トランジスタ６５から出力される画素信号を端子７４に供給する。端子７４は、図１の垂直信号線１３に接続されており、端子７４に供給された画素信号は、垂直信号線１３を介してCDS/ADC回路１７に供給される。

なお、画素アレイ１１の画素５１は端子７２と端子７３を、４行ごとに共有する。即ち、TRG信号を供給する水平選択線１２は、各行ごとに設けられるが、SEL信号を供給する水平選択線１２とRST信号を供給する水平選択線１２は、４行ごとに設けられる。

（垂直選択デコーダの構成例）
図３は、図１の垂直選択デコーダ１４の構成例を示す図である。

なお、図３では、説明の便宜上、垂直選択デコーダ１４のうちの所定の８行のアドレスを生成する部分のみを図示しているが、他の行のアドレスを生成する部分も同様である。

図３の垂直選択デコーダ１４は、インバータ９１乃至９３、OR回路９４乃至９７、AND回路９８乃至１１３、およびADREC１１４により構成される。

ADR信号が指定する１０ビットのアドレスの下から２ビット目の信号であるADR＜2＞信号は、そのまま、AND回路９９，１０１，１０３、および１０５に入力される。また、ADR＜2＞信号は、インバータ９１により反転され、AND回路９８，１００，１０２、および１０４に入力される。

また、ADR信号が指定するアドレスの下から１ビット目の信号であるADR＜1＞信号は、インバータ９２とOR回路９４に入力される。インバータ９２は、ADR＜1＞信号を反転し、OR回路９５に供給する。

また、ADR信号が指定するアドレスの下から０ビット目の信号であるADR＜0＞信号は、インバータ９３とOR回路９６に入力される。インバータ９３は、ADR＜0＞信号を反転し、OR回路９７に供給する。AREA_EN信号は、OR回路９４乃至９７に供給される。

OR回路９４乃至９７は、それぞれ、入力された信号の論理和演算を行う。OR回路９４は、論理和演算の結果をAND回路１００，１０１，１０４、および１０５に供給し、OR回路９５は、論理和演算の結果をAND回路９８，９９，１０２、および１０３に供給する。また、OR回路９６は、論理和演算の結果をAND回路１０２乃至１０５に供給し、OR回路９７は、論理和演算の結果をAND回路９８乃至１０１に供給する。

AND回路９８乃至１０５は、それぞれ、入力された信号の論理積演算を行い、論理積演算の結果をAND回路１０６乃至１１３に供給する。

AND回路１０６乃至１１３は、それぞれ、アドレスADR[N],ADR[N+4],ADR[N+2],ADR[N+6],ADR[N+1],ADR[N+5],ADR[N+3],ADR[N+7]に対応する。なお、アドレスADR[i]は、先頭からｉ番目の行を特定するアドレスである。従って、アドレスADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号は同一である。

AND回路１０６乃至１１３には、ADR信号が指定するアドレスの下から３ビット目乃至１０ビット目の信号であるADR＜3:10＞信号が、ADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号である場合、ADRDEC１１４から１が入力される。

AND回路１０６乃至１１３は、それぞれ、入力された信号の論理積演算を行う。AND回路１０６乃至１１３は、それぞれ、論理積演算の結果を、対応するアドレスADR[N]乃至ADR[N+7]の生成の有無を表す信号として、図１のラッチ回路１５に供給する。即ち、AND回路１０６乃至１１３は、論理積演算の結果として１を生成することにより、対応するアドレスADR[N]乃至ADR[N+7]を生成し、ラッチ回路１５に供給する。

ADRDEC１１４には、ADR＜3:10＞信号が入力される。ADRDEC１１４は、入力されたADR＜3:10＞信号が、ADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号である場合、AND回路１０６乃至１１３に１を供給する。

以上により、AREA_EN信号が複数のアドレスの同時生成の有効を表す１である場合、即ちADR信号が代表シャッタ行アドレスを指定する場合、OR回路９４乃至９７の論理和演算結果は１になる。従って、ADR＜2＞信号が０である場合、AND回路１０６，１０８，１１０、および１１２に入力される論理積演算の結果が１となり、ADR＜2＞信号が１である場合、AND回路１０７，１０９，１１１、および１１３に入力される論理積演算の結果が１となる。

よって、ADR＜2＞信号が０であり、ADR＜3:10＞信号が、ADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号である場合、１つの代表シャッタ行アドレスを指定するADR信号から、ADR[N]乃至ADR[N+3]がシャッタ行アドレスとして生成される。具体的には、AND回路１０６，１０８，１１０、および１１２から、それぞれ、図１のラッチ回路１５内のアドレスADR[N],ADR[N+2],ADR[N+1],ADR[N+3]に対応する回路に信号を出力する端子に、１が出力される。

また、ADR＜2＞信号が１であり、ADR＜3:10＞信号が、ADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号である場合、１つの代表シャッタ行アドレスを指定するADR信号から、ADR[N+4]乃至ADR[N+7]がシャッタ行アドレスとして生成される。具体的には、AND回路１０７，１０９，１１１、および１１３から、それぞれ、ラッチ回路１５内のアドレスADR[N+4],ADR[N+6],ADR[N+5],ADR[N+7]に対応する回路に信号を出力する端子に、１が出力される。

これに対して、AREA_EN信号が、複数のアドレスの同時生成の無効を表す０である場合、即ち、例えばADR信号が読み出し行アドレスを指定する場合、OR回路９４乃至９７の論理和演算結果は、入力されるADR＜0＞信号またはADR＜1＞信号が１である場合にのみ１になる。従って、AND回路９８乃至１０５は、それぞれ、ADR＜0＞信号乃至ADR＜2＞信号が、「000」、「100」、「010」、「110」、「001」、「101」、「011」、「111」である場合に、論理積演算の結果として１を出力する。

よって、この場合、１つの読み出し行アドレスを指定するADR信号から、１つの読み出し行アドレスが出力される。即ち、ADR＜3:10＞信号が、ADR[N]乃至ADR[N+7]の下から３ビット目乃至１０ビット目の信号である場合、AND回路１０６乃至１１３のいずれか１つから１が出力される。

（垂直選択デコーダにより生成されるシャッタ行アドレスの説明）
図４は、図１の垂直選択デコーダ１４により生成されるシャッタ行アドレスを説明する図である。

図４において、横軸は、水平走査期間単位の時間［Ｈ］を表し、縦軸は、画素アレイ１１に配置された画素５１の行のアドレスを表している。このことは、後述する図９、図１３、図１５、図２３、および図２７においても同様である。なお、本明細書では、各行のアドレスは、例えば、最も上の行から順番に０から付与されるものとする。

また、図４において、白丸は、代表シャッタ行アドレスを表し、斜線が付された丸は、垂直選択デコーダ１４により生成されるシャッタ行アドレスのうちの、代表シャッタ行アドレスではないアドレスを表す。このことは、後述する図１５においても同様である。

図４の例では、１水平走査期間内に４つの代表シャッタ行アドレスを指定するADR信号が生成される。垂直選択デコーダ１４は、各ADR信号が指定する代表シャッタ行アドレスに対して、その代表シャッタ行アドレスが特定する行と、その行に連続する３つの行の４つの行を特定するシャッタ行アドレスを生成する。これにより、１水平走査期間内に１６個のシャッタ行アドレスが生成される。

例えば、水平走査期間ｔでは、アドレスADR[N],ADR[N+4],ADR[N+8]、およびADR[N+12]をそれぞれ代表シャッタ行アドレスとして指定するADR信号が生成され、垂直選択デコーダ１４は、１６個のアドレスADR[N]乃至ADR[N+15]をシャッタ行アドレスとして生成する。

（ラッチ回路と垂直駆動回路の構成例）
図５は、図１のラッチ回路１５と垂直駆動回路１６の構成例を示す図である。

なお、図５では、説明の便宜上、アドレスADR［N］乃至ADR[N+3]に対応する部分についてのみ記載している。このことは、後述する図２２においても同様である。

図５のラッチ回路１５は、AND回路１２１−１乃至１２１−４および１２２−１乃至１２２−４、並びに、S-Rラッチ回路１２３−１乃至１２３−４および１２４−１乃至１２４−４を有する。

AND回路１２１−１および１２２−１、並びに、S-Rラッチ回路１２３−１および１２４−１は、アドレスADR[N+3]の行に対応する回路である。同様に、AND回路１２１−２および１２２−２、並びに、S-Rラッチ回路１２３−２および１２４−２は、アドレスADR[N+2]の行に対応する回路である。また、AND回路１２１−３および１２２−３、並びに、S-Rラッチ回路１２３−３および１２４−３は、アドレスADR[N+1]の行に対応する回路である。AND回路１２１−４および１２２−４、並びに、S-Rラッチ回路１２３−４および１２４−４は、アドレスADR[N]の行に対応する回路である。

AND回路１２１−１乃至１２１−４、AND回路１２２−１乃至１２２−４、S-Rラッチ回路１２３−１乃至１２３−４、S-Rラッチ回路１２４−１乃至１２４−４は、それぞれ、対応する行が異なる点を除いて同様の処理を行う。従って、以下では、AND回路１２１−１および１２２−１、並びに、S-Rラッチ回路１２３−１および１２４−１の処理についてのみ説明する。

AND回路１２１−１および１２２−１には、対応するアドレスADR[N+3]の生成の有無を表す信号が、垂直選択デコーダ１４のAND回路１１２（図３）から供給される。また、AND回路１２１−１には、センサコントローラ２０からSLSET信号が入力され、AND回路１２２−２には、センサコントローラ２０からRLSET信号が入力される。そして、AND回路１２１−１およびAND回路１２２−２は、入力された信号の論理積演算を行い、論理積演算の結果を出力する。

従って、AND回路１２１−１は、アドレスADR[N+3]がシャッタ行アドレスまたは読み出し行アドレスとして生成され、かつ、SLSET信号がアドレスをシャッタ行アドレスとして保持することを表す１である場合、１を出力する。一方、それ以外の場合、AND回路１２１−１は、０を出力する。

また、AND回路１２２−１は、アドレスADR[N+3]がシャッタ行アドレスまたは読み出し行アドレスとして生成され、かつ、RLSET信号がアドレスを読み出し行アドレスとして保持することを表す１である場合、１を出力する。一方、それ以外の場合、AND回路１２２−１は、０を出力する。

S-Rラッチ回路１２３−１のＳポートには、AND回路１２１−１から出力された信号が入力される。S-Rラッチ回路１２３−１は、AND回路１２１−１から出力された信号を、アドレスADR[N+3]がシャッタ行アドレスであるかどうかを表す信号として保持する。

即ち、S-Rラッチ回路１２３−１は、AND回路１２１−１から出力された信号である１を、アドレスADR[N+3]がシャッタ行アドレスであることを表す信号として保持することにより、シャッタ行アドレスとしてアドレスADR[N+3]を保持する。また、S-Rラッチ回路１２３−１は、AND回路１２１−１から出力された信号である０を、アドレスADR[N+3]がシャッタ行アドレスではないことを表す信号として保持する。

S-Rラッチ回路１２３−１は、保持している信号をＱポートから垂直駆動回路１６に出力する。S-Rラッチ回路１２３−１は、保持している１を垂直駆動回路１６に出力することにより、対応するアドレスADR[N+3]をシャッタ行アドレスに設定する。

また、S-Rラッチ回路１２３−１のＲポートには、センサコントローラ２０からSLRST信号が入力される。S-Rラッチ回路１２３−１は、SLRST信号が、ラッチ回路１５に保持されたシャッタ行アドレスの解除を表す１であるとき、保持している信号をクリアする（０にする）。

S-Rラッチ回路１２４−１のＳポートには、AND回路１２２−１から出力された信号が入力される。S-Rラッチ回路１２４−１は、AND回路１２２−１から出力された信号を、アドレスADR[N+3]が読み出し行アドレスであるかどうかを表す信号として保持する。

即ち、S-Rラッチ回路１２４−１は、AND回路１２２−１から出力された信号である１を、アドレスADR[N+3]が読み出し行アドレスであることを表す信号として保持することにより、読み出し行アドレスとしてアドレスADR[N+3]を保持する。また、S-Rラッチ回路１２４−１は、AND回路１２２−１から出力された信号である０を、アドレスADR[N+3]が読み出し行アドレスではないことを表す信号として保持する。

S-Rラッチ回路１２４−１は、保持している信号をＱポートから垂直駆動回路１６に出力する。S-Rラッチ回路１２４−１は、保持している１を垂直駆動回路１６に出力することにより、対応するアドレスADR[N+3]を読み出し行アドレスに設定する。

また、S-Rラッチ回路１２４−１のＲポートには、センサコントローラ２０からRLRST信号が入力される。S-Rラッチ回路１２４−１は、RLRST信号が、ラッチ回路１５に保持された読み出し行アドレスの解除を表す１であるとき、保持している信号をクリアする。

垂直駆動回路１６は、AND回路１２５−１乃至１２５−４および１２６−１乃至１２６−４、OR回路１２７−１乃至１２７−４，１２８、および１２９、AND回路１３０乃至１３２、並びにOR回路１３３を有する。

AND回路１２５−１および１２６−１、並びにOR回路１２７−１は、アドレスADR[N+3]に対応する回路である。同様に、AND回路１２５−２および１２６−２、並びにOR回路１２７−２は、アドレスADR[N+2]に対応する回路である。AND回路１２５−３および１２６−３、並びにOR回路１２７−３は、アドレスADR[N+1]に対応する回路である。AND回路１２５−４および１２６−４、並びにOR回路１２７−４は、アドレスADR[N]に対応する回路である。

AND回路１２５−１乃至１２５−４、AND回路１２６−１乃至１２６−４、OR回路１２７−１乃至１２７−４は、それぞれ、対応する行が異なる点を除いて同様の処理を行う。従って、以下では、AND回路１２５−１および１２６−１、並びにOR回路１２７−１の処理についてのみ説明する。

AND回路１２５−１は、S-Rラッチ回路１２３−１から供給される信号と、センサコントローラ２０から供給されるSTRG信号の論理積演算を行い、論理積演算の結果をOR回路１２７−１に出力する。また、AND回路１２６−１は、S-Rラッチ回路１２４−１から供給される信号と、センサコントローラ２０から供給されるRTRG信号の論理積演算を行い、論理積演算の結果をOR回路１２７−１に出力する。

また、OR回路１２７−１は、AND回路１２５−１から出力される演算結果とAND回路１２６−１から出力される演算結果の論理和演算を行う。OR回路１２７−１は、論理和演算の結果を、アドレスADR[N+3]の行の画素のTRG信号であるTRG[N+3]信号として、その行の画素に接続する水平選択線１２に出力する。

以上により、STRG信号が、電子シャッタ動作のためにTRG信号を１に制御することを表す１であり、アドレスADR[N+3]がシャッタ行アドレスである場合、アドレスADR[N+3]の行の画素に接続する水平選択線１２に、TRG[N+3]信号として１が出力される。また、RTRG信号が、読み出し動作のためにTRG信号を１に制御することを表す１であり、アドレスADR[N+3]が読み出し行アドレスである場合も、アドレスADR[N+3]の行の画素に接続する水平選択線１２に、TRG[N+3]信号として１が出力される。

また、OR回路１２８，１２９、および１３３、並びにAND回路１３０乃至１３２は、アドレスADR[N]乃至ADR[N+3]の４つの行に対応する回路である。

OR回路１２８には、S-Rラッチ回路１２４−１乃至１２４−４から出力される信号が入力される。OR回路１２８は、入力された信号の論理和演算を行い、論理和演算の結果をAND回路１３０および１３１に供給する。これにより、アドレスADR[N]乃至ADR[N+3]の少なくとも１つが読み出し行アドレスである場合、OR回路１２８からAND回路１３０および１３１に１が供給され、アドレスADR[N]乃至ADR[N+3]の全てが読み出し行アドレスではない場合、０が供給される。

OR回路１２９には、S-Rラッチ回路１２３−１乃至１２３−４から出力される信号が入力される。OR回路１２８は、入力された信号の論理和演算を行い、論理和演算の結果をAND回路１３２に供給する。これにより、アドレスADR[N]乃至ADR[N+3]の少なくとも１つがシャッタ行アドレスである場合、OR回路１２８からAND回路１３２に１が供給され、アドレスADR[N]乃至ADR[N+3]の全てがシャッタ行アドレスではない場合、０が供給される。

AND回路１３０は、OR回路１２８から供給される信号と、センサコントローラ２０から供給されるRSEL信号との論理積演算を行う。AND回路１３０は、論理積演算の結果を、アドレスADR[N]乃至ADR[N+3]の４つの行の画素のSEL信号として、その４つの行の画素に接続する水平選択線１２に出力する。これにより、RSEL信号が、読み出し動作のためにSEL信号を１に制御することを表す１であり、アドレスADR[N]乃至ADR[N+3]の少なくとも１つが読み出し行アドレスである場合、アドレスADR[N]乃至ADR[N+3]の行の画素に接続する水平選択線１２に、SEL信号として１が出力される。

AND回路１３１は、OR回路１２８から供給される信号と、センサコントローラ２０から供給されるRRST信号との論理積演算を行い、論理積演算の結果をOR回路１３３に供給する。また、AND回路１３２は、OR回路１２９から供給される信号と、センサコントローラ２０から供給されるSRST信号との論理積演算を行い、論理積演算の結果をOR回路１３３に供給する。

OR回路１３３は、AND回路１３１から供給される信号と、AND回路１３２から供給される信号の論理和演算を行う。OR回路１３３は、論理和演算の結果を、アドレスADR[N]乃至ADR[N+3]の４つの行の画素のRST信号として、その４つの行の画素に接続する水平選択線１２に出力する。

これにより、RRST信号が、読み出し動作のためにRST信号を１に制御することを表す１であり、アドレスADR[N]乃至ADR[N+3]の少なくとも１つが読み出し行アドレスである場合、アドレスADR[N]乃至ADR[N+3]の行の画素に接続する水平選択線１２に、RST信号としての１が出力される。また、SRST信号が、電子シャッタ動作のためにRST信号を１に制御することを表す１であり、アドレスADR[N]乃至ADR[N+3]の少なくとも１つがシャッタ行アドレスである場合、アドレスADR[N]乃至ADR[N+3]の行の画素に接続する水平選択線１２に、RST信号としての１が出力される。

なお、以下では、各行のAND回路１２１−１に対応するAND回路を特に区別する必要がない場合、まとめてAND回路１２１という。同様に、AND回路１２２、S-Rラッチ回路１２３、S-Rラッチ回路１２４、AND回路１２５、AND回路１２６、OR回路１２７という。また、４行ごとのOR回路１２８に対応するOR回路を特に区別する必要がない場合、まとめてOR回路１２８Ａという。同様に、OR回路１２９Ａ、AND回路１３０Ａ、AND回路１３１Ａ、AND回路１３２Ａ、OR回路１３３Ａという。

（各種の信号のタイミングの例）
図６は、図１のセンサコントローラ２０により生成される各種の信号のタイミングの例を示すタイミングチャートである。

図６において、横軸は、時刻を表している。このことは、後述する図１１，図１４、図１６、図２５、および図２８においても同様である。また、図６では、図４の水平走査期間ｔにおける各種の信号のタイミングを示している。

図６に示すように、センサコントローラ２０は、図示せぬクロック発生器から入力されるクロック信号であるCLK信号にしたがって、各種の信号を生成する。

具体的には、センサコントローラ２０は、水平走査期間ｔ内の時刻ｔ１において、RLRST信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３がリセットされる。また、時刻ｔ１において、センサコントローラ２０は、RSEL信号を１から０に遷移させる。

時刻ｔ２において、センサコントローラ２０は、ADR信号として、画素アレイ１１に配置される画素５１の所定の行のアドレスを、読み出し行アドレスＲ１として指定する信号を生成する。時刻ｔ３において、センサコントローラ２０は、RLRST信号を１から０に遷移させ、RLSET信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、読み出し行アドレスＲ１のS-Rラッチ回路１２３にのみ１が保持され、出力される。

時刻ｔ４において、センサコントローラ２０は、RLSET信号を１から０に遷移させる。時刻ｔ５において、センサコントローラ２０は、RSEL信号を０から１に遷移させる。これにより、読み出し行アドレスＲ１の行を含む４行の画素５１に供給されるSEL信号は１になる。その結果、この４行の画素５１の選択トランジスタ６６がオンになり、FD６３の電位に応じた画素信号のCDS/ADC回路１７への供給が開始される。

時刻ｔ６において、センサコントローラ２０は、SRST信号とRRST信号を０から１に遷移させる。これにより、読み出し行アドレスＲ１の行を含む４行の画素５１、および、１つ前の水平走査期間ｔ−１のシャッタ行アドレスの行を含む４行の画素５１に供給されるRST信号が１になる。その結果、これらの画素５１のリセットトランジスタ６４がオンになり、FD６３の電位の定電圧源VRstへの排出が開始される。

時刻ｔ７において、センサコントローラ２０は、STRG信号を０から１に遷移させる。これにより、水平走査期間ｔ−１のシャッタ行アドレスの行の画素５１に供給されるTRG信号が１になる。その結果、この画素５１の転送トランジスタ６２がオンになり、フォトダイオード６１に蓄積された電荷がFD６３を介して、定電圧源VRstに排出される。即ち、水平走査期間ｔ−１のシャッタ行アドレスの画素５１の電子シャッタ動作が行われる。

時刻ｔ８において、センサコントローラ２０は、STRG信号を１から０に遷移させ、時刻ｔ９において、SRST信号とRRST信号を１から０に遷移させる。これにより、水平走査期間ｔ−１のシャッタ行アドレスの画素５１の電子シャッタ動作と、読み出し行アドレスＲ１の行を含む４行、および、水平走査期間ｔ−１のシャッタ行アドレスの行を含む４行の画素５１のFD６３の電位の排出（リセット）とが終了する。

時刻ｔ１０において、センサコントローラ２０は、SLRST信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３がリセットされる。時刻ｔ１１において、センサコントローラ２０は、ADR信号として、アドレスADR[N]を代表シャッタ行アドレスとして指定する信号を生成する。

時刻ｔ１２において、センサコントローラ２０は、AREA_EN信号を０から１に遷移させる。これにより、垂直選択デコーダ１４は、アドレスADR[N]と、アドレスADR[N]の行に連続する３つの行のアドレスADR[N+1]乃至ADR[N+3]とを、シャッタ行アドレスとして生成する。

また、時刻ｔ１２において、センサコントローラ２０は、SLRST信号を１から０に遷移させ、SLSET信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N]乃至ADR[N+3]のS-Rラッチ回路１２３にのみ１が保持され、出力される。時刻ｔ１３において、センサコントローラ２０は、AREA_EN信号とSLSET信号を１から０に遷移させる。

時刻ｔ１４において、センサコントローラ２０は、ADR信号として、アドレスADR[N+4]を代表シャッタ行アドレスとして指定する信号を生成する。時刻ｔ１５において、センサコントローラ２０は、AREA_EN信号を０から１に遷移させる。これにより、垂直選択デコーダ１４は、アドレスADR[N+4]と、アドレスADR[N+4]の行に連続する３つの行のアドレスADR[N+5]乃至ADR[N+7]とを、シャッタ行アドレスとして生成する。

時刻ｔ１５において、SLSET信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+4]乃至ADR[N+7]のS-Rラッチ回路１２３にのみ１が保持され、出力される。時刻ｔ１６において、センサコントローラ２０は、AREA_EN信号とSLSET信号を１から０に遷移させる。

時刻ｔ１７乃至ｔ１９の処理は、ADR信号が、アドレスADR[N+8]を代表シャッタ行アドレスとして指定する信号である点を除いて、時刻ｔ１４乃至ｔ１６における処理と同様である。時刻ｔ１７乃至ｔ１９の処理により、アドレスADR[N+8]乃至ADR[N+11]のS-Rラッチ回路１２３に１が保持され、出力される。

また、時刻ｔ２０乃至ｔ２２の処理は、ADR信号が、アドレスADR[N+12]を代表シャッタ行アドレスとして指定する信号である点を除いて、時刻ｔ１４乃至ｔ１６における処理と同様である。時刻ｔ２０乃至ｔ２２の処理により、アドレスADR[N+12]乃至ADR[N+15]のS-Rラッチ回路１２３に１が保持され、出力される。以上のようにして１が出力されるS-Rラッチ回路１２３に対応するアドレスADR[N]乃至ADR[N+15]の行の画素５１では、次の水平走査期間ｔ＋１において、電子シャッタ動作が行われる。

時刻ｔ２３において、センサコントローラ２０は、RTRG信号を０から１に遷移させる。これにより、読み出し行アドレスＲ１の画素５１に供給されるTRG信号が１になる。その結果、この画素５１の転送トランジスタ６２はオンになり、フォトダイオード６１に蓄積された電荷のFD６３への転送が開始される。このとき、読み出し行アドレスＲ１の画素５１の選択トランジスタ６６はオンになっているため、FD６３の電位に応じた画素信号がCDS/ADC回路１７に供給される。即ち、読み出し動作が開始される。

時刻ｔ２４において、センサコントローラ２０は、RTRG信号を１から０に遷移させる。これにより、読み出し行アドレスＲ１の画素５１のフォトダイオード６１に蓄積された電荷のFD６３への転送が終了し、読み出し動作が終了する。

時刻ｔ２５において、センサコントローラ２０は、RSEL信号を１から０に遷移させる。そして、次の水平走査期間ｔ＋１が開始する。

以上のように、センサコントローラ２０は、１水平走査期間中にシャッタ行アドレスと読み出し行アドレスを時分割多重方式で設定する。

また、CMOSイメージセンサ１０の垂直選択デコーダ１４は、１つの代表シャッタ行アドレスから４つのシャッタ行アドレスを生成する。従って、シャッタ行アドレスを設定するための時間（図６の例では、時刻ｔ１０からｔ２３までの時間）が少なくて済む。その結果、高品質の画素信号を高フレームレートで出力させることができる。

即ち、シャッタ行アドレスや読み出し行アドレスといったアドレスを設定するための回路は、垂直選択デコーダ１４、ラッチ回路１５、垂直駆動回路１６、およびセンサコントローラ２０といった、電源雑音等を発生させて電気信号の品質を低下させる恐れがあるデジタル信号処理回路である。従って、アドレスの設定を、高精度な信号処理が要求されるアナログ信号演算回路である画素５１から画素信号を読み出す動作と同時に行うと画質が低下する恐れがある。よって、アドレスの指定と読み出し動作を同時に行わないようにすることにより、高品質の画素信号を出力することができるが、フレームレートは低下する。

しかしながら、CMOSイメージセンサ１０では、シャッタ行アドレスを設定するための時間が少なくて済むので、アドレスの指定と読み出し動作を同時に行わない場合であっても、フレームレートを向上させることができる。その結果、高品質の画素信号を高フレームレートで出力させることができる。

以上のように、CMOSイメージセンサ１０では、高品質の画素信号を高フレームレートで出力させることができるが、今後、更なる多画素化や高フレームレート化が要求されることを考慮すると、より多くのシャッタ行アドレスを同時に設定し、シャッタ行アドレスを設定するための時間を短縮することが望ましい。

従って、本開示では、シャッタ行アドレスの範囲を指定することにより、より多くのシャッタ行アドレスを同時に設定する。

＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図７は、本開示を適用したCMOSイメージセンサの第１実施の形態の構成例を示す図である。

図７に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図７のCMOSイメージセンサ１５０の構成は、垂直選択デコーダ１４が垂直選択デコーダ１５１に代わる点、および、センサコントローラ２０がセンサコントローラ１５２に代わる点が、図１のCMOSイメージセンサ１０の構成と異なる。即ち、CMOSイメージセンサ１５０は、画素アレイ１１、水平選択線１２、および垂直信号線１３と、垂直選択デコーダ１５１、ラッチ回路１５、垂直駆動回路１６、CDS/ADC回路１７、水平選択回路１８、アンプ回路１９、およびセンサコントローラ１５２からなる制御装置とから構成される。

CMOSイメージセンサ１５０は、読み出し行アドレスの開始アドレスと終了アドレスに基づいて、読み出し行アドレスを設定し、シャッタ行アドレスの開始アドレスと終了アドレスに基づいて、シャッタ行アドレスを設定する。

具体的には、CMOSイメージセンサ１５０の垂直選択デコーダ１５１には、センサコントローラ１５２から、連続するシャッタ行アドレスまたは読み出し行アドレスの開始アドレスを表すST_ADR信号が供給される。また、垂直選択デコーダ１５１には、センサコントローラ１５２から、連続するシャッタ行アドレスまたは読み出し行アドレスの終了アドレスを表すED_ADR信号が供給される。さらに、垂直選択デコーダ１５１には、センサコントローラ１５２からAREA_EN信号が供給される。垂直選択デコーダ１５１は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号に基づいて、シャッタ行アドレスや読み出し行アドレスを生成し、ラッチ回路１５に供給する。

ラッチ回路１５は、センサコントローラ１５２から供給されるRLRST信号とRLSET信号に基づいて、垂直選択デコーダ１５１により生成された読み出し行アドレスを設定する。また、ラッチ回路１５は、センサコントローラ１５２から供給されるSLRST信号とSLSET信号に基づいて、垂直選択デコーダ１５１により生成されたシャッタ行アドレスを設定する。

以上のように、垂直選択デコーダ１５１とラッチ回路１５は、アドレス設定部として機能し、ST_ADR信号、ED_ADR信号、およびAREA_EN信号に基づいて、シャッタ行アドレスや読み出し行アドレスを設定する。

センサコントローラ１５２は、各種の信号を生成することにより、CMOSイメージセンサ１５０による撮像を制御する。具体的には、センサコントローラ１５２は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号を生成し、垂直選択デコーダ１５１に供給する。また、センサコントローラ１５２は、RLSET信号、RLSET信号、SLRST信号、およびSLSET信号を生成し、ラッチ回路１５に供給する。さらに、センサコントローラ１５２は、STRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号を生成し、垂直駆動回路１６に供給する。

（垂直選択デコーダの構成例）
図８は、図７の垂直選択デコーダ１５１の構成例を示す図である。

なお、図８では、説明の便宜上、アドレスADR[N]乃至ADR[N+3]に対応する部分のみを図示しているが、他のアドレスの部分も同様である。このことは、後述する図１８においても同様である。

図８の垂直選択デコーダ１５１は、ADRDEC１７１−１乃至１７１−４および１７２−１乃至１７２−４、AND回路１７３−１乃至１７３−４、並びにOR回路１７４−１乃至１７４−４および１７５−１乃至１７５−４を有する。

ADRDEC１７１−１および１７２−１、AND回路１７３−１、並びにOR回路１７４−１および１７５−１は、アドレスADR[N+3]をシャッタ行アドレスまたは読み出し行アドレスとして生成する。同様に、ADRDEC１７１−２および１７２−２、AND回路１７３−２、並びにOR回路１７４−２および１７５−２は、アドレスADR[N+2]をシャッタ行アドレスまたは読み出し行アドレスとして生成する。

ADRDEC１７１−３および１７２−３、AND回路１７３−３、並びにOR回路１７４−３および１７５−３は、アドレスADR[N+1]をシャッタ行アドレスまたは読み出し行アドレスとして生成する。ADRDEC１７１−４および１７２−４、AND回路１７３−４、並びにOR回路１７４−４および１７５−４は、アドレスADR[N+4]をシャッタ行アドレスまたは読み出し行アドレスとして生成する。

ADRDEC１７１−１乃至１７１−４、ADRDEC１７２−１乃至１７２−４、AND回路１７３−１乃至１７３−４、OR回路１７４−１乃至１７４−４、OR回路１７５−１乃至１７５−４は、それぞれ、対応する行が異なる点を除いて同様の処理を行う。従って、以下では、ADRDEC１７１−２および１７２−２、AND回路１７３−２、並びにOR回路１７４−２および１７５−２についてのみ説明する。

ADRDEC１７１−２には、図７のセンサコントローラ１５２からMビットのST_ADR信号が入力される。ADRDEC１７１−２は、入力されたST_ADR信号が、アドレスADR[N+2]を開始アドレスとして指定する信号である場合、１を出力し、アドレスADR[N+2]を開始アドレスとして指定する信号ではない場合、０を出力する。

ADRDEC１７２−２には、センサコントローラ１５２からMビットのED_ADR信号が入力される。ADRDEC１７２−２は、入力されたED_ADR信号が、アドレスADR[N+2]を終了アドレスとして指定する信号である場合、１を出力し、アドレスADR[N+2]を終了アドレスとして指定する信号ではない場合、０を出力する。

AND回路１７３−２には、１つ後の行のOR回路１７４−１から出力される信号、ADRDEC１７１−２から出力される信号の反転信号、および、センサコントローラ１５２から供給されるAREA_EN信号が入力される。AND回路１７３−２は、入力された信号の論理積演算を行い、論理積演算の結果をOR回路１７４−１に供給する。

OR回路１７４−２は、AND回路１７３−２から供給される信号と、ADRDEC１７２−２から出力される信号との論理和演算を行い、論理和演算の結果を、１つ前の行のAND回路１７３−３と自分の行のOR回路１７５−２に供給する。

OR回路１７５−２は、ADRDEC１７１−２から出力される信号と、OR回路１７４−２から供給される信号との論理和演算を行う。OR回路１７５−２は、論理和演算の結果を、対応するアドレスADR[N+2]の生成の有無を表す信号として、図７のラッチ回路１５に供給する。即ち、OR回路１７５−２は、論理和の演算結果として１を生成することにより、対応するアドレスADR[N+2]を生成し、ラッチ回路１５に供給する。

なお、以下では、各行のADRDEC１７１−１に対応するADRDECを特に区別する必要がない場合、まとめてADRDEC１７１という。同様に、ADRDEC１７２、AND回路１７３、OR回路１７４、OR回路１７５という。

図８に示す構成により、例えば、ST_ADR信号が表すシャッタ行アドレスの開始アドレスがアドレスADR[N+1]であり、ED_ADR信号が表すシャッタ行アドレスの終了アドレスがアドレスADR[N+3]である場合、垂直選択デコーダ１５１は以下のように動作する。

即ち、この場合、終了アドレスであるアドレスADR[N+3]に対応するADRDEC１７２−１の出力は１になり、これにより、OR回路１７４−１の出力は１となる。従って、OR回路１７５−１は、論理和演算の結果として１を生成する。

また、AREA_EN信号が１である場合、アドレスADR[N+3]より前のアドレスの行のAND回路１７３の出力は、ADRDEC１７１から入力される信号が０になるAND回路１７３まで１になる。即ち、終了アドレスの１つ前のアドレスADR[N+2]の行から、開始アドレスの１つ後のアドレスADR[N+2]の行までのAND回路１７３−２の出力が１になる。従って、OR回路１７５−２は、論理和演算の結果として１を生成する。

開始アドレスであるアドレスADR[N+1]の行のOR回路１７５−３には、ADRDEC１７１−３から１が入力されるため、OR回路１７５−３は、論理和演算の結果として１を生成する。

一方、ADRDEC１７１−３からAND回路１７３−３へ入力される信号は０であり、AND回路１７３−３からOR回路１７４−３に入力される信号は０である。また、ADRDEC１７２−３からOR回路１７４−３に入力される信号も０である。従って、OR回路１７４−３からの出力は０になる。また、アドレスADR[N+1]より前のアドレスのADRDEC１７１および１７２からの出力は０になる。よって、アドレスADR[N+1]より前のアドレスに対応するOR回路１７５は、論理和演算の結果として０を生成する。

また、図示せぬ最後の行のAND回路１７３に入力される、AREA_EN信号とADRDEC１７１からの信号以外の信号は０である。また、最後の行からアドレスADR[N+4]の行までの行のADRDEC１７１および１７２には０が入力される。従って、最後の行から、終了アドレスの次のアドレスADR[N+4]の行までのOR回路１７５は、論理和演算の結果として０を生成する。

以上により、ST_ADR信号が表す開始アドレスから、ED_ADR信号が表す終了アドレスまでのアドレスが、シャッタ行アドレスとして生成される。

これに対して、ST_ADR信号とED_ADR信号が、それぞれ、読み出し行アドレスの開始アドレス、終了アドレスを表す場合、AREA_EN信号が０となる。従って、ADRDEC１７１またはADRDEC１７２の出力が１であるOR回路１７５のみが、論理和演算の結果として１を生成する。即ち、ST_ADR信号が表すアドレスとED_ADR信号が表すアドレスのみが、読み出し行アドレスとして生成される。

（垂直選択デコーダにより生成されるシャッタ行アドレスの説明）
図９は、垂直選択デコーダ１５１により生成されるシャッタ行アドレスを説明する図である。

図９において、白丸は、センサコントローラ１５２によって指定されたシャッタ行アドレスを表し、斜線が付された丸は、垂直選択デコーダ１５１によって生成されたシャッタ行アドレスのうちの、センサコントローラ１５２によって指定されていないシャッタ行アドレスを表す。このことは、後述する図１３においても同様である。

図９の例では、１水平走査期間内のシャッタ行アドレスの開始アドレスと終了アドレスの差分が１５である。垂直選択デコーダ１５１は、開始アドレスから終了アドレスまでの範囲の１６個のアドレスをシャッタ行アドレスとして生成する。

具体的には、例えば、水平走査期間ｔでは、センサコントローラ１５２が、アドレスADR[N]をシャッタ行アドレスの開始アドレスとして指定するST_ADR信号と、アドレスADR[N+12]をシャッタ行アドレスの終了アドレスとして指定するED_ADR信号を生成する。そして、垂直選択デコーダ１４は、そのST_ADR信号とED_ADR信号に基づいて、１６個のアドレスADR[N]乃至ADR[N+15]をシャッタ行アドレスとして生成する。

図４に示したように、垂直選択デコーダ１４には、１６個のシャッタ行アドレスを生成するために４つの代表シャッタ行アドレスを指定するADR信号を入力する必要があったが、図９に示すように、垂直選択デコーダ１５１には、２つのアドレスを指定するST_ADR信号とED_ADR信号を入力するだけで済む。

図１０は、図９の水平走査期間ｔにおける画素アレイ１１の物理イメージを示す図である。

図１０では、横方向が列方向であり、縦方向が行方向である。このことは、後述する図２１、図２４、および図２６においても同様である。

図１０に示すように、図９の水平走査期間ｔにおいては、画素アレイ１１に配置された画素５１の行のうちの、アドレスADR[N]乃至ADR[N+15]で特定される、先頭からN乃至N+15番目の行が、シャッタ行アドレスとして生成される。

なお、垂直選択デコーダ１５１によって同時に生成されるシャッタ行アドレスの数は、１６に限定されない。

（各種の信号のタイミングの例）
図１１は、図７のセンサコントローラ１５２により生成される各種の信号のタイミングの例を示すタイミングチャートである。

図１１では、図９の水平走査期間ｔにおける各種の信号のタイミングを示している。

図１１に示すように、センサコントローラ１５２は、センサコントローラ２０と同様に、図示せぬクロック発生器から入力されるクロック信号であるCLK信号にしたがって、各種の信号を生成する。

図１１の時刻ｔ１乃至ｔ９において生成される信号は、ADR信号が、読み出し行アドレスＲ１を指定するST_ADR信号およびED_ADR信号に代わる点を除いて、図６の時刻ｔ１乃至ｔ９において生成される信号と同様であるので、説明は省略する。

図１１の時刻ｔ４１において、センサコントローラ１５２は、SLRST信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３がリセットされる。

時刻ｔ４２において、センサコントローラ１５２は、アドレスADR[N]をシャッタ行アドレスの開始アドレスとして指定するST_ADR信号と、アドレスADR[N+15]をシャッタ行アドレスの終了アドレスとして指定するED_ADR信号とを生成する。

時刻ｔ４３において、センサコントローラ１５２は、AREA_EN信号を０から１に遷移させる。これにより、垂直選択デコーダ１４は、アドレスADR[N]乃至ADR[N+15]をシャッタ行アドレスとして生成する。

また、時刻ｔ４３において、センサコントローラ１５２は、SLRST信号を１から０に遷移させ、SLSET信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N]乃至ADR[N+15]のS-Rラッチ回路１２３にのみ１が保持され、出力される。時刻ｔ４４において、センサコントローラ１５２は、AREA_EN信号とSLSET信号を１から０に遷移させる。

時刻ｔ４５において、センサコントローラ１５２は、RTRG信号を０から１に遷移させる。これにより、読み出し行アドレスＲ１の画素５１に供給されるTRG信号が１になる。その結果、読み出し動作が開始される。時刻ｔ４６において、センサコントローラ１５２は、RTRG信号を１から０に遷移させる。これにより、読み出し動作が終了する。時刻ｔ４７において、センサコントローラ１５２は、RSEL信号を１から０に遷移させ、そして、次の水平走査期間ｔ＋１が開始する。

以上のように、センサコントローラ１５２は、１水平走査期間中にシャッタ行アドレスと読み出し行アドレスを時分割多重方式で設定する。

また、センサコントローラ１５２は、シャッタ行アドレスを設定するために、ST_ADR信号とED_ADR信号を１度生成すれば済む。従って、シャッタ行アドレスの設定に必要な時間は、設定するシャッタ行アドレスの数によらず、時刻ｔ４１からｔ４５までの時間である。よって、１水平走査期間を短縮することができ、フレームレートを向上させることができる。

これに対して、図６に示したように、代表シャッタ行アドレスを指定するADR信号を垂直選択デコーダ１４に入力する場合、１６個のシャッタ行アドレスの設定に必要な時間は、時刻ｔ４１からｔ４５までの時間より長い、時刻ｔ１０から時刻ｔ２３までの時間である。また、設定するシャッタ行アドレスの数が多いほど、シャッタ行アドレスの設定に必要な時間は増加する。

さらに、センサコントローラ１５２は、アドレスの指定と読み出し動作を同時に行わないように撮像を制御するため、画素信号の品質を向上させることができる。

（CMOSイメージセンサの処理の説明）
図１２は、図７のCMOSイメージセンサ１５０のシャッタ行アドレス生成処理を説明するフローチャートである。

図１２のステップＳ３１において、CMOSイメージセンサ１５０のセンサコントローラ１５２は、ST_ADR信号として、シャッタ行アドレスの開始アドレスを指定する信号を生成し、垂直選択デコーダ１５１に供給する。ステップＳ３２において、センサコントローラ１５２は、ED_ADR信号として、シャッタ行アドレスの終了アドレスを指定する信号を生成し、垂直選択デコーダ１５１に供給する。

ステップＳ３３において、センサコントローラ１５２は、AREA_EN信号を１にして、垂直選択デコーダ１５１に供給する。ステップＳ３４において、垂直選択デコーダ１５１は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号に基づいて、ST_ADR信号で指定される開始アドレスから、ED_ADR信号で指定される終了アドレスまでの範囲のアドレスを、シャッタ行アドレスとして生成する。そして、処理は終了する。

以上のように、CMOSイメージセンサ１５０は、ST_ADR信号とED_ADR信号に基づいてシャッタ行アドレスを生成するので、より多くのシャッタ行アドレスを同時に設定することができる。従って、CMOSイメージセンサ１５０の画素数が多い場合であっても、アドレスの指定と読み出し動作を同時に行わずに、高フレームレート化することができる。その結果、高画質の画素信号を高フレームレートで出力することができる。

なお、上述した説明では、１水平走査期間内に設定されるシャッタ行アドレスの数が常に一定（図９の例では１５）であるようにしたが、図１３に示すように可変であってもよい。

図１３の例では、水平走査期間ｔにおいて、シャッタ行アドレスの開始アドレスがアドレスADR[N]であり、終了アドレスがアドレスADR[N+7]である。従って、垂直選択デコーダ１５１によって生成されるシャッタ行アドレスは、アドレスADR[N]乃至ADR[N+7]であり、シャッタ行アドレスの数は８である。

一方、水平走査期間ｔ＋１において、シャッタ行アドレスの開始アドレスがアドレスADR[N+8]であり、終了アドレスがアドレスADR[N+23]である。従って、垂直選択デコーダ１５１によって生成されるシャッタ行アドレスは、アドレスADR[N+8]乃至ADR[N+23]であり、シャッタ行アドレスの数は１６である。

また、水平走査期間ｔ＋２において、シャッタ行アドレスの開始アドレスがアドレスADR[N+24]であり、終了アドレスがアドレスADR[N+32]である。従って、垂直選択デコーダ１５１によって生成されるシャッタ行アドレスは、アドレスADR[N+24]乃至ADR[N+32]であり、シャッタ行アドレスの数は９である。

この場合、水平走査期間ｔおよびｔ＋１における、センサコントローラ１５２により生成される各種の信号のタイミングの例を示すタイミングチャートは、図１４に示すようになる。

図１４に示すように、水平走査期間ｔでは、８個のアドレスADR[N]乃至ADR[N+7]をシャッタ行アドレスとして設定するために、そのシャッタ行アドレスの開始アドレスであるアドレスADR[N]を指定するST_ADR信号と、終了アドレスであるアドレスADR[N+7]を指定するED_ADR信号とが生成される。

また、水平走査期間ｔ＋１では、１６個のアドレスADR[N+8]乃至ADR[N+23]をシャッタ行アドレスとして設定するために、そのシャッタ行アドレスの開始アドレスであるアドレスADR[N+8]を指定するST_ADR信号と、終了アドレスであるアドレスADR[N+23]を指定するED_ADR信号とが生成される。

以上のように、シャッタ行アドレスを設定するために必要なアドレスは、１水平走査期間内に設定するシャッタ行アドレスの数によらず、シャッタ行アドレスの開始アドレスと終了アドレスの２つである。従って、１水平走査期間内に設定するシャッタ行アドレスの数が異なる場合であっても、CMOSイメージセンサ１５０を容易に設計することができる。

これに対して、図１のCMOSイメージセンサ１０では、図１５および図１６に示すように、設定するシャッタ行アドレスの数によって、シャッタ行アドレスを設定するために必要なアドレスは変化する。

図１５は、水平走査期間ｔ乃至ｔ＋３において図１３の場合と同一のシャッタ行アドレスを設定する場合の、代表シャッタ行アドレスを説明する図である。図１６は、水平走査期間ｔおよびｔ＋１において図１３の場合と同一のシャッタ行アドレスを設定する場合の、センサコントローラ２０により生成される各種の信号のタイミングの例を示すタイミングチャートである。

図１５および図１６に示すように、水平走査期間ｔにおいて、アドレスADR[N]乃至ADR[N+7]をシャッタ行アドレスとして設定する場合、センサコントローラ２０は、アドレスADR[N]およびADR[N+4]のそれぞれを代表シャッタ行アドレスとして指定するADR信号を生成する。

また、図１５に示すように、水平走査期間ｔ＋２において、アドレスADR[N+24]乃至ADR[N+31]をシャッタ行アドレスとして設定する場合、センサコントローラ２０は、アドレスADR[N+24]およびADR[N+28]のそれぞれを代表シャッタ行アドレスとして指定するADR信号を生成する。以上のように、８個のシャッタ行アドレスを設定するために必要なアドレスの数は２個である。

一方、図１５および図１６に示すように、水平走査期間ｔ＋１において、アドレスADR[N+8]乃至ADR[N+23]をシャッタ行アドレスとして設定する場合、センサコントローラ２０は、アドレスADR[N+8]，ADR[N+12]，ADR[N+16]、およびADR[N+20]のそれぞれを代表シャッタ行アドレスとして指定するADR信号を生成する。このように、１６個のシャッタ行アドレスを設定するために必要なアドレスの数は４個である。

従って、１水平走査期間内に設定するシャッタ行アドレスの数が異なる場合、CMOSイメージセンサ１０の設計は困難である。

＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の構成例）
図１７は、本開示を適用したCMOSイメージセンサの第２実施の形態の構成例を示す図である。

図１７に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図１７のCMOSイメージセンサ２００の構成は、垂直選択デコーダ１５１が垂直選択デコーダ２０１に代わる点、および、センサコントローラ１５２がセンサコントローラ２０２に代わる点が、図７のCMOSイメージセンサ１５０の構成と異なる。CMOSイメージセンサ２００では、ST_ADR信号とED_ADR信号の遷移時間が短く、遷移時に、ST_ADR信号とED_ADR信号に基づいて誤ったシャッタ行アドレスが生成されることが懸念されないため、AREA_EN信号が生成されない。

具体的には、CMOSイメージセンサ２００の垂直選択デコーダ２０１には、センサコントローラ２０２から、ST_ADR信号とED_ADR信号が供給される。垂直選択デコーダ２０１は、ST_ADR信号とED_ADR信号に基づいて、シャッタ行アドレスや読み出し行アドレスを生成し、ラッチ回路１５に供給する。

センサコントローラ２０２は、各種の信号を生成することにより、CMOSイメージセンサ２００による撮像を制御する。具体的には、センサコントローラ２０２は、ST_ADR信号とED_ADR信号を生成し、垂直選択デコーダ２０１に供給する。また、センサコントローラ２０２は、RLSET信号、RLSET信号、SLRST信号、およびSLSET信号を生成し、ラッチ回路１５に供給する。さらに、センサコントローラ２０２は、STRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号を生成し、垂直駆動回路１６に供給する。

（垂直選択デコーダの構成例）
図１８は、図１７の垂直選択デコーダ２０１の構成例を示す図である。

図１８に示す構成のうち、図８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図１８の垂直選択デコーダ２０１の構成は、AREA_EN信号がAND回路１７３−１乃至１７３−４に供給されない点を除いて、図８の垂直選択デコーダ１５１の構成と同一である。

垂直選択デコーダ２０１におけるシャッタ行アドレスや読み出し行アドレスを生成する際の動作は、図８の垂直選択デコーダ１５１においてAREA_EN信号が１である場合と同一である。その結果、ST_ADR信号で指定される開始アドレスから、ED_ADR信号で指定される終了アドレスまでの範囲のアドレスが、シャッタ行アドレスや読み出し行アドレスとして生成される。

＜第３実施の形態＞
（CMOSイメージセンサの第３実施の形態の構成例）
図１９は、本開示を適用したCMOSイメージセンサの第３実施の形態の構成例を示すブロック図である。

図１９に示す構成のうち、図１７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図１９のCMOSイメージセンサ２２０の構成は、垂直選択デコーダ２０１の代わりに、シャッタ用垂直選択デコーダ２２１および読み出し用垂直選択デコーダ２２２が設けられる点、センサコントローラ２０の代わりにコントローラ２２２３が設けられる点、および、ラッチ回路１５が設けられない点が、図１７のCMOSイメージセンサ２００の構成と異なる。

CMOSイメージセンサ２２０では、シャッタ行アドレスを生成するシャッタ用垂直選択デコーダ２２１と、読み出し行アドレスを生成する読み出し用垂直選択デコーダ２２２とが別々に設けられる。従って、時分割で生成されるシャッタ行アドレスと読み出し行アドレスを保持する必要がなく、ラッチ回路１５は設けられない。

具体的には、CMOSイメージセンサ２２０のシャッタ用垂直選択デコーダ２２１には、センサコントローラ２２３から、連続するシャッタ行アドレスの開始アドレスを表すST_SADR信号が供給される。また、シャッタ用垂直選択デコーダ２２１には、センサコントローラ２２３から、連続するシャッタ行アドレスの終了アドレスを表すED_SADR信号が供給される。シャッタ用垂直選択デコーダ２２１は、センサコントローラ２２３から供給されるST_SADR信号とED_SADR信号に基づいてシャッタ行アドレスを生成し、垂直駆動回路１６に供給する。

読み出し用垂直選択デコーダ２２２には、センサコントローラ２２３から、１行分の読み出し行アドレスの開始アドレスを表すST_RADR信号が供給される。また、読み出し用垂直選択デコーダ２２２には、センサコントローラ２２３から、１行分の読み出し行アドレスの終了アドレスを表すED_RADR信号が供給される。読み出し用垂直選択デコーダ２２２は、センサコントローラ２２３から供給されるST_RADR信号とED_RADR信号に基づいて、１行分の読み出し行アドレスを生成し、垂直駆動回路１６に供給する。

センサコントローラ２２３は、各種の信号を生成することにより、CMOSイメージセンサ２２０による撮像を制御する。具体的には、センサコントローラ２２３は、ST_SADR信号とED_SADR信号を生成し、シャッタ用垂直選択デコーダ２２１に供給する。また、センサコントローラ２２３は、ST_RADR信号とED_RADR信号を生成し、読み出し用垂直選択デコーダ２２２に供給する。さらに、センサコントローラ２２３は、STRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号を生成し、垂直駆動回路１６に供給する。

なお、シャッタ用垂直選択デコーダ２２１と読み出し用垂直選択デコーダ２２２の構成は、図１８の垂直選択デコーダ２０１の構成と同一であるので、説明は省略する。

＜第４実施の形態＞
（CMOSイメージセンサの第４実施の形態の構成例）
図２０は、本開示を適用したCMOSイメージセンサの第４実施の形態の構成例を示すブロック図である。

図２０に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２０のCMOSイメージセンサ２４０の構成は、垂直選択デコーダ１５１、ラッチ回路１５、センサコントローラ１５２の代わりに、垂直選択デコーダ２４１、ラッチ回路２４２、センサコントローラ２４３が設けられる点が、図７のCMOSイメージセンサ１５０の構成と異なる。CMOSイメージセンサ２４０は、画素５１の行を２つのグループに分割して、グループごとに画素５１の読み出し動作および電子シャッタ動作を行う。即ち、画素アレイ１１に対して２種類の走査線を走らせる。

具体的には、CMOSイメージセンサ２４０の垂直選択デコーダ２４１は、図８の垂直選択デコーダ１５１と同様に構成される。垂直選択デコーダ２４１には、センサコントローラ２４３から、連続するシャッタ行アドレス、読み出し行アドレス、無効シャッタ行アドレス、または無効読み出し行アドレスの開始アドレスを表すST_ADR信号が供給される。無効シャッタ行アドレスとは、電子シャッタ動作を無効にする画素の行を特定するアドレスであり、無効読み出し行アドレスとは、読み出し動作を無効にする画素の行を特定するアドレスである。

また、垂直選択デコーダ２４１には、センサコントローラ２４３から、連続するシャッタ行アドレス、読み出し行アドレス、無効シャッタ行アドレス、または無効読み出し行アドレスの終了アドレスを表すED_ADR信号が供給される。さらに、垂直選択デコーダ２４１には、センサコントローラ２４３からAREA_EN信号が供給される。垂直選択デコーダ２４１は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号に基づいて、シャッタ行アドレス、読み出し行アドレス、無効シャッタ行アドレス、または無効読み出し行アドレスを生成し、ラッチ回路２４２に供給する。

ラッチ回路２４２には、センサコントローラ２４３からRLRST信号、RLSET信号、RLCNCL信号が、SLRST信号、SLSET信号、およびSLCNCL信号が供給される。RLCNCL信号は、垂直選択デコーダ２４１から供給されるアドレスが無効読み出し行アドレスであるかどうかを表すパルス信号である。RLCNCL信号は、垂直選択デコーダ２４１から供給されるアドレスが無効読み出し行アドレスであることを表す場合１であり、無効読み出し行アドレスではないことを表す場合０である。

また、SLCNCL信号とは、垂直選択デコーダ２４１から供給されるアドレスが無効シャッタ行アドレスであるかどうかを表すパルス信号である。RLCNCL信号は、垂直選択デコーダ２４１から供給されるアドレスが無効シャッタ行アドレスであることを表す場合１であり、無効シャッタ行アドレスではないことを表す場合０である。

ラッチ回路２４２は、センサコントローラ２４３から供給されるRLRST信号が１にされたとき、保持している読み出し行アドレスをクリアする。また、ラッチ回路２４２は、RLCNCL信号が１にされたとき、保持している無効読み出し行アドレスをクリアする。

また、ラッチ回路２４２は、センサコントローラ２４３から供給されるRLSET信号が１にされたとき、垂直選択デコーダ１４から供給されるアドレスを読み出し行アドレスとして保持する。ラッチ回路２４２は、保持されている読み出し行アドレスを、垂直駆動回路１６に供給することにより、現在の読み出し行アドレスに設定する。

ラッチ回路２４２はまた、センサコントローラ２４３から供給されるSLRST信号が１にされたとき、保持しているシャッタ行アドレスをクリアする。また、ラッチ回路２４２は、SLRST信号が１にされたとき、保持しているシャッタ行アドレスをクリアする。

また、ラッチ回路２４２は、センサコントローラ２４３から供給されるSLSET信号が１にされたとき、垂直選択デコーダ１４から供給されるアドレスをシャッタ行アドレスとして保持する。ラッチ回路２４２は、保持されているシャッタ行アドレスを、垂直駆動回路１６に供給することにより、現在のシャッタ行アドレスに設定する。

以上のように、垂直選択デコーダ１５１とラッチ回路２４２は、アドレス設定部として機能し、ST_ADR信号、ED_ADR信号、およびRLCNCL信号に基づいて、読み出し行アドレスを設定する。また、垂直選択デコーダ１５１とラッチ回路２４２は、アドレス設定部として機能し、ST_ADR信号、ED_ADR信号、およびSLCNCL信号に基づいて、無効シャッタ行アドレス以外のシャッタ行アドレスを設定する。

センサコントローラ２４３は、各種の信号を生成することにより、CMOSイメージセンサ２４０による撮像を制御する。具体的には、センサコントローラ２４３は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号を生成し、垂直選択デコーダ１４に供給する。

また、センサコントローラ２４３は、RLCNCL信号、RLRST信号、RLSET信号、SLCNCL信号、SLRST信号、およびSLSET信号を生成し、ラッチ回路２４２に供給する。さらに、センサコントローラ２４３は、STRG信号、SRST信号、RTRG信号、RRST信号、およびRSEL信号を生成し、垂直駆動回路１６に供給する。

（各グループの走査線の説明）
図２１は、画素５１の各グループの走査線を説明する図である。

なお、図２１において、点線の矢印は、画素５１の２つのグループのうちの第１のグループの読み出し行アドレスの行を表し、実線の矢印は、第２のグループの読み出し行アドレスの行を表す。このことは、後述する図２４および図２６においても同様である。

図２１の例では、第１のグループの読み出し行アドレスの行は８行であり、第２のグループの読み出し行アドレスの行は４行である。即ち、第１のグループの走査線の数は、第２のグループの走査線の２倍である。

グループの分類方法としては、例えば、撮像用の画素５１と位相差検出用の画素５１を別のグループに分類する方法などがある。

（ラッチ回路と垂直駆動回路の構成例）
図２２は、図２０のラッチ回路２４２と垂直駆動回路１６の構成例を示す図である。

図２２に示す構成のうち、図５の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２２のラッチ回路２４２の構成は、AND回路２６１−１乃至２６１−４および２６２−１乃至２６２−４、並びにOR回路２６３−１乃至２６３−４および２６４−１乃至２６４−４が新たに設けられる点が、図５のラッチ回路１５の構成と異なる。図２２の垂直駆動回路１６の構成は、図５の垂直駆動回路１６の構成と同一であるため、説明は省略する。

AND回路１２１−１，１２２−１，２６１−１、および２６２−１、OR回路２６３−１および２６４−１、並びに、S-Rラッチ回路１２３−１および１２４−１は、アドレスADR[N+3]の行に対応する回路である。同様に、AND回路１２１−２および１２２−２，２６１−２、および２６２−２、OR回路２６３−２および２６４−２、並びに、S-Rラッチ回路１２３−２および１２４−２は、アドレスADR[N+2]の行に対応する回路である。

また、AND回路１２１−３および１２２−３，２６１−３、および２６２−３、OR回路２６３−３および２６４−３、並びに、S-Rラッチ回路１２３−３および１２４−３は、アドレスADR[N+1]の行に対応する回路である。AND回路１２１−４および１２２−４，２６１−４、および２６２−４、OR回路２６３−４および２６４−４、並びに、S-Rラッチ回路１２３−４および１２４−４は、アドレスADR[N]の行に対応する回路である。

AND回路２６１−１乃至２６１−４、AND回路２６２−１乃至２６２−４、OR回路２６３−１乃至２６３−４、OR回路２６４−１乃至２６４−４は、それぞれ、対応する行が異なる点を除いて同様の処理を行う。従って、以下では、AND回路２６１−１および２６２−１、並びに、OR回路２６３−１および２６４−１の処理についてのみ説明する。

AND回路２６１−１には、センサコントローラ２４３からSLCNCL信号が入力されるとともに、垂直選択デコーダ１５１のOR回路１７５−１（図８）からアドレスADR[N+3]の生成の有無を表す信号が入力される。AND回路２６１−１は、入力された信号の論理積演算を行い、論理積演算の結果をOR回路２６３−１に供給する。

OR回路２６３−１は、AND回路２６１−１から供給される信号と、センサコントローラ２４３から供給されるSLRST信号の論理和演算を行い、論理和演算の結果をS-Rラッチ回路１２３−１のＲポートに入力する。

以上により、OR回路１７５−１からの信号が、アドレスADR[N+3]の生成の有りを表す１であり、SLCNCL信号が、垂直選択デコーダ２４１から供給されるアドレスが無効シャッタ行アドレスであることを表す１である場合、S-Rラッチ回路１２３−１は、リセットされる。即ち、アドレスADR[N+3]が無効シャッタ行アドレスである場合、S-Rラッチ回路１２３−１は、アドレスADR[N+3]のシャッタ行アドレスとしての設定を無効にする。また、SLRST信号が、ラッチ回路２４２に保持されたシャッタ行アドレスの解除を表す１である場合、S-Rラッチ回路１２３−１は、リセットされる。

AND回路２６２−１には、センサコントローラ２４３からRLCNCL信号が入力されるとともに、OR回路１７５−１から信号が入力される。AND回路２６２−１は、入力された信号の論理積演算を行い、論理積演算の結果をOR回路２６４−１に供給する。

OR回路２６４−１は、AND回路２６２−１から供給される信号と、センサコントローラ２４３から供給されるRLRST信号の論理和演算を行い、論理和演算の結果をS-Rラッチ回路１２４−１のＲポートに入力する。

以上により、OR回路１７５−１からの信号が１であり、RLCNCL信号が、垂直選択デコーダ２４１から供給されるアドレスが無効読み出し行アドレスであることを表す１である場合、S-Rラッチ回路１２４−１は、リセットされる。即ち、アドレスADR[N+3]が無効読み出し行アドレスである場合、S-Rラッチ回路１２４−１は、アドレスADR[N+3]の読み出し行アドレスとしての設定を無効にする。また、RLRST信号が、ラッチ回路２４２に保持された読み出し行アドレスの解除を表す１である場合、S-Rラッチ回路１２４−１は、リセットされる。

（無効シャッタ行アドレスの説明）
図２３は、無効シャッタ行アドレスを説明する図である。

図２３において、白丸は、第１のグループの水平走査期間において、センサコントローラ２４３によって指定されたシャッタ行アドレスを表す。斜線が付された丸は、第１のグループの水平走査期間において、垂直選択デコーダ１５１によって生成されたシャッタ行アドレスのうちの、センサコントローラ２４３によって指定されていないシャッタ行アドレスを表す。

バツ印が付された丸は、第１のグループの水平走査期間における無効シャッタ行アドレスを表す。三角は、第２のグループの水平走査期間において、センサコントローラ２４３によって指定された読み出し行アドレスを表す。

図２３の例では、水平走査期間ｔ乃至ｔ＋２は、第１のグループの水平走査期間であり、水平走査期間ｔ＋３乃至ｔ＋５は、第２のグループの水平走査期間である。

また、第１のグループの水平走査期間では、第１のグループの行の画素５１に対する読み出し動作、および、全ての行の画素５１に対する電子シャッタ動作が行われる。そして、水平走査期間ｔ＋３乃至ｔ＋５において、第２のグループの行の画素５１に対する読み出し動作、および、第２のグループの読み出し行アドレスの行の画素５１に対する電子シャッタ動作が行われる。

このとき、センサコントローラ２４３は、第１のグループの水平走査期間におけるシャッタ行アドレスのうちの、第２のグループの読み出し行アドレスを、無効シャッタ行アドレスとして指定する。

例えば、第１のグループの水平走査期間ｔにおいて、シャッタ行アドレスの開始アドレスはアドレスADR[N]であり、終了アドレスはアドレスADR[N+15]である。また、アドレスADR[N+6]は、第２のグループの水平走査期間ｔ＋３における読み出し行アドレスである。従って、センサコントローラ２４３は、アドレスADR[N+6]を無効シャッタ行アドレスの開始アドレスとして指定するST_ADR信号と、アドレスADR[N+6]を無効シャッタ行アドレスの終了アドレスとして指定するED_ADR信号とを生成する。

図２４は、無効シャッタ行アドレスが特定する行の画素アレイ１１上の位置を表す図である。

図２４において、斜線部分は、第１のグループの水平走査期間において電子シャッタ動作が行われる行を表している。このことは、後述する図２６においても同様である。

図２４に示すように、第１のグループの水平走査期間では、画素アレイ１１に配置される画素５１の全ての行のうちの、第２のグループの読み出し行アドレスの行以外の行において、電子シャッタ動作が行われる。

（各種の信号のタイミングの例）
図２５は、図２０のセンサコントローラ２４３により生成される各種の信号のタイミングの例を示すタイミングチャートである。

図２５の時刻ｔ１乃至ｔ９および時刻ｔ４１乃至ｔ４４における処理は、図１１の時刻ｔ１乃至ｔ９および時刻ｔ４１乃至ｔ４４における処理と同様であるので、説明は省略する。

時刻ｔ４４の後、時刻ｔ６０において、センサコントローラ２４３は、アドレスADR[N+8]を無効シャッタ行アドレスの開始アドレスとして表すST_ADR信号と、アドレスADR[N+8]を無効シャッタ行アドレスの終了アドレスとして表すED_ADR信号とを生成する。

また、時刻ｔ６０において、センサコントローラ２４３は、RTRG信号を０から１に遷移させる。これにより、読み出し動作が開始される。

時刻ｔ６１において、センサコントローラ２４３は、SLCNCL信号を０から１に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+8]をシャッタ行アドレスとして保持するS-Rラッチ回路１２３のみがリセットされる。

時刻ｔ６２において、センサコントローラ２４３は、RTRG信号を１から０に遷移させる。これにより、読み出し動作が終了する。時刻ｔ６３において、センサコントローラ２４３は、SLCNCL信号を１から０に遷移させる。時刻ｔ６４において、センサコントローラ２４３は、RSEL信号を１から０に遷移させ、そして、次の水平走査期間ｔ＋１が開始する。

以上のように、CMOSイメージセンサ２４０は、第１のグループの水平走査期間において、第２のグループの読み出し行アドレスを無効シャッタ行アドレスとして指定する。従って、第１のグループの水平走査期間において、第２のグループの読み出し行アドレスの行の画素５１の電荷が破壊されず、CMOSイメージセンサ２４０は、高品質の画素信号を出力することができる。

これに対して、図２６に示すように、第１のグループの水平走査期間において、画素アレイ１１に配置される画素５１の全ての行の電子シャッタ動作が行われる場合、第２のグループの読み出し行アドレスの行の画素５１に蓄積された電荷が破壊される。即ち、第１のグループの水平走査期間は、第２のグループの読み出し行アドレスの行の画素５１が電荷を蓄積する期間であり、その期間に、その画素５１において電子シャッタ動作が行われると、本来蓄積すべき電荷が排出されてしまう。その結果、画素信号の品質が低下する。

また、図１のCMOSイメージセンサ１０において、図２０のCMOSイメージセンサ２４０と同様の撮像制御を行う場合、第１のグループの代表シャッタ行アドレスおよび生成されるシャッタ行アドレス、並びに、第２のグループの読み出し行アドレスは、図２７に示すようになる。

図２７において、白丸は、第１のグループの水平走査期間において、センサコントローラ２０によって指定される代表シャッタ行アドレスを表す。斜線が付された丸は、第１のグループの水平走査期間において、垂直選択デコーダ１４によって生成されたシャッタ行アドレスのうちの、代表シャッタ行アドレスではないアドレスを表す。三角は、第２のグループの水平走査期間において、センサコントローラ２０によって指定される読み出し行アドレスを表す。

図２７に示すように、第１のグループの水平走査期間ｔ乃至ｔ＋２におけるシャッタ行アドレスが連続しないため、センサコントローラ２０は、図４の場合に比べて、より多くの代表シャッタ行アドレスを指定する必要がある。

例えば、水平走査期間ｔでは、アドレスADR[N]乃至ADR[N+15]のうちの、第２のグループの読み出し行アドレスであるアドレスADR[N+6]以外をシャッタ行アドレスとして生成する必要がある。従って、センサコントローラ２０は、アドレスADR[N], ADR[N+4],ADR[N+5],ADR[N+7],ADR[N+11]、およびADR[N+15]からなる６個のアドレスを、代表シャッタ行アドレスとして指定するADR信号を生成する。

また、この場合のセンサコントローラ２０により生成される各種の信号のタイミングの例を示すタイミングチャートは、図２８に示すようになる。

図２８の時刻ｔ１乃至ｔ１４の各種の信号は、図６の時刻ｔ１乃至ｔ１４の各種の信号と同様であるので、説明は省略する。

時刻ｔ８１において、センサコントローラ２０は、SLSET信号を０から１に遷移させるが、AREA_EN信号を０のままにする。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+4]のS-Rラッチ回路１２３にのみ１が保持され、出力される。時刻ｔ８２において、センサコントローラ２０は、SLSET信号を１から０に遷移させる。

時刻ｔ８３において、センサコントローラ２０は、アドレスADR[N+5]を代表シャッタ行アドレスとして指定するADR信号を生成する。時刻ｔ８４および時刻ｔ８５において、センサコントローラ２０は、時刻ｔ８１およびｔ８２と同様に、SLSET信号を０から１に遷移させ、１から０に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+5]のS-Rラッチ回路１２３にのみ１が保持され、出力される。

時刻ｔ８６において、センサコントローラ２０は、アドレスADR[N+7]を代表シャッタ行アドレスとして指定するADR信号を生成する。時刻ｔ８７および時刻ｔ８８において、時刻ｔ１２および時刻ｔ１３と同様に、センサコントローラ２０は、AREA_EN信号およびSLSET信号を０から１に遷移させ、１から０に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+7]乃至ADR[N+10]のS-Rラッチ回路１２３にのみ１が保持され、出力される。

時刻ｔ８９において、センサコントローラ２０は、アドレスADR[N+11]を代表シャッタ行アドレスとして指定するADR信号を生成する。時刻ｔ９０および時刻ｔ９１において、時刻ｔ１２および時刻ｔ１３と同様に、センサコントローラ２０は、AREA_EN信号およびSLSET信号を０から１に遷移させ、１から０に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+11]乃至ADR[N+14]のS-Rラッチ回路１２３にのみ１が保持され、出力される。

時刻ｔ９２において、センサコントローラ２０は、アドレスADR[N+15]を代表シャッタ行アドレスとして指定するADR信号を生成する。時刻ｔ９３および時刻ｔ９４において、センサコントローラ２０は、時刻ｔ８１およびｔ８２と同様に、SLSET信号を０から１に遷移させ、１から０に遷移させる。これにより、全てのS-Rラッチ回路１２３のうちの、アドレスADR[N+15]のS-Rラッチ回路１２３にのみ１が保持され、出力される。

時刻ｔ９５において、時刻ｔ２３と同様に、センサコントローラ２０は、RTRG信号を０から１に遷移させる。その結果、読み出し動作が開始される。時刻ｔ９６において、時刻ｔ２４と同様に、センサコントローラ２０は、RTRG信号を１から０に遷移させる。これにより、読み出し動作が終了する。時刻ｔ９７において、時刻ｔ２５と同様に、センサコントローラ２０は、RSEL信号を１から０に遷移させる。そして、次の水平走査期間ｔ＋１が開始する。

以上のように、CMOSイメージセンサ１０では、無効シャッタ行アドレスを指定することができない。従って、第１のグループの水平走査期間におけるシャッタ行アドレスのうちの、第２のグループの読み出し行アドレス以外のアドレスを、シャッタ行アドレスとして設定する必要がある。よって、代表シャッタ行アドレスの指定が煩雑になり、シャッタ行アドレスを設定するための時間（図２８の例では、時刻ｔ１０乃至ｔ９５までの時間）が、CMOSイメージセンサ２４０に比べて長くなる。

即ち、CMOSイメージセンサ１０は、第１のグループの水平走査期間におけるシャッタ行アドレスのうちの、無効シャッタ行アドレス以外のアドレスを、連続する４つのアドレス単位で指定する必要がある。しかしながら、CMOSイメージセンサ２４０は、第１のグループの水平走査期間におけるシャッタ行アドレスおよび無効シャッタ行アドレスの開始アドレスと終了アドレスを指定するだけで済む。従って、CMOSイメージセンサ２４０において指定されるアドレスの数は、CMOSイメージセンサ１０において指定されるアドレスの数に比べて少なくなり、シャッタ行アドレスを設定するための時間が短縮される。

（CMOSイメージセンサの処理の説明）
図２９は、図２０のCMOSイメージセンサ２４０の無効シャッタ行アドレス生成処理を説明するフローチャートである。この無効シャッタ行アドレス生成処理は、例えば、CMOSイメージセンサ２４０が図１２のシャッタ行アドレス生成処理と同様の処理を行い、その結果得られるシャッタ行アドレスをラッチ回路２４２に保持させたとき、開始される。

図２９のステップＳ５１において、センサコントローラ２４３は、AREA_EN信号を０にし、垂直選択デコーダ２４１に供給する。ステップＳ５２において、CMOSイメージセンサ２４０のセンサコントローラ２４３は、無効シャッタ行アドレスの開始アドレスを指定するST_ADR信号を生成し、垂直選択デコーダ２４１に供給する。

ステップＳ５３において、センサコントローラ２４３は、無効シャッタ行アドレスの終了アドレスを指定するED_ADR信号を生成し、垂直選択デコーダ２４１に供給する。ステップＳ５４において、垂直選択デコーダ２４１は、ST_ADR信号、ED_ADR信号、およびAREA_EN信号に基づいて、無効シャッタ行アドレスを生成し、ラッチ回路２４２に供給する。

ステップＳ５５において、センサコントローラ２４３は、SLCNCL信号を１にする。ステップＳ５６において、ラッチ回路２４２は、SLCNCL信号に基づいて、シャッタ行アドレス生成処理によりラッチ回路２４２に保持されているシャッタ行アドレスのうちの、無効シャッタ行アドレスをクリアする。具体的には、無効シャッタ行アドレスのS-Rラッチ回路１２３がリセットされる。そして、処理は終了する。

以上のように、CMOSイメージセンサ２４０は、第１のグループの水平走査期間において、第２のグループの読み出し行アドレスを、無効シャッタ行アドレスとして指定する。従って、第１のグループの水平走査期間において、第２のグループの読み出し行アドレスの画素５１の蓄積電荷が破壊されず、画素信号の品質を向上させることができる。

なお、画素５１の行のグループの数は、複数であればよく、２に限定されない。

＜第５実施の形態＞
（固体撮像装置の一実施の形態の構成例）
図３０は、本開示を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。

図３０の固体撮像装置９００は、ビデオカメラやデジタルスチルカメラ等である。固体撮像装置９００は、レンズ群９０１、固体撮像素子９０２、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、および電源部９０８からなる。ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、および電源部９０８は、バスライン９０９を介して相互に接続されている。

レンズ群９０１は、被写体からの入射光（像光）を取り込んで固体撮像素子９０２の撮像面上に結像する。固体撮像素子９０２は、上述したCMOSイメージセンサ１５０（２００，２２０，２４０）からなる。固体撮像素子９０２は、レンズ群９０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路９０３に供給する。

ＤＳＰ回路９０３は、固体撮像素子９０２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ９０４に供給し、一時的に記憶させる。

表示部９０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ９０４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。

記録部９０６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ９０４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。

操作部９０７は、ユーザによる操作の下に、固体撮像装置９００が持つ様々な機能について操作指令を発する。電源部９０８は、電源を、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、および操作部９０７に対して適宜供給する。

本技術を適用する固体撮像装置は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、固体撮像装置９００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、第４実施の形態において、第２実施の形態と同様に、AREA_EN信号が生成されなくてもよいし、第３実施の形態と同様に、シャッタ行アドレスを生成する垂直選択デコーダと読み出し行アドレスを生成する垂直選択デコーダが別々に設けられてもよい。

なお、本開示は、以下のような構成もとることができる。

（１）
行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部
を備える制御装置。
（２）
前記アドレス設定部は、前記行列状に配置された画素のうちの、画素信号の読み出しを行う画素の行を特定する読み出し行アドレスの開始アドレスと終了アドレスに基づいて、前記読み出し行アドレスを設定する
ように構成された
前記（１）に記載の制御装置。
（３）
前記アドレス設定部は、前記開始アドレス、前記終了アドレス、および、複数のアドレスの同時生成を有効にする信号に基づいて、前記シャッタ行アドレスを設定する
ように構成された
前記（１）または（２）に記載の制御装置。
（４）
前記アドレス設定部は、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する
ように構成された
前記（１）または（２）に記載の制御装置。
（５）
制御装置が、
行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定ステップ
を含む制御方法。
（６）
行列状に配置された画素と、
前記行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部と
を備える固体撮像装置。

１５ ラッチ回路， ５１ 画素， １５０ CMOSイメージセンサ， １５１ 垂直選択デコーダ， ９００ 固体撮像装置

Claims (4)

1. 行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部
   を備え、
   前記アドレス設定部は、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する
   制御装置。
2. 前記アドレス設定部は、前記行列状に配置された画素のうちの、画素信号の読み出しを行う画素の行を特定する読み出し行アドレスの開始アドレスと終了アドレスに基づいて、前記読み出し行アドレスを設定する
   ように構成された
   請求項１に記載の制御装置。
3. 制御装置が、
   行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定ステップ
   を含み、
   前記アドレス設定ステップは、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する
   制御方法。
4. 行列状に配置された画素と、
   前記行列状に配置された画素のうちの、電子シャッタ動作を行う画素の行を特定するシャッタ行アドレスの開始アドレスと終了アドレスに基づいて、前記シャッタ行アドレスを設定するアドレス設定部と
   を備え、
   前記アドレス設定部は、前記シャッタ行アドレスにより特定される行のうちの前記電子シャッタ動作を無効にする画素の行を特定する無効シャッタ行アドレス、前記開始アドレス、および前記終了アドレスに基づいて、前記無効シャッタ行アドレス以外の前記シャッタ行アドレスを設定する
   固体撮像装置。

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