CN106576148B - 控制装置、控制方法及固态成像装置 - Google Patents

Abstract

本发明涉及能够同时设定更大数量的快门行地址的控制装置、控制方法和固态成像装置。垂直选择解码器和锁存电路基于快门行地址的开始地址和结束地址设定所述快门行地址，所述快门行地址用于识别以矩阵方式布置的像素之中的将执行电子快门操作的像素的行。本发明例如能够被应用于其中设定快门行地址的CMOS图像传感器。

Description

控制装置、控制方法及固态成像装置

技术领域

本发明涉及控制装置、控制方法和固态成像装置，并特别地涉及能够同时设定更大数量的快门行地址的控制装置、控制方法和固态成像装置。

背景技术

在诸如数码相机等的固态成像装置中，需要以高的帧速率输出高质量的拍摄图像。然而，如果在集成有一千万以上的像素的固态成像装置中以高的帧速率(例如，每秒1000个图像)进行成像，则无法充分地确保读取累积电荷的电信号的时间，且会输出低质量的拍摄图像。因此，这种固态成像装置通过对集成像素的电信号进行稀疏化并读取所述电信号来充分地确保读取电信号的时间并提高要输出的拍摄图像的质量。

在这种情况下，用光照射要稀疏化的像素，且因此在要被稀疏化的像素的光电二极管中连续地累积电荷。然后，如果要被稀疏化的像素的光电二极管中累积的电荷量超过能够累积的量，则电荷溢出至相邻像素(出现高光溢出(blooming))。因此，与将被稀疏化的像素相邻的像素的光电二极管不仅累积初始累积的电荷，而且还累积从将被稀疏化的像素溢出的电荷。于是，在与将被稀疏化的像素相邻的像素中积累的电荷的电信号被读出作为拍摄图像的情况下，拍摄图像的质量降低。

因此，设想了通过在与被读取电信号的像素相邻的将被稀疏化的像素中执行电子快门操作来抑制被读取电信号的像素中的从将被稀疏化的像素溢出的电荷的影响(例如，参见专利文献1)。

此时，在专利文献1中说明的互补金属氧化物半导体(CMOS)图像传感器中，同时设定有用于识别被执行电子快门操作的像素的行的四个快门行地址，且设定快门行地址的时间缩短。

应用列表

专利文献

专利文献1：日本专利申请特开第2008-288903号

发明内容

本发明要解决的技术问题

然而，在考虑到将来需要进一步增加像素数量和更高的帧速率的情况下，期望同时设定更大数量的快门行地址。

本发明是针对上述情况提出的，并能够同时设定更大数量的快门行地址。

问题的解决方案

本发明的第一方面的控制装置包括：地址设定单元，其被构造为基于快门行地址的开始地址和结束地址设定用于识别以矩阵方式布置的像素中的被执行电子快门操作的像素的行的所述快门行地址。

本发明的第一方面的控制方法对应于本发明的第一方面的控制装置。

在本发明的第一方面中，用于识别以矩阵方式布置的像素中的执行电子快门操作的像素的行的所述快门行地址是基于所述快门行地址的开始地址和结束地址设定的。

本发明的第二方面的固态成像装置包括：以矩阵方式布置的像素；以及地址设定单元，其被构造为基于快门行地址的开始地址和结束地址设定用于识别以矩阵方式布置的所述像素中的执行电子快门操作的像素的行的快门行地址。

在本发明的第二方面中，设置有以矩阵方式布置的像素以及地址设定单元，所述地址设定单元基于快门行地址的开始地址和结束地址设定用于识别以矩阵方式布置的所述像素中的执行电子快门操作的像素的行的所述快门行地址。

本发明的效果

根据本发明的第一和第二方面，能够控制成像。另外，根据本发明的第一和第二方面，能够同时设定更大数量的快门行地址。

注意，这里说明的效果不一定是限制性的，且可以呈现出本发明中说明的任何效果。

附图说明

图1图示了CMOS图像传感器的示例。

图2图示了布置在图1的像素阵列中的像素的电路构造示例。

图3图示了图1的垂直选择解码器的构造示例。

图4是用于说明由图1的垂直选择解码器生成的快门行地址的示图。

图5是图示了图1的锁存电路和垂直驱动电路的构造示例。

图6是图示了由图1的传感器控制器生成的各种信号的时序的示例的时序图。

图7图示了应用了本发明的CMOS图像传感器的第一实施例的构造示例。

图8图示了图7的垂直选择解码器的构造示例。

图9是用于说明由垂直选择解码器生成的快门行地址的示例的示图。

图10图示了像素阵列的物理图像。

图11是图示了由图7的传感器控制器生成的各种信号的时序的示例的时序图。

图12是用于说明图7的CMOS图像传感器的快门行地址生成处理的流程图。

图13是用于说明由垂直选择解码器生成的快门行地址的另一示例的示图。

图14是图示了由图7的传感器控制器生成的各种信号的时序的另一示例的时序图。

图15是用于说明代表性快门行地址的示图。

图16是图示了由图1的传感器控制器生成的各种信号的时序的另一示例的时序图。

图17图示了应用了本发明的CMOS图像传感器的第二实施例的构造示例。

图18图示了图17的垂直选择解码器的构造示例。

图19是图示了应用了本发明的CMOS图像传感器的第三实施例的构造示例的框图。

图20是图示了应用了本发明的CMOS图像传感器的第四实施例的构造示例的框图。

图21是用于说明像素组的扫描线的示图。

图22图示了图20的锁存电路和垂直驱动电路的构造示例。

图23是用于说明无效快门行地址的示图。

图24图示了由无效快门行地址识别的行在像素阵列上的位置。

图25是图示了由图20的传感器控制器生成的各种信号的时序的示例的时序图。

图26是用于说明在第一组的在水平扫描时段中被执行电子快门操作的行的示图。

图27是用于说明第一组的代表性快门行地址和生成的快门行地址以及第二组的读取行地址的示图。

图28是图示了由图1的传感器控制器生成的各种信号的时序的另一示例的时序图。

图29是用于说明图20的CMOS图像传感器的无效快门行地址生成处理的流程图。

图30是图示了应用了本发明的固态成像装置的一个实施例的构造示例的框图。

具体实施方式

在下文中，将说明本发明的前提和用于实现本发明的方式(以下称为实施例)。请注意，将按照以下顺序进行说明。

0.本发明的前提(图1至6)

1.第一实施例：CMOS图像传感器(图7至16)

2.第二实施例：CMOS图像传感器(图17和18)

3.第三实施例：CMOS图像传感器(图19)

4.第四实施例：CMOS图像传感器(图20至29)

5.第五实施例：固态成像装置(图30)

<本发明的前提>

(CMOS图像传感器的示例)

图1是图示了在稀疏化并读取像素的电信号时针对将被稀疏化的像素执行电子快门操作的CMOS图像传感器的示例的示图。

图1的CMOS图像传感器10由像素阵列11、水平选择线12、垂直信号线13、垂直选择解码器14、锁存电路15、垂直驱动电路16、相关双采样(CDS)/模拟数字转换器(ADC)电路17、水平选择电路18、放大器电路19和传感器控制器20构成。

多个像素以二维阵列的方式(以矩阵的方式)布置在CMOS图像传感器10的像素阵列11中。以二维阵列的方式布置的多个像素通过水平选择线12以行为单位连接到垂直驱动电路16，并通过垂直信号线13以列为单位连接到CDS/ADC电路17。

每个像素包括生成并累积与发出的光相对应的电荷的光电二极管。每个像素根据通过水平选择线12提供的各种信号执行用于读取累积在光电二极管中的电荷的读取操作和用于扫出累积在光电二极管中的电荷的电子快门操作。在读取操作中读取的电荷的电信号作为像素信号而被提供至垂直信号线13，并被提供至CDS/ADC电路17。

ADR信号从传感器控制器20被提供至垂直选择解码器14。ADR信号是在一个水平扫描时段内以时分的方式指定作为各快门行地址的代表的代表性快门行地址和读取行地址的信号。注意，快门行地址是用于识别布置在像素阵列11中的像素中的被执行电子快门操作的像素的行的地址，且读取行地址是用于识别被读取像素信号的像素的行的地址。

另外，从传感器控制器20将使同时生成多个地址变得有效的AREA_EN信号提供至垂直选择解码器14。通过在指定代表性快门行地址的ADR信号的转变结束之后的一定时段内将AREA_EN信号设定为1(ON)，能够防止在ADR信号转变时基于ADR信号生成错误的快门行地址。

垂直选择解码器14基于ADR信号和AREA_EN信号生成快门行地址和读取行地址，并将所生成的地址提供至锁存电路15。

RLRST信号、RLSET信号、SLRST信号和SLSET信号从传感器控制器20被提供至锁存电路15。RLRST信号是用于消除保持在锁存电路15中的读取行地址的脉冲信号，且RLSET信号是用于保持要被提供至锁存电路15的地址作为读取行地址的脉冲信号。另外，SLRST信号是用于消除保持在锁存电路15中的快门行地址的脉冲信号，且SLSET信号是用于保持要被提供至锁存电路15的地址作为快门行地址的脉冲信号。

当从传感器控制器20提供的RLRST信号被设定为1时，锁存电路15清除保持的读取行地址。另外，当从传感器控制器20提供的RLSET信号被设定为1时，锁存电路15保持从垂直选择解码器14提供的地址作为读取行地址。锁存电路15通过将保持的读取行地址提供至垂直驱动电路16，将保持的读取行地址设定为当前读取行地址。

另外，当从传感器控制器20提供的SLRST信号被设定为1时，锁存电路15清除保持的快门行地址。另外，当从传感器控制器20提供的SLSET信号被设定为1时，锁存电路15保持从垂直选择解码器14提供的地址作为快门行地址。锁存电路15通过将保持的快门行地址提供至垂直驱动电路16，将保持的快门行地址设定为当前快门行地址。

STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号从传感器控制器20被提供至垂直驱动电路16。STRG信号和SRST信号分别是用于控制要被提供至水平选择线12以用于读取操作的TRG信号和RST信号的信号。另外，RTRG信号、RRST信号和RSEL信号分别是用于控制要被提供至水平选择线12以用于电子快门操作的TRG信号、RST信号和SEL信号的信号。

垂直驱动电路16基于从锁存电路15提供的快门行地址和STRG信号生成由快门选择行地址确定的行的TRG信号，并基于快门选择行地址和SRST信号生成该行的RST信号。垂直驱动电路16将所生成的由快门选择行地址确定的行的RST信号和TRG信号提供至该行的水平选择线12。

另外，垂直驱动电路16基于从锁存电路15提供的读取行地址和RTRG信号生成由读取行地址确定的行的TRG信号，并基于读取行地址和RRST信号生成该行的RST信号。另外，垂直驱动电路16基于读取行地址和RSEL信号生成由读取行地址确定的行的SEL信号。垂直驱动电路16将所生成的由读取行地址确定的行的TRG信号、RST信号和SEL信号提供至该行的水平选择线12。

CDS/ADC电路17针对布置在像素阵列11中的像素的每一列而设置，并由传感器控制器20控制。CDS/ADC电路17对在由读取行地址确定的行的像素的读取操作中读取的并且通过垂直信号线13供给的像素信号执行相关双采样，以减小像素信号的噪声。另外，CDS/ADC电路17将由于相关双采样而获得的像素信号转换成数字信号。CDS/ADC电路17基于从水平选择电路18提供的选择信号将被转换成数字信号的像素信号提供至放大器电路19。

水平选择电路18根据从传感器控制器20提供的水平驱动信号顺序地选择CDS/ADC电路17，并将选择信号提供至所选择的CDS/ADC电路17。放大器电路19放大并输出从CDS/ADC电路17提供的像素信号。

传感器控制器20通过生成各种信号来控制CMOS图像传感器10的成像。具体地，传感器控制器20生成ADR信号和AREA_EN信号，并将所生成的信号提供至垂直选择解码器14。另外，传感器控制器20生成RLRST信号、RLSET信号、SLRST信号和SLSET信号，并将所生成的信号提供至锁存电路15。另外，传感器控制器20生成STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号，并将所生成的信号提供至垂直驱动电路16。

(像素的电路构造示例)

图2是图示了布置在图1的像素阵列11中的像素的电路构造示例的示图。

像素51包括传输晶体管62，浮动扩散部(FD)63、复位晶体管64，放大晶体管65、选择晶体管66和作为光电转换装置的光电二极管61、。另外，像素51连接至端子71、端子72和端子73，并连接至端子74。

光电二极管61生成并累积与接收的光量相对应的电荷。光电二极管61具有连接到地面的阳极端子和通过传输晶体管62连接到FD 63的阴极端子。

传输晶体管62的栅极端子连接到与用于提供TRG信号的水平选择线12(图1)连接的端子71，且传输晶体管62在被TRG信号导通时读取在光电二极管61中生成的电荷，并将该电荷传输至FD 63。

FD 63保持从光电二极管61读取的电荷。复位晶体管64的栅极端子连接到与用于提供RST信号的水平选择线12连接的端子72，且当被RST信号导通时，复位晶体管64通过使积累在FD 63中的电荷放电来将FD 63的电位复位至恒压源VRst。

放大晶体管65的栅极端子连接到FD 63，且放大晶体管65利用电源VDD来输出与FD63的电位相对应的像素信号。选择晶体管66的栅极信号连接到与用于提供SEL信号的水平选择线12连接的端子73，且选择晶体管66在被SEL信号导通时将从放大晶体管65输出的像素信号提供至端子74。端子74连接至图1的垂直信号线13，且提供至端子74的像素信号通过垂直信号线13被提供至CDS/ADC电路17。

请注意，像素阵列11的像素51每四行共用端子72和端子73。换言之，每一行设置有用于提供TRG信号的水平选择线12，而每四行设置有用于提供SEL信号的水平选择线12和用于提供RST信号的水平选择线12。

(垂直选择解码器的构造示例)

图3是图示了图1的垂直选择解码器14的构造示例的示图。

注意，为了便于说明，图3仅图示了垂直选择解码器14的用于生成预定八行的地址的部分。然而，用于生成其它行的部分是类似的。

图3的垂直选择解码器14由反相器91至93、OR电路94至97、AND电路98至113以及ADREC 114构成。

作为从被ADR信号指定的10位地址的底部开始的第二位信号的ADR<2>信号被原样输入至AND电路99、101、103和105。另外，ADR<2>信号被反相器91反相，并被输入至AND电路98、100、102和104。

另外，作为从被ADR信号指定的地址的底部开始的第一位信号的ADR<1>信号被输入至反相器92和OR电路94。反相器92使ADR<1>信号反相，并将反相的信号提供至OR电路95。

另外，作为从被ADR信号指定的地址的底部开始的第0位信号的ADR<0>信号被输入至反相器93和OR电路96。反相器93使ADR<0>信号反相，并将反相的信号提供至OR电路97。AREA_EN信号被提供至OR电路94至97。

OR电路94至97分别执行输入信号的逻辑或运算。OR电路94将逻辑或运算的结果提供至AND电路100、101、104和105，且OR电路95将逻辑或运算的结果提供至AND电路98、99、102和103。另外，OR电路96将逻辑或运算的结果提供至AND电路102至105，且OR电路97将逻辑或运算的结果提供至AND电路98至101。

AND电路98至105分别执行输入信号的逻辑积运算，并将逻辑积运算的结果提供至AND电路106至113。

AND电路106至113分别对应于地址ADR[N]、ADR[N+4]、ADR[N+2]、ADR[N+6]、ADR[N+1]、ADR[N+5]、ADR[N+3]和ADR[N+7]。注意，地址ADR[i]是用于从头开始识别第i行的地址。因此，地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位的信号相同。

当作为从被ADR信号指定的地址的底部开始的第3至第10位信号的ADR<3:10>信号是地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位信号时，从ADRDEC 114将1输入至AND电路106到113。

AND电路106至113分别执行输入信号的逻辑积运算。AND电路106至113分别将逻辑积运算的结果作为用于指示生成/未生成对应的地址ADR[N]至ADR[N+7]的信号提供至图1的锁存电路15。换言之，AND电路106至113通过生成作为逻辑积运算的结果的1来生成对应的地址ADR[N]至ADR[N+7]，并将所生成的地址提供至锁存电路15。

ADR<3:10>信号被输入至ADRDEC 114。当输入的ADR<3:10>信号是地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位信号时，ADRDEC 114将1提供至AND电路106至113。

如上所述，当AREA_EN信号是指示多个地址的同时生成有效的1时，即当ADR信号指定代表性快门行地址时，OR电路94至97的逻辑或运算结果变为1。因此，当ADR<2>信号为0时，被输入至AND电路106、108、110和112的逻辑积运算结果变为1，且当ADR<2>信号为1时，被输入至AND电路107、109、111和113的逻辑积运算结果变为1。

因此，当ADR<2>信号为0且ADR<3:10>信号是地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位信号时，由用于指定一个代表性快门行地址的ADR信号生成地址ADR[N]至ADR[N+3]作为快门行地址。具体地，从AND电路106、108、110和112将1输出至如下端子：这些端子将信号输出至图1的锁存电路15中的分别与地址ADR[N]、ADR[N+2]、ADR[N+1]和ADR[N+3]相对应的电路。

另外，当ADR<2>信号为1且ADR<3:10>信号是地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位信号时，由用于指定一个代表性快门行地址的ADR信号生成地址ADR[N+4]至ADR[N+7]作为快门行地址。具体地，从AND电路107、109、111和113将1输出至如下端子：这些端子将信号输出至锁存电路15中的分别与地址ADR[N+4]、ADR[N+6]、ADR[N+5]和ADR[N+7]相对应的电路。

相反，当AREA_EN信号为用于指示多个地址的同时生成无效的0时，即，例如当ADR信号指定读取行地址时，OR电路94至97的逻辑或运算结果仅在输入的ADR<0>信号或输入的ADR<1>信号为1时才变为1。因此，当ADR<0>信号至ADR<2>信号是“000”、“100”、“010”、“110”、“001”、“101”、“011”和“111”时，AND电路98至105分别输出1作为逻辑积运算结果。

因此，在这种情况下，从指定一个读取行地址的ADR信号输出一个读取行地址。换言之，当ADR<3:10>信号是地址ADR[N]至ADR[N+7]的从底部开始的第3至第10位信号时，从AND电路106到113中的任一者输出1。

(由垂直选择解码器生成的快门行地址的说明)

图4是用于说明由图1的垂直选择解码器14生成的快门行地址的示图。

在图4中，横轴表示以水平扫描时段为单位的时间[H]，且纵轴表示布置在像素阵列11中的像素51的行的地址。这同样适用于下述的图9、图13、图15、图23和图27。注意，在本说明书中，例如，从最上行起从0开始依次设置各行的地址。

另外，在图4中，白色圆圈表示代表性快门行地址，且阴影圆圈表示由垂直选择解码器14生成的快门行地址中的除代表性快门行地址之外的地址。这同样适用于下述的图15。

在图4的示例中，在一个水平扫描时段内生成指定四个代表性快门行地址的ADR信号。对于由这些ADR信号中的各者指定的代表性快门行地址，垂直选择解码器14生成识别如下四个行的快门行地址：这四个行包括由代表性快门行地址识别的一个行和紧接着该行的三个行。因此，在一个水平扫描时段内生成十六个快门行地址。

例如，在水平扫描时段t中，分别指定地址ADR[N]、ADR[N+4]、ADR[N+8]和ADR[N+12]的ADR信号被生成为代表性快门行地址，且垂直选择解码器14生成十六个地址ADR[N]至ADR[N+15]作为快门行地址。

(锁存电路和垂直驱动电路的构造示例)

图5是图示了图1的锁存电路15和垂直驱动电路16的构造示例的示图。

注意，为了便于说明，图5仅图示了与地址ADR[N]至ADR[N+3]相对应的部分。这同样适用于下述的图22。

图5的锁存电路15包括AND电路121-1至121-4和122-1至122-4以及S-R锁存电路123-1至123-4和124-1至124-4。

AND电路121-1和122-1以及S-R锁存电路123-1和124-1是与地址ADR[N+3]的行相对应的电路。类似地，AND电路121-2和122-2以及S-R锁存电路123-2和124-2是与地址ADR[N+2]的行相对应的电路。另外，AND电路121-3和122-3以及S-R锁存电路123-3和124-3是与地址ADR[N+1]的行相对应的电路。AND电路121-4和122-4以及S-R锁存电路123-4和124-4是与地址ADR[N]的行相对应的电路。

除了对应的行不同之外，AND电路121-1至121-4、AND电路122-1至122-4、S-R锁存电路123-1至123-4以及S-R锁存电路124-1至124-4执行类似的处理。因此，在下文中，将仅说明AND电路121-1和122-1以及S-R锁存电路123-1和124-1的处理。

将指示生成/未生成对应的地址ADR[N+3]的信号从垂直选择解码器14的AND电路112(图3)提供至AND电路121-1和122-1。另外，将SLSET信号从传感器控制器20输入至AND电路121-1，且将RLSET信号从传感器控制器20输入至AND电路122-2。另外，AND电路121-1和122-2执行输入信号的逻辑积运算，并输出该逻辑积运算的结果。

因此，当地址ADR[N+3]被生成为快门行地址或读出行地址且SLSET信号为指示地址被保持作为快门行地址的1时，AND电路121-1输出1。否则，AND电路121-1输出0。

另外，当地址ADR[N+3]被生成为快门行地址或读取行地址且RLSET信号是表示地址被保持作为读取行地址的1时，AND电路122-1输出1。否则，AND电路122-1输出0。

从AND电路121-1输出的信号被输入至S-R锁存电路123-1的S端口。S-R锁存电路123-1保持从AND电路121-1输出的信号作为指示地址ADR[N+3]是否为快门行地址的信号。

换言之，S-R锁存电路123-1通过如下方式保持地址ADR[N+3]作为快门行地址：保持1(其是从AND电路121-1输出的信号)作为指示地址ADR[N+3]是快门行地址的信号。另外，S-R锁存电路123-1保持0(其是从AND电路121-1输出的信号)作为指示地址ADR[N+3]不是快门行地址的信号。

S-R锁存电路123-1通过Q端口将保持的信号输出至垂直驱动电路16。S-R锁存电路123-1通过将保持的1输出至垂直驱动电路16将对应的地址ADR[N+3]设定为快门行地址。

另外，SLRST信号从传感器控制器20被输入至S-R锁存电路123-1的R端口。当SLRST信号为用于指示删除保持在锁存电路15中的快门行地址的1时，S-R锁存电路123-1清除保持的信号(将信号设定为0)。

从AND电路122-1输出的信号被输入至S-R锁存电路124-1的S端口。S-R锁存电路124-1保持从AND电路122-1输出的信号以作为指示地址ADR[N+3]是否是读取行地址的信号。

换言之，S-R锁存电路124-1通过如下方式保持地址ADR[N+3]作为读取行地址：保持1(其是从AND电路122-1输出的信号)作为指示地址ADR[N+3]是读取行地址的信号。另外，S-R锁存电路124-1保持0(其是从AND电路122-1输出的信号)作为指示地址ADR[N+3]不是读取行地址的信号。

S-R锁存电路124-1通过Q端口将保持的信号输出至垂直驱动电路16。S-R锁存电路124-1通过将保持的1输出至垂直驱动电路16将对应的地址ADR[N+3]设定为读取行地址。

另外，RLRST信号从传感器控制器20被输入至S-R锁存电路124-1的R端口。当RLRST信号为用于指示删除保持在锁存电路15中的读取行地址的1时，S-R锁存电路124-1清除保持信号。

垂直驱动电路16包括AND电路125-1至125-4和126-1至126-4、OR电路127-1至127-4、OR电路128和129、AND电路130至132以及OR电路133。

AND电路125-1和126-1以及OR电路127-1是与地址ADR[N+3]相对应的电路。类似地，AND电路125-2和126-2以及OR电路127-2是与地址ADR[N+2]相对应的电路。AND电路125-3和126-3以及OR电路127-3是与地址ADR[N+1]相对应的电路。AND电路125-4和126-4以及OR电路127-4是与地址ADR[N]相对应的电路。

除对应的行不同之外，AND电路125-1至125-4、AND电路126-1至126-4以及OR电路127-1至127-4执行类似的处理。因此，在下文中，将仅说明AND电路125-1和126-1以及OR电路127-1的处理。

AND电路125-1执行从S-R锁存电路123-1提供的信号与从传感器控制器20提供的STRG信号的逻辑积运算，并将该逻辑积运算的结果输出至OR电路127-1。另外，AND电路126-1执行从S-R锁存电路124-1提供的信号与从传感器控制器20提供的RTRG信号的逻辑积运算，并将该逻辑积运算的结果输出至OR电路127-1。

另外，OR电路127-1执行从AND电路125-1输出的运算结果与从AND电路126-1输出的运算结果的逻辑或运算。OR电路127-1将该逻辑或运算的结果输出至与该行的像素连接的水平选择线12以作为TRG[N+3]信号(其是地址ADR[N+3]的行的像素的TRG信号)。

如上所述，当STRG信号是1(其用于指示TRG信号为了电子快门操作而被控制为1)且地址ADR[N+3]是快门行地址时，将1作为TRG[N+3]信号输出至与地址ADR[N+3]的行的像素连接的水平选择线12。另外，当RTRG信号是1(其用于指示TRG信号为了读取操作而被控制为1)且地址ADR[N+3]是读取行地址时，将1作为TRG[N+3]信号输出至与地址ADR[N+3]的行的像素连接的水平选择线12。

另外，OR电路128、129和133以及AND电路130至132是与地址ADR[N]至ADR[N+3]的四个行相对应的电路。

从S-R锁存电路124-1至124-4输出的信号被输入至OR电路128。OR电路128执行输入信号的逻辑或运算，并将该逻辑或运算的结果提供至AND电路130和131。因此，当地址ADR[N]至ADR[N+3]中的至少一者是读取行地址时，1从OR电路128被提供至AND电路130和131，且当所有地址ADR[N]至ADR[N+3]都不是读取行地址时，提供0。

从S-R锁存电路123-1至123-4输出的信号被输入至OR电路129。OR电路129执行输入信号的逻辑或运算，并将该逻辑或运算的结果提供至AND电路132。因此，当地址ADR[N]至ADR[N+3]中的至少一者是快门行地址时，1从OR电路128被提供至AND电路132，且当所有地址ADR[N]至ADR[N+3]都不是快门行地址时，提供0。

AND电路130执行从OR电路128提供的信号与从传感器控制器20提供的RSEL信号的逻辑积运算。AND电路130将该逻辑积运算的结果输出至与四个行的像素连接的水平选择线12以作为地址ADR[N]至ADR[N+3]的四个行的像素的SEL信号。因此，当RSEL信号是1(其用于指示SEL信号为了进行读取操作而被控制为1)且地址ADR[N]至ADR[N+3]中的至少一者是读取行地址时，将1作为SEL信号输出至与地址ADR[N]至ADR[N+3]的行的像素连接的水平选择线12。

AND电路131执行从OR电路128提供的信号与从传感器控制器20提供的RRST信号的逻辑积运算，并将该逻辑积运算的结果提供至OR电路133。另外，AND电路132执行从OR电路129提供的信号与从传感器控制器20提供的SRST信号的逻辑积运算，并将该逻辑积运算的结果提供至OR电路133。

OR电路133执行从AND电路131提供的信号与从AND电路132提供的信号的逻辑或运算。OR电路133将该逻辑或运算的结果输出至与四个行的像素连接的水平选择线12以作为地址ADR[N]至ADR[N+3]的四个行的像素的RST信号。

因此，当RRST信号为1(其用于指示RST信号为了读取操作而被控制为1)且地址ADR[N]至ADR[N+3]中的至少一者是读取行地址时，将1作为RST信号输出至与地址ADR[N]至ADR[N+3]的行的像素连接的水平选择线12。另外，当SRST信号为1(其用于指示RST信号为了电子快门操作而被控制为1)且地址ADR[N]至ADR[N+3]中的至少一者是快门行地址时，将1作为RST信号输出至与地址ADR[N]至ADR[N+3]的行的像素连接的水平选择线12。

注意，在下文中，当不需要区分各行的与AND电路121-1相对应的AND电路时，将AND电路统称为AND电路121。类似地，将其它AND电路、锁存电路和OR电路称为AND电路122、S-R锁存电路123、S-R锁存电路124、AND电路125、AND电路126和OR电路127。另外，当不需要区分每四行中的与OR电路128相对应的OR电路时，将这些OR电路统称为OR电路128A。类似地，将其它OR电路和AND电路称为OR电路129A、AND电路130A、AND电路131A、AND电路132A和OR电路133A。

(各种信号的时序的示例)

图6是图示了由图1的传感器控制器20生成的各种信号的时序的示例的时序图。

在图6中，横轴表示时间。这同样适用于下述的图11、图14、图16、图25和图28。另外，图6图示了图4的水平扫描时段t中的各种信号的时序。

如图6所示，传感器控制器20根据作为从时钟发生器(未示出)输入的时钟信号的CLK信号生成各种信号。

具体地，在水平扫描时段t的时间t1处，传感器控制器20使RLRST信号从0转变至1。因此，所有S-R锁存电路123被复位。另外，在时间t1处，传感器控制器20使RSEL信号从1转变至0。

在时间t2处，传感器控制器20生成如下信号作为作为ADR信号：该信号将布置在像素阵列11中的像素51的预定行的地址指定为读取行地址R1。在时间t3处，传感器控制器20使RLRST信号从1转变至0，并使RLSET信号从0转变至1。因此，在所有S-R锁存电路123之中，1仅被输出并保持在读取行地址R1的S-R锁存电路123中。

在时间t4处，传感器控制器20使RLSET信号从1转变至0。在时间t5处，传感器控制器20使RSEL信号从0转变至1。因此，要被提供至包括读取行地址R1的行在内的四个行的像素51的SEL信号变为1。因此，四个行的像素51的选择晶体管66被导通，且开始将与FD 63的电位相对应的像素信号提供至CDS/ADC电路17。

在时间t6处，传感器控制器20使SRST信号和RRST信号从0转变至1。因此，要被提供至包括读取行地址R1的行在内的四个行的像素51和包括前一水平扫描时段t-1中的快门行地址的行在内的四个行的像素51的RST信号变为1。因此，像素51的复位晶体管64被导通，且开始将FD 63的电位放电至恒压源VRst。

在时间t7处，传感器控制器20使STRG信号从0转变至1。因此，要被提供至水平扫描时段t-1中的快门行地址的行的像素51的TRG信号变为1。因此，像素51的传输晶体管62被导通，且累积在光电二极管61中的电荷通过FD 63被放电至恒压源VRst。换言之，执行水平扫描时段t-1中的快门行地址的像素51的电子快门操作。

在时间t8处，传感器控制器20使STRG信号从1转变至0，且在时间t9处，传感器控制器20使SRST信号和RRST信号从1转变至0。因此，水平扫描时段t-1中的快门行地址的像素51的电子快门操作以及水平扫描时段t-1中的包括读取行地址R1的行在内的四个行和包括快门行地址的行在内的四个行的像素51的FD 63的电位的放电(复位)结束。

在时间t10处，传感器控制器20使SLRST信号从0转变至1。因此，所有S-R锁存电路123被复位。在时间t11处，传感器控制器20生成如下信号作为ADR信号：该信号将地址ADR[N]指定为代表性快门行地址。

在时间t12处，传感器控制器20使AREA_EN信号从0转变至1。因此，垂直选择解码器14生成紧接着地址ADR[N]的行的三个行的地址ADR[N+1]至ADR[N+3]作为快门行地址。

另外，在时间t12处，传感器控制器20使SLRST信号从1转变至0，并使SLSET信号从0转变至1。因此，在所有S-R锁存电路123中，1仅被输出并保持的地址ADR[N]至ADR[N+3]的S-R锁存电路123中。在时间t13处，传感器控制器20使AREA_EN信号和SLSET信号从1转变至0。

在时间t14处，传感器控制器20生成如下信号作为ADR信号：该信号将地址ADR[N+4]指定为代表性快门行地址。在时间t15处，传感器控制器20使AREA_EN信号从0转变至1。因此，垂直选择解码器14生成紧接着地址ADR[N+4]的行的三个行的地址ADR[N+5]至ADR[N+7]作为快门行地址。

在时间t15处，传感器控制器20使SLSET信号从0转变至1。因此，在所有S-R锁存电路123中，1仅被输出并保持的地址ADR[N+4]至ADR[N+7]的S-R锁存电路123中。在时间t16处，传感器控制器20使AREA_EN信号和SLSET信号从1转变至0。

除ADR信号是将地址ADR[N+8]指定为代表性快门行地址的信号之外，时间t17至t19处的处理类似于时间t14至t16处的处理。通过时间t17至t19处的处理，1被输出并保持在地址ADR[N+8]至ADR[N+11]的S-R锁存电路123中。

另外，除ADR信号是将地址ADR[N+12]指定为代表性快门行地址的信号之外，时间t20至t22处的处理类似于时间t14至t16处的处理。通过时间t20至t22处的处理，1被输出并保持在地址ADR[N+12]至ADR[N+15]的S-R锁存电路123中。如上所述，在与被输出1的S-R锁存电路123相对应的地址ADR[N]至ADR[N+15]的行的像素51中，在下一个水平扫描时段t+1中执行电子快门操作。

在时间t23，传感器控制器20使RTRG信号从0转换到1。因此，要被提供至读取行地址R1的像素51的TRG信号变为1。因此，像素51的传输晶体管62被导通，且开始将累积在光电二极管61中的电荷传输至FD 63。此时，读取行地址R1的像素51的选择晶体管66导通，且因此与FD 63的电位相对应的像素信号被提供至CDS/ADC电路17。换言之，读取操作开始。

在时间t24处，传感器控制器20使RTRG信号从1转变至0。因此，累积在读取行地址R1的像素51的光电二极管61中的电荷至FD 63的传输结束，且读取操作结束。

在时间t25处，传感器控制器20使RSEL信号从1转变至0。然后，开始下一个水平扫描时段t+1。

如上所述，传感器控制器20通过时分复用方法在一个水平扫描时段内设定快门行地址和读取行地址。

另外，CMOS图像传感器10的垂直选择解码器14由一个代表性快门行地址生成四个快门行地址。因此，设定快门行地址所需的时间(在图6的示例中，时间t10至时间t23的时间)更少。因此，能够以高的帧速率输出高质量的像素信号。

换言之，用于设定诸如快门行地址和读取行地址等地址的电路是诸如垂直选择解码器14、锁存电路15、垂直驱动电路16和传感器控制器20等可能生成电源噪声等并降低电信号的质量的数字信号处理电路。因此，如果同时执行对地址的设定和从像素51(其是需要高精度的信号处理的模拟信号运算电路)读取像素信号的操作，图像质量可能降低。因此，通过不同时执行对地址的指定和读取操作，能够输出高质量的像素信号。然而，帧速率减小。

同时，在CMOS图像传感器10中，对快门行地址的设定需要很少的时间。因此，即使在不同时执行对地址的指定和读取操作的情况下，也能够提高帧速率。因此，能够以高的帧速率输出高质量像素信号。

如上所述，CMOS图像传感器10能够以高的帧速率输出高质量像素信号。在考虑到将来需要进一步增加像素数和提高帧速率的情况下，期望同时设定更大数量的快门行地址并且缩短设定快门行地址的时间。

因此，在本发明中，通过指定快门行地址的范围，同时设定更大数量的快门行地址。

<第一实施例>

(CMOS图像传感器的第一实施例的构造示例)

图7是图示了应用了本发明的CMOS图像传感器的第一实施例的构造示例的示图。

在图7所示的构造中，使用相同的附图标记表示与图1所示构造相同的构造。适当地省略了重复的说明。

图7的CMOS图像传感器150的构造与图1的CMOS图像传感器10的构造的不同之处在于，垂直选择解码器14被垂直选择解码器151代替且传感器控制器2被传感器控制器152代替。换言之，CMOS图像传感器150由像素阵列11、水平选择线12、垂直信号线13和如下控制装置构成，该控制装置由垂直选择解码器151、锁存电路15、垂直驱动电路16、CDS/ADC电路17、水平选择电路18、放大器电路19和传感器控制器152构成。

CMOS图像传感器150基于读取行地址的开始地址和结束地址设定读取行地址，并基于快门行地址的开始地址和结束地址设定快门行地址。

具体地，将指示连续的快门行地址或读取行地址的开始地址的ST_ADR信号从CMOS图像传感器150的传感器控制器152提供至垂直选择解码器151。另外，将指示连续快门行地址的结束地址或读取行地址从传感器控制器152提供至垂直选择解码器151。另外，将AREA_EN信号从传感器控制器152提供至垂直选择解码器151。垂直选择解码器151基于ST_ADR信号、ED_ADR信号和AREA_EN信号生成快门行地址和读取行地址，并将所生成的地址提供至锁存电路15。

锁存电路15基于从传感器控制器152提供的RLRST信号和RLSET信号设定由垂直选择解码器151生成的读取行地址。另外，锁存电路15基于从传感器控制器152提供的SLRST信号和SLSET信号设定由垂直选择解码器151生成的快门行地址。

如上所述，垂直选择解码器151和锁存电路15起到地址设定单元的作用，并基于ST_ADR信号、ED_ADR信号和AREA_EN信号设定快门行地址和读取行地址。

传感器控制器152通过生成各种信号来控制CMOS图像传感器150的成像。具体地，传感器控制器152生成ST_ADR信号、ED_ADR信号和AREA_EN信号，并将所生成的信号提供至垂直选择解码器151。另外，传感器控制器152生成RLRST信号、RLSET信号、SLRST信号和SLSET信号，并将所生成的信号提供至锁存电路15。另外，传感器控制器152生成STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号，并将所生成的信号提供至垂直驱动电路16。

(垂直选择解码器的构造示例)

图8是图示了图7的垂直选择解码器151的构造示例的示图。

注意，为了方便说明，图8仅图示了与地址ADR[N]至ADR[N+3]相对应的部分。然而，其它地址的部分也是类似的。这同样适用于图18。

图8的垂直选择解码器151包括ADRDEC 171-1至171-4和172-1至172-4、AND电路173-1至173-4以及OR电路174-1至174-4和175-1至175-4。

ADRDEC 171-1和172-1、AND电路173-1以及OR电路174-1和175-1生成地址ADR[N+3]作为快门行地址或读出行地址。类似地，ADRDEC 171-2和172-2、AND电路173-2以及OR电路174-2和175-2生成地址ADR[N+2]作为快门行地址或读取行地址。

ADRDEC 171-3和172-3、AND电路173-3以及OR电路174-3和175-3生成地址ADR[N+1]作为快门行地址或读出行地址。ADRDEC 171-4和172-4、AND电路173-4以及OR电路174-4和175-4生成地址ADR[N+4]作为快门行地址或读出行地址。

除对应的行不同之外，ADRDEC 171-1至171-4、ADRDEC 172-1至172-4、AND电路173-1至173-4、OR电路174-1至174-4以及OR电路175-1至175-4执行类似的处理。因此，在下文中，将仅说明ADRDEC 171-2和172-2、AND电路173-2以及OR电路174-2和175-2。

M位的ST_ADR信号从图7的传感器控制器152被输入至ADRDEC 171-2。当输入的ST_ADR信号是将地址ADR[N+2]指定为开始地址的信号时，ADRDEC 171-2输出1，且当输入的ST_ADR信号不是将地址ADR[N+2]指定为开始地址的信号时，ADRDEC 171-2输出0。

M位ED_ADR信号从传感器控制器152被输入至ADRDEC 172-2。当输入的ED_ADR信号是将地址ADR[N+2]指定为结束地址的信号时，ADRDEC 172-2输出1，且当输入的ED_ADR信号不是将地址ADR[N+2]指定为结束地址的信号时，ADRDEC 172-2输出0。

将从下一行的OR电路174-1输出的信号、从ADRDEC 171-2输出的信号的反相信号和从传感器控制器152提供的AREA_EN信号输入至AND电路173-2。AND电路173-2执行输入信号的逻辑积运算，并将该逻辑积运算的结果提供至OR电路174-2。

OR电路174-2执行从AND电路173-2提供的信号与从ADRDEC 172-2输出的信号的逻辑或运算，并将该逻辑或运算的结果提供至前一行的AND电路173-3和自身行的电路175-2。

OR电路175-2执行从ADRDEC 171-2输出的信号与从OR电路174-2提供的信号的逻辑或运算。OR电路175-2将该逻辑或运算的结果提供至图7的锁存电路15作为用于指示存在/不存在对应的地址ADR[N+2]的信号。换言之，OR电路175-2通过生成作为逻辑或的运算结果的1来生成对应的地址ADR[N+2]，并将所生成的地址提供至锁存电路15。

注意，在下文中，当不是特别需要区分各行的与ADRDEC 171-1相对应的ADRDEC时，将ADRDEC统称为ADRDEC 171。类似地，将其它ADRDEC、AND电路和OR电路统称为ADRDEC172、AND电路173、OR电路174和OR电路175。

在图8所示的构造下，例如，当由ST_ADR信号指示的快门行地址的开始地址是地址ADR[N+1]且由ED_ADR信号指示的快门行地址的结束地址是地址ADR[N+3]时，垂直选择解码器151以如下方式操作。

换言之，在这种情况下，与作为结束地址的地址ADR[N+3]相对应的ADRDEC 172-1的输出变为1，且因此，电路174-1的输出变为1。因此，电路175-1生成作为逻辑或运算的结果的1。

另外，当AREA_EN信号为1时，地址ADR[N+3]之前的地址的行的AND电路173的输出为1直到从ADRDEC 171输入的信号变为0的AND电路173。换言之，从结束地址的前一个的地址ADR[N+2]的行到开始地址的后一个的地址ADR[N+2]的行，AND电路173-2的输出变为1。因此，OR电路175-2生成作为逻辑或运算的结果的1。

由于1从ADRDEC 171-3被输入至作为开始地址的地址ADR[N+1]的行的OR电路175-3，所以OR电路175-3生成作为逻辑或运算的结果的1。

同时，从ADRDEC 171-3输入至AND电路173-3的信号为0，且从AND电路173-3输入至OR电路174-3的信号为0。另外，从ADRDEC 172-3输入至OR电路174-3的信号也为0。因此，OR电路174-3的输出变为0。另外，地址ADR[N+1]之前的地址的ADRDEC 171和172的输出为0。因此，与地址ADR[N+1]之前的地址相对应的OR电路175生成作为逻辑或运算的结果的0。

另外，被输入至最后一行(未示出)的AND电路173的AREA_EN信号以及除了来自ADRDEC 171的信号之外的信号为0。另外，0被输入至从最后一行至地址ADR[N+4]的行的ADRDEC 171和172。因此，从所述最后一行至紧接着结束地址的地址ADR[N+4]的行的OR电路175生成0作为逻辑或运算的结果。

如上所述，从由ST_ADR信号指示的开始地址至由ED_ADR信号指示的结束地址的地址被生成为快门行地址。

相反地，当ST_ADR信号和ED_ADR信号分别指示读取行地址的开始地址和结束地址时，AREA_EN信号变为0。因此，仅在ADRDEC 171或ADRDEC 172的输出为1的情况下的OR电路175生成1作为逻辑或运算的结果。换言之，仅由ST_ADR信号指示的地址和由ED_ADR信号指示的地址被生成为读取行地址。

(由垂直选择解码器生成的快门行地址的说明)

图9是用于说明由垂直选择解码器151生成的快门行地址的示图。

在图9中，白色圆圈表示由传感器控制器152指定的快门行地址，且阴影圆圈表示由垂直选择解码器151生成的各快门行地址中的不由传感器控制器152指定的快门行地址。这同样适用于图13。

在图9的示例中，一个水平扫描时段中的快门行地址的开始地址与结束地址之间的差为十五。垂直选择解码器151在从开始地址至结束地址的范围内生成十六个地址作为快门行地址。

具体地，例如，在水平扫描时段t中，传感器控制器152生成将地址ADR[N]指定为快门行地址的开始地址的ST_ADR信号以及将地址ADR[N+15]指定为快门行地址的结束地址的ED_ADR信号。然后，垂直选择解码器151基于ST_ADR信号和ED_ADR信号生成十六个地址ADR[N]至ADR[N+15]作为快门行地址。

如图4所示，为了生成十六个快门行地址，需要将用于指定四个代表性快门行地址的ADR信号输入至垂直选择解码器14。然而，如图9所示，仅需要将用于指定两个地址的ST_ADR信号和ED_ADR信号输入至垂直选择解码器151。

图10是图示了图9的水平扫描时段t中的像素阵列11的物理图像的示图。

在图10中，水平方向表示列方向，且垂直方向表示行方向。这同样适用于下述的图21、24和26。

如图10所示，在图9的水平扫描时段t中，布置在像素阵列11中的像素51的各行中的由地址ADR[N]至ADR[N+15]识别的从头开始的第N至第(N+15)行被生成为快门行地址。

注意，由垂直选择解码器151同时生成的快门行地址的数量不限于十六个。

(各种信号的时序的示例)

图11是图示了由图7的传感器控制器152生成的各种信号的时序的示例的时序图。

图11图示了图9的水平扫描时段t中的各种信号的时序。

如图11所示，与传感器控制器20类似，传感器控制器152根据作为从时钟发生器(未示出)输入的时钟信号的CLK信号生成各种信号。

除ADR信号被指定读取行地址R1的ST_ADR信号和ED_ADR信号代替之外，图11的时间t1至t9处生成的信号与图6的时间t1至t9处生成的信号相同，且因此，省略了说明。

在图11的时间t41处，传感器控制器152使SLRST信号从0转变至1。因此，所有的S-R锁存电路123被复位。

在时间t42处，传感器控制器152生成将地址ADR[N]指定为快门行地址的开始地址的ST_ADR信号和将地址ADR[N+15]指定为快门行地址的结束地址的ED_ADR信号。

在时间t43处，传感器控制器152使AREA_EN信号从0转变至1。因此，垂直选择解码器14生成地址ADR[N]至ADR[N+15]作为快门行地址。

另外，在时间t43处，传感器控制器152使SLRST信号从1转变至0，并使SLSET信号从0转变至1。因此，在所有S-R锁存电路123中，1仅被输出并保持在地址ADR[N]至ADR[N+15]的S-R锁存电路123中。在时间t44处，传感器控制器152使AREA_EN信号和SLSET信号从1转变至0。

在时间t45处，传感器控制器152使RTRG信号从0转变至1。因此，要被提供至读取行地址R1的像素51的TRG信号变为1。因此，读取操作开始。在时间t46处，传感器控制器152使RTRG信号从1转变至0。因此，读取操作结束。在时间t47处，传感器控制器152使RSEL信号从1转变至0，然后开始下一个水平扫描时段t+1。

如上所述，传感器控制器152通过时分复用方法在一个水平扫描时段内设定快门行地址和读取行地址。

另外，为了设定快门行地址，传感器控制器152仅生成一次ST_ADR信号和ED_ADR信号。因此，不论要设定的快门行地址的数量如何，设定快门行地址所需的时间为从时间t41至时间t45的时间。因此，能够缩短一个水平扫描时段，且能够提高帧速率。

相反，如图6所示，在将指定代表性快门行地址的ADR信号输入至垂直选择解码器14的情况下，设定十六个快门行地址所需的时间为从时间t10至时间t23的时间，这长于从时间t41至时间t45的时间。另外，设定快门行地址所需的时间随着要设定的快门行地址的数量增大而变长。

另外，传感器控制器152以不同时执行对地址的指定和读取操作的方式控制成像。因此，能够提高像素信号的质量。

(CMOS图像传感器的处理的说明)

图12是用于说明图7的CMOS图像传感器150的快门行地址生成处理的流程图。

在图12的步骤S31中，CMOS图像传感器150的传感器控制器152生成用于指定快门行地址的开始地址的信号以作为ST_ADR信号，并将所生成的信号提供至垂直选择解码器151。在步骤S32中，传感器控制器152生成用于指定快门行地址的结束地址的信号以作为ED_ADR信号，并将所生成的信号提供至垂直选择解码器151。

在步骤S33中，传感器控制器152将AREA_EN信号设定为1，并将该信号提供至垂直选择解码器151。在步骤S34中，垂直选择解码器151基于ST_ADR信号、ED_ADR信号和AREA_EN信号生成在从由ST_ADR信号指定的开始地址至由ED_ADR信号指定的结束地址的范围内的地址作为快门行地址。然后，结束处理。

如上所述，CMOS图像传感器150基于ST_ADR信号和ED_ADR信号生成快门行地址，并因此能够同时设定更大数量的快门行地址。因此，即使CMOS图像传感器150的像素数量大，也能够在不同时执行对地址的指定和读取操作的情况下实现高的帧速率。因此，能够以高的帧速率输出高质量的像素信号。

注意，在上面的说明中，在一个水平扫描时段内将被设定的快门行地址的数量为恒定的(在图9的示例中为16)。然而，如图13所示，数量可以是可变的。

在图13的示例中，在水平扫描时段t中，快门行地址的开始地址是地址ADR[N]，且结束地址是地址ADR[N+7]。因此，由垂直选择解码器151生成的快门行地址是地址ADR[N]至ADR[N+7]，且快门行地址的数量为八个。

同时，在水平扫描时段t+1中，快门行地址的开始地址是地址ADR[N+8]，且结束地址是地址ADR[N+23]。因此，由垂直选择解码器151生成的快门行地址是地址ADR[N+8]至ADR[N+23]，且快门行地址的数量为十六个。

另外，在水平扫描时段t+2中，快门行地址的开始地址是地址ADR[N+24]，且结束地址是地址ADR[N+32]。因此，由垂直选择解码器151生成的快门行地址是地址ADR[N+24]至ADR[N+32]，且快门行地址的数量为九个。

在这种情况下，在图14中图示了用于指示在水平扫描时段t和t+1中由传感器控制器152生成的各种信号的时序的示例的时序图。

如图14所示，在水平扫描时段t中，为了将八个地址ADR[N]至ADR[N+7]设定为快门行地址，生成了将地址ADR[N]指定为快门行地址的开始地址的ST_ADR信号和将地址ADR[N+7]指定为结束地址的ED_ADR信号。

另外，在水平扫描时段t+1中，为了将十六个地址ADR[N+8]至ADR[N+23]设定为快门行地址，生成了将地址ADR[N+8]指定为快门行地址的开始地址的ST_ADR信号和将地址ADR[N+23]指定为结束地址的ED_ADR信号。

如上所述，不论在一个水平扫描时段内要设定的快门行地址的数量如何，设定快门行地址所需的地址都是快门行地址的开始地址和结束地址这两个地址。因此，即使一个水平扫描时段内的快门行地址的数量不同，也能够容易地设计CMOS图像传感器150。

相比之下，在图1的CMOS图像传感器10中，如图15和16所示，设定快门行地址所需的地址根据要设定的快门行地址的数量而改变。

图15是用于说明在水平扫描时段t至t+3中设定与图13的快门行地址相同的快门行地址时的代表性快门行地址的示图。图16是在水平扫描时段t至t+3中设定与图13的快门行地址相同的快门行地址时由传感器控制器20生成的各种信号的时序的示例的时序图。

如图15和图16所示，当在水平扫描时段t中将地址ADR[N]至ADR[N+7]设定为快门行地址时，传感器控制器20生成将地址ADR[N]和ADR[N+4]指定为代表性快门行地址的ADR信号。

另外，如图15所示，当在水平扫描时段t+2中将地址ADR[N+24]至ADR[N+31]设定为快门行地址时，传感器控制器20生成将地址ADR[N+24]和ADR[N+28]指定为代表性快门行地址的ADR信号。如上所述，设定八个快门行地址所需的地址的数量为两个。

同时，如图15和图16所示，当在水平扫描时段t+1中将地址ADR[N+8]至ADR[N+23]设定为快门行地址时，传感器控制器20生成将地址ADR[N+8]、ADR[N+12]、ADR[N+16]和ADR[N+20]指定为代表性快门行地址的ADR信号。如上所述，设定十六个快门行地址所需的地址的数量为四个。

因此，当在一个水平扫描时段内要设定的快门行地址的数量不同时，CMOS图像传感器10的设计是困难的。

<第二实施例>

(CMOS图像传感器的第二实施例的构造示例)

图17是图示了应用了本发明的CMOS图像传感器的第二实施例的构造示例的示图。

在图17所示的构造中，用相同的附图标记表示与图7的构造相同的构造。适当地省略了重复的说明。

图17的CMOS图像传感器200的构造与图7的图像传感器150的构造的不同之处在于，垂直选择解码器151被垂直选择解码器201代替且传感器控制器152被传感器控制器202代替。在CMOS图像传感器200中，ST_ADR信号和ED_ADR信号的转变时间短，且不用担心在转变时基于于ST_ADR信号和ED_ADR信号生成错误的快门行地址，且因此不生成AREA_EN信号。

具体来说，ST_ADR信号和ED_ADR信号从传感器控制器202被提供至CMOS图像传感器200的垂直选择解码器201。垂直选择解码器201基于ST_ADR信号和ED_ADR信号生成快门行地址和读取行地址，并将所生成的地址提供至锁存电路15。

传感器控制器202通过生成各种信号来控制CMOS图像传感器200的成像。具体地，传感器控制器202生成ST_ADR信号和ED_ADR信号，并将所生成的信号提供至垂直选择解码器201。另外，传感器控制器202生成RLRST信号、RLSET信号、SLRST信号和SLSET信号，并将所生成的信号提供至锁存电路15。另外，传感器控制器202生成STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号，并将所生成的信号提供至垂直驱动电路16。

(垂直选择解码器的构造示例)

图18是图示了图17的垂直选择解码器201的构造示例的示图。

在图18的构造中，用相同的附图标记表示与图8的构造相同的构造。适当地省略了重复的说明。

除没有将AREA_EN信号提供至AND电路173-1至173-4之外，图18的垂直选择解码器201的构造与图8的垂直选择解码器151的构造相同。

在垂直选择解码器201中生成快门行地址和读取行地址的操作与在图8的垂直选择解码器151中AREA_EN信号为1的情况相同。因此，在从由ST_ADR信号指定的开始地址至由ED_ADR信号指定的结束地址的范围内的地址被生成为快门行地址和读取行地址。

<第三实施例>

(CMOS图像传感器的第三实施例的构造示例)

图19是图示了应用了本发明的CMOS图像传感器的第三实施例的构造示例的框图。

在图19的构造中，用相同的附图标记表示与图17的构造相同的构造。适当地省略了重复的说明。

图19的CMOS图像传感器220的构造与图17的CMOS图像传感器200的构造不同之处在于，设置有快门垂直选择解码器221和读取垂直选择解码器222来代替垂直选择解码器201，设置有控制器223来代替传感器控制器202，且没有设置锁存电路15。

在CMOS图像传感器220中，分别设置有生成快门行地址的快门垂直选择解码器221和生成读取行地址的读取垂直选择解码器222。因此，不需要保持通过时间分割生成的快门行地址和读取行地址，且没有设置锁存电路15。

具体地，将用于指示连续的快门行地址的开始地址的ST_SADR信号从传感器控制器223提供至CMOS图像传感器220的快门垂直选择解码器221。另外，将用于指示连续的快门行地址的结束地址从传感器控制器223提供至快门垂直选择解码器221。快门垂直选择解码器221基于从传感器控制器223提供的ST_SADR信号和ED_SADR信号生成快门行地址，并将所生成的信号提供至垂直驱动电路16。

将用于指示一行的读取行地址的开始地址的ST_RADR信号从传感器控制器223提供至读取垂直选择解码器222。另外，将指示一行的读取行地址的结束地址的ED_RADR信号从传感器控制器223提供至读取垂直选择解码器222。读取垂直选择解码器222基于从传感器控制器223提供的ST_RADR信号和ED_RADR信号生成一行的读取行地址，并将所生成的地址供给至垂直驱动电路16。

传感器控制器223通过生成各种信号来控制CMOS图像传感器220的成像。具体地，传感器控制器223生成ST_SADR信号和ED_SADR信号，并将所生成的信号提供至快门垂直选择解码器221。另外，传感器控制器223生成ST_RADR信号和ED_RADR信号，并将所生成的信号供给至读取垂直选择解码器222。另外，传感器控制器223生成STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号，并将所生成的信号提供至垂直驱动电路16。

注意，快门垂直选择解码器221和读取垂直选择解码器222的构造与图18的垂直选择解码器201的构造相同。因此，省略了说明。

<第四实施例>

(CMOS图像传感器的第四实施例的构造示例)

图20是图示了应用了本发明的CMOS图像传感器的第四实施例的构造示例的框图。

在图20的构造中，用相同的附图标记表示与图7的构造相同的构造。适当地省略了重复的说明。

图20的CMOS图像传感器240的构造与图7的CMOS图像传感器150的构造的不同之处在于，设置有垂直选择解码器241、锁存电路242和传感器控制器243来代替垂直选择解码器151、锁存电路15和传感器控制器152。CMOS图像传感器240将像素行51分成两组，并对每组中的像素51执行读取操作和电子快门操作。换言之，CMOS图像传感器240沿着两种类型的扫描线扫描像素阵列11。

具体地，CMOS图像传感器240的垂直选择解码器241以与图8的垂直选择解码器151类似的方式构造。将用于指示连续快门行地址、读取行地址、无效快门行地址或无效读取行地址的开始地址的ST_ADR信号从传感器控制器243提供至垂直选择解码器241。无效快门行地址是用于识别其中电子快门操作被无效的像素的行的地址，且无效读取行地址是用于识别其中读取操作被无效的像素的行的地址。

另外，将用于指示连续快门行地址、读取行地址、无效快门行地址或无效读取行地址的结束地址的ED_ADR信号从传感器控制器243提供至垂直选择解码器241。另外，将AREA_EN信号从传感器控制器243提供至垂直选择解码器241。垂直选择解码器241基于ST_ADR信号、ED_ADR信号和AREA_EN信号生成快门行地址、读取行地址、无效快门行地址或无效读取行地址，并将所生成的地址提供至锁存电路242。

将RLRST信号、RLSET信号、RLCNCL信号、SLRST信号、SLSET信号和SLCNCL信号从传感器控制器243提供至锁存电路242。RLCNCL信号是指示从垂直选择解码器241提供的地址是否是无效读取行地址的脉冲信号。当该信号指示从垂直选择解码器241提供的地址是无效读取行地址时，RLCNCL信号为1，且当该信号指示所述地址不是无效读取行地址时，RLCNCL信号为0。

另外，SLCNCL信号是指示从垂直选择解码器241提供的地址是否是无效快门行地址的脉冲信号。当该信号指示从垂直选择解码器241提供的地址是无效快门行地址时，SLCNCL信号为1，且当该信号指示所述地址不是无效快门行地址时，SLCNCL信号为0。

当从传感器控制器243提供的RLRST信号变为1时，锁存电路242清除保持的读取行地址。另外，当RLCNCL信号变为1时，锁存电路242清除保持的无效读取行地址。

另外，当从传感器控制器243提供的RLSET信号变为1时，锁存电路242保持从垂直选择解码器241提供的地址作为读取行地址。锁存电路242通过将保持的读取行地址提供至垂直驱动电路16来将保持的读取行地址设定为当前读取行地址。

另外，当从传感器控制器243提供的SLRST信号变为1时，锁存电路242清除保持的快门行地址。另外，当SLRST信号变为1时，锁存电路242清除保持的快门行地址。

另外，当从传感器控制器243提供的SLSET信号变为1时，锁存电路242保持从垂直选择解码器241提供的地址作为快门行地址。锁存电路242通过将保持的快门行地址提供至垂直驱动电路16来将保持的快门行地址设定为当前快门行地址。

如上所述，垂直选择解码器241和锁存电路242充当地址设定单元，并基于ST_ADR信号、ED_ADR信号和RLCNCL信号设定读取行地址。另外，垂直选择解码器241和锁存电路242充当地址设定单元，并基于ST_ADR信号、ED_ADR信号和SLCNCL信号设定除无效快门行地址之外的快门行地址。

传感器控制器243通过生成各种信号来控制CMOS图像传感器240的成像。具体地，传感器控制器243生成ST_ADR信号、ED_ADR信号和AREA_EN信号，并将所生成的信号提供至垂直选择解码器241。

另外，传感器控制器243生成RLCNCL信号、RLRST信号、RLSET信号、SLCNCL信号、SLRST信号和SLSET信号，并将所生成的信号提供至锁存电路242。另外，传感器控制器243生成STRG信号、SRST信号、RTRG信号、RRST信号和RSEL信号，并将所生成的信号提供至垂直驱动电路16。

(各组的扫描线的说明)

图21是图示了像素51的各组的扫描线的示图。

注意，在图21中，虚线箭头表示两组像素51中的第一组的读取行地址的行，且实线箭头表示第二组的读取行地址的行。这同样适用于下述的图24和26。

在图21的示例中，第一组的读取行地址的行是八个，且第二组的读取行地址的行是四个。换言之，第一组的扫描线的数量为第二组的扫描线的数量的两倍。

关于对各组进行分类的方法，例如，存在将用于成像的像素51和用于相位差检测的像素51分为单独组的方法。

(锁存电路和垂直驱动电路的构造示例)

图22是图示了图20的锁存电路242和垂直驱动电路16的构造示例的示图。

在图22所示的构造中，用相同的附图标记表示与图5的构造相同的构造。适当地省略了重复的说明。

图22的锁存电路242的构造与图5的锁存电路15的构造的不同之处在于，新设置有AND电路261-1至261-4和262-1至262-4以及OR电路263-1至263-4和264-1至264-4。图22的垂直驱动电路16的构造与图5的垂直驱动电路16的构造相同。因此，省略了说明。

AND电路121-1、122-1、261-1和262-1，OR电路263-1和264-1以及S-R锁存电路123-1和124-1是与地址ADR[N+3]的行相对应的电路。类似地，AND电路121-2、122-2、261-2和262-2，OR电路263-2和264-2以及S-R锁存电路123-2和124-2是与地址ADR[N+2]的行相对应的电路。

另外，AND电路121-3、122-3、261-3和262-3，OR电路263-3和264-3以及S-R锁存电路123-3和124-3是与地址ADR[N+1]的行相对应的电路。AND电路121-4、122-4、261-4和262-4，OR电路263-4和264-4以及S-R锁存电路123-4和124-4是与地址ADR[N]的行相对应的电路。

除了对应的行不同之外，AND电路261-1至261-4、AND电路262-1至262-4、OR电路263-1至263-4以及OR电路264-1至264-4执行类似的处理。因此，在下文中，将仅说明AND电路261-1和262-1以及OR电路263-1和264-1的处理。

SLCNCL信号从传感器控制器243被输入至AND电路261-1，且用于指示生成/未生成地址ADR[N+3]的信号从垂直选择解码器151的OR电路175-1(图8)输入至AND电路261-1。AND电路261-1执行输入信号的逻辑积运算，并将该逻辑积运算的结果提供至OR电路263-1。

OR电路263-1执行从AND电路261-1提供的信号与从传感器控制器243提供的SLRST信号的逻辑或运算，并将该逻辑或运算的结果输入至S-R锁存电路123-1的R端口。

如上所述，当来自OR电路175-1的信号为用于指示生成了地址ADR[N+3]的1且SLCNCL信号为用于指示从垂直选择解码器241提供的地址是无效快门行地址的1时，S-R锁存电路123-1被复位。换言之，当地址ADR[N+3]是无效快门行地址时，S-R锁存电路123-1使将地址ADR[N+3]设定为快门行地址的设定无效。另外，当SLRST信号为1(其用于指示删除保持在锁存电路242中的快门行地址)时，S-R锁存电路123-1被复位。

RLCNCL信号从传感器控制器243被输入至AND电路262-1，且信号从OR电路175-1被输入至AND电路262-1。AND电路262-1执行输入信号的逻辑积运算，并将该逻辑积运算的结果提供至OR电路264-1。

OR电路264-1执行从AND电路262-1提供的信号与从传感器控制器243提供的RLRST信号的逻辑或运算，并将该逻辑或运算的结果输入至S-R锁存电路124-1的R端口。

如上所述，当来自OR电路175-1的信号为1且RLCNCL信号为用于指示从垂直选择解码器241提供的地址是无效读取行地址的1时，S-R锁存电路124-1被复位。换言之，当地址ADR[N+3]是无效读取行地址时，S-R锁存电路124-1使将地址ADR[N+3]设定为读取行地址的设定无效。另外，当RLRST信号为1(其用于指示删除保持在锁存电路242中的读取行地址)时，S-R锁存电路124-1被复位。

(无效快门行地址的说明)

图23是用于说明无效快门行地址的示图。

在图23中，白色圆圈表示在第一组的水平扫描时段中由传感器控制器243指定的快门行地址。阴影圆圈表示在第一组的水平扫描时段中由垂直选择解码器151生成的快门行地址之中的不由传感器控制器243指定的快门行地址。

交叉圆圈表示第一组的水平扫描时段中的无效快门行地址。三角形表示在第二组的水平扫描时段中由传感器控制器243指定的读取行地址。

在图23的示例中，水平扫描时段t至t+2是第一组的水平扫描时段，且水平扫描时段t+3至t+5是第二组的水平扫描时段。

另外，在第一组的水平扫描时段中，执行第一组的各行的像素51的读取操作和所有行的像素51的电子快门操作。然后，在水平扫描时段t+3至t+5中，执行第二组的各行的像素51的读取操作和第二组的读取行地址的行的像素51的电子快门动作。

此时，在第一组的水平扫描时段中的各快门行地址之中，传感器控制器243将第二组的读取行地址指定为无效快门行地址。

例如，在第一组的水平扫描时段t中，快门行地址的开始地址是地址ADR[N]，且结束地址是地址ADR[N+15]。另外，地址ADR[N+6]是第二组的水平扫描时段t+3中的读取行地址。因此，传感器控制器243生成将地址ADR[N+6]指定为无效快门行地址的开始地址的ST_ADR信号和将地址ADR[N+6]指定为无效快门行地址的结束地址的ED_ADR信号。

图24是图示了由无效快门行地址识别的行在像素阵列11上的位置的示图。

在图24中，阴影部分表示在第一组的水平扫描时段中执行电子快门操作的行。这同样适用于下述的图26。

如图24所示，在第一组的水平扫描时段中，在布置在像素阵列11中的像素51的所有行中的除了第二组的读取行地址的行之外的各行中执行电子快门操作。

(各种信号的时序的示例)

图25是图示了由图20的传感器控制器243生成的各种信号的时序的示例的时序图。

图25的时间t1至t9和时间t41至t44处的处理类似于图11的时间t1至t9和时间t41至t44处的处理。因此，省略了说明。

在时间t44之后，在时间t60处，传感器控制器243生成将地址ADR[N+8]指定为无效快门行地址的开始地址的ST_ADR信号和将地址ADR[N+18]指定为无效快门行地址的结束地址的ED_ADR信号。

另外，在时间t60处，传感器控制器243使RTRG信号从0转变至1。因此，读取操作开始。

在时间t61处，传感器控制器243使SLCNCL信号从0转变至1。因此，所有S-R锁存电路123中的仅保持地址ADR[N+8]作为快门行地址的S-R锁存电路123被复位。

在时间t62处，传感器控制器243使RTRG信号从1转变至0。因此，读取操作结束。在时间t63处，传感器控制器243使SLCNCL信号从1转变至0。在时间t64处，传感器控制器243使RSEL信号从1转变至0，且然后开始下一个水平扫描时段t+1。

如上所述，CMOS图像传感器240在第一组的水平扫描时段中将第二组的读取行地址指定为无效快门行地址。因此，在第一组的水平扫描时段中，第二组的读取行地址的行的像素51的电荷不被破坏，且CMOS图像传感器240能够输出高质量的像素信号。

相比之下，如图26所示，当在第一组的水平扫描时段中执行布置在像素阵列11中的像素51的所有行的电子快门操作时，累积在第二组的读取行地址的行的像素51中的电荷的被破坏。换言之，第一组的水平扫描时段是第二组的读取行地址的行的像素51累积电荷的时段，且如果在该时段内在像素51中执行电子快门操作，则原本要被累积的电荷就会被放电。因此，像素信号的质量降低。

另外，当在图1的CMOS图像传感器10中执行与图20的CMOS图像传感器240类似的成像控制时，第一组的代表性快门行地址、所生成的快门行地址和第二组的读取行地址如图27所示。

在图27中，白色圆圈表示在第一组的水平扫描时段中由传感器控制器20指定的代表性快门行地址。阴影圆圈表示在第一组的水平扫描时段中由垂直选择解码器14生成的快门行地址中的不是代表性快门行地址的地址。三角形表示在第二组的水平扫描时段中由传感器控制器20指定的读取行地址。

如图27所示，由于第一组中的水平扫描时段t至t+2中的快门行地址不连续，所以传感器控制器20需要指定比图4的情况更大数量的代表性快门行地址。

例如，在水平扫描时段t中，需要生成地址ADR[N]至ADR[N+15]中的除了作为第二组的读取行地址的地址ADR[N+6]之外的地址作为快门行地址。因此，传感器控制器20生成将由地址ADR[N]、ADR[N+4]、ADR[N+5]、ADR[N+7]、ADR[N+11]和ADR[N+15]组成的六个地址指定为代表性快门行地址的ADR信号。

另外，在图28中图示了在这种情况下由传感器控制器20生成的各种信号的时序的示例的时序图。

图28的时间t1至t14处的各种信号类似于图6的时间t1到t14处的各种信号，且因此，省略了说明。

在时间t81处，传感器控制器20使SLSET信号从0转变至1，但是将AREA_EN信号保持为0。因此，1仅被输出并保持在所有S-R锁存电路123中的地址ADR[N+4]的S-R锁存电路123中。在时间t82处，传感器控制器20使SLSET信号从1转变至0。

在时间t83处，传感器控制器20生成将地址ADR[N+5]指定为代表性快门行地址的ADR信号。在时间t84和t85处，类似于在时间t81和t82，传感器控制器20使SLSET信号从0转变至1和从1转变至0。因此，1仅被输出并保持在所有S-R锁存电路123中的地址ADR[N+5]的S-R锁存电路123中。

在时间t86处，传感器控制器20生成将地址ADR[N+7]指定为代表性快门行地址的ADR信号。在时间t87和t88处，类似于在时间t12和t13，传感器控制器20使AREA_EN信号和SLSET信号从0转变至1和从1转变至0。因此，1仅被输出并保持在所有S-R锁存电路123中的地址ADR[N+7]至ADR[N+10]的S-R锁存电路123中。

在时间t89处，传感器控制器20生成将地址ADR[N+11]指定为代表性快门行地址的ADR信号。在时间t90和t91处，类似于在时间t12和t13，传感器控制器20使AREA_EN信号和SLSET信号从0转变至1和从1转变至0。因此，1仅被输出并保持在所有S-R锁存电路123中的地址ADR[N+11]至ADR[N+14]的S-R锁存电路123中。

在时间t92处，传感器控制器20生成将地址ADR[N+15]指定为代表性快门行地址的ADR信号。在时间t93和t94处，类似于在时间t81和t82，传感器控制器20使SLSET信号从0转变至1和从1转变至0。因此，1仅被输出并保持在所有S-R锁存电路123中的地址ADR[N+15]的S-R锁存电路123中。

在时间t95处，类似于在时间t23，传感器控制器20使RTRG信号从0转变至1。因此，读取操作开始。在时间t96处，类似于在时间t24，传感器控制器20使得RTRG信号从1转变至0。因此，读取操作结束。在时间t97处，类似于在时间t25，传感器控制器20使RSEL信号从1转变至0。然后，开始下一个水平扫描时段t+1。

如上所述，CMOS图像传感器10不能指定无效快门行地址。因此，需要将第一组的水平扫描时段中的各快门行地址中的除了第二组的读取行地址之外的地址设定为快门行地址。因此，代表性快门行地址的指定变得复杂，且设定快门行地址的时间(在图28的示例中，时间t10至时间t95的时间)变得比CMOS图像传感器240的时间更长。

换言之，CMOS图像传感器10需要以四个地址为单元地指定第一组的水平扫描时段中的各快门行地址中的除了无效快门行地址之外的地址。然而，CMOS图像传感器240仅需要指定第一组的水平扫描时段中的快门行地址和无效快门行地址的开始地址和结束地址。因此，在CMOS图像传感器240中指定的地址的数量变得小于在CMOS图像传感器10中指定的地址的数量，且缩短了设定快门行地址的时间。

(CMOS图像传感器的处理的说明)

图29是用于说明图20的CMOS图像传感器240的无效快门行地址生成处理的流程图。当CMOS图像传感器240执行例如与图12的快门行地址生成处理类似的处理并使锁存电路242保持由于该处理而获得的快门行地址时，开始该无效快门行地址生成处理。

在图29的步骤S51中，传感器控制器243将AREA_EN信号设定为0，并将该信号提供至垂直选择解码器241。在步骤S52中，CMOS图像传感器240的传感器控制器243生成指定无效快门行地址的开始地址的ST_ADR信号，并将所生成的信号提供至垂直选择解码器241。

在步骤S53中，传感器控制器243生成指定无效快门行地址的结束地址的ED_ADR信号，并将所生成的信号提供至垂直选择解码器241。在步骤S54中，垂直选择解码器241基于ST_ADR信号、ED_ADR信号和AREA_EN信号生成无效快门行地址，并将所生成的地址提供至锁存电路242。

在步骤S55中，传感器控制器243将SLCNCL信号设定为1。在步骤S56中，锁存电路242通过基于SLCNCL信号的快门行地址生成处理将保持在锁存电路242中的快门行地址中的无效快门行地址清除。具体地，无效快门行地址的S-R锁存电路123被复位。然后，结束处理。

如上所述，CMOS图像传感器240在第一组的水平扫描时段中将第二组的读取行地址指定为无效快门行地址。因此，在第一组的水平扫描时段中，第二组的读取行地址的像素51的累积电荷不被破坏，且能够提高像素信号的质量。

注意，像素51的行的组数不限于两个，只要存在多个组即可。

<第五实施例>

(固态成像装置的实施例的构造示例)

图30是图示了应用了本发明的固态成像装置的实施例的构造示例的框图。

图30的固态成像装置900是摄像机或数码相机等。固态成像装置900由透镜组901、固态成像装置902、DSP电路903、帧存储器904、显示单元905、记录单元906、操作单元907和电源单元908构成。DSP电路903、帧存储器904、显示单元905、记录单元906、操作单元907和电源单元908通过总线909彼此连接。

透镜组901接收来自对象的入射光(图像光)，并在固态成像装置902的成像表面上形成图像。固态成像装置902由上述的CMOS图像传感器150(200、220或240)构成。固态成像装置902以像素为单位将通过透镜组901形成在成像表面上的入射光的光量转换成电信号，并将转换的信号作为像素信号提供至DSP电路903。

DSP电路903对从固态成像装置902提供的像素信号执行预定的图像处理，以帧为单位将图像处理后的图像信号提供至帧存储器904，并使帧存储器904暂时地存储该图像信号。

显示单元905由诸如液晶面板或有机电致发光(EL)面板等面板型显示装置构成，并基于暂时地存储在帧存储器904中的以帧为单位的像素信号显示图像。

记录单元906由数字通用光盘(DVD)或闪存等构成，并读取和记录临时地存储在帧存储器904中的以帧为单位的像素信号。

操作单元907在用户的操作下发出关于由固态成像装置900保持的各种功能的操作命令。电源单元908适当地向DSP电路903、帧存储器904、显示单元905、记录单元906和操作单元907供电。

应用了本发明的固态成像装置可以仅是在图像获取单元(光电转换单元)中使用CMOS图像传感器的装置，且除固态成像装置900之外，所述固态成像装置的示例包括具有成像功能的便携式终端装置以及在图像读取单元中使用CMOS图像传感器的复印机。

注意，本说明书中说明的效果仅仅是示例，而不是限制性的。可以展现出其它效果。

另外，本发明的实施例不限于上述实施例，且可以在不偏离本发明的主旨的情况下进行各种改变。

例如，在第四实施例中，类似于第二实施例，可以不生成AREA_EN信号，或者类似于第三实施例，可以分别设置生成快门行地址的垂直选择解码器和生成读取行地址的垂直选择解码器。

注意，本发明可以具有以下构造。

(1)

一种控制装置，其包括：

地址设定单元，其被构造用于基于快门行地址的开始地址和结束地址设定所述快门行地址，所述快门行地址用于识别以矩阵方式布置的像素中的将被执行电子快门操作的像素的行。

(2)

如(1)所述的控制装置，其中，所述地址设定单元被构造用于基于读取行地址的开始地址和结束地址设定读取行地址，所述读取行地址用于识别以矩阵方式布置的所述像素中的像素信号被读取的像素的行。

(3)

如(1)或(2)所述的控制装置，其中，所述地址设定单元被构造成基于所述开始地址、所述结束地址以及使多个地址的同时生成有效的信号设定所述快门行地址。

(4)

如(1)或(2)所述的控制装置，其中，所述地址设定单元被构造成基于无效快门行地址、所述开始地址和所述结束地址设定除所述无效快门行地址之外的所述快门行地址，所述无效快门行地址用于识别由所述快门行地址识别的行之中的所述电子快门操作被无效的像素的行。

(5)

一种控制方法，其包括：

地址设定步骤：控制装置基于快门行地址的开始地址和结束地址设定用于识别以矩阵方式布置的像素中的将被执行电子快门操作的像素的行的所述快门行地址。

(6)

一种固态成像装置，其包括：

以矩阵方式排列的像素；以及

地址设定单元，其被构造成基于快门行地址的开始地址和结束地址设定用于识别以矩阵方式布置的所述像素之中的将被执行电子快门操作的像素的行的所述快门行地址。

附图标记列表

15 锁存电路

51 像素

150 CMOS图像传感器

151 垂直选择解码器

900 固态成像装置

Claims (5)

1.一种控制装置，其包括：

地址设定单元，其被构造用于基于快门行地址的开始地址和结束地址设定所述快门行地址，所述快门行地址用于识别以矩阵方式布置的像素之中的将被执行电子快门操作的像素的行，

其中，所述地址设定单元被构造成基于无效快门行地址、所述快门行地址的所述开始地址和所述快门行地址的所述结束地址设定除了所述无效快门行地址之外的所述快门行地址，所述无效快门行地址用于识别由所述快门行地址识别的行之中的所述电子快门操作被无效的像素的行。

2.如权利要求1所述的控制装置，其中，所述地址设定单元被构造用于基于读取行地址的开始地址和结束地址设定所述读取行地址，所述读取行地址用于识别以矩阵方式布置的所述像素之中的将被读取像素信号的像素的行。

3.如权利要求1或2所述的控制装置，其中，所述地址设定单元被构造成基于所述快门行地址的所述开始地址、所述快门行地址的所述结束地址以及使多个地址的同时生成有效的信号设定所述快门行地址。

4.一种控制方法，其包括：

地址设定步骤：控制装置基于快门行地址的开始地址和结束地址设定所述快门行地址，所述快门行地址用于识别以矩阵方式布置的像素之中的将被执行电子快门操作的像素的行，

其中，基于无效快门行地址、所述快门行地址的所述开始地址和所述快门行地址的所述结束地址设定除了所述无效快门行地址之外的所述快门行地址，所述无效快门行地址用于识别由所述快门行地址识别的行之中的所述电子快门操作被无效的像素的行。

5.一种固态成像装置，其包括：

以矩阵方式排列的像素；以及

地址设定单元，其被构造成基于快门行地址的开始地址和结束地址设定所述快门行地址，所述快门行地址用于识别以矩阵方式布置的所述像素之中的将被执行电子快门操作的像素的行，

其中，所述地址设定单元被构造成基于无效快门行地址、所述快门行地址的所述开始地址和所述快门行地址的所述结束地址设定除了所述无效快门行地址之外的所述快门行地址，所述无效快门行地址用于识别由所述快门行地址识别的行之中的所述电子快门操作被无效的像素的行。

Images