JP6622518B2 - 電子時計 - Google Patents

Description

本発明は、電子時計に関する。

アナログ表示の電子時計の場合、通常稼動させたまま保存、展示していると、時刻をカウントするための機構が駆動されるため、例えば２年程度で電池の寿命が尽きることがある。そこで、店舗などでは、電池の寿命を延ばすために、リューズ（竜頭）を引き出して、動作を停止させるモードを用いる場合がある。しかしながら、この場合でもリューズのオン／オフを確認する信号線がプルアップ又はプルダウンされることで、電流が消費される。このことについて、以下、図１０を参照して説明する。

図１０は、従来の電子時計におけるリューズスイッチ検出回路５００の構成を示す回路図である。なお、図１０に示す回路では、基準電位Ｖｄｄは電源Ｖｓｓより高い電圧になっている。図１０において、リューズスイッチ５１１は、信号ライン５１２の一端と基準電位Ｖｄｄとの間に挿入される。信号ライン５１２の他端は、インバータ５１３及びインバータ５１４を介して、リューズスイッチ検出端子５１５に接続される。

信号ライン５１２と電源Ｖｓｓとの間には、プルダウン抵抗として、ＮチャネルＭＯＳトランジスタ５１６とＮチャネルＭＯＳトランジスタ５１７とが挿入される。ＮチャネルＭＯＳトランジスタ５１６のオン抵抗は、ＮチャネルＭＯＳトランジスタ５１７のオン抵抗より大きい。ＮチャネルＭＯＳトランジスタ５１６のゲートは基準電位Ｖｄｄに接続される。ＮチャネルＭＯＳトランジスタ５１７のゲートには、ＮＡＮＤゲート５１９の出力信号が供給される。

ＮＡＮＤゲート５１９の一方の入力端には、インバータ５１４の出力信号が供給される。ＮＡＮＤゲート５１９の他方の入力端には、システムリセット端子５１８からシステムリセット信号ＳＲＸが供給される。なお、システムリセット信号ＳＲＸは、制御回路４（図２）から供給される。

リューズが押し込まれた状態にあるときには、リューズスイッチ５１１はオフ状態になる。リューズスイッチ５１１がオフ状態のとき、信号ライン５１２の一端は、オープン状態になる。このとき、ＮチャネルＭＯＳトランジスタ５１６のゲートは基準電位Ｖｄｄなので、ＮチャネルＭＯＳトランジスタ５１６はオン状態になる。したがって、信号ライン５１２は、ＮチャネルＭＯＳトランジスタ５１６により、ローレベルにプルダウンされる。これにより、リューズスイッチ検出端子５１５からのリューズスイッチ検出信号Ｋ１ＩＮは、ローレベルになる。

初期設定時には、システムリセット端子５１８からのシステムリセット信号ＳＲＸがローレベルとなり、パワーオンリセットが行われる。システムリセット端子５１８からのシステムリセット信号ＳＲＸがローレベルとなると、ＮＡＮＤゲート５１９の出力信号はハイレベルになり、ＮチャネルＭＯＳトランジスタ５１７はオン状態になる。ＮチャネルＭＯＳトランジスタ５１７がオン状態になると、ＮチャネルＭＯＳトランジスタ５１７がプルダウン抵抗として機能し、信号ライン５１２がローレベルにプルダウンされる。

通常稼働時には、システムリセット端子５１８からのシステムリセット信号ＳＲＸはハイレベルとなっている。また、リューズは押し込まれた状態にあり、リューズスイッチ５１１はオフ状態である。ＮチャネルＭＯＳトランジスタ５１６は常時オン状態であるので、ＮチャネルＭＯＳトランジスタ５１６を介して接続され、信号ライン５１２がローレベルにプルダウンされ、インバータ５１４の出力信号はローレベルとなる。また、通常稼働時には、システムリセット端子５１８からのシステムリセット信号ＳＲＸはハイレベルである。このため、ＮＡＮＤゲート５１９の出力信号はハイレベルになり、ＮチャネルＭＯＳトランジスタ５１７がオンし、信号ライン５１２をローレベルにプルダウンする。

このように、通常稼動時には、ＮチャネルＭＯＳトランジスタ５１６と、ＮチャネルＭＯＳトランジスタ５１７とにより、信号ライン５１２はローレベルにプルダウンされ、リューズスイッチ検出端子５１５からのリューズスイッチ検出信号Ｋ１ＩＮはローレベルになる。ＮチャネルＭＯＳトランジスタ５１７のオン抵抗はＮチャネルＭＯＳトランジスタ５１６のオン抵抗より小さいことから、プルダウン抵抗としての機能は、ＮチャネルＭＯＳトランジスタ５１７が支配的となる。このように、オン抵抗の小さなＮチャネルＭＯＳトランジスタ５１７により信号ライン５１２がプルダウンされることで、ノイズの影響を受け難くすることができる。

次に、システム稼働中にリューズが引き出されると、リューズスイッチ５１１はオン状態になる。リューズスイッチ５１１がオン状態になると、信号ライン５１２の一端がリューズスイッチ５１１を介して基準電位Ｖｄｄと接続される。これにより、信号ライン５１２がハイレベルになる。

信号ライン５１２がハイレベルになると、インバータ５１４の出力がハイレベルになり、リューズスイッチ検出端子５１５からのリューズスイッチ検出信号Ｋ１ＩＮはハイレベルになる。また、システム稼働中では、システムリセット信号ＳＲＸはハイレベルになっている。したがって、ＮＡＮＤゲート５１９の出力信号はローレベルになり、ＮチャネルＭＯＳトランジスタ５１７はオフ状態になる。このため、ＮチャネルＭＯＳトランジスタ５１７はプルダウン抵抗として機能しなくなる。

なお、このとき、ＮチャネルＭＯＳトランジスタ５１６はオン状態であるが、ＮチャネルＭＯＳトランジスタ５１６のオン抵抗は大きいため、ＮチャネルＭＯＳトランジスタ５１６を介して流れる電流は僅かである。

このように、図１０に示す従来の電子時計のリューズスイッチ検出回路５００では、リューズが引き出されると、リューズスイッチ５１１がオン状態になり、信号ライン５１２の一端がリューズスイッチ５１１を介して基準電位Ｖｄｄと繋がり、リューズスイッチ検出端子５１５からのリューズスイッチ検出信号Ｋ１ＩＮがハイレベルになる。時計の制御回路では、リューズスイッチ検出信号Ｋ１ＩＮがハイレベルになることを検出して、時計の動作を停止させるモードとなる。この間に、リューズを回転させて、時刻合わせを行うことができる。また、時計の動作を停止させるモードとして保存、展示することで、電池の寿命を延ばすことができる。

しかしながら、図１０に示す従来の電子時計のリューズスイッチ検出回路５００では、リューズスイッチ５１１をオンさせ、信号ライン５１２をハイレベルとしている間でも、プルダウン用のＮチャネルＭＯＳトランジスタ５１６はオン状態であるため、ＮチャネルＭＯＳトランジスタ５１６を介して電流が流れる。ＮチャネルＭＯＳトランジスタ５１６のオン抵抗値は大きいため、このＮチャネルＭＯＳトランジスタ５１６を介して流れる電流は僅かである。しかしながら、リューズを引き出して時計を展示するような場合には、この僅かの電流もバッテリーの寿命に影響を及ぼす。

リューズスイッチ５１１をオン状態にしているときにＮチャネルＭＯＳトランジスタ５１６を流れる電流を更に減少させるために、ＮチャネルＭＯＳトランジスタ５１６のオン抵抗を大きくすることが考えられる。しかしながら、プルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ５１６のオン抵抗値を大きくすると、チップ面積が増大するという問題が生じてくる。そこで、特許文献１に示されるように、プルダウン又はプルアップ機能を駆動させるスイッチ素子を周期的にオン状態とオフ状態にさせることが提案されている。

特開２００１−１０９７３４号公報

特許文献１に示されるように、プルダウン又はプルアップさせるスイッチを周期的にオン状態とオフ状態にさせるようにした場合、プルダウン又はプルアップさせるスイッチをオンさせる時間を短くすれば、消費電流の削減効果は大きくなる。例えば、周波数１２８Ｈｚ毎に１２２ｕｓｅｃ幅だけスイッチをオンしたとすると、電源電圧が１．５５Ｖでオン抵抗が２ＭΩなら、１２２ｕｓｅｃのオン時間において１２．１ｎＡの消費電流が実現できる。しかしながら、この場合でも、消費電流は１２ｎＡ程度有り、さらに低減することが求められている。この場合、プルダウン又はプルアップさせるスイッチ素子を、さらに高速に切り替える必要がある。電子時計の場合、スイッチ素子の切り替え信号は、水晶振動子の発振信号から形成することが考えられる。水晶振動子の発振周波数以下の周波数の信号は、水晶振動子の発振信号を分周して形成できる。しかしながら、高速なスイッチ素子の切り替え信号は、分周回路の各信号を組み合わせて生成する必要があり、組み合わせ回路を構成するトランジスタの寄生容量を高速な信号で充放電するため、この充放電電流により、消費電流が増大するという課題がある。

上述の課題を鑑み、本発明は、リューズスイッチをオン状態にしているときにプルアップ又はプルダウン抵抗に流れる電流を削減できる時計装置を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る電子時計は、信号ラインに接続されている第１のスイッチと、第２のスイッチと、ワンショットパルス信号生成回路と、を備え、前記第１のスイッチは、前記信号ラインに挿入され、前記第２のスイッチの一端は、前記第１のスイッチの後段の前記信号ラインに接続され、前記第２のスイッチの他端は、電源に接続され、前記ワンショットパルス信号生成回路は、基準クロック信号を用いてワンショットパルス信号を生成し、前記第２のスイッチは、前記ワンショットパルス信号によって制御される。

また、本発明の一態様に係る電子時計が、発振回路と、前記発振回路から得られる周波数を分周した周波数に基づき計時される計時部と、を備え、前記基準クロック信号は、前記発振回路から得られる周波数を分周した周波数により構成され、前記第１のスイッチは、リューズの動作により接続状態と切断状態とが選択されるスイッチであるようにしてもよい。

また、本発明の一態様に係る電子時計において、前記ワンショットパルス信号生成回路は、第１のインバータと、第２のインバータと、キャパシタと、ＮＡＮＤゲートと、を備え、前記第１のインバータは、入力端に前記基準クロック信号が入力され、出力端に前記第２のインバータの入力端と前記ＮＡＮＤゲートの一方の入力端が接続され、前記第２のインバータは、出力端に前記キャパシタの一端と前記ＮＡＮＤゲートの他方の入力端が接続され、前記キャパシタの他端は基準電位に接続され、前記ＮＡＮＤゲートの出力信号を基に、前記基準クロック信号のハイレベルの期間より短い期間のハイレベルの信号を生成するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記キャパシタは、ゲート酸化膜を利用した容量により形成され、前記第２のインバータを構成するトランジスタは、前記キャパシタを充放電して前記基準クロック信号の立ち下がりを遅延させ、前記ワンショットパルス信号のハイレベルの期間のパルス幅は、前記キャパシタの容量と前記第２のインバータを構成するトランジスタの駆動能力とにより決まるようにしてもよい。

また、本発明の一態様に係る電子時計において、前記第２のスイッチを第１のプルダウン抵抗として用い、前記ワンショットパルス信号に応じて、前記第１のプルダウン抵抗の機能を制御するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記信号ラインと前記第２のスイッチとの間に第１のプルダウン抵抗を挿入し、前記ワンショットパルス信号に応じて、前記第１のプルダウン抵抗の機能を制御するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記信号ラインと前記電源との間に第２のプルダウン抵抗を挿入し、前記信号ラインの出力レベルとリセット信号に応じて、前記第２のプルダウン抵抗の機能を制御するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記信号ラインと基準電位との間に、前記信号ラインと前記基準電位とを繋ぐ第３のスイッチを挿入し、前記第３のスイッチを前記第２のスイッチと相補的に動作させるようにしてもよい。

また、本発明の一態様に係る電子時計は、信号ラインに接続されている第１のスイッチと、第２のスイッチと、ワンショットパルス信号生成回路と、を備え、前記第１のスイッチは、前記信号ラインに挿入され、前記第２のスイッチの一端は、前記第１のスイッチの後段の前記信号ラインに接続され、前記第２のスイッチの他端は、基準電位に接続され、前記ワンショットパルス信号生成回路は、基準クロック信号を用いてワンショットパルス信号を生成し、前記第２のスイッチは、前記ワンショットパルス信号によって制御されるようにしてもよい。

また、本発明の一態様に係る電子時計は、発振回路と、前記発振回路から得られる周波数を分周した周波数に基づき計時される計時部と、を備え、前記基準クロック信号は、前記発振回路から得られる周波数を分周した周波数により構成され、前記第１のスイッチは、リューズの動作により接続状態と切断状態とが選択されるスイッチであるようにしてもよい。

また、本発明の一態様に係る電子時計において、前記基準クロック信号は、前記ワンショットパルス信号生成回路は、第１のインバータと、第２のインバータと、キャパシタと、ＮＯＲゲートと、を備え、前記第１のインバータは、入力端に前記基準クロック信号が入力され、出力端に前記第２のインバータの入力端と前記ＮＯＲゲートの一方の入力端が接続され、前記第２のインバータは、出力端に前記キャパシタの一端と前記ＮＯＲゲートの他方の入力端が接続され、前記キャパシタの他端は基準電位に接続され、前記ＮＯＲゲートの出力信号を基に、前記基準クロック信号のローレベルの期間より短い期間のローレベルの信号を生成するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記キャパシタは、ゲート酸化膜を利用した容量により形成され、前記第２のインバータを構成するトランジスタは、前記キャパシタを充放電して前記基準クロック信号の立ち上がりを遅延させ、前記ワンショットパルス信号のローレベルの期間のパルス幅は、前記キャパシタの容量と前記第２のインバータを構成するトランジスタの駆動能力とにより決まるようにしてもよい。

また、本発明の一態様に係る電子時計において、前記第２のスイッチを第１のプルアップ抵抗とし、前記ワンショットパルス信号に応じて、前記第１のプルアップ抵抗の機能を制御するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記信号ラインと前記基準電位との間に第２のプルアップ抵抗を挿入し、前記信号ラインの出力レベルとリセット信号に応じて、前記第２のプルアップ抵抗の機能を制御するようにしてもよい。

また、本発明の一態様に係る電子時計において、前記信号ラインと電源との間に、前記信号ラインと前記電源とを繋ぐ第３のスイッチを挿入し、前記第３のスイッチを前記第２のスイッチと相補的に動作させるようにしてもよい。

本発明によれば、リューズを引き出して、リューズスイッチをオンしたときに、プルアップ又はプルダウン抵抗に流れる電流を非常に小さくすることができる。これにより、例えば、店舗などで、リューズを引いて展示したような場合に、電池の寿命を延ばすことができる。

本発明に係る太陽電池パネルを備えた電子時計の平面図である。 第１実施形態に係る電子時計の構成を示すブロック図である。 第１実施形態に係る時計装置におけるリューズスイッチ検出回路の構成を示す回路図である。 第１実施形態に係るワンショットパルス信号生成回路の具体例を示す回路図である。 第１実施形態に係るワンショットパルス信号生成回路の動作を示す波形図である。 第１実施形態に係る時計装置におけるリューズスイッチ検出回路の変形例を示す回路図である。 第２実施形態に係る時計装置におけるリューズスイッチ検出回路の構成を示す回路図である。 第２実施形態に係るワンショットパルス信号生成回路の一例を示す回路図である。 第２実施形態に係るワンショットパルス信号生成回路の動作を示す波形図である。 従来の時計装置におけるリューズスイッチ検出回路の構成を示す回路図である。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明に係る太陽電池パネルを備えた電子時計１００の平面図である。
図１に示すように、電子時計１００は、外装ケース１０１、文字板１０２、指針１０３、およびリューズ（竜頭）１０４を備えている。
外装ケース１０１の側面には、６時側と１２時側とにそれぞれ時計バンド（不図示）を取り付けるためのバンド取り付け部１０１ａ，１０１ｂが形成されている。リューズ１０４は、外装ケース１０１の側面の３時位置側に設けられている。指針１０３は、外装ケース１０１の外表面に設けられた文字板１０２上に配置され、秒針１０５、分針１０６、および時針１０７を備えている。

［第１実施形態］
まず、電子時計の構成について説明する。
図２は、本実施形態に係る電子時計１００の構成を示すブロック図である。図２に示すように、電子時計１００は、リューズスイッチ検出回路１、発振回路２、分周回路３、制御回路４、計時駆動部５、および計時部６を備える。

リューズスイッチ検出回路１は、リューズ１０４（図１）に操作に応じて、後述するリューズスイッチ検出信号Ｋ１ＩＮを生成し、生成したリューズスイッチ検出信号Ｋ１ＩＮを制御回路４に出力する。なお、リューズスイッチ検出回路１の構成と動作については、後述する。
発振回路２は、水晶振動子を備え、水晶振動子の振動に基づいた所定周波数（例えば３２７６８［Ｈｚ］）の発振クロック信号を発生させる。発振回路２は、発生させた発振信号を分周回路３に出力する。分周回路３は、発振回路２から入力された発振信号を分周して計時に用いられる計時基準信号、基準クロック信号ＳＭＰ等を生成する。計時基準信号の駆動周波数は、例えば１［Ｈｚ］であり、基準クロック信号ＳＭＰの周波数は、例えば１２８［Ｈｚ］である。分周回路３は、生成した計時基準信号を制御回路４に出力する。また、分周回路３は、生成した基準クロック信号ＳＭＰをリューズスイッチ検出回路１に出力する。

制御回路４は、分周回路３から入力される基準信号を用いて、計時を行う。計時された結果は、現在の時刻である。制御回路４は、計時した結果を示す計時情報を計時駆動部５に出力する。また、制御回路４は、リューズスイッチ検出回路１が出力したリューズスイッチ検出信号Ｋ１ＩＮに基づいて、計時部６に対する制御指示を生成し、生成した制御指示を計時駆動部５に出力する。なお、制御指示とは、指針１０３の駆動停止、指針１０３の駆動再開等の指示である。また、制御回路４は、計時駆動部５が出力した誘起信号のパターンに基づいて、計時駆動部が有するステッピングモータ（不図示）の回転状況を判定する。制御回路４は、判定した結果に基づいて、補正駆動を行う必要がある場合、補助駆動パルスを生成し、生成した補助駆動パルスを計時駆動部５に出力する。

計時駆動部５は、駆動回路、ステッピングモータ、輪列、回転検出判定回路（不図示）等を含んで構成される。計時駆動部５は、制御回路４が出力した計時情報に応じて、計時部６を駆動する。また、計時駆動部５の回転検出判定回路は、ステッピングモータの回転駆動時の自由振動によって発生する誘起信号を検出し、ステッピングモータが回転したか否か等の駆動状態を表す誘起信号のパターンを制御回路４に出力する。
計時部６は、指針１０３（図１）を備え、計時駆動部５によって駆動、停止、駆動再開等が行われる。

次に、リューズスイッチ検出回路１の構成について説明する。
図３は、本実施形態に係る時計装置におけるリューズスイッチ検出回路１の構成を示す回路図である。なお、図３に示す回路では、基準電位Ｖｄｄは電源Ｖｓｓより高い電圧になっている。電源Ｖｓｓは、例えば、−１．５５Ｖである。

リューズスイッチ１１は、リューズ１０４（図１）の操作に応じて、機械的または電気的に接続状態と切断状態とを選択可能とするものである。リューズスイッチ１１は、例えば、リューズ１０４が押し込まれた状態のときオフ状態に切り換わり、引き出された状態のときオン状態に切り換わる。また、図３に示すように、リューズスイッチ１１は、信号ライン１２の一端と基準電位Ｖｄｄとの間に挿入される。信号ライン１２の他端は、インバータ１３及びインバータ１４を介して、リューズスイッチ検出端子１５に接続される。リューズスイッチ検出端子１５からは、リューズスイッチ検出信号Ｋ１ＩＮが出力される。リューズスイッチ検出信号Ｋ１ＩＮは、リューズスイッチ１１のオン状態及びオフ状態を検出する信号である。

信号ライン１２と電源Ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタ１６及びＮチャネルＭＯＳトランジスタ２１が挿入される。また、信号ライン１２と電源Ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタ１７が挿入される。ＮチャネルＭＯＳトランジスタ１６及びＮチャネルＭＯＳトランジスタ１７は、信号ライン１２のプルダウン抵抗として機能する。ＮチャネルＭＯＳトランジスタ１６のゲート（Ｇ）は、基準電位Ｖｄｄに接続される。ＮチャネルＭＯＳトランジスタ１６は、ドレイン（Ｄ）が信号ライン１２に接続され、ソース（Ｓ）がＮチャネルＭＯＳトランジスタ２１のドレインに接続され、ボディ（Ｂ；Ｂｏｄｙ）（バックゲートとも称する）が電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ２１のソースとボディは、電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ２１のゲートには、ＮＡＮＤゲート３６から、ワンショットパルス信号ＯＳＰが供給される。ＮチャネルＭＯＳトランジスタ１７は、ドレインが信号ライン１２に接続され、ソースとボディが電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ１７のゲートには、ＮＡＮＤゲート１９の出力信号ＰＤが供給される。

また、信号ライン１２と基準電位Ｖｄｄとの間には、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３が挿入される。ＰチャネルＭＯＳトランジスタ２２は、ドレインが信号ライン１２に接続され、ソースがＰチャネルＭＯＳトランジスタ２３のドレインに接続され、ボディが基準電位Ｖｄｄに接続される。ＰチャネルＭＯＳトランジスタ２２のゲートには、ＮＡＮＤゲート３６から、ワンショットパルス信号ＯＳＰが供給される。ＰチャネルＭＯＳトランジスタ２３は、ソースとボディが基準電位Ｖｄｄに接続される。ＰチャネルＭＯＳトランジスタ２３のゲートには、ＮＡＮＤゲート１９の出力信号ＰＤが供給される。

ＮＡＮＤゲート１９の一方の入力端には、インバータ１４の出力信号が供給される。ＮＡＮＤゲート１９の他方の入力端には、システムリセット端子１８からシステムリセット信号ＳＲＸが供給される。システムリセット信号ＳＲＸは、パワーオンリセットを行う信号である。システムリセット信号ＳＲＸは、システム稼働中ではハイレベルになっており、パワーオンリセットのときに、ローレベルとなる。インバータ１３は、入力端子が信号ライン１２に接続され、出力端子がインバータ１４の入力端子に接続される。

ワンショットパルス信号生成回路３０は、インバータ３１と、インバータ３２と、キャパシタ３３と、ＮＡＮＤゲート３４とから構成される。インバータ３１は、入力端に基準クロック信号ＳＭＰが入力され、出力端にインバータ３２の入力端とＮＡＮＤゲート３４の一方の入力端が接続される。インバータ３２は、出力端にキャパシタ３３の一端とＮＡＮＤゲート３４の他方の入力端が接続される。キャパシタ３３の他端は基準電位に接続される。なお、キャパシタ３３は、ＭＯＳトランジスタのゲート酸化膜の容量で形成できる。

ワンショットパルス信号生成回路３０には、基準クロック端子３７から基準クロック信号ＳＭＰが供給される。ワンショットパルス信号生成回路３０のＮＡＮＤゲート３４の出力信号は、ＮＡＮＤゲート３６の一方の入力端に供給される。ＮＡＮＤゲート３６の他方の入力端には、チェック信号入力端子３５からチェック信号Ｒ＿ＣＨＥＣＫＸが供給される。チェック信号Ｒ＿ＣＨＥＣＫＸは、プルダウン抵抗のチェック用の信号で、通常時には、ハイレベルとなる。プルダウン抵抗のチェックを行う際に、チェック信号Ｒ＿ＣＨＥＣＫＸはローレベルとなる。

ＮＡＮＤゲート３６からは、ワンショットパルス信号ＯＳＰが出力される。このワンショットパルス信号ＯＳＰがＮチャネルＭＯＳトランジスタ２１のゲート及びＰチャネルＭＯＳトランジスタ２２のゲートに供給される。

図４は、本実施形態に係るワンショットパルス信号生成回路３０の一例を示す回路図である。図４に示すように、インバータ３１は、ＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２とからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータにより構成される。ＰチャネルＭＯＳトランジスタ５１は、ドレインがＮチャネルＭＯＳトランジスタ５２のドレインと接続され、ソースとボディが基準電位に接続される。ＰチャネルＭＯＳトランジスタ５１のゲートとＮチャネルＭＯＳトランジスタ５２のゲートには、基準クロック信号ＳＭＰが接続される。ＮチャネルＭＯＳトランジスタ５２は、ソースとボディが電源Ｖｓｓに接続される。

インバータ３２は、ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ５４とからなるＣＭＯＳインバータにより構成される。ＰチャネルＭＯＳトランジスタ５３のゲートとＮチャネルＭＯＳトランジスタ５４のゲートには、ＰチャネルＭＯＳトランジスタ５１のドレインとＮチャネルＭＯＳトランジスタ５２のドレインの交点が接続される。ＰチャネルＭＯＳトランジスタ５３は、ドレインがＮチャネルＭＯＳトランジスタ５４のドレインと接続され、ソースとボディが基準電位に接続される。ＮチャネルＭＯＳトランジスタ５４は、ソースとボディが電源Ｖｓｓに接続される。キャパシタ３３の一端には、ＰチャネルＭＯＳトランジスタ５３のドレインとＮチャネルＭＯＳトランジスタ５４のドレインの交点が接続される。

ＮＡＮＤゲート３４は、ＰチャネルＭＯＳトランジスタ５５及び５６と、ＮチャネルＭＯＳトランジスタ５７及び５８とからなるＣＭＯＳのＮＡＮＤゲートにより構成される。ＰチャネルＭＯＳトランジスタ５５のゲートとＮチャネルＭＯＳトランジスタ５７のゲートには、ＰチャネルＭＯＳトランジスタ５３のドレインとＮチャネルＭＯＳトランジスタ５４のドレインとキャパシタ３３の一端との交点が接続される。ＰチャネルＭＯＳトランジスタ５５は、ドレインがＮチャネルＭＯＳトランジスタ５７のドレインと接続され、ソースとボディが基準電位に接続される。ＮチャネルＭＯＳトランジスタ５７は、ソースがＮチャネルＭＯＳトランジスタ５８のドレインに接続され、ボディが電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ５８は、ゲートがＰチャネルＭＯＳトランジスタ５１のドレインとＮチャネルＭＯＳトランジスタ５２のドレインの交点に接続され、ソースとボディが電源Ｖｓｓに接続される。ＰチャネルＭＯＳトランジスタ５６は、ドレインがＰチャネルＭＯＳトランジスタ５５のドレインとＮチャネルＭＯＳトランジスタ５７のドレインの交点に接続され、ゲートがＰチャネルＭＯＳトランジスタ５１のドレインとＮチャネルＭＯＳトランジスタ５２のドレインの交点に接続され、ソースとボディが基準電位に接続される。

ＮＡＮＤゲート３６は、ＰチャネルＭＯＳトランジスタ５９及び６０と、ＮチャネルＭＯＳトランジスタ６１及び６２とからなるＣＭＯＳのＮＡＮＤゲートにより構成される。ＰチャネルＭＯＳトランジスタ５９のゲートとＮチャネルＭＯＳトランジスタ６１のゲートには、ＰチャネルＭＯＳトランジスタ５５のドレインとＮチャネルＭＯＳトランジスタ５７のドレインとＰチャネルＭＯＳトランジスタ５６のドレインとの交点が接続される。ＰチャネルＭＯＳトランジスタ５９は、ドレインがＮチャネルＭＯＳトランジスタ６１のドレインと接続され、ソースとボディが基準電位に接続される。ＮチャネルＭＯＳトランジスタ６１は、ソースがＮチャネルＭＯＳトランジスタ６２のドレインに接続され、ボディが電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ６２は、ゲートがチェック信号入力端子３５に接続され、ソースとボディが電源Ｖｓｓに接続される。ＰチャネルＭＯＳトランジスタ６０は、ドレインがＰチャネルＭＯＳトランジスタ５９のドレインとＮチャネルＭＯＳトランジスタ６１のドレインとの交点に接続され、ゲートがチェック信号入力端子３５に接続され、ソースとボディが基準電位に接続される。ＰチャネルＭＯＳトランジスタ５９のドレインとＮチャネルＭＯＳトランジスタ６１のドレインとＰチャネルＭＯＳトランジスタ６０のドレインとの交点が、ＮＡＮＤゲート３６の出力であり、ワンショットパルス信号ＯＳＰである。

図５は、本実施形態に係るワンショットパルス信号生成回路３０の動作を示す波形図である。基準クロック端子３７には、図５（Ａ）に示すような基準クロック信号ＳＭＰが供給される。基準クロック信号ＳＭＰは、例えば周波数１２８Ｈｚの矩形波であり、そのハイレベルの期間とローレベルの期間は等しい。この基準クロック信号ＳＭＰは、インバータ３１に供給される。インバータ３１からは、図５（Ｂ）に示すように、基準クロック信号ＳＭＰの反転信号が出力される。インバータ３１の出力信号は、ＮＡＮＤゲート３４の一方の入力端に供給される。

また、インバータ３１の出力信号は、インバータ３２を介して、ＮＡＮＤゲート３４の他方の入力端に供給される。インバータ３２の出力信号は、キャパシタ３３に充放電される。これにより、インバータ３２からは、図５（Ｃ）に示すような波形の信号が出力される。このインバータ３２の出力信号がＮＡＮＤゲート３４に供給される。

ＮＡＮＤゲート３４には、図５（Ｂ）に示すようなインバータ３１の出力信号と、図５（Ｃ）に示すようなインバータ３２の出力信号が入力される。これにより、ＮＡＮＤゲート３４からは、図５（Ｄ）に示すように、所定周期で所定のパルス幅のパルス信号が出力される。

ＮＡＮＤゲート３４の出力信号は、ＮＡＮＤゲート３６の一方の入力端に供給される。ＮＡＮＤゲート３６の他方の入力端には、チェック信号入力端子３５からチェック信号Ｒ＿ＣＨＥＣＫＸが供給される。図５（Ｅ）に示すように、チェック信号Ｒ＿ＣＨＥＣＫＸは、通常時には、ハイレベルとなる。図５（Ｆ）に示すように、チェック信号Ｒ＿ＣＨＥＣＫＸがハイレベルの間では、ＮＡＮＤゲート３６からは、ＮＡＮＤゲート３４の出力信号（図５（Ｄ））の反転信号が出力される。このＮＡＮＤゲート３６の出力信号がワンショットパルス信号ＯＳＰとしてＮチャネルＭＯＳトランジスタ２１及びＰチャネルＭＯＳトランジスタ２２のゲートに供給される。

図５（Ｆ）に示すように、このワンショットパルス信号ＯＳＰは、所定パルス幅のパルス信号となる。すなわち、この例では、ワンショットパルス信号ＯＳＰは、周波数１２８Ｈｚの基準クロック信号ＳＭＰの立ち下がりに同期してハイレベルとなり、ハイレベルのパルス幅が１００ｎ秒となる。このパルス幅１００ｎ秒は、周期に比べて、非常に短いパルス幅である。

次に、本実施形態の動作について説明する。図３において、リューズ１０４（図１）が押し込まれた状態にあるときには、リューズスイッチ１１はオフ状態である。リューズスイッチ１１がオフ状態にされているとき、信号ライン１２の一端は、オープン状態になる。このとき、ＮチャネルＭＯＳトランジスタ１６のゲートは基準電位Ｖｄｄなので、ＮチャネルＭＯＳトランジスタ１６はオン状態である。ここで、ワンショットパルス信号ＯＳＰがハイレベルであれば、ＮチャネルＭＯＳトランジスタ２１がオン状態になり、信号ライン１２をＮチャネルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジスタ２１を介して電源Ｖｓｓに接続され、信号ライン１２がローレベルにプルダウンされる。

初期設定時には、システムリセット端子１８からのシステムリセット信号ＳＲＸがローレベルとなる。システムリセット信号ＳＲＸがローレベルとなると、ＮＡＮＤゲート１９の出力信号ＰＤはハイレベルになり、ＮチャネルＭＯＳトランジスタ１７がオン状態となり、ＰチャネルＭＯＳトランジスタ２３がオフ状態になる。ＮチャネルＭＯＳトランジスタ１７がオンすると、ＮチャネルＭＯＳトランジスタ１７がプルダウン抵抗として機能し、信号ライン１２がローレベルにプルダウンされる。

このように、初期設定時には、ＮチャネルＭＯＳトランジスタ１６と、ＮチャネルＭＯＳトランジスタ１７とにより、信号ライン１２はローレベルにプルダウンされる。これにより、リューズスイッチ検出端子１５からのリューズスイッチ検出信号Ｋ１ＩＮはローレベルになる。

なお、初期設定時には、ＮＡＮＤゲート１９の出力信号ＰＤはハイレベルであり、ＰチャネルＭＯＳトランジスタ２３はオフ状態である。したがって、信号ライン１２から、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３を介して、基準電位Ｖｄｄに繋がる経路はオフ状態である。

通常稼働時には、システムリセット端子１８からのシステムリセット信号ＳＲＸはハイレベルとなる。また、リューズスイッチ１１はオフ状態である。通常稼働時には、ＮチャネルＭＯＳトランジスタ１６はオン状態であり、ワンショットパルス信号ＯＳＰによりＮチャネルＭＯＳトランジスタ２１がオン状態にされると、信号ライン１２は、ＮチャネルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジスタ２１を介して電源Ｖｓｓに接続され、信号ライン１２がローレベルにプルダウンされる。

信号ライン１２がローレベルになると、ＮＡＮＤゲート１９の入力信号はローレベルになる。ＮＡＮＤゲート１９の入力信号がローレベルで、システムリセット信号ＳＲＸがハイレベルであるから、ＮＡＮＤゲート１９の出力信号ＰＤはハイレベルになり、ＮチャネルＭＯＳトランジスタ１７はオン状態になり、ＰチャネルＭＯＳトランジスタ２３はオフ状態になる。ＮチャネルＭＯＳトランジスタ１７がオン状態になると、ＮチャネルＭＯＳトランジスタ１７がプルダウン抵抗として機能し、信号ライン１２はローレベルにプルダウンされる。

このように、通常稼動時には、ＮチャネルＭＯＳトランジスタ１６と、ＮチャネルＭＯＳトランジスタ１７とにより、信号ライン１２はローレベルにプルダウンされ、リューズスイッチ検出端子１５からのリューズスイッチ検出信号Ｋ１ＩＮはローレベルになる。

なお、通常稼働時には、ＮＡＮＤゲート１９の出力信号ＰＤはハイレベルであり、ＰチャネルＭＯＳトランジスタ２３はオフしている。したがって、信号ライン１２から、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３を介して、基準電位Ｖｄｄに繋がる経路はオフ状態である。

システム稼働中にリューズ１０４が引き出されると、リューズスイッチ１１はオン状態になる。リューズスイッチ１１がオン状態になると、信号ライン１２の一端がリューズスイッチ１１を介して基準電位Ｖｄｄと繋がり、信号ライン１２はハイレベルとなる。

信号ライン１２がハイレベルになると、インバータ１４の出力がハイレベルになり、リューズスイッチ検出端子１５からのリューズスイッチ検出信号Ｋ１ＩＮはハイレベルになる。また、システム稼働中では、システムリセット信号ＳＲＸはハイレベルになっている。したがって、ＮＡＮＤゲート１９の出力信号ＰＤはローレベルになる。ＮＡＮＤゲート１９の出力信号ＰＤがローレベルになると、ＮチャネルＭＯＳトランジスタ１７はオフ状態になり、ＰチャネルＭＯＳトランジスタ２３はオン状態になる。ＮチャネルＭＯＳトランジスタ１７がオフ状態になることで、ＮチャネルＭＯＳトランジスタ１７は、プルダウン抵抗として機能しなくなる。

更に、本実施形態では、ＮチャネルＭＯＳトランジスタ１６と電源Ｖｓｓとの間に、ＮチャネルＭＯＳトランジスタ２１が設けられている。ＮチャネルＭＯＳトランジスタ２１は、ワンショットパルス信号ＯＳＰにより、オン状態またはオフ状態にされる。ＮチャネルＭＯＳトランジスタ１６に電流が流れるのは、ワンショットパルス信号ＯＳＰがハイレベルでＮチャネルＭＯＳトランジスタ２１がオン状態となる期間であり、ワンショットパルス信号ＯＳＰがハイレベルとなる期間は、図５（Ｆ）に示すように、１００ｎｓの非常に短い期間である。したがって、ＮチャネルＭＯＳトランジスタ１６を介して流れる電流は僅かである。

また、このとき、ＰチャネルＭＯＳトランジスタ２３がオン状態である。ＰチャネルＭＯＳトランジスタ２２は、ワンショットパルス信号ＯＳＰにより、ＮチャネルＭＯＳトランジスタ２１と相補的に動作する。これにより、ワンショットパルス信号ＯＳＰがローレベルの間、信号ライン１２から、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３を介して、基準電位Ｖｄｄに繋がる経路により、信号ライン１２がハイレベルに維持される。

リューズ１０４が再び押し込まれると、リューズスイッチ１１がオン状態からオフ状態になる。リューズスイッチ１１がオン状態からオフ状態になると、信号ライン１２の一端は、オープン状態になる。このとき、ＮチャネルＭＯＳトランジスタ１６はオン状態であり、ワンショットパルス信号ＯＳＰによりＮチャネルＭＯＳトランジスタ２１がオンされると、信号ライン１２からの電流がＮチャネルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジスタ２１を介して流れ、信号ライン１２がローレベルにプルダウンされる。これにより、インバータ１４の出力信号がローレベルになり、リューズスイッチ検出端子１５からのリューズスイッチ検出信号Ｋ１ＩＮは、ローレベルになる。

インバータ１４の出力信号がローレベルになると、ＮＡＮＤゲート１９の出力信号ＰＤがハイレベルになり、ＮチャネルＭＯＳトランジスタ１７はオン状態になり、ＰチャネルＭＯＳトランジスタ２３はオフ状態になる。ＮチャネルＭＯＳトランジスタ１７がオン状態になると、ＮチャネルＭＯＳトランジスタ１７がプルダウン抵抗として機能し、信号ライン１２がローレベルにプルダウンされる。

なお、図５（Ｇ）に示すように、リューズスイッチ１１がオフ状態にされたときに、ワンショットパルス信号ＯＳＰがローレベルであったとすると、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３がオン状態であり、ＮチャネルＭＯＳトランジスタ２１はオフ状態である。このため、信号ライン１２から、ＰチャネルＭＯＳトランジスタ２２及びＰチャネルＭＯＳトランジスタ２３を介して、基準電位Ｖｄｄに繋がる経路により、信号ライン１２はハイレベルに維持され、図５（Ｈ）に示すように、リューズスイッチ検出信号Ｋ１ＩＮはハイレベルに維持される。しかしながら、ワンショットパルス信号ＯＳＰがローレベルからハイレベルに変化すると、ＰチャネルＭＯＳトランジスタ２２がオフし、ＮチャネルＭＯＳトランジスタ２１がオン状態になり、信号ライン１２はローレベルにプルダウンされる。信号ライン１２がローレベルにプルダウンされると、ＮＡＮＤゲート１９の出力信号ＰＤがハイレベルになり、ＰチャネルＭＯＳトランジスタ２３はオフ状態になり、ＮチャネルＭＯＳトランジスタ１７がオン状態になる。このため、信号ライン１２がローレベルにプルダウンされ、図５（Ｈ）に示すように、リューズスイッチ検出信号Ｋ１ＩＮはローレベルとなる。

本実施形態では、ＮチャネルＭＯＳトランジスタ２１のゲートにワンショットパルス信号ＯＳＰを供給してＮチャネルＭＯＳトランジスタ２１をオン状態及びオフ状態にし、ＮチャネルＭＯＳトランジスタ１６を間欠的に駆動することで、リューズスイッチ１１をオン時の消費電流を削減している。本実施形態では、例えば、図５（Ｆ）に示した周波数１２８Ｈｚ、パルス幅が１００ｎ秒のワンショットパルス信号ＯＳＰを用いることで、プルダウンの平均電流は、例えば１ｎＡ以下とすることができる。

ここで、図５（Ｆ）に示したワンショットパルス信号ＯＳＰのパルス幅（ハイレベルの期間）を短くすれば、電流の削減効果は更に大きくなる。しかしながら、ワンショットパルス信号ＯＳＰのパルス幅を小さくすると、プルダウン抵抗としての機能は低下する。

図４に示したように、本実施形態におけるワンショットパルス信号生成回路３０では、インバータ３２のＮチャネルＭＯＳトランジスタ５４でキャパシタ３３を充放電して、図５（Ｃ）に示すような波形の信号を形成し、ワンショットパルス信号ＯＳＰを生成している。ワンショットパルス信号ＯＳＰのパルス幅は、キャパシタ３３の容量と、ＮチャネルＭＯＳトランジスタ５４の駆動能力とにより決まる。

すなわち、キャパシタ３３の容量を大きくすると、図５（Ｃ）に示す信号の立ち下がりエッジの変化が遅くなり、ワンショットパルス信号ＯＳＰのパルス幅は長くなる。キャパシタ３３の容量が小さければ、図５（Ｃ）に示す信号の立ち下がりエッジの変化が速くなり、ワンショットパルス信号ＯＳＰのパルス幅は短くなる。

また、ＮチャネルＭＯＳトランジスタ５４の駆動能力が小さいと、キャパシタ３３の容量の充放電にかかる時間が長くなり、ワンショットパルス信号ＯＳＰのパルス幅は長くなる。ＮチャネルＭＯＳトランジスタ５４の駆動能力が大きいと、キャパシタ３３の容量の充放電にかかる時間が短くなり、ワンショットパルス信号ＯＳＰのパルス幅は短くなる。

図３において、プルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６は、ワンショットパルス信号生成回路３０のＮチャネルＭＯＳトランジスタ５４と同様に、ＮチャネルのＭＯＳトランジスタである。このため、集積回路上での特性は、同様の傾向を示す。このことから、本実施形態では、ワンショットパルス信号生成回路３０のパルス幅の変化と、ＮチャネルＭＯＳトランジスタ１６のプルダウン能力の変化とが相補的に働き、プルダウン能力のバラツキが小さくなり、プルダウン能力が安定する。

すなわち、ワンショットパルス信号生成回路３０のＮチャネルＭＯＳトランジスタ５４の駆動能力が大きい場合には、ワンショットパルス信号ＯＳＰのパルス幅は短くなる。ワンショットパルス信号ＯＳＰのパルス幅が短くなると、ＮチャネルＭＯＳトランジスタ１６のプルダウン能力は低下する傾向にある。しかしながら、ＮチャネルＭＯＳトランジスタ５４とＮチャネルＭＯＳトランジスタ１６の駆動能力は同様の傾向を示す。すなわち、製造上のバラツキにより、ＮチャネルＭＯＳトランジスタ５４の駆動能力が大きくなれば、ＮチャネルＭＯＳトランジスタ１６の駆動能力も大きくなる。また、温度変化等の影響により、ＮチャネルＭＯＳトランジスタ５４の駆動能力が大きくなれば、ＮチャネルＭＯＳトランジスタ１６の駆動能力も大きくなる。このことから、ＮチャネルＭＯＳトランジスタ５４の駆動能力が大きくなり、ワンショットパルス信号ＯＳＰのパルス幅が短くなったとしても、ワンショットパルス信号ＯＳＰのパルス幅が短くなることによるプルダウン能力の低下は、ＮチャネルＭＯＳトランジスタ１６のプルダウン能力の増加により相殺され、プルダウン能力は大きく変動しない。

また、ワンショットパルス信号生成回路３０のＮチャネルＭＯＳトランジスタ５４の駆動能力が小さい場合には、ワンショットパルス信号ＯＳＰのパルス幅は長くなる。ワンショットパルス信号ＯＳＰのパルス幅が長くなると、ＮチャネルＭＯＳトランジスタ１６による電流が増加する傾向にある。しかしながら、ＮチャネルＭＯＳトランジスタ５４とＮチャネルＭＯＳトランジスタ１６の駆動能力は同様の傾向を示す。このため、ＮチャネルＭＯＳトランジスタ５４の駆動能力が小さければ、ＮチャネルＭＯＳトランジスタ１６の駆動能力も小さいことになり、ＮチャネルＭＯＳトランジスタ１６に流れる電流も減少する。このことから、ワンショットパルス信号ＯＳＰのパルス幅が長くなることによる電流の増加は、ＮチャネルＭＯＳトランジスタ１６の駆動能力の低下による電流の減少により相殺され、消費電流は大きく変動しない。

また、本実施形態におけるワンショットパルス信号生成回路３０では、キャパシタ３３は、ゲート酸化膜を利用した容量である。このため、キャパシタ３３の容量とＮチャネルＭＯＳトランジスタ５４の駆動能力とが相補的に働き、ワンショットパルス信号ＯＳＰのパルス幅のバラツキが小さくなる。

すなわち、ワンショットパルス信号生成回路３０のキャパシタ３３はゲート酸化膜を利用した容量であるため、ゲート酸化膜が厚くなると、その容量は小さくなる。キャパシタ３３の容量が小さくなると、ワンショットパルス信号ＯＳＰのパルス幅は短くなる傾向になる。しかしながら、ワンショットパルス信号生成回路３０のキャパシタ３３はゲート酸化膜を厚くすると、これに連動して、インバータ３２を構成するＮチャネルＭＯＳトランジスタ５４のゲート酸化膜も厚くなる。ＮチャネルＭＯＳトランジスタ５４のゲート酸化膜が厚くなると、ＮチャネルＭＯＳトランジスタ５４の駆動能力が低くなる。このため、キャパシタ３３の充放電時間が長くなり、ワンショットパルス信号ＯＳＰのパルス幅は長くなる傾向となる。このように、ゲート酸化膜が厚くなり、キャパシタ３３の容量が小さくなることにより、ワンショットパルス信号ＯＳＰのパルス幅の短くなっても、ＮチャネルＭＯＳトランジスタ５４の駆動能力の低下により相殺され、ワンショットパルス信号ＯＳＰのパルス幅のバラツキが小さくなる。

さらに、ゲート酸化膜下を不純濃度の濃い領域とすることで空乏層の広がりを低減し、ゲート電圧に対する容量値のバラツキが低減され、ワンショットパルス信号ＯＳＰのパルス幅のバラツキをより抑えることができる。

以上説明したように、本実施形態に係る電子時計１００は、信号ライン１２に接続されている第１のスイッチとしてのリューズスイッチ１１と、第２のスイッチとしてのＮチャネルＭＯＳトランジスタ２１、ワンショットパルス信号生成回路３０と、を備え、リューズスイッチ１１は、信号ライン１２に挿入され、ＮチャネルＭＯＳトランジスタ２１の一端は、リューズスイッチ１１の後段の信号ライン１２に接続され、ＮチャネルＭＯＳトランジスタ２１の他端は、電源Ｖｓｓに接続され、ワンショットパルス信号生成回路３０は、基準クロック信号ＳＭＰを用いてワンショットパルス信号ＯＳＰを生成し、ＮチャネルＭＯＳトランジスタ２１は、ワンショットパルス信号ＯＳＰによって制御される。

この構成によれば、リューズ１０４を引き出して、リューズスイッチ１１をオンしたときに、プルダウン抵抗に流れる電流を非常に小さくすることができる。これにより、店舗などで、リューズ１０４を引いて展示したような場合に、電池の寿命を延ばすことができる。

また、本実施形態に係る電子時計１００は、発振回路２と、発振回路から得られる周波数を分周した周波数に基づき計時される計時部６と、を備え、基準クロック信号ＳＭＰは、発振回路から得られる周波数を分周した周波数により構成され、第１のスイッチ（リューズスイッチ１１）は、リューズ１０４の動作により接続状態と切断状態とが選択されるスイッチである。

また、本実施形態に係る電子時計１００において、基準クロック信号ＳＭＰは、ワンショットパルス信号生成回路３０は、第１のインバータ３１と、第２のインバータ３２と、キャパシタ３３と、ＮＡＮＤゲート３４と、を備え、第１のインバータ３１は、入力端に基準クロック信号ＳＭＰが入力され、出力端に第２のインバータ３２の入力端とＮＡＮＤゲート３４の一方の入力端が接続され、第２のインバータ３２は、出力端にキャパシタ３３の一端とＮＡＮＤゲート３４の他方の入力端が接続され、キャパシタ３３の他端は基準電位に接続され、ＮＡＮＤゲート３４の出力信号を基に、基準クロック信号ＳＭＰのハイレベルの期間より短い期間のハイレベルの信号を生成する。

この構成によれば、高い周波数の信号を用いることなく、ハイレベルの期間の短いパルス信号を生成して、プルダウン抵抗を間欠的に駆動でき、消費電力を低減できる。すなわち、電子時計１００の発振回路２が備える水晶振動子の発振周波数３２ｋＨｚ（３２７６８Ｈｚ）から作り出す、例えば１２８Ｈｚ程度の周波数（基準クロック信号ＳＭＰ）により、短時間のパルス信号を生成してプルダウン抵抗を間欠駆動させることができるので、当該間欠駆動に専用の高い周波数を要することなく、効率的に低消費化を実現できる。すなわち、例えば図３（Ｆ）に示すような１００ｎｓの短時間のパルスを生成するためには、上記の発振周波数を単純に分周する等では不十分であるが、本発明の構成のリューズスイッチ検出回路１を採用することにより、回路規模を妥当に抑えつつ上記の発振周波数を用いて非常に短時間のパルスによる間欠駆動を可能とする。これは、上述の基準クロック信号ＳＭＰを、時計の根本を為す計時機構にも利用される発振周波数３２ｋＨｚから作り出される周波数とすることができる点によるものであり、電子時計１００に特有の作用として実現される構成となっている。

また、本実施形態に係る電子時計１００において、キャパシタ３３は、ゲート酸化膜を利用した容量により形成され、第２のインバータ３２を構成するＮチャネルＭＯＳトランジスタ５４は、キャパシタ３３を充放電して基準クロック信号ＳＭＰの立ち下がりを遅延させ、ワンショットパルス信号ＯＳＰのハイレベルの期間のパルス幅は、キャパシタ３３の容量と第２のインバータ３２を構成するＮチャネルＭＯＳトランジスタ５４の駆動能力とにより決まる。

この構成によれば、第２のインバータ３２を構成するＮチャネルＭＯＳトランジスタ５４の駆動能力とキャパシタ３３の容量とが相殺され、パルス幅のバラツキを抑えることができる。また、キャパシタ３３の変化と、プルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６駆動能力の変化とが相殺され、プルダウン能力のバラツキを抑え、プルダウン能力や消費電流を安定させることができる。

また、本実施形態に係る電子時計１００において、第２のスイッチとしてのＮチャネルＭＯＳトランジスタ１６を第１のプルダウン抵抗として用い、ワンショットパルス信号ＯＳＰに応じて、ＮチャネルＭＯＳトランジスタ１６の機能を制御する。

この構成によれば、第２のスイッチとして機能するＮチャネルＭＯＳトランジスタ１６を第１のプルダウン抵抗として用い、第１のプルダウン抵抗を間欠的に駆動できる。

また、本実施形態に係る電子時計１００において、信号ライン１２と第２のスイッチとして機能するＮチャネルＭＯＳトランジスタ２１との間に第１のプルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６を挿入し、ワンショットパルス信号ＯＳＰに応じて、第１のプルダウン抵抗の機能を制御する。

この構成によれば、信号ライン１２と第２のスイッチとして機能するＮチャネルＭＯＳトランジスタ２１との間に、第１のプルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６を挿入し、第１のプルダウン抵抗を間欠的に駆動できる。

また、本実施形態に係る電子時計１００において、信号ライン１２と電源Ｖｓｓとの間に第２のプルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１７を挿入し、信号ライン１２の出力レベルとリセット信号ＳＲＸに応じて、ＮチャネルＭＯＳトランジスタ１７の機能を制御する。

この構成によれば、リューズスイッチ１１がオフの間、第２のプルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１７により信号ライン１２をプルダウンすることで、ノイズの影響を受け難くすることができる。

また、本実施形態に係る電子時計１００において、信号ライン１２と基準電位Ｖｄｄとの間に、信号ライン１２と基準電位Ｖｄｄとを繋ぐ第３のスイッチとしてのＰチャネルＭＯＳトランジスタ２２を挿入し、ＰチャネルＭＯＳトランジスタ２２をＮチャネルＭＯＳトランジスタ２１と相補的に動作させる。

この構成によれば、リューズスイッチ１１がオンの間、第３のスイッチとして機能するＰチャネルＭＯＳトランジスタ２２により、信号ライン１２の信号レベルをハイレベルに維持できる。

＜第１実施形態の変形例＞
図６は、本実施形態に係る時計装置のリューズスイッチ検出回路１Ａの変形例を示す回路図である。図６において、図３のリューズスイッチ検出回路１と同一部分には、同一符号を付して、その説明を省略する。なお、変形例の電子時計１００の構成は、図２においてリューズスイッチ検出回路１をリューズスイッチ検出回路１Ａに置き換えた構成である。

前述の図３に示したリューズスイッチ検出回路１では、プルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６と電源Ｖｓｓとの間にＮチャネルＭＯＳトランジスタ２１を挿入し、ＮチャネルＭＯＳトランジスタ２１をワンショットパルス信号ＯＳＰでオン状態及びオフ状態にすることで、ＮチャネルＭＯＳトランジスタ１６を間欠的に駆動している。このように、図３に示す構成では、プルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６と、スイッチング素子としてのＮチャネルＭＯＳトランジスタ２１とが分かれた構成となっている。

これに対して、図６に示す変形例ではプルダウン抵抗として機能するＮチャネルＭＯＳトランジスタ１６をワンショットパルス信号ＯＳＰでオン状態及びオフ状態にしており、図３の構成における、ＮチャネルＭＯＳトランジスタ１６とＮチャネルＭＯＳトランジスタ２１の機能を、１つのＮチャネルＭＯＳトランジスタ１６で行っている。他の構成については、図３に示したものと同様である。なお、ＮチャネルＭＯＳトランジスタ１６は、ドレインが信号ライン１２に接続され、ソースとボディが電源Ｖｓｓに接続され、ゲートにワンショットパルス信号ＯＳＰが供給される。
上述した第１実施形態の変形例においても、第１実施形態と同様の効果が得られる。

［第２実施形態］
次に、第２実施形態を説明する。なお、本実施形態に係る電子時計１００の構成は、図２においてリューズスイッチ検出回路１をリューズスイッチ検出回路１Ｂに置き換えた構成である。
図７は、本実施形態に係る時計装置におけるリューズスイッチ検出回路１Ｂの構成を示す回路図である。なお、図７に示す回路では、基準電位Ｖｄｄは電源Ｖｓｓより高い電圧になっている。電源Ｖｓｓは、例えば、−１．５５Ｖである。

図７において、リューズスイッチ３１１は、信号ライン３１２の一端と電源Ｖｓｓとの間に挿入される。信号ライン３１２の他端は、インバータ３１３を介して、リューズスイッチ検出端子３１５に接続される。リューズスイッチ検出端子３１５からは、リューズスイッチ検出信号Ｋ１ＩＮＸが出力される。リューズスイッチ検出信号Ｋ１ＩＮＸは、リューズスイッチ３１１のオン状態及びオフ状態を検出する信号である。

信号ライン３１２と基準電位Ｖｄｄとの間には、ＰチャネルＭＯＳトランジスタ３１６とＰチャネルＭＯＳトランジスタ３１７とが挿入される。ＰチャネルＭＯＳトランジスタ３１６及びＰチャネルＭＯＳトランジスタ３１７は、プルアップ抵抗として機能する。ＰチャネルＭＯＳトランジスタ３１６は、ドレインが信号ライン３１２に接続され、ソースとボディが基準電位Ｖｄｄに接続される。ＰチャネルＭＯＳトランジスタ３１６のゲートには、ＮＯＲゲート３３６から、ワンショットパルス信号ＯＳＰＸが供給される。ＰチャネルＭＯＳトランジスタ３１７は、ドレインが信号ライン３１２に接続され、ソースとボディが基準電位Ｖｄｄに接続される。ＰチャネルＭＯＳトランジスタ３１７のゲートには、ＡＮＤゲート３１９の出力信号ＰＵが供給される。

また、信号ライン３１２と電源Ｖｓｓとの間には、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３とが挿入される。ＮチャネルＭＯＳトランジスタ３２２は、ドレインが信号ライン３１２に接続され、ソースとボディがＮチャネルＭＯＳトランジスタ３２３のドレインに接続される。ＮチャネルＭＯＳトランジスタ３２２のゲートには、ＮＯＲゲート３３６から、ワンショットパルス信号ＯＳＰＸが供給される。ＮチャネルＭＯＳトランジスタ３２３は、ソースとボディが電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ３２３のゲートには、ＡＮＤゲート３１９の出力信号ＰＵが供給される。

ＡＮＤゲート３１９の一方の入力端には、インバータ３１３の出力信号が供給される。ＡＮＤゲート３１９の他方の入力端には、システムリセット端子３１８からシステムリセット信号ＳＲＸが供給される。システムリセット信号ＳＲＸは、パワーオンリセットを行う信号である。システムリセット信号ＳＲＸは、システム稼働中ではハイレベルになっており、パワーオンリセットのときに、ローレベルとなる。インバータ３１３の入力端子は信号ライン３１２に接続される。

ワンショットパルス信号生成回路３３０は、インバータ３３１と、インバータ３３２と、キャパシタ３３３と、ＮＯＲゲート３３４とから構成される。
インバータ３３１は、入力端に基準クロック信号ＳＭＰが入力され、出力端にインバータ３３２の入力端とＮＯＲゲート３３４の一方の入力端が接続される。インバータ３３２は、出力端にキャパシタ３３３の一端とＮＯＲゲート３３４の他方の入力端が接続される。キャパシタ３３３の他端は基準電位に接続される。

ワンショットパルス信号生成回路３３０には、基準クロック端子３３７から基準クロック信号ＳＭＰが供給される。ワンショットパルス信号生成回路３３０のＮＯＲゲート３３４からの出力信号は、ＮＯＲゲート３３６の一方の入力端に供給される。ＮＯＲゲート３３６の他方の入力端には、チェック信号入力端子３３５からチェック信号Ｒ＿ＣＨＥＣＫが供給される。チェック信号Ｒ＿ＣＨＥＣＫは、プルアップ抵抗のチェック用の信号で、通常時には、ローレベルとなる。プルアップ抵抗のチェックを行う際に、チェック信号Ｒ＿ＣＨＥＣＫはハイレベルとなる。

ＮＯＲゲート３３６からは、ワンショットパルス信号ＯＳＰＸが出力される。このワンショットパルス信号ＯＳＰＸがＰチャネルＭＯＳトランジスタ３１６のゲート及びＮチャネルＭＯＳトランジスタ３２２のゲートに供給される。

図８は、ワンショットパルス信号生成回路３３０の一例を示す回路図である。図８に示すように、インバータ３３１は、ＰチャネルＭＯＳトランジスタ３５１とＮチャネルＭＯＳトランジスタ３５２とからなるＣＭＯＳインバータにより構成される。なお、インバータ３３１の構成は、インバータ３１（図４）のＰチャネルＭＯＳトランジスタ５１をＰチャネルＭＯＳトランジスタ３５１に置き換え、ＮチャネルＭＯＳトランジスタ５２をＮチャネルＭＯＳトランジスタ３５２に置き換えた構成である。

また、インバータ３３２は、ＰチャネルＭＯＳトランジスタ３５３とＮチャネルＭＯＳトランジスタ３５４とからなるＣＭＯＳインバータにより構成される。なお、インバータ３３２の構成は、インバータ３２（図４）のＰチャネルＭＯＳトランジスタ５３をＰチャネルＭＯＳトランジスタ３５３に置き換え、ＮチャネルＭＯＳトランジスタ５４をＮチャネルＭＯＳトランジスタ３５４に置き換えた構成である。キャパシタ３３３は、ゲート酸化膜を利用した容量により形成される。

ＮＯＲゲート３３４は、ＰチャネルＭＯＳトランジスタ３５５及び３５６と、ＮチャネルＭＯＳトランジスタ３５７及び３５８とからなるＣＭＯＳのＮＯＲゲートにより構成される。ＰチャネルＭＯＳトランジスタ３５５のゲートとＮチャネルＭＯＳトランジスタ３５７のゲートには、ＰチャネルＭＯＳトランジスタ３５３のドレインとＮチャネルＭＯＳトランジスタ３５４のドレインとキャパシタ３３３の一端との交点が接続される。ＰチャネルＭＯＳトランジスタ３５５は、ドレインがＰチャネルＭＯＳトランジスタ３５６のソースと接続され、ソースとボディが基準電位に接続される。ＰチャネルＭＯＳトランジスタ３５６は、ドレインがＮチャネルＭＯＳトランジスタ３５７のドレインとＮチャネルＭＯＳトランジスタ３５８のドレインに接続され、ゲートは、ＰチャネルＭＯＳトランジスタ３５１のドレインとＮチャネルＭＯＳトランジスタ３５２のドレインとＮチャネルＭＯＳトランジスタ３５８のゲートとに接続される。ＮチャネルＭＯＳトランジスタ３５７のソースとボディは電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ３５８のソースとボディは電源Ｖｓｓに接続される。

ＮＯＲゲート３３６は、ＰチャネルＭＯＳトランジスタ３５９及び３６０と、ＮチャネルＭＯＳトランジスタ３６１及び３６２とからなるＣＭＯＳのＮＯＲゲートにより構成される。ＰチャネルＭＯＳトランジスタ３５９のゲートとＮチャネルＭＯＳトランジスタ３６１のゲートには、ＰチャネルＭＯＳトランジスタ３５６のドレインとＮチャネルＭＯＳトランジスタ３５７のドレインとＮチャネルＭＯＳトランジスタ３５８のドレインとの交点が接続される。ＰチャネルＭＯＳトランジスタ３５９は、ドレインがＰチャネルＭＯＳトランジスタ３６０のソースと接続され、ソースとボディが基準電位に接続される。ＰチャネルＭＯＳトランジスタ３６０は、ドレインがＮチャネルＭＯＳトランジスタ３６１のドレインとＮチャネルＭＯＳトランジスタ３６２のドレインに接続され、ゲートは、チェック信号入力端子３３５に接続される。ＮチャネルＭＯＳトランジスタ３６１のソースとボディは電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ３６２のソースとボディは電源Ｖｓｓに接続される。ＰチャネルＭＯＳトランジスタ３６０のドレインとＮチャネルＭＯＳトランジスタ３６１のドレインとＮチャネルＭＯＳトランジスタ３６２のドレインとの交点が、ＮＯＲゲート３３６の出力であり、ワンショットパルス信号ＯＳＰＸである。

図９は、本実施形態に係るワンショットパルス信号生成回路３３０の動作を示す波形図である。基準クロック端子３３７には、図９（Ａ）に示すような基準クロック信号ＳＭＰが供給される。基準クロック信号ＳＭＰは、例えば、周波数１２８Ｈｚの矩形波であり、そのハイレベルの期間とローレベルの期間は等しい。この基準クロック信号ＳＭＰは、インバータ３３１に供給される。インバータ３３１からは、図９（Ｂ）に示すように、基準クロック信号ＳＭＰの反転信号が出力される。インバータ３３１の出力信号は、ＮＯＲゲート３３４の一方の入力端に供給される。

また、インバータ３３１の出力信号は、インバータ３３２を介して、ＮＯＲゲート３３４の一方の入力端に供給される。インバータ３３２とＮＯＲゲート３３４の間には、キャパシタ３３３が形成されている。インバータ３３２の出力信号は、キャパシタ３３３に充放電され、インバータ３３２からは、図９（Ｃ）に示すような波形の信号が出力される。このインバータ３３２の出力信号がＮＯＲゲート３３４の他方の入力端に供給される。

ＮＯＲゲート３３４には、図９（Ｂ）に示すようなインバータ３３１の出力信号と、図９（Ｃ）に示すような波形のインバータ３３２の出力信号が入力される。これにより、ＮＯＲゲート３３４からは、図９（Ｄ）に示すように、所定周期で所定のパルス幅のパルス信号が出力される。

ＮＯＲゲート３３４の出力信号は、ＮＯＲゲート３３６の一方の入力端に供給される。ＮＯＲゲート３３６の他方の入力端には、チェック信号の入力端からチェック信号Ｒ＿ＣＨＥＣＫが供給される。図９（Ｅ）に示すように、チェック信号Ｒ＿ＣＨＥＣＫは、通常時には、ローレベルとなる。図９（Ｆ）に示すように、チェック信号Ｒ＿ＣＨＥＣＫがローレベルの間では、ＮＯＲゲート３３６からは、ＮＯＲゲート３３４の出力信号（図９（Ｄ））の反転信号が出力される。このＮＯＲゲート３３６の出力信号がワンショットパルス信号ＯＳＰＸとしてＰチャネルＭＯＳトランジスタ３１６及びＮチャネルＭＯＳトランジスタ３２２のゲートに供給される。

図９（Ｆ）に示すように、このワンショットパルス信号ＯＳＰＸは、所定パルス幅のパルス信号となる。すなわち、この例では、ワンショットパルス信号ＯＳＰＸは、周波数１２８Ｈｚの基準クロック信号ＳＭＰの立ち上がりに同期した周期でローレベルとなり、ローレベルのパルス幅が１００ｎ秒となる。このパルス幅１００ｎ秒は、周期に比べて、非常に短いパルス幅である。

次に、本実施形態の動作について説明する。リューズ１０４が押し込まれた状態にあるときには、リューズスイッチ３１１はオフ状態である。リューズスイッチ３１１がオフ状態であるときには、信号ライン３１２の一端は、オープン状態になる。ここで、ワンショットパルス信号ＯＳＰＸがローレベルになり、ＰチャネルＭＯＳトランジスタ３１６がオン状態になると、ＰチャネルＭＯＳトランジスタ３１６を介して基準電源Ｖｄｄと接続され、信号ライン３１２がハイレベルにプルアップされる。信号ライン３１２がハイレベルになると、インバータ３１３の出力信号はローレベルになる。

初期設定時には、システムリセット端子３１８からのシステムリセット信号ＳＲＸがローレベルとなり、ＡＮＤゲート３１９の出力信号ＰＵはローレベルになり、ＰチャネルＭＯＳトランジスタ３１７がオン状態になり、ＮチャネルＭＯＳトランジスタ３２３がオフ状態になる。ＰチャネルＭＯＳトランジスタ３１７がオン状態になると、ＰチャネルＭＯＳトランジスタ３１７がプルアップ抵抗として機能し、信号ライン３１２がハイレベルにプルアップされる。

このように、初期設定時には、ＰチャネルＭＯＳトランジスタ３１７と、ＰチャネルＭＯＳトランジスタ３１６とにより、信号ライン３１２がハイレベルにプルアップされる。これにより、リューズスイッチ検出信号Ｋ１ＩＮＸは、ローレベルになる。

なお、初期設定時には、ＡＮＤゲート３１９の出力信号ＰＵはローレベルであり、ＮチャネルＭＯＳトランジスタ３２３はオフ状態である。したがって、信号ライン３１２から、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３を介して、電源Ｖｓｓにつながる経路はオフ状態である。

通常稼働時には、システムリセット端子３１８からのシステムリセット信号ＳＲＸはハイレベルとなっている。また、リューズスイッチ３１１はオフ状態である。通常稼動時には、ワンショットパルス信号ＯＳＰＸによりＰチャネルＭＯＳトランジスタ３１６がオン状態になると、ＰチャネルＭＯＳトランジスタ３１６を介して基準電源Ｖｄｄに接続され、信号ライン３１２がハイレベルにプルアップされる。信号ライン３１２がハイレベルにプルアップされると、インバータ３１３の出力信号はローレベルとなり、これにより、リューズスイッチ検出端子３１５からのリューズスイッチ検出信号Ｋ１ＩＮＸはローレベルになる。

インバータ３１３の出力信号はローレベルであり、システムリセット端子３１８からのシステムリセット信号ＳＲＸはハイレベルであるから、ＡＮＤゲート３１９の出力信号ＰＵはローレベルになる。ＡＮＤゲート３１９の出力信号ＰＵがローレベルになると、ＰチャネルＭＯＳトランジスタ３１７はオンし、ＮチャネルＭＯＳトランジスタ３２３はオフ状態になる。ＰチャネルＭＯＳトランジスタ３１７がオン状態になると、ＰチャネルＭＯＳトランジスタ３１７がプルアップ抵抗として機能し、信号ライン３１２がハイレベルにプルアップされる。

このように、通常稼動時には、ＰチャネルＭＯＳトランジスタ３１７と、ＰチャネルＭＯＳトランジスタ３１６とにより、信号ライン３１２はハイレベルにプルアップされる。

なお、通常稼働時には、ＡＮＤゲート３１９の出力信号ＰＵはローレベルであり、ＮチャネルＭＯＳトランジスタ３２３はオフ状態である。したがって、信号ライン３１２から、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３を介して、電源Ｖｓｓにつながる経路は、オフ状態である。

システム稼働中にリューズ１０４が引き出されると、リューズスイッチ３１１はオン状態になる。リューズスイッチ３１１がオン状態になると、信号ライン３１２の一端がリューズスイッチ３１１を介して電源Ｖｓｓに接続され、信号ライン３１２はローレベルとなる。

信号ライン３１２がローレベルになると、インバータ３１３の出力がハイレベルになり、リューズスイッチ検出端子３１５からのリューズスイッチ検出信号Ｋ１ＩＮＸはハイレベルになる。また、システム稼働中では、システムリセット信号ＳＲＸはハイレベルになっている。したがって、ＡＮＤゲート３１９の出力信号ＰＵはハイレベルになり、ＰチャネルＭＯＳトランジスタ３１７はオフし、ＮチャネルＭＯＳトランジスタ３２３はオン状態になる。ＰチャネルＭＯＳトランジスタ３１７がオフ状態になると、ＰチャネルＭＯＳトランジスタ３１７は、プルアップ抵抗として機能しなくなる。

なお、このとき、ＰチャネルＭＯＳトランジスタ３１６がオン状態であると、ＰチャネルＭＯＳトランジスタ３１６を介して電流が流れる。ＰチャネルＭＯＳトランジスタ３１６がオンするのは、ワンショットパルス信号ＯＳＰＸがローレベルとなる期間だけである。図９（Ｆ）に示すように、ワンショットパルス信号ＯＳＰＸがローレベルとなる期間は僅かである。したがって、ＰチャネルＭＯＳトランジスタ３１６を介して流れる電流は僅かとなる。

また、このとき、ＮチャネルＭＯＳトランジスタ３２２は、ワンショットパルス信号ＯＳＰＸにより、ＰチャネルＭＯＳトランジスタ３１６と相補的に動作する。これにより、ワンショットパルス信号ＯＳＰＸがハイレベルの間、信号ライン３１２から、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３を介して、電源Ｖｓｓに繋がる経路に接続され、信号ライン３１２がローレベルに維持される。

リューズ１０４が再び押し込まれると、リューズスイッチ３１１がオン状態からオフ状態になる。リューズスイッチ３１１がオン状態からオフ状態になると、信号ライン３１２の一端は、オープン状態になる。このとき、ワンショットパルス信号ＯＳＰＸがローレベルになり、ＰチャネルＭＯＳトランジスタ３１６がオン状態になると、信号ライン３１２がＰチャネルＭＯＳトランジスタ３１６を介して接続され、信号ライン３１２がハイレベルにプルアップされる。これにより、インバータ３１３の出力信号がローレベルになり、リューズスイッチ検出端子３１５からのリューズスイッチ検出信号Ｋ１ＩＮＸは、ローレベルになる。

インバータ３１３の出力信号がローレベルになると、ＡＮＤゲート３１９の出力信号ＰＵはローレベルになり、ＰチャネルＭＯＳトランジスタ３１７はオン状態になり、ＮチャネルＭＯＳトランジスタ３２３はオフ状態になる。ＰチャネルＭＯＳトランジスタ３１７がオン状態になると、ＰチャネルＭＯＳトランジスタ３１７がプルアップ抵抗として機能し、信号ライン３１２がハイレベルにプルアップされる。

なお、リューズスイッチ３１１がオフされたときに、ワンショットパルス信号ＯＳＰＸがハイレベルであったとすると、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３がオン状態であり、ＰチャネルＭＯＳトランジスタ３１６はオフ状態である。このため、信号ライン３１２から、ＮチャネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジスタ３２３を介して、電源Ｖｓｓに繋がる経路により、信号ライン３１２はローレベルに維持され、図９（Ｈ）に示すように、リューズスイッチ検出信号Ｋ１ＩＮＸはハイレベルに維持される。しかしながら、ワンショットパルス信号ＯＳＰＸがローレベルになると、ＮチャネルＭＯＳトランジスタ３２２はオフ状態になり、ＰチャネルＭＯＳトランジスタ３１６がオン状態になり、信号ライン３１２はハイレベルにプルアップされる。信号ライン３１２はハイレベルにプルアップされると、ＡＮＤゲート３１９の出力信号ＰＵはローレベルになり、ＮチャネルＭＯＳトランジスタ３２３はオフする。このため、図９（Ｈ）に示すように、リューズスイッチ検出信号Ｋ１ＩＮＸはローレベルになる。

本実施形態では、ＰチャネルＭＯＳトランジスタ３１６のゲートにワンショットパルス信号ＯＳＰＸを供給して、ＰチャネルＭＯＳトランジスタ３１６を間欠的に駆動することで、リューズスイッチ３１１をオン時の消費電流を削減している。ここで、図９（Ｆ）に示したワンショットパルス信号ＯＳＰＸのパルス幅（ローレベルの期間）を短くすれば、電流の削減効果は大きくなる。

また、プルアップ抵抗として機能するＰチャネルＭＯＳトランジスタ３１６は、ワンショットパルス信号生成回路３３０のＰチャネルＭＯＳトランジスタ３５３と同様に、ＰチャネルのＭＯＳトランジスタである。このため、集積回路上での特性は、同様の傾向を示す。このことから、本実施形態では、第１実施形態と同様に、ワンショットパルス信号生成回路３３０のパルス幅の変化と、ＰチャネルＭＯＳトランジスタ３１６のプルアップ能力の変化とが相補的に働き、プルアップ能力のバラツキが小さくなり、プルアップ能力や消費電流が安定する。

すなわち、キャパシタ３３３の容量を大きくすると、図９（Ｃ）に示す信号の立ち上がりエッジの変化が遅くなり、ワンショットパルス信号ＯＳＰＸのパルス幅は長くなる。キャパシタ３３３の容量が小さければ、図９（Ｃ）に示す信号の立ち上がりエッジの変化が速くなり、ワンショットパルス信号ＯＳＰＸのパルス幅は短くなる。

また、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が小さいと、キャパシタ３３３の容量の充放電にかかる時間が長くなり、ワンショットパルス信号ＯＳＰＸのパルス幅は長くなる。ＰチャネルＭＯＳトランジスタ３５３の駆動能力が大きいと、キャパシタ３３３の容量の充放電にかかる時間が短くなり、ワンショットパルス信号ＯＳＰＸのパルス幅は短くなる。

図７において、プルアップ抵抗として機能するＰチャネルＭＯＳトランジスタ３１６は、ワンショットパルス信号生成回路３３０のＰチャネルＭＯＳトランジスタ３５３と同様に、ＰチャネルのＭＯＳトランジスタである。このため、集積回路上での特性は、同様の傾向を示す。すなわち、製造上のバラツキにより、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が大きくなれば、ＰチャネルＭＯＳトランジスタ３１６の駆動能力も大きくなる。また、温度変化等の影響により、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が大きくなれば、ＰチャネルＭＯＳトランジスタ３１６の駆動能力も大きくなる。

ワンショットパルス信号生成回路３３０のＰチャネルＭＯＳトランジスタ３５３の駆動能力が大きい場合には、ワンショットパルス信号ＯＳＰＸのパルス幅は短くなる。ワンショットパルス信号ＯＳＰＸのパルス幅が短くなると、ＰチャネルＭＯＳトランジスタ３１６のプルアップ能力は低下する傾向にある。しかしながら、ＰチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３１６の駆動能力は同様の傾向を示す。したがって、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が大きければ、ＰチャネルＭＯＳトランジスタ３１６の駆動能力も大きいことになる。このことから、ワンショットパルス信号ＯＳＰＸのパルス幅が短くなることによるプルアップ能力の低下は、ＰチャネルＭＯＳトランジスタ３１６の駆動能力の増加により相殺され、プルアップ能力は大きく変動しない。

また、ワンショットパルス信号生成回路３３０のＰチャネルＭＯＳトランジスタ３５３の駆動能力が小さい場合には、ワンショットパルス信号ＯＳＰＸのパルス幅は長くなる。ワンショットパルス信号ＯＳＰＸのパルス幅が長くなると、ＰチャネルＭＯＳトランジスタ３１６による電流が増加する傾向にある。しかしながら、ＰチャネルＭＯＳトランジスタ３５３とＰチャネルＭＯＳトランジスタ３１６の駆動能力は同様の傾向を示す。このため、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が小さければ、ＰチャネルＭＯＳトランジスタ３１６の駆動能力も小さいことになり、ＰチャネルＭＯＳトランジスタ３１６に流れる電流も減少する。このことから、ワンショットパルス信号ＯＳＰＸのパルス幅が長くなることによる電流の増加は、ＰチャネルＭＯＳトランジスタ３１６の電流の減少により相殺され、消費電流は大きく変動しない。

また、本実施形態におけるワンショットパルス信号生成回路３３０では、キャパシタ３３３は、ゲート酸化膜を利用した容量である。このため、第１実施形態と同様に、キャパシタ３３３の容量とＰチャネルＭＯＳトランジスタ３５３の駆動能力とが相補的に働き、ワンショットパルス信号ＯＳＰＸのパルス幅のバラツキが小さくなる。

すなわち、ワンショットパルス信号生成回路３３０のキャパシタ３３３はゲート酸化膜を利用した容量であるため、ゲート酸化膜が厚くなると、その容量は小さくなる。キャパシタ３３３の容量が小さくなると、ワンショットパルス信号ＯＳＰＸのパルス幅は短くなる傾向になる。しかしながら、ワンショットパルス信号生成回路３３０のキャパシタ３３３はゲート酸化膜を厚くすると、これに連動して、インバータ３３２を構成するＰチャネルＭＯＳトランジスタ３５３のゲート酸化膜も厚くなる。ＰチャネルＭＯＳトランジスタ３５３のゲート酸化膜が厚くなると、ＰチャネルＭＯＳトランジスタ３５３の駆動能力が低くなる。このため、キャパシタ３３３の充放電時間が長くなり、ワンショットパルス信号ＯＳＰＸのパルス幅は長くなる傾向となる。このように、ゲート酸化膜が厚くなり、キャパシタ３３３の容量が小さくなることにより、ワンショットパルス信号ＯＳＰＸのパルス幅の短くなっても、ＰチャネルＭＯＳトランジスタ３５３の駆動能力の低下により相殺され、ワンショットパルス信号ＯＳＰＸのパルス幅のバラツキが小さくなる。

さらに、ゲート酸化膜下を不純濃度の濃い領域とすることで空乏層の広がりを低減し、ゲート電圧に対する容量値のバラツキが低減され、ワンショットパルス信号ＯＳＰＸのパルス幅のバラツキをより抑えることができる。

以上説明したように、本実施形態に係る電子時計１００は、信号ライン３１２に接続されている第１のスイッチとしてのリューズスイッチ３１１と、第２のスイッチとしてのＰチャネルＭＯＳトランジスタ３１６、ワンショットパルス信号生成回路３３０と、を備え、リューズスイッチ３１１は、信号ライン３１２に挿入され、ＰチャネルＭＯＳトランジスタ３１６の一端は、リューズスイッチ３１１の後段の信号ライン３１２に接続され、ＰチャネルＭＯＳトランジスタ３１６の他端は、基準電位Ｖｄｄに接続され、ワンショットパルス信号生成回路３３０は、基準クロック信号ＳＭＰを用いてワンショットパルス信号ＯＳＰＸを生成し、ＰチャネルＭＯＳトランジスタ３１６は、ワンショットパルス信号ＯＳＰＸによって制御される。

この構成によれば、リューズ１０４を引き出して、リューズスイッチ３１１をオンしたときに、プルアップ抵抗に流れる電流を非常に小さくすることができる。これにより、店舗などで、リューズ１０４を引いて展示したような場合に、電池の寿命を延ばすことができる。

また、本実施形態に係る電子時計１００は、発振回路２と、発振回路から得られる周波数を分周した周波数に基づき計時される計時部６と、を備え、基準クロック信号ＳＭＰは、発振回路から得られる周波数を分周した周波数により構成され、第１のスイッチ（リューズスイッチ３１１）は、リューズ１０４の動作により接続状態と切断状態とが選択されるスイッチである。

また、本実施形態に係る電子時計において、ワンショットパルス信号生成回路３３０は、第１のインバータ３３１と、第２のインバータ３３２と、キャパシタ３３３と、ＮＯＲゲート３３４と、を備え、第１のインバータ３３１は、入力端に基準クロック信号ＳＭＰが入力され、出力端に第２のインバータ３３２の入力端とＮＯＲゲート３３４の一方の入力端が接続され、第２のインバータ３３２は、出力端にキャパシタ３３３の一端とＮＯＲゲート３３４の他方の入力端が接続され、キャパシタ３３３の他端は基準電位に接続され、ＮＯＲゲート３３４の出力信号を基に、基準クロック信号ＳＭＰのローレベルの期間より短い期間のローレベルの信号を生成する。

この構成によれば、高い周波数の信号を用いることなく、ローレベルの期間の短いパルス信号を生成して、プルアップ抵抗を間欠的に駆動でき、消費電力を低減できる。また、第１実施形態と同様に、電子時計１００の発振回路２が備える水晶振動子の発振周波数３２ｋＨｚから作り出す基準クロック信号ＳＭＰにより、短時間のパルス信号を生成してプルダウン抵抗を間欠駆動させることができるので、当該間欠駆動に専用の高い周波数を要することなく、効率的に低消費化を実現できる。本発明の構成のリューズスイッチ検出回路１Ａを採用することにより、回路規模を妥当に抑えつつ上記の発振周波数を用いて非常に短時間のパルスによる間欠駆動を可能とする。

また、本実施形態に係る電子時計において、キャパシタ３３３は、ゲート酸化膜を利用した容量により形成され、第２のインバータ３３２を構成するＰチャネルＭＯＳトランジスタ３５３は、キャパシタ３３３を充放電して基準クロック信号ＳＭＰの立ち上がりを遅延させ、ワンショットパルス信号ＯＳＰＸのローレベルの期間のパルス幅は、キャパシタ３３３の容量と第２のインバータ３３２を構成するＰチャネルＭＯＳトランジスタ３５３の駆動能力とにより決まる。

この構成によれば、第２のインバータ３３２を構成するＰチャネルＭＯＳトランジスタ３５３の駆動能力とキャパシタ３３３の容量とが相殺され、パルス幅のバラツキを抑えることができる。また、キャパシタ３３３の変化と、プルアップ抵抗として機能するＰチャネルＭＯＳトランジスタ３１６駆動能力の変化とが相殺され、プルアップ能力のバラツキを抑え、プルアップ能力や消費電流を安定させることができる。

また、本実施形態に係る電子時計において、第２のスイッチとしてのＰチャネルＭＯＳトランジスタ３１６を第１のプルアップ抵抗として用い、ワンショットパルス信号ＯＳＰＸに応じて、ＰチャネルＭＯＳトランジスタ３１６の機能を制御する。

この構成によれば、第２のスイッチの機能するＰチャネルＭＯＳトランジスタ３１６を第１のプルアップ抵抗として用い、第１のプルアップ抵抗を間欠的に駆動できる。

また、本実施形態に係る電子時計において、信号ライン３１２と基準電位Ｖｄｄとの間に第２のプルアップ抵抗として機能するＰチャネルＭＯＳトランジスタ３１７を挿入し、信号ライン３１２の出力レベルとリセット信号ＳＲＸに応じて、ＰチャネルＭＯＳトランジスタ３１７の機能を制御する。

この構成によれば、リューズスイッチ３１１がオフの間、第２のプルアップ抵抗として機能するＰチャネルＭＯＳトランジスタ３１７により信号ライン３１２をプルアップすることで、ノイズの影響を受け難くすることができる。

また、本実施形態に係る電子時計において、信号ライン３１２と電源Ｖｓｓとの間に、信号ライン３１２と電源Ｖｓｓとを繋ぐ第３のスイッチとしてのＮチャネルＭＯＳトランジスタ３２２を挿入し、ＮチャネルＭＯＳトランジスタ３２２をＰチャネルＭＯＳトランジスタ３１６と相補的に動作させる。

この構成によれば、リューズスイッチ３１１がオンの間、第３のスイッチとして機能するＮチャネルＭＯＳトランジスタ３２２により、信号ライン３１２の信号レベルをローレベルに維持できる。

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１００…電子時計、１、１Ａ、１Ｂ…リューズスイッチ検出回路、２…発振回路、３…分周回路、４…制御回路、５…計時駆動部、６…計時部、１０１…外装ケース、１０２…文字板、１０３…指針、１０４…リューズ（竜頭）、１０１ａ，１０１ｂ…バンド取り付け部、１０５…秒針、１０６…分針、１０７…時針、１１…リューズスイッチ、１２…信号ライン、１６，１７，２１…ＮチャネルＭＯＳトランジスタ、２２，２３…ＰチャネルＭＯＳトランジスタ、３０…ワンショットパルス信号生成回路、３１１…リューズスイッチ、３１２…信号ライン、３１６，３１７…ＰチャネルＭＯＳトランジスタ、３２２，３２３…ＮチャネルＭＯＳトランジスタ、３３０…ワンショットパルス信号生成回路

Claims (15)

1. 信号ラインに接続されている第１のスイッチと、第２のスイッチと、ワンショットパルス信号生成回路と、を備え、
   前記第１のスイッチは、前記信号ラインに挿入され、
   前記第２のスイッチの一端は、前記第１のスイッチの後段の前記信号ラインに接続され、
   前記第２のスイッチの他端は、電源に接続され、
   前記ワンショットパルス信号生成回路は、基準クロック信号を用いて、所望の周波数のワンショットパルス信号を生成し、
   前記第２のスイッチは、前記ワンショットパルス信号によって間欠的に駆動するように制御される、電子時計。
2. 発振回路と、前記発振回路から得られる周波数を分周した周波数に基づき計時される計時部と、を備え、
   前記基準クロック信号は、前記発振回路から得られる周波数を分周した周波数により構成され、
   前記第１のスイッチは、リューズの動作により接続状態と切断状態とが選択されるスイッチである、請求項１に記載の電子時計。
3. 前記ワンショットパルス信号生成回路は、
   第１のインバータと、第２のインバータと、キャパシタと、ＮＡＮＤゲートと、を備え、
   前記第１のインバータは、入力端に前記基準クロック信号が入力され、出力端に前記第２のインバータの入力端と前記ＮＡＮＤゲートの一方の入力端が接続され、
   前記第２のインバータは、出力端に前記キャパシタの一端と前記ＮＡＮＤゲートの他方の入力端が接続され、
   前記キャパシタの他端は基準電位に接続され、
   前記ＮＡＮＤゲートの出力信号を基に、前記基準クロック信号のハイレベルの期間より短い期間のハイレベルの信号を生成する、請求項１または請求項２に記載の電子時計。
4. 前記キャパシタは、ゲート酸化膜を利用した容量により形成され、
   前記第２のインバータを構成するトランジスタは、前記キャパシタを充放電して前記基準クロック信号の立ち下がりを遅延させ、
   前記ワンショットパルス信号のハイレベルの期間のパルス幅は、前記キャパシタの容量と前記第２のインバータを構成するトランジスタの駆動能力とにより決まる、請求項３に記載の電子時計。
5. 前記第２のスイッチを第１のプルダウン抵抗として用い、前記ワンショットパルス信号に応じて、前記第１のプルダウン抵抗の機能を制御することを特徴とする請求項１から請求項４のいずれかに記載の電子時計。
6. 前記信号ラインと前記第２のスイッチとの間に第１のプルダウン抵抗を挿入し、前記ワンショットパルス信号に応じて、前記第１のプルダウン抵抗の機能を制御する、請求項１から請求項４のいずれか１項に記載の電子時計。
7. 前記信号ラインと前記電源との間に第２のプルダウン抵抗を挿入し、前記信号ラインの出力レベルとリセット信号に応じて、前記第２のプルダウン抵抗の機能を制御する、請求項５又は請求項６に記載の電子時計。
8. 前記信号ラインと基準電位との間に、前記信号ラインと前記基準電位とを繋ぐ第３のスイッチを挿入し、前記第３のスイッチを前記第２のスイッチと相補的に動作させる、請求項７に記載の電子時計。
9. 信号ラインに接続されている第１のスイッチと、第２のスイッチと、ワンショットパルス信号生成回路と、を備え、
   前記第１のスイッチは、前記信号ラインに挿入され、
   前記第２のスイッチの一端は、前記第１のスイッチの後段の前記信号ラインに接続され、
   前記第２のスイッチの他端は、基準電位に接続され、
   前記ワンショットパルス信号生成回路は、基準クロック信号を用いて、所望の周波数のワンショットパルス信号を生成し、
   前記第２のスイッチは、前記ワンショットパルス信号によって間欠的に駆動するように制御される、電子時計。
10. 発振回路と、前記発振回路から得られる周波数を分周した周波数に基づき計時される計時部と、を備え、
    前記基準クロック信号は、前記発振回路から得られる周波数を分周した周波数により構成され、
    前記第１のスイッチは、リューズの動作により接続状態と切断状態とが選択されるスイッチである、請求項９に記載の電子時計。
11. 前記ワンショットパルス信号生成回路は、
    第１のインバータと、第２のインバータと、キャパシタと、ＮＯＲゲートと、を備え、
    前記第１のインバータは、入力端に前記基準クロック信号が入力され、出力端に前記第２のインバータの入力端と前記ＮＯＲゲートの一方の入力端が接続され、
    前記第２のインバータは、出力端に前記キャパシタの一端と前記ＮＯＲゲートの他方の入力端が接続され、
    前記キャパシタの他端は基準電位に接続され、
    前記ＮＯＲゲートの出力信号を基に、前記基準クロック信号のローレベルの期間より短い期間のローレベルの信号を生成する、請求項９または請求項１０に記載の電子時計。
12. 前記キャパシタは、ゲート酸化膜を利用した容量により形成され、
    前記第２のインバータを構成するトランジスタは、前記キャパシタを充放電して前記基準クロック信号の立ち上がりを遅延させ、
    前記ワンショットパルス信号のローレベルの期間のパルス幅は、前記キャパシタの容量と前記第２のインバータを構成するトランジスタの駆動能力とにより決まる、請求項１１に記載の電子時計。
13. 前記第２のスイッチを第１のプルアップ抵抗とし、前記ワンショットパルス信号に応じて、前記第１のプルアップ抵抗の機能を制御する、請求項９から請求項１２のいずれか１項に記載の電子時計。
14. 前記信号ラインと前記基準電位との間に第２のプルアップ抵抗を挿入し、前記信号ラインの出力レベルとリセット信号に応じて、前記第２のプルアップ抵抗の機能を制御する、請求項１３に記載の電子時計。
15. 前記信号ラインと電源との間に、前記信号ラインと前記電源とを繋ぐ第３のスイッチを挿入し、前記第３のスイッチを前記第２のスイッチと相補的に動作させる、請求項１４に記載の電子時計。

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