CN106483826A - 电子钟表 - Google Patents

Abstract

本发明提供电子钟表，其中，提供了在使表冠开关成为接通状态时能够削减流过下拉或上拉电阻的电流的钟表装置。电子钟表具有连接于信号线的第1开关、第2开关和单触发脉冲信号生成电路，第1开关被插入信号线，第2开关的一端连接于第1开关的后级的信号线，第2开关的另一端连接于电源，单触发脉冲信号生成电路使用基准时钟信号生成单触发脉冲信号，第2开关被单触发脉冲信号控制。

Description

电子钟表

技术领域

本发明涉及电子钟表。

背景技术

对于模拟显示的电子钟表而言，如果在通常工作的状态下进行保存、展示，则会驱动用于对时刻进行计时的机构，因而有时在例如2年左右就耗尽了电池的寿命。于是，在店铺等中为了延长电池的寿命，有时拉出表冠，使用停止工作的模式。然而，这种情况下，要对确认表冠的开/关的信号线进行上拉或下拉，因而会消耗电流。关于这种情况，以下参照图10进行说明。

图10是表示现有的电子钟表的表冠开关检测电路500的结构的电路图。另外，在图10所示的电路中，基准电位Vdd成为高于电源Vss的电压。图10中，表冠开关511被插入到信号线512的一端与基准电位Vdd之间。信号线512的另一端经由反相器513和反相器514连接于表冠开关检测端子515。

在信号线512与电源Vss之间，作为下拉电阻而插入有N沟道MOS晶体管516和N沟道MOS晶体管517。N沟道MOS晶体管516的导通电阻大于N沟道MOS晶体管517的导通电阻。N沟道MOS晶体管516的栅极连接于基准电位Vdd。N沟道MOS晶体管517的栅极被提供NAND门(与非门)519的输出信号。

NAND门519的一个输入端被提供反相器514的输出信号。NAND门519的另一个输入端从系统复位端子518被提供系统复位信号SRX。另外，系统复位信号SRX是从控制电路4(图2)提供的。

当处于表冠被按入的状态时，表冠开关511成为断开状态。在表冠开关511为断开状态时，信号线512的一端成为开路状态。此时，由于N沟道MOS晶体管516的栅极成为基准电位Vdd，因此N沟道MOS晶体管516成为接通状态。因此，信号线512N被N沟道MOS晶体管516下拉至低电平。由此，来自表冠开关检测端子515的表冠开关检测信号K1IN成为低电平。

在初始设定时，来自系统复位端子518的系统复位信号SRX成为低电平，进行上电复位。在来自系统复位端子518的系统复位信号SRX成为低电平时，NAND门519的输出信号成为高电平，N沟道MOS晶体管517成为接通状态。在N沟道MOS晶体管517成为接通状态时，N沟道MOS晶体管517作为下拉电阻发挥功能，信号线512被下拉至低电平。

在通常工作时，来自系统复位端子518的系统复位信号SRX成为高电平。此外，表冠成为被按入的状态，表冠开关511是断开状态。由于N沟道MOS晶体管516始终处于接通状态，因此经由N沟道MOS晶体管516而连接，信号线512被下拉至低电平，反相器514的输出信号成为低电平。此外，在通常工作时，来自系统复位端子518的系统复位信号SRX是高电平。因此，NAND门519的输出信号成为高电平，N沟道MOS晶体管517导通，将信号线512下拉至低电平。

这样，在通常工作时，利用N沟道MOS晶体管516和N沟道MOS晶体管517，将信号线512下拉至低电平，来自表冠开关检测端子515的表冠开关检测信号K1IN成为低电平。N沟道MOS晶体管517的导通电阻小于N沟道MOS晶体管516的导通电阻，因而N沟道MOS晶体管517在作为下拉电阻的功能中起支配作用。这样，利用导通电阻较小的N沟道MOS晶体管517将信号线512下拉，从而不易受到噪声的影响。

接着，在系统工作中拉出了表冠时，表冠开关511成为接通状态。在表冠开关511成为接通状态时，信号线512的一端经由表冠开关511而与基准电位Vdd连接。由此，信号线512成为高电平。

在信号线512成为高电平时，反相器514的输出成为高电平，来自表冠开关检测端子515的表冠开关检测信号K1IN成为高电平。此外，在系统工作中，系统复位信号SRX成为高电平。因此，NAND门519的输出信号成为低电平，N沟道MOS晶体管517成为断开状态。因此，N沟道MOS晶体管517不再作为下拉电阻发挥功能。

另外，此时，虽然N沟道MOS晶体管516处于接通状态，但由于N沟道MOS晶体管516的导通电阻较大，因此经由N沟道MOS晶体管516流过的电流很少。

这样，在图10所示的现有的电子钟表的表冠开关检测电路500中，如果拉出了表冠，则表冠开关511成为接通状态，信号线512的一端经由表冠开关511而与基准电位Vdd连接，来自表冠开关检测端子515的表冠开关检测信号K1IN成为高电平。在钟表的控制电路中，检测出表冠开关检测信号K1IN成为高电平而进入停止钟表的动作的模式。在此期间内，能够使表冠旋转而进行对时。此外，以停止钟表的动作的模式进行保存、展示，由此能够延长电池的寿命。

然而，在图10所示的现有的电子钟表的表冠开关检测电路500中，即使在接通了表冠开关511而使信号线512成为高电平的期间内，由于下拉用的N沟道MOS晶体管516处于接通状态，因此电流也会经由N沟道MOS晶体管516而流动。N沟道MOS晶体管516的导通电阻值较大，因此经由该N沟道MOS晶体管516流动的电流很少。然而，在拉出表冠展示钟表的情况下，这种少量的电流也会对电池的寿命带来影响。

为了进一步减少在使表冠开关511成为接通状态时流过N沟道MOS晶体管516的电流，可以考虑增大N沟道MOS晶体管516的导通电阻。然而，如果增大作为下拉电阻发挥功能的N沟道MOS晶体管516的导通电阻值，则会产生芯片面积增大的问题。于是，如专利文献1所示，提出了使驱动下拉或上拉功能的开关元件周期性成为接通状态和断开状态的技术。

专利文献1：日本特开2001-109734号公报

如专利文献1所示，在使下拉或上拉的开关周期性成为接通状态和断开状态的情况下，如果缩短了下拉或上拉的开关的接通时间，则消耗电流的削减效果会变大。例如，如果按照频率128Hz而以122usec的宽度接通开关，则在电源电压为1.55V且导通电阻为2MΩ的情况下，能够在122usec的接通时间内实现12.1nA的消耗电流。然而，这种情况下，消耗电流为12nA左右，要求进一步降低。这种情况下，需要以更高的速度来切换下拉或上拉的开关元件。对于电子钟表而言，可以考虑根据石英振子的振荡信号形成开关元件的切换信号。石英振子的振荡频率以下的频率的信号可通过对石英振子的振荡信号进行分频而形成。然而，高速的开关元件的切换信号需要将分频电路的各信号组合起来生成，基于高速的信号对构成组合电路的晶体管的寄生电容进行充放电，因此存在由于该充放电电流导致消耗电流增大的课题。

发明内容

鉴于上述的课题，本发明的目的在于提供一种在使表冠开关成为接通状态时能够削减流过上拉或下拉电阻的电流的钟表装置。

为了达成上述目的，本发明的一个方面的电子钟表具有连接于信号线的第1开关、第2开关和单触发脉冲信号生成电路，所述第1开关被插入所述信号线，所述第2开关的一端连接于所述第1开关的后级的所述信号线，所述第2开关的另一端连接于电源，所述单触发脉冲信号生成电路使用基准时钟信号生成单触发脉冲信号，所述第2开关被所述单触发脉冲信号控制。

此外，本发明的一个方面的电子钟表可以构成为，该电子钟表具有振荡电路和计时部，该计时部根据对从所述振荡电路得到的频率进行分频后的频率而计时，所述基准时钟信号由对从所述振荡电路得到的频率进行分频后的频率构成，所述第1开关是通过表冠的动作而被选择连接状态和切断状态的开关。

此外，本发明的一个方面的电子钟表可以构成为，所述单触发脉冲信号生成电路具有第1反相器、第2反相器、电容器和NAND门，所述第1反相器的输入端被输入所述基准时钟信号，输出端连接着所述第2反相器的输入端和所述NAND门的一个输入端，所述第2反相器的输出端连接着所述电容器的一端和所述NAND门的另一个输入端，所述电容器的另一端连接于基准电位，根据所述NAND门的输出信号，生成比所述基准时钟信号的高电平期间短的期间的高电平信号。

此外，本发明的一个方面的电子钟表可以构成为，所述电容器由使用了栅氧化膜的电容形成，构成所述第2反相器的晶体管对所述电容器进行充放电而延迟所述基准时钟信号的下降，所述单触发脉冲信号的高电平期间的脉冲宽度由所述电容器的电容和构成所述第2反相器的晶体管的驱动能力决定。

此外，本发明的一个方面的电子钟表可以构成为，将所述第2开关用作第1下拉电阻，根据所述单触发脉冲信号，对所述第1下拉电阻的功能进行控制。

此外，本发明的一个方面的电子钟表可以构成为，在所述信号线与所述第2开关之间插入第1下拉电阻，根据所述单触发脉冲信号对所述第1下拉电阻的功能进行控制。

此外，本发明的一个方面的电子钟表可以构成为，在所述信号线与所述电源之间插入有第2下拉电阻，根据所述信号线的输出电平和复位信号，对所述第2下拉电阻的功能进行控制。

此外，本发明的一个方面的电子钟表可以构成为，在所述信号线与基准电位之间，插入有连接所述信号线与所述基准电位的第3开关，使所述第3开关与所述第2开关互补地进行动作。

此外，本发明的一个方面的电子钟表可以构成为，该电子钟表具有连接于信号线的第1开关、第2开关和单触发脉冲信号生成电路，所述第1开关被插入所述信号线，所述第2开关的一端连接于所述第1开关的后级的所述信号线，所述第2开关的另一端连接于基准电位，所述单触发脉冲信号生成电路使用基准时钟信号生成单触发脉冲信号，所述第2开关被所述单触发脉冲信号控制。

此外，本发明的一个方面的电子钟表可以构成为，该电子钟表具有振荡电路和计时部，该计时部根据对从所述振荡电路得到的频率分频后的频率而计时，所述基准时钟信号由对从所述振荡电路得到的频率进行分频后的频率构成，所述第1开关是通过表冠的动作而被选择连接状态和切断状态的开关。

此外，本发明的一个方面的电子钟表可以构成为，所述单触发脉冲信号生成电路具有第1反相器、第2反相器、电容器和NOR(或非)门，所述第1反相器的输入端被输入所述基准时钟信号，输出端连接着所述第2反相器的输入端和所述NOR门的一个输入端，所述第2反相器的输出端连接着所述电容器的一端和所述NOR门的另一个输入端，所述电容器的另一端连接于基准电位，根据所述NOR门的输出信号，生成比所述基准时钟信号的低电平期间短的期间的低电平信号。

此外，本发明的一个方面的电子钟表可以构成为，所述电容器由使用了栅氧化膜的电容形成，构成所述第2反相器的晶体管对所述电容器进行充放电而延迟所述基准时钟信号的上升，所述单触发脉冲信号的低电平期间的脉冲宽度由所述电容器的电容和构成所述第2反相器的晶体管的驱动能力决定。

此外，本发明的一个方面的电子钟表可以构成为，将所述第2开关作为第1上拉电阻，根据所述单触发脉冲信号对所述第1上拉电阻的功能进行控制。

此外，本发明的一个方面的电子钟表可以构成为，在所述信号线与所述基准电位之间插入有第2上拉电阻，根据所述信号线的输出电平和复位信号对所述第2上拉电阻的功能进行控制。

此外，本发明的一个方面的电子钟表可以构成为，在所述信号线与电源之间插入有连接所述信号线与所述电源的第3开关，使所述第3开关与所述第2开关互补地进行动作。

发明的效果

根据本发明，在拉出表冠而接通表冠开关时，能够使得流过上拉或下拉电阻的电流非常小。由此，例如在店铺等中拉出表冠进行展示的情况下，能够延长电池的寿命。

附图说明

图1是本发明的具有太阳能电池面板的电子钟表的俯视图。

图2是表示第1实施方式的电子钟表的结构的框图。

图3是表示第1实施方式的钟表装置的表冠开关检测电路的结构的电路图。

图4是表示第1实施方式的单触发脉冲信号生成电路的具体例的电路图。

图5是表示第1实施方式的单触发脉冲信号生成电路的动作的波形图。

图6是表示第1实施方式的钟表装置的表冠开关检测电路的变形例的电路图。

图7是表示第2实施方式的钟表装置的表冠开关检测电路的结构的电路图。

图8是表示第2实施方式的单触发脉冲信号生成电路的一例的电路图。

图9是表示第2实施方式的单触发脉冲信号生成电路的动作的波形图。

图10是表示现有的钟表装置的表冠开关检测电路的结构的电路图。

标号说明

100：电子钟表，1、1A、1B：表冠开关检测电路，2：振荡电路，3：分频电路，4：控制电路，5：计时驱动部，6：计时部，101：外壳，102：表盘，103：指针，104：表冠，101a、101b：表带安装部，105：秒针，106：分针，107：时针，11：表冠开关，12：信号线，16、17、21：N沟道MOS晶体管，22、23：P沟道MOS晶体管，30：单触发脉冲信号生成电路，311：表冠开关，312：信号线，316、317：P沟道MOS晶体管，322、323：N沟道MOS晶体管，330：单触发脉冲信号生成电路。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图1是具有本发明的太阳能电池面板的电子钟表100的俯视图。

如图1所示，电子钟表100具有外壳101、表盘102、指针103和表冠104。

外壳101的侧面形成有用于在6时侧和12时侧分别安装表带(未图示)的表带安装部101a、101b。表冠104设置于外壳101的侧面的3时位置侧。在设置于外壳101的外表面的表盘102上配置有指针103，该指针103具有秒针105、分针106和时针107。

[第1实施方式]

首先，对电子钟表的结构进行说明。

图2是表示本实施方式的电子钟表100的结构的框图。如图2所示，电子钟表100具有表冠开关检测电路1、振荡电路2、分频电路3、控制电路4、计时驱动部5和计时部6。

表冠开关检测电路1根据对表冠104(图1)的操作，生成后述的表冠开关检测信号K1IN，并将所生成的表冠开关检测信号K1IN输出给控制电路4。另外，后面会叙述表冠开关检测电路1的结构和动作。

振荡电路2具有石英振子，产生基于石英振子的振动的规定频率(例如32768[Hz])的振荡时钟信号。振荡电路2将所产生的振荡信号输出给分频电路3。分频电路3对从振荡电路2输入的振荡信号进行分频，生成用于计时的计时基准信号和基准时钟信号SMP等。计时基准信号的驱动频率例如是1[Hz]，基准时钟信号SMP的频率例如是128[Hz]。分频电路3将所生成的计时基准信号输出给控制电路4。此外，分频电路3将所生成的基准时钟信号SMP输出给表冠开关检测电路1。

控制电路4使用从分频电路3输入的基准信号，进行计时。计时结果是当前的时刻。控制电路4将表示计时结果的计时信息输出给计时驱动部5。此外，控制电路4根据表冠开关检测电路1所输出的表冠开关检测信号K1IN，生成对计时部6的控制指示，并将所生成的控制指示输出给计时驱动部5。另外，控制指示指的是指针103的驱动停止、指针103的驱动重新开始等指示。此外，控制电路4根据计时驱动部5输出的感应信号的模式，判定计时驱动部所具有的步进马达(未图示)的旋转状况。控制电路4根据所判定的结果，在需要进行校正驱动的情况下，生成辅助驱动脉冲，并将所生成的辅助驱动脉冲输出给计时驱动部5。

计时驱动部5构成为包括驱动电路、步进马达、轮系、旋转检测判定电路(未图示)等。计时驱动部5根据控制电路4输出的计时信息，对计时部6进行驱动。此外，计时驱动部5的旋转检测判定电路对步进马达的旋转驱动时的自由振动所产生的感应信号进行检测，将表示步进马达是否进行了旋转等的驱动状态的感应信号的模式输出给控制电路4。

计时部6具有指针103(图1)，利用计时驱动部5进行驱动、停止、驱动重新开始等。

下面，对表冠开关检测电路1的结构进行说明。

图3是表示本实施方式的钟表装置的表冠开关检测电路1的结构的电路图。另外，在图3所示的电路中，基准电位Vdd成为比电源Vss高的电压。电源Vss例如是-1.55V。

表冠开关11根据表冠104(图1)的操作，能够以机械方式或电气方式选择连接状态和切断状态。表冠开关11例如在表冠104处于按入状态时切换为断开状态，而在处于拉出状态时切换为接通状态。此外，如图3所示，表冠开关11插入到信号线12的一端与基准电位Vdd之间。信号线12的另一端经由反相器13和反相器14而连接于表冠开关检测端子15。从表冠开关检测端子15输出表冠开关检测信号K1IN。表冠开关检测信号K1IN是对表冠开关11的接通状态和断开状态进行检测的信号。

在信号线12与电源Vss之间，插入有N沟道MOS晶体管16和N沟道MOS晶体管21。此外，在信号线12与电源Vss之间，插入有N沟道MOS晶体管17。N沟道MOS晶体管16和N沟道MOS晶体管17作为信号线12的下拉电阻发挥功能。N沟道MOS晶体管16的栅极(G)连接于基准电位Vdd。N沟道MOS晶体管16的漏极(D)连接于信号线12，源极(S)连接于N沟道MOS晶体管21的漏极，体端(B；Body)(也称作背栅)连接于电源Vss。N沟道MOS晶体管21的源极和体端连接于电源Vss。N沟道MOS晶体管21的栅极被NAND门36提供单触发脉冲信号OSP。N沟道MOS晶体管17的漏极连接于信号线12，源极和体端连接于电源Vss。N沟道MOS晶体管17的栅极被提供NAND门19的输出信号PD。

此外，在信号线12与基准电位Vdd之间插入有P沟道MOS晶体管22和P沟道MOS晶体管23。P沟道MOS晶体管22的漏极连接于信号线12，源极连接于P沟道MOS晶体管23的漏极，体端连接于基准电位Vdd。P沟道MOS晶体管22的栅极被NAND门36提供单触发脉冲信号OSP。P沟道MOS晶体管23的源极和体端连接于基准电位Vdd。P沟道MOS晶体管23的栅极被提供NAND门19的输出信号PD。

NAND门19的一个输入端被提供反相器14的输出信号。NAND门19的另一个输入端被系统复位端子18提供系统复位信号SRX。系统复位信号SRX是进行上电复位的信号。系统复位信号SRX在系统工作中成为高电平，在上电复位时成为低电平。反相器13的输入端子连接于信号线12，而输出端子连接于反相器14的输入端子。

单触发脉冲信号生成电路30由反相器31、反相器32、电容器33和NAND门34构成。反相器31的输入端被输入基准时钟信号SMP，输出端连接着反相器32的输入端和NAND门34的一个输入端。反相器32的输出端连接着电容器33的一端和NAND门34的另一个输入端。电容器33的另一端连接于基准电位。另外，电容器33可由MOS晶体管的栅氧化膜的电容形成。

单触发脉冲信号生成电路30被基准时钟端子37提供基准时钟信号SMP。单触发脉冲信号生成电路30的NAND门34的输出信号被提供给NAND门36的一个输入端。NAND门36的另一个输入端被检查信号输入端子35提供检查信号R＿CHECKX。检查信号R＿CHECKX是下拉电阻的检查用信号，在通常时成为高电平。在进行下拉电阻的检查时，检查信号R＿CHECKX成为低电平。

从NAND门36输出单触发脉冲信号OSP。该单触发脉冲信号OSP被提供给N沟道MOS晶体管21的栅极和P沟道MOS晶体管22的栅极。

图4是表示本实施方式的单触发脉冲信号生成电路30的一例的电路图。如图4所示，反相器31由包含P沟道MOS晶体管51和N沟道MOS晶体管52的CMOS(Complementary MOS：互补金属氧化物半导体)反相器构成。P沟道MOS晶体管51的漏极与N沟道MOS晶体管52的漏极连接，源极和体端连接于基准电位。P沟道MOS晶体管51的栅极和N沟道MOS晶体管52的栅极连接着基准时钟信号SMP。N沟道MOS晶体管52的源极和体端连接于电源Vss。

反相器32由包含P沟道MOS晶体管53和N沟道MOS晶体管54的CMOS反相器构成。P沟道MOS晶体管53的栅极和N沟道MOS晶体管54的栅极连接着P沟道MOS晶体管51的漏极与N沟道MOS晶体管52的漏极的交点。P沟道MOS晶体管53的漏极与N沟道MOS晶体管54的漏极连接，源极和体端连接于基准电位。N沟道MOS晶体管54的源极和体端连接于电源Vss。电容器33的一端连接着P沟道MOS晶体管53的漏极与N沟道MOS晶体管54的漏极的交点。

NAND门34由包含P沟道MOS晶体管55和56、以及N沟道MOS晶体管57和58的CMOS的NAND门构成。P沟道MOS晶体管55的栅极和N沟道MOS晶体管57的栅极上连接着P沟道MOS晶体管53的漏极、N沟道MOS晶体管54的漏极和电容器33的一端的交点。P沟道MOS晶体管55的漏极与N沟道MOS晶体管57 的漏极连接，源极和体端连接于基准电位。N沟道MOS晶体管57的源极连接于N沟道MOS晶体管58的漏极，体端连接于电源Vss。N沟道MOS晶体管58的栅极连接于P沟道MOS晶体管51的漏极与N沟道MOS晶体管52的漏极的交点，源极和体端连接于电源Vss。P沟道MOS晶体管56的漏极连接于P沟道MOS晶体管55的漏极与N沟道MOS晶体管57的漏极的交点，栅极连接于P沟道MOS晶体管51的漏极与N沟道MOS晶体管52的漏极的交点，源极和体端连接于基准电位。

NAND门36由包含P沟道MOS晶体管59和60、以及N沟道MOS晶体管61和62的CMOS的NAND门构成。P沟道MOS晶体管59的栅极和N沟道MOS晶体管61的栅极上连接着P沟道MOS晶体管55的漏极、N沟道MOS晶体管57的漏极和P沟道MOS晶体管56的漏极的交点。P沟道MOS晶体管59的漏极与N沟道MOS晶体管61的漏极连接，源极和体端连接于基准电位。N沟道MOS晶体管61的源极连接于N沟道MOS晶体管62的漏极，体端连接于电源Vss。N沟道MOS晶体管62的栅极连接于检查信号输入端子35，源极和体端连接于电源Vss。P沟道MOS晶体管60的漏极连接于P沟道MOS晶体管59的漏极与N沟道MOS晶体管61的漏极的交点，栅极连接于检查信号输入端子35，源极和体端连接于基准电位。P沟道MOS晶体管59的漏极、N沟道MOS晶体管61的漏极和P沟道MOS晶体管60的漏极的交点是NAND门36的输出，并且是单触发脉冲信号OSP。

图5是表示本实施方式的单触发脉冲信号生成电路30的动作的波形图。基准时钟端子37被提供图5(A)所示的基准时钟信号SMP。基准时钟信号SMP例如是频率128Hz的矩形波，其高电平期间与低电平期间相等。该基准时钟信号SMP被提供给反相器31。如图5(B)所示，从反相器31输出基准时钟信号SMP的反转信号。反相器31的输出信号被提供给NAND门34的一个输入端。

此外，反相器31的输出信号经由反相器32而被提供给NAND门34的另一个输入端。反相器32的输出信号对电容器33进行充放电。由此，从反相器32输出图5(C)所示的波形的信号。该反相器32的输出信号被提供给NAND门34。

NAND门34被输入图5(B)所示的反相器31的输出信号和图5(C)所示的反相器32的输出信号。由此，如图5(D)所示，从NAND门34以规定周期输出规定的脉冲宽度的脉冲信号。

NAND门34的输出信号被提供给NAND门36的一个输入端。NAND门36的另一个输入端被检查信号输入端子35提供检查信号R＿CHECKX。如图5(E)所示，检查信号R＿CHECKX在通常时成为高电平。如图5(F)所示，在检查信号R＿CHECKX为高电平的期间内，从NAND门36输出NAND门34的输出信号(图5(D))的反转信号。该NAND门36的输出信号作为单触发脉冲信号OSP而被提供给N沟道MOS晶体管21和P沟道MOS晶体管22的栅极。

如图5(F)所示，该单触发脉冲信号OSP成为规定脉冲宽度的脉冲信号。即，在本示例中，单触发脉冲信号OSP与频率128Hz的基准时钟信号SMP的下降同步地成为高电平，高电平的脉冲宽度成为100n秒。该脉冲宽度100n秒是与周期相比非常短的脉冲宽度。

下面，对本实施方式的动作进行说明。图3中，在表冠104(图1)处于被按入的状态时，表冠开关11为断开状态。在表冠开关11处于断开状态时，信号线12的一端成为开路状态。此时，N沟道MOS晶体管16的栅极是基准电位Vdd，因此N沟道MOS晶体管16为接通状态。这里，如果单触发脉冲信号OSP为高电平，则N沟道MOS晶体管21成为接通状态，将信号线12经由N沟道MOS晶体管16、N沟道MOS晶体管21而连接于电源Vss，信号线12被下拉至低电平。

在初始设定时，来自系统复位端子18的系统复位信号SRX成为低电平。在系统复位信号SRX成为低电平时，NAND门19的输出信号PD成为高电平，N沟道MOS晶体管17成为接通状态，P沟道MOS晶体管23成为断开状态。在N沟道MOS晶体管17接通时，N沟道MOS晶体管17作为下拉电阻发挥功能，信号线12被下拉至低电平。

这样，在初始设定时，利用N沟道MOS晶体管16和N沟道MOS晶体管17，将信号线12下拉至低电平。由此，来自表冠开关检测端子15的表冠开关检测信号K1IN成为低电平。

另外，在初始设定时，NAND门19的输出信号PD为高电平，P沟道MOS晶体管23处于断开状态。因此，从信号线12经由P沟道MOS晶体管22和P沟道MOS晶体管23而连接至基准电位Vdd的路径成为断开状态。

在通常工作时，来自系统复位端子18的系统复位信号SRX成为高电平。此外，表冠开关11是断开状态。在通常工作时，N沟道MOS晶体管16是接通状态，在单触发脉冲信号OSP使得N沟道MOS晶体管21成为接通状态时，信号线12经由N 沟道MOS晶体管16、N沟道MOS晶体管21而连接于电源Vss，信号线12被下拉至低电平。

在信号线12成为低电平时，NAND门19的输入信号成为低电平。由于NAND门19的输入信号是低电平，而且系统复位信号SRX是高电平，因而NAND门19的输出信号PD成为高电平，N沟道MOS晶体管17成为接通状态，P沟道MOS晶体管23成为断开状态。在N沟道MOS晶体管17成为接通状态时，N沟道MOS晶体管17作为下拉电阻发挥功能，信号线12被下拉至低电平。

这样，在通常工作时，利用N沟道MOS晶体管16和N沟道MOS晶体管17，将信号线12下拉至低电平，来自表冠开关检测端子15的表冠开关检测信号K1IN成为低电平。

另外，在通常工作时，NAND门19的输出信号PD是高电平，P沟道MOS晶体管23截止。因此，从信号线12经由P沟道MOS晶体管22和P沟道MOS晶体管23而连接至基准电位Vdd的路径成为断开状态。

在系统工作中拉出表冠104时，表冠开关11成为接通状态。在表冠开关11成为接通状态时，信号线12的一端经由表冠开关11而与基准电位Vdd连接，信号线12成为高电平。

在信号线12成为高电平时，反相器14的输出成为高电平，来自表冠开关检测端子15的表冠开关检测信号K1IN成为高电平。此外，在系统工作中，系统复位信号SRX成为高电平。因此，NAND门19的输出信号PD成为低电平。在NAND门19的输出信号PD成为低电平时，N沟道MOS晶体管17成为断开状态，P沟道MOS晶体管23成为接通状态。N沟道MOS晶体管17成为断开状态，从而N沟道MOS晶体管17不再作为下拉电阻发挥功能。

此外，在本实施方式中，在N沟道MOS晶体管16与电源Vss之间设置有N沟道MOS晶体管21。N沟道MOS晶体管21根据单触发脉冲信号OSP而成为接通状态或断开状态。在N沟道MOS晶体管16中流过电流的期间是单触发脉冲信号OSP为高电平而N沟道MOS晶体管21处于接通状态的期间，如图5(F)所示，单触发脉冲信号OSP为高电平的期间是100ns那样的非常短的期间。因此，经由N沟道MOS晶体管16而流过的电流很少。

此外，此时，P沟道MOS晶体管23处于接通状态。P沟道MOS晶体管22根据单触发脉冲信号OSP，与N沟道MOS晶体管21互补地进行动作。由此，在单触发脉冲信号OSP为低电平的期间内，利用从信号线12经由P沟道MOS晶体管22和P沟道MOS晶体管23而连接至基准电位Vdd的路径，将信号线12维持在高电平。

在表冠104再次被按入时，表冠开关11从接通状态成为断开状态。在表冠开关11从接通状态变为断开状态时，信号线12的一端成为开路状态。此时，N沟道MOS晶体管16是接通状态，在单触发脉冲信号OSP使得N沟道MOS晶体管21导通时，来自信号线12的电流经由N沟道MOS晶体管16和N沟道MOS晶体管21而流动，信号线12被下拉至低电平。由此，反相器14的输出信号成为低电平，来自表冠开关检测端子15的表冠开关检测信号K1IN成为低电平。

在反相器14的输出信号成为低电平时，NAND门19的输出信号PD成为高电平，N沟道MOS晶体管17成为接通状态，P沟道MOS晶体管23成为断开状态。在N沟道MOS晶体管17成为接通状态时，N沟道MOS晶体管17作为下拉电阻发挥功能，信号线12被下拉至低电平。

另外，如图5(G)所示，在表冠开关11处于断开状态时，如果单触发脉冲信号OSP为低电平，则P沟道MOS晶体管22和P沟道MOS晶体管23处于接通状态，N沟道MOS晶体管21处于断开状态。因此，利用从信号线12经由P沟道MOS晶体管22和P沟道MOS晶体管23而连接至基准电位Vdd的路径，将信号线12维持在高电平，如图5(H)所示，表冠开关检测信号K1IN被维持在高电平。然而，在单触发脉冲信号OSP从低电平变为高电平时，P沟道MOS晶体管22截止，N沟道MOS晶体管21成为接通状态，信号线12被下拉至低电平。在信号线12被下拉至低电平时，NAND门19的输出信号PD成为高电平，P沟道MOS晶体管23成为断开状态，N沟道MOS晶体管17成为接通状态。因此，信号线12被下拉至低电平，如图5(H)所示，表冠开关检测信号K1IN成为低电平。

本实施方式中，向N沟道MOS晶体管21的栅极提供单触发脉冲信号OSP而使得N沟道MOS晶体管21成为接通状态和断开状态，间歇性地对N沟道MOS晶体管16进行驱动，从而削减使表冠开关11接通时的消耗电流。本实施方式中，例如，通过使用图5(F)所示的频率为128Hz、脉冲宽度为100n秒的单触发脉冲信号OSP，能够使得下拉的平均电流例如在1nA以下。

这里，如果缩短了图5(F)所示的单触发脉冲信号OSP的脉冲宽度(高电平期间)，则电流的削减效果会进一步增大。然而，如果减小单触发脉冲信号OSP的脉冲宽度，则作为下拉电阻的功能会降低。

如图4所示，在本实施方式的单触发脉冲信号生成电路30中，利用反相器32的N沟道MOS晶体管54对电容器33进行充放电，形成图5(C)所示的波形的信号，生成单触发脉冲信号OSP。单触发脉冲信号OSP的脉冲宽度由电容器33的电容和N沟道MOS晶体管54的驱动能力决定。

即，如果增大了电容器33的电容，则图5(C)所示的信号的下降沿的变化变慢，单触发脉冲信号OSP的脉冲宽度变长。如果电容器33的电容较小，则图5(C)所示的信号的下降沿的变化变快，单触发脉冲信号OSP的脉冲宽度变短。

此外，如果N沟道MOS晶体管54的驱动能力较小，则电容器33的电容的充放电所需的时间变长，单触发脉冲信号OSP的脉冲宽度变长。如果N沟道MOS晶体管54的驱动能力较大，则电容器33的电容的充放电所需的时间变短，单触发脉冲信号OSP的脉冲宽度变短。

图3中，作为下拉电阻发挥功能的N沟道MOS晶体管16与单触发脉冲信号生成电路30的N沟道MOS晶体管54同样为N沟道的MOS晶体管。因此，集成电路上的特性表现出同样的趋势。由此，在本实施方式中，单触发脉冲信号生成电路30的脉冲宽度的变化与N沟道MOS晶体管16的下拉能力的变化互补地产生作用，下拉能力的偏差变小，下拉能力稳定。

即，在单触发脉冲信号生成电路30的N沟道MOS晶体管54的驱动能力较大的情况下，单触发脉冲信号OSP的脉冲宽度变短。如果单触发脉冲信号OSP的脉冲宽度变短，则N沟道MOS晶体管16的下拉能力有降低的趋势。然而，N沟道MOS晶体管54和N沟道MOS晶体管16的驱动能力表现出同样的趋势。即，如果由于制造上的偏差，使得N沟道MOS晶体管54的驱动能力变大，则N沟道MOS晶体管16的驱动能力也会变大。此外，如果由于温度变化等的影响，使得N沟道MOS晶体管54的驱动能力变大，则N沟道MOS晶体管16的驱动能力也变大。由此，即使N沟道MOS晶体管54的驱动能力变大，单触发脉冲信号OSP的脉冲宽度变短，因单触发脉冲信号OSP的脉冲宽度变短而造成的下拉能力的降低也会被N沟道MOS晶体管16的下拉能力的增加所抵消，下拉能力不会大幅变动。

此外，在单触发脉冲信号生成电路30的N沟道MOS晶体管54的驱动能力较小的情况下，单触发脉冲信号OSP的脉冲宽度变长。如果单触发脉冲信号OSP的脉冲宽度变长，则N沟道MOS晶体管16的电流有增加的趋势。然而，N沟道MOS晶体管54和N沟道MOS晶体管16的驱动能力表现出同样的趋势。因此，如果N沟道MOS晶体管54的驱动能力较小，则N沟道MOS晶体管16的驱动能力也较小，流过N沟道MOS晶体管16的电流也减少。由此，因单触发脉冲信号OSP的脉冲宽度变长而造成的电流的增加会被N沟道MOS晶体管16的驱动能力的降低所带来的电流的减少抵消，消耗电流不会大幅变动。

此外，在本实施方式的单触发脉冲信号生成电路30中，电容器33是使用了栅氧化膜的电容。因此，电容器33的电容与N沟道MOS晶体管54的驱动能力互补地产生作用，单触发脉冲信号OSP的脉冲宽度的偏差变小。

即，由于单触发脉冲信号生成电路30的电容器33是使用了栅氧化膜的电容，因此如果栅氧化膜变厚，则其电容会变小。如果电容器33的电容变小，则单触发脉冲信号OSP的脉冲宽度有变短的趋势。然而，如果使栅氧化膜变厚，则单触发脉冲信号生成电路30的电容器33会与之联动地使得构成反相器32的N沟道MOS晶体管54的栅氧化膜也变厚。如果N沟道MOS晶体管54的栅氧化膜变厚，则N沟道MOS晶体管54的驱动能力会变低。因此，电容器33的充放电时间变长，单触发脉冲信号OSP的脉冲宽度有变长的趋势。这样，栅氧化膜变厚，电容器33的电容变小，由此，即使单触发脉冲信号OSP的脉冲宽度较短，也会被N沟道MOS晶体管54的驱动能力的降低所抵消，单触发脉冲信号OSP的脉冲宽度的偏差变小。

此外，通过使栅氧化膜的下方成为杂质浓度较高的区域，能够降低耗尽层的扩展，使得电容值相对于栅极电压的偏差降低，能够进一步抑制单触发脉冲信号OSP的脉冲宽度的偏差。

如上所述，本实施方式的电子钟表100具有连接于信号线12的作为第1开关的表冠开关11、作为第2开关的N沟道MOS晶体管21、以及单触发脉冲信号生成电路30，表冠开关11被插入信号线12，N沟道MOS晶体管21的一端连接于表冠开关11的后级的信号线12，N沟道MOS晶体管21的另一端连接于电源Vss，单触发脉冲信号生成电路30使用基准时钟信号SMP生成单触发脉冲信号OSP，N沟道MOS晶体管21被单触发脉冲信号OSP控制。

根据这种结构，在拉出表冠104而使表冠开关11接通时，能够使得流过下拉电阻的电流变得非常小。由此，在店铺等中拉出表冠104进行展示的情况下，能够延长电池的寿命。

此外，本实施方式的电子钟表100具有振荡电路2、以及根据对从振荡电路得到的频率进行分频后的频率而计时的计时部6，基准时钟信号SMP由对从振荡电路得到的频率进行分频后的频率构成，第1开关(表冠开关11)是通过表冠104的动作而被选择连接状态和切断状态的开关。

此外，在本实施方式的电子钟表100中，关于基准时钟信号SMP，单触发脉冲信号生成电路30具有第1反相器31、第2反相器32、电容器33和NAND门34，第1反相器31的输入端被输入基准时钟信号SMP，输出端连接着第2反相器32的输入端和NAND门34的一个输入端，第2反相器32的输出端连接着电容器33的一端和NAND门34的另一个输入端，电容器33的另一端连接于基准电位，根据NAND门34的输出信号，生成比基准时钟信号SMP的高电平期间短的期间的高电平信号。

根据这种结构，不必使用高频率的信号，就能够生成高电平期间较短的脉冲信号，对下拉电阻间歇性地进行驱动，能够降低功耗。即，能够利用基于电子钟表100的振荡电路2所具备的石英振子的振荡频率32kHz(32768Hz)而制作出的例如128Hz左右的频率(基准时钟信号SMP)，来生成短时间的脉冲信号而对下拉电阻间歇性地进行驱动，因此不需要该间歇驱动专用的高频率，能够高效地实现低消耗化。即，例如为了生成图5(F)所示的100ns的短时间的脉冲，单纯地对上述的振荡频率进行分频等并不充分，而通过采用本发明的结构的表冠开关检测电路1，既能够将电路规模抑制在适当程度，又能够使用上述的振荡频率实现基于时间非常短的脉冲的间歇驱动。这是源于能够使得上述的基准时钟信号SMP成为基于构成钟表的本质的计时机构中也用到的振荡频率32kHz而制作出的频率，从而成为能够实现电子钟表100所特有的作用的结构。

此外，在本实施方式的电子钟表100中，电容器33由使用了栅氧化膜的电容形成，构成第2反相器32的N沟道MOS晶体管54对电容器33进行充放电而延迟基准时钟信号SMP的下降，单触发脉冲信号OSP的高电平期间的脉冲宽度由电容器33的电容和构成第2反相器32的N沟道MOS晶体管54的驱动能力决定。

根据这种结构，构成第2反相器32的N沟道MOS晶体管54的驱动能力与电容器33的电容互相抵消，能够抑制脉冲宽度的偏差。此外，电容器33的变化与作为下拉电阻发挥功能的N沟道MOS晶体管16的驱动能力的变化相互抵消，抑制了下拉能力的偏差，能够使得下拉能力和消耗电流变得稳定。

此外，在本实施方式的电子钟表100中，将作为第2开关的N沟道MOS晶体管16用作第1下拉电阻，根据单触发脉冲信号OSP对N沟道MOS晶体管16的功能进行控制。

根据这种结构，将作为第2开关发挥功能的N沟道MOS晶体管16用作第1下拉电阻，能够对第1下拉电阻间歇性地进行驱动。

此外，在本实施方式的电子钟表100中，在信号线12与作为第2开关发挥功能的N沟道MOS晶体管21之间插入有作为第1下拉电阻发挥功能的N沟道MOS晶体管16，根据单触发脉冲信号OSP对第1下拉电阻的功能进行控制。

根据这种结构，在信号线12与作为第2开关发挥功能的N沟道MOS晶体管21之间插入有作为第1下拉电阻发挥功能的N沟道MOS晶体管16，能够对第1下拉电阻间歇性地进行驱动。

此外，在本实施方式的电子钟表100中，在信号线12与电源Vss之间插入有作为第2下拉电阻发挥功能的N沟道MOS晶体管17，根据信号线12的输出电平和复位信号SRX，对N沟道MOS晶体管17的功能进行控制。

根据这种结构，在表冠开关11断开的期间内，利用作为第2下拉电阻发挥功能的N沟道MOS晶体管17对信号线12进行下拉，从而不易受到噪声的影响。

此外，在本实施方式的电子钟表100中，在信号线12与基准电位Vdd之间插入有连接信号线12与基准电位Vdd的作为第3开关的P沟道MOS晶体管22，使P沟道MOS晶体管22与N沟道MOS晶体管21互补地进行动作。

根据这种结构，在表冠开关11接通的期间内，利用作为第3开关发挥功能的P沟道MOS晶体管22，能够将信号线12的信号电平维持在高电平。

＜第1实施方式的变形例＞

图6是表示本实施方式的钟表装置的表冠开关检测电路1A的变形例的电路图。图6中，对于与图3的表冠开关检测电路1相同的部分赋予同一符号并省略对其的说明。另外，变形例的电子钟表100的结构是在图2中将表冠开关检测电路1置换为表冠开关检测电路1A而成的结构。

在前述的图3所示的表冠开关检测电路1中，在作为下拉电阻发挥功能的N沟道MOS晶体管16与电源Vss之间插入有N沟道MOS晶体管21，利用单触发脉冲信号OSP使得N沟道MOS晶体管21成为接通状态和断开状态，从而对N沟道MOS晶体管16间歇性地进行驱动。这样，在图3所示的结构中，成为作为下拉电阻发挥功能的N沟道MOS晶体管16与作为开关元件的N沟道MOS晶体管21分离的结构。

与此相对，在图6所示的变形例中，利用单触发脉冲信号OSP使得作为下拉电阻发挥功能的N沟道MOS晶体管16成为接通状态和断开状态，利用1个N沟道MOS晶体管16来实现图3的结构中的N沟道MOS晶体管16和N沟道MOS晶体管21的功能。其他结构都与图3所示的内容同样。另外，N沟道MOS晶体管16的漏极连接于信号线12，源极和体端连接于电源Vss，栅极被提供单触发脉冲信号OSP。

上述第1实施方式的变形例也可得到与第1实施方式同样的效果。

[第2实施方式]

下面，对第2实施方式进行说明。另外，本实施方式的电子钟表100的结构是在图2中将表冠开关检测电路1置换为表冠开关检测电路1B后的结构。

图7是表示本实施方式的钟表装置的表冠开关检测电路1B的结构的电路图。另外，图7所示的电路中，基准电位Vdd成为比电源Vss高的电压。电源Vss例如为-1.55V。

图7中，表冠开关311被插入到信号线312的一端与电源Vss之间。信号线312的另一端经由反相器313而连接于表冠开关检测端子315。从表冠开关检测端子315输出表冠开关检测信号K1INX。表冠开关检测信号K1INX是对表冠开关311的接通状态和断开状态进行检测的信号。

在信号线312与基准电位Vdd之间，插入有P沟道MOS晶体管316和P沟道MOS晶体管317。P沟道MOS晶体管316和P沟道MOS晶体管317作为上拉电阻发挥功能。P沟道MOS晶体管316的漏极连接于信号线312，源极和体端连接于基准电位Vdd。P沟道MOS晶体管316的栅极被NOR门336提供单触发脉冲信号OSPX。P沟道MOS晶体管317的漏极连接于信号线312，源极和体端连接于基准电位Vdd。P沟道MOS晶体管317的栅极被提供AND(与)门319的输出信号PU。

此外，在信号线312与电源Vss之间，插入有N沟道MOS晶体管322和N沟道MOS晶体管323。N沟道MOS晶体管322的漏极连接于信号线312，源极和体端连接于N沟道MOS晶体管323的漏极。N沟道MOS晶体管322的栅极被NOR门336 提供单触发脉冲信号OSPX。N沟道MOS晶体管323的源极和体端连接于电源Vss。N沟道MOS晶体管323的栅极被提供AND门319的输出信号PU。

AND门319的一个输入端被提供反相器313的输出信号。AND门319的另一个输入端被系统复位端子318提供系统复位信号SRX。系统复位信号SRX是进行上电复位的信号。系统复位信号SRX在系统工作中成为高电平，而在上电复位时成为低电平。反相器313的输入端子连接于信号线312。

单触发脉冲信号生成电路330由反相器331、反相器332、电容器333和NOR门334构成。

反相器331的输入端被输入基准时钟信号SMP，输出端连接着反相器332的输入端和NOR门334的一个输入端。反相器332的输出端连接着电容器333的一端和NOR门334的另一个输入端。电容器333的另一端连接于基准电位。

单触发脉冲信号生成电路330被基准时钟端子337提供基准时钟信号SMP。来自单触发脉冲信号生成电路330的NOR门334的输出信号被提供给NOR门336的一个输入端。NOR门336的另一个输入端被检查信号输入端子335提供检查信号R＿CHECK。检查信号R＿CHECK是上拉电阻的检查用的信号，在通常时成为低电平。在进行上拉电阻的检查时，检查信号R＿CHECK成为高电平。

从NOR门336输出单触发脉冲信号OSPX。该单触发脉冲信号OSPX被提供给P沟道MOS晶体管316的栅极和N沟道MOS晶体管322的栅极。

图8是表示单触发脉冲信号生成电路330的一例的电路图。如图8所示，反相器331由包含P沟道MOS晶体管351和N沟道MOS晶体管352的CMOS反相器构成。另外，反相器331的结构是将反相器31(图4)的P沟道MOS晶体管51置换为P沟道MOS晶体管351，并将N沟道MOS晶体管52置换为N沟道MOS晶体管352而成的结构。

此外，反相器332由包含P沟道MOS晶体管353和N沟道MOS晶体管354的CMOS反相器构成。另外，反相器332的结构是将反相器32(图4)的P沟道MOS晶体管53置换为P沟道MOS晶体管353，并将N沟道MOS晶体管54置换为N沟道MOS晶体管354而成的结构。电容器333由使用了栅氧化膜的电容形成。

NOR门334由包含P沟道MOS晶体管355和356、以及N沟道MOS晶体管357和358的CMOS的NOR门构成。P沟道MOS晶体管355的栅极和N沟道MOS晶体管357的栅极连接着P沟道MOS晶体管353的漏极、N沟道MOS晶体管354的漏极和电容器333的一端的交点。P沟道MOS晶体管355的漏极与P沟道MOS晶体管356的源极连接，源极和体端连接于基准电位。P沟道MOS晶体管356的漏极连接于N沟道MOS晶体管357的漏极和N沟道MOS晶体管358的漏极，栅极连接于P沟道MOS晶体管351的漏极、N沟道MOS晶体管352的漏极和N沟道MOS晶体管358的栅极。N沟道MOS晶体管357的源极和体端连接于电源Vss。N沟道MOS晶体管358的源极和体端连接于电源Vss。

NOR门336由包含P沟道MOS晶体管359和360、以及N沟道MOS晶体管361和362的CMOS的NOR门构成。P沟道MOS晶体管359的栅极和N沟道MOS晶体管361的栅极连接着P沟道MOS晶体管356的漏极、N沟道MOS晶体管357的漏极和N沟道MOS晶体管358的漏极的交点。P沟道MOS晶体管359的漏极与P沟道MOS晶体管360的源极连接，源极和体端连接于基准电位。P沟道MOS晶体管360的漏极连接于N沟道MOS晶体管361的漏极和N沟道MOS晶体管362的漏极，栅极连接于检查信号输入端子335。N沟道MOS晶体管361的源极和体端连接于电源Vss。N沟道MOS晶体管362的源极和体端连接于电源Vss。P沟道MOS晶体管360的漏极、N沟道MOS晶体管361的漏极和N沟道MOS晶体管362的漏极的交点是NOR门336的输出，即是单触发脉冲信号OSPX。

图9是表示本实施方式的单触发脉冲信号生成电路330的动作的波形图。基准时钟端子337被提供图9(A)所示的基准时钟信号SMP。基准时钟信号SMP例如是频率128Hz的矩形波，其高电平期间和低电平期间相等。该基准时钟信号SMP被提供给反相器331。如图9(B)所示，从反相器331输出基准时钟信号SMP的反转信号。反相器331的输出信号被提供给NOR门334的一个输入端。

此外，反相器331的输出信号经由反相器332而被提供给NOR门334的一个输入端。在反相器332与NOR门334之间形成有电容器333。反相器332的输出信号对电容器333进行充放电，从反相器332输出如图9(C)所示的波形的信号。该反相器332的输出信号被提供给NOR门334的另一个输入端。

NOR门334被输入图9(B)所示的反相器331的输出信号和图9(C)所示的波形的反相器332的输出信号。由此，如图9(D)所示，从NOR门334以规定周期输出规定的脉冲宽度的脉冲信号。

NOR门334的输出信号被提供给NOR门336的一个输入端。NOR门336的另一个输入端被检查信号的输入端提供检查信号R＿CHECK。如图9(E)所示，检查信号R＿CHECK在通常时成为低电平。如图9(F)所示，在检查信号R＿CHECK为低电平的期间内，从NOR门336输出NOR门334的输出信号(图9(D))的反转信号。该NOR门336的输出信号作为单触发脉冲信号OSPX而被提供给P沟道MOS晶体管316和N沟道MOS晶体管322的栅极。

如图9(F)所示，该单触发脉冲信号OSPX成为规定脉冲宽度的脉冲信号。即，在本例中，单触发脉冲信号OSPX以与频率128Hz的基准时钟信号SMP的上升同步的周期成为低电平，低电平的脉冲宽度为100n秒。该脉冲宽度100n秒是与周期相比非常短的脉冲宽度。

下面，对本实施方式的动作进行说明。在表冠104处于被按入的状态时，表冠开关311处于断开状态。在表冠开关311为断开状态时，信号线312的一端成为开路状态。这里，在单触发脉冲信号OSPX成为低电平，P沟道MOS晶体管316成为接通状态时，经由P沟道MOS晶体管316而与基准电源Vdd连接，信号线312被上拉至高电平。在信号线312为高电平时，反相器313的输出信号成为低电平。

在初始设定时，来自系统复位端子318的系统复位信号SRX成为低电平，AND门319的输出信号PU成为低电平，P沟道MOS晶体管317成为接通状态，N沟道MOS晶体管323成为断开状态。在P沟道MOS晶体管317成为接通状态时，P沟道MOS晶体管317作为上拉电阻发挥功能，信号线312被上拉至高电平。

这样，在初始设定时，利用P沟道MOS晶体管317和P沟道MOS晶体管316，将信号线312上拉至高电平。由此，表冠开关检测信号K1INX成为低电平。

另外，在初始设定时，AND门319的输出信号PU是低电平，N沟道MOS晶体管323处于断开状态。因此，从信号线312经由N沟道MOS晶体管322和N沟道MOS晶体管323而连接至电源Vss的路径处于断开状态。

在通常工作时，来自系统复位端子318的系统复位信号SRX成为高电平。此外，表冠开关311处于断开状态。在通常工作时，单触发脉冲信号OSPX使得P沟道MOS晶体管316成为接通状态时，经由P沟道MOS晶体管316而连接于基准电源Vdd，信号线312被上拉至高电平。在信号线312被上拉至高电平时，反相器313的输出信号成为低电平，由此，来自表冠开关检测端子315的表冠开关检测信号K1INX成为低电平。

反相器313的输出信号是低电平，来自系统复位端子318的系统复位信号SRX为高电平，因而AND门319的输出信号PU成为低电平。在AND门319的输出信号PU成为低电平时，P沟道MOS晶体管317导通，N沟道MOS晶体管323成为断开状态。在P沟道MOS晶体管317成为接通状态时，P沟道MOS晶体管317作为上拉电阻发挥功能，信号线312被上拉至高电平。

这样，在通常工作时，利用P沟道MOS晶体管317和P沟道MOS晶体管316，将信号线312上拉至高电平。

另外，在通常工作时，AND门319的输出信号PU是低电平，N沟道MOS晶体管323处于断开状态。因此，从信号线312经由N沟道MOS晶体管322和N沟道MOS晶体管323而连接至电源Vss的路径处于断开状态。

在系统工作中拉出表冠104时，表冠开关311成为接通状态。在表冠开关311成为接通状态时，信号线312的一端经由表冠开关311而连接于电源Vss，信号线312成为低电平。

在信号线312成为低电平时，反相器313的输出成为高电平，来自表冠开关检测端子315的表冠开关检测信号K1INX成为高电平。此外，在系统工作中，系统复位信号SRX成为高电平。因此，AND门319的输出信号PU成为高电平，P沟道MOS晶体管317截止，N沟道MOS晶体管323成为接通状态。在P沟道MOS晶体管317成为断开状态时，P沟道MOS晶体管317不再作为上拉电阻发挥功能。

另外，此时，在P沟道MOS晶体管316处于接通状态时，电流经由P沟道MOS晶体管316而流动。P沟道MOS晶体管316导通的期间仅为单触发脉冲信号OSPX成为低电平的期间。如图9(F)所示，单触发脉冲信号OSPX为低电平的期间很短。因此，经由P沟道MOS晶体管316而流过的电流很少。

此外，此时，N沟道MOS晶体管322根据单触发脉冲信号OSPX，与P沟道MOS晶体管316互补地进行动作。由此，在单触发脉冲信号OSPX为高电平的期间内，与从信号线312经由N沟道MOS晶体管322和N沟道MOS晶体管323连接至电源Vss的路径相连，信号线312被维持在低电平。

在表冠104再次被按入时，表冠开关311从接通状态变为断开状态。在表冠开关311从接通状态变为断开状态时，信号线312的一端成为开路状态。此时，在单触发脉冲信号OSPX成为低电平，P沟道MOS晶体管316成为接通状态时，经由P沟道MOS晶体管316而连接信号线312，信号线312被上拉至高电平。由此，反相器313的输出信号成为低电平，来自表冠开关检测端子315的表冠开关检测信号K1INX成为低电平。

在反相器313的输出信号成为低电平时，AND门319的输出信号PU成为低电平，P沟道MOS晶体管317成为接通状态，N沟道MOS晶体管323成为断开状态。在P沟道MOS晶体管317成为接通状态时，P沟道MOS晶体管317作为上拉电阻发挥功能，信号线312被上拉至高电平。

另外，在表冠开关311断开时，如果单触发脉冲信号OSPX为高电平，则N沟道MOS晶体管322和N沟道MOS晶体管323处于接通状态，P沟道MOS晶体管316处于断开状态。因此，利用从信号线312经由N沟道MOS晶体管322和N沟道MOS晶体管323而连接至电源Vss的路径，使得信号线312被维持在低电平，如图9(H)所示，表冠开关检测信号K1INX被维持在高电平。然而，在单触发脉冲信号OSPX成为低电平时，N沟道MOS晶体管322成为断开状态，P沟道MOS晶体管316成为接通状态，信号线312被上拉至高电平。在信号线312被上拉至高电平时，AND门319的输出信号PU成为低电平，N沟道MOS晶体管323截止。因此，如图9(H)所示，表冠开关检测信号K1INX成为低电平。

本实施方式中，向P沟道MOS晶体管316的栅极提供单触发脉冲信号OSPX，对P沟道MOS晶体管316间歇性地进行驱动，从而削减表冠开关311接通时的消耗电流。这里，如果缩短了图9(F)所示的单触发脉冲信号OSPX的脉冲宽度(低电平期间)，则电流的削减效果变大。

此外，作为上拉电阻发挥功能的P沟道MOS晶体管316与单触发脉冲信号生成电路330的P沟道MOS晶体管353同样地是P沟道的MOS晶体管。因此，集成电路上的特性表现出同样的趋势。由此，在本实施方式中，与第1实施方式同样，单触发脉冲信号生成电路330的脉冲宽度的变化与P沟道MOS晶体管316的上拉能力的变化互补地产生作用，上拉能力的偏差变小，上拉能力和消耗电流变得稳定。

即，如果增大了电容器333的电容，则图9(C)所示的信号的上升沿的变化变慢，单触发脉冲信号OSPX的脉冲宽度变长。如果电容器333的电容较小，则图9(C)所示的信号的上升沿的变化变快，单触发脉冲信号OSPX的脉冲宽度变短。

此外，如果P沟道MOS晶体管353的驱动能力较小，则电容器333的电容的充放电所需的时间变长，单触发脉冲信号OSPX的脉冲宽度变长。如果P沟道MOS晶体管353的驱动能力较大，则电容器333的电容的充放电所需的时间变短，单触发脉冲信号OSPX的脉冲宽度变短。

图7中，作为上拉电阻发挥功能的P沟道MOS晶体管316与单触发脉冲信号生成电路330的P沟道MOS晶体管353同样是P沟道的MOS晶体管。因此，集成电路上的特性表现出同样的趋势。即，如果由于制造上的偏差，使得P沟道MOS晶体管353的驱动能力变大，则P沟道MOS晶体管316的驱动能力也变大。此外，如果由于温度变化等的影响，使得P沟道MOS晶体管353的驱动能力变大，则P沟道MOS晶体管316的驱动能力也会变大。

在单触发脉冲信号生成电路330的P沟道MOS晶体管353的驱动能力较大的情况下，单触发脉冲信号OSPX的脉冲宽度变短。如果单触发脉冲信号OSPX的脉冲宽度变短，则P沟道MOS晶体管316的上拉能力有降低的趋势。然而，P沟道MOS晶体管353和P沟道MOS晶体管316的驱动能力表现出同样的趋势。因此，如果P沟道MOS晶体管353的驱动能力较大，则P沟道MOS晶体管316的驱动能力也较大。由此，因单触发脉冲信号OSPX的脉冲宽度变短而造成的上拉能力的降低被P沟道MOS晶体管316的驱动能力的增加所抵消，上拉能力不会大幅变动。

此外，在单触发脉冲信号生成电路330的P沟道MOS晶体管353的驱动能力较小的情况下，单触发脉冲信号OSPX的脉冲宽度变长。如果单触发脉冲信号OSPX的脉冲宽度变长，则P沟道MOS晶体管316的电流有增加的趋势。然而，P沟道MOS晶体管353和P沟道MOS晶体管316的驱动能力表现出同样的趋势。因此，如果P沟道MOS晶体管353的驱动能力较小，则P沟道MOS晶体管316的驱动能力也较小，流过P沟道MOS晶体管316的电流也减少。由此，因单触发脉冲信号OSPX的脉冲宽度变长而造成的电流的增加被P沟道MOS晶体管316的电流的减少所抵消，消耗电流不会大幅变动。

此外，在本实施方式的单触发脉冲信号生成电路330中，电容器333是使用了栅氧化膜的电容。因此，与第1实施方式同样，电容器333的电容和P沟道MOS晶体管353的驱动能力互补地产生作用，单触发脉冲信号OSPX的脉冲宽度的偏差变小。

即，由于单触发脉冲信号生成电路330的电容器333是使用了栅氧化膜的电容，因而如果栅氧化膜变厚，则其电容变小。在电容器333的电容变小时，单触发脉冲信号OSPX的脉冲宽度有变短的趋势。然而，如果单触发脉冲信号生成电路330的电容器333的栅氧化膜变厚，则与之联动地，构成反相器332的P沟道MOS晶体管353的栅氧化膜也变厚。在P沟道MOS晶体管353的栅氧化膜变厚时，P沟道MOS晶体管353的驱动能力变低。因此，电容器333的充放电时间变长，单触发脉冲信号OSPX的脉冲宽度有变长的趋势。这样，通过使栅氧化膜变厚，减小电容器333的电容，即使单触发脉冲信号OSPX的脉冲宽度变短，也会被P沟道MOS晶体管353的驱动能力的降低所抵消，单触发脉冲信号OSPX的脉冲宽度的偏差变小。

此外，通过使栅氧化膜的下方成为杂质浓度较浓的区域，能够降低耗尽层的扩展，使得电容值相对于栅极电压的偏差降低，能够进一步抑制单触发脉冲信号OSPX的脉冲宽度的偏差。

如上所述，本实施方式的电子钟表100具有连接于信号线312的作为第1开关的表冠开关311、作为第2开关的P沟道MOS晶体管316和单触发脉冲信号生成电路330，表冠开关311被插入到信号线312，P沟道MOS晶体管316的一端连接于表冠开关311的后级的信号线312，P沟道MOS晶体管316的另一端连接于基准电位Vdd，单触发脉冲信号生成电路330使用基准时钟信号SMP生成单触发脉冲信号OSPX，P沟道MOS晶体管316被单触发脉冲信号OSPX控制。

根据这种结构，在拉出表冠104而接通了表冠开关311时，能够使得流过上拉电阻的电流变得非常小。由此，在店铺等中拉出表冠104进行展示的情况下，能够延长电池的寿命。

此外，本实施方式的电子钟表100具有振荡电路2和计时部6，该计时部6根据对从振荡电路得到的频率进行分频后的频率而计时，基准时钟信号SMP由对从振荡电路得到的频率进行分频后的频率构成，第1开关(表冠开关311)是通过表冠104的动作而被选择连接状态和切断状态的开关。

此外，在本实施方式的电子钟表中，单触发脉冲信号生成电路330具有第1反相器331、第2反相器332、电容器333和NOR门334，第1反相器331的输入端被输入基准时钟信号SMP，输出端连接着第2反相器332的输入端和NOR门334的一个输入端，第2反相器332的输出端连接着电容器333的一端和NOR门334的另一个输入端，电容器333的另一端连接于基准电位，根据NOR门334的输出信号，生成比基准时钟信号SMP的低电平期间短的期间的低电平信号。

根据这种结构，不必使用高频率的信号，就能够生成低电平期间较短的脉冲信号，能够对上拉电阻间歇性地进行驱动，降低功耗。此外，与第1实施方式同样，能够利用基于电子钟表100的振荡电路2所具备的石英振子的振荡频率32kHz而制作出的基准时钟信号SMP，来生成短时间的脉冲信号而对下拉电阻间歇性地进行驱动，因此无需该间歇性驱动专用的较高频率，能够高效地实现低消耗化。通过采用本发明的结构的表冠开关检测电路1A，能够将电路规模抑制在适当程度并能够使用上述的振荡频率进行基于时间非常短的脉冲的间歇性驱动。

此外，在本实施方式的电子钟表中，电容器333由使用了栅氧化膜的电容而形成，构成第2反相器332的P沟道MOS晶体管353对电容器333进行充放电而使基准时钟信号SMP的上升延迟，单触发脉冲信号OSPX的低电平期间的脉冲宽度由电容器333的电容和构成第2反相器332的P沟道MOS晶体管353的驱动能力决定。

根据这种结构，构成第2反相器332的P沟道MOS晶体管353的驱动能力和电容器333的电容相抵消，能够抑制脉冲宽度的偏差。此外，电容器333的变化与作为上拉电阻发挥功能的P沟道MOS晶体管316的驱动能力的变化相抵消，能够抑制上拉能力的偏差，使得上拉能力和消耗电流变得稳定。

此外，在本实施方式的电子钟表中，将作为第2开关的P沟道MOS晶体管316用作第1上拉电阻，根据单触发脉冲信号OSPX对P沟道MOS晶体管316的功能进行控制。

根据这种结构，将作为第2开关发挥功能的P沟道MOS晶体管316用作第1上拉电阻，能够对第1上拉电阻间歇性地进行驱动。

此外，在本实施方式的电子钟表中，在信号线312与基准电位Vdd之间插入有作为第2上拉电阻发挥功能的P沟道MOS晶体管317，根据信号线312的输出电平和复位信号SRX，对P沟道MOS晶体管317的功能进行控制。

根据这种结构，在表冠开关311断开的期间，利用作为第2上拉电阻发挥功能的P沟道MOS晶体管317对信号线312进行上拉，从而不易受到噪声的影响。

此外，在本实施方式的电子钟表中，在信号线312与电源Vss之间插入有连接信号线312与电源Vss的作为第3开关的N沟道MOS晶体管322，使N沟道MOS晶体管322与P沟道MOS晶体管316互补地进行动作。

根据这种结构，在表冠开关311接通的期间，能够利用作为第3开关发挥功能的N沟道MOS晶体管322，将信号线312的信号电平维持在低电平。

以上，参照附图对本发明的实施方式进行了详细说明，然而具体的结构不限于这些实施方式，还包含不脱离本发明主旨的范围内的设计变更等。

Claims (15)

1.一种电子钟表，其具有连接于信号线的第1开关、第2开关和单触发脉冲信号生成电路，

所述第1开关被插入所述信号线，

所述第2开关的一端连接于所述第1开关的后级的所述信号线，

所述第2开关的另一端连接于电源，

所述单触发脉冲信号生成电路使用基准时钟信号生成单触发脉冲信号，

所述第2开关被所述单触发脉冲信号控制。

2.根据权利要求1所述的电子钟表，其中，

该电子钟表具有振荡电路和计时部，该计时部根据对从所述振荡电路得到的频率进行分频后的频率而计时，

所述基准时钟信号由对从所述振荡电路得到的频率进行分频后的频率构成，

所述第1开关是通过表冠的动作而被选择连接状态和切断状态的开关。

3.根据权利要求1或2所述的电子钟表，其中，

所述单触发脉冲信号生成电路具有第1反相器、第2反相器、电容器和NAND门，

所述第1反相器的输入端被输入所述基准时钟信号，输出端连接着所述第2反相器的输入端和所述NAND门的一个输入端，

所述第2反相器的输出端连接着所述电容器的一端和所述NAND门的另一个输入端，

所述电容器的另一端连接于基准电位，

所述单触发脉冲信号生成电路根据所述NAND门的输出信号，生成比所述基准时钟信号的高电平期间短的期间的高电平信号。

4.根据权利要求3所述的电子钟表，其中，

所述电容器由使用了栅氧化膜的电容形成，

构成所述第2反相器的晶体管对所述电容器进行充放电而延迟所述基准时钟信号的下降，

所述单触发脉冲信号的高电平期间的脉冲宽度由所述电容器的电容和构成所述第2反相器的晶体管的驱动能力决定。

5.根据权利要求1所述的电子钟表，其特征在于，

将所述第2开关用作第1下拉电阻，根据所述单触发脉冲信号，对所述第1下拉电阻的功能进行控制。

6.根据权利要求1所述的电子钟表，其中，

在所述信号线与所述第2开关之间插入有第1下拉电阻，根据所述单触发脉冲信号对所述第1下拉电阻的功能进行控制。

7.根据权利要求5或6所述的电子钟表，其中，

在所述信号线与所述电源之间插入有第2下拉电阻，根据所述信号线的输出电平和复位信号，对所述第2下拉电阻的功能进行控制。

8.根据权利要求7所述的电子钟表，其中，

在所述信号线与基准电位之间，插入有连接所述信号线与所述基准电位的第3开关，使所述第3开关与所述第2开关互补地进行动作。

9.一种电子钟表，其具有连接于信号线的第1开关、第2开关和单触发脉冲信号生成电路，

所述第1开关被插入所述信号线，

所述第2开关的一端连接于所述第1开关的后级的所述信号线，

所述第2开关的另一端连接于基准电位，

所述单触发脉冲信号生成电路使用基准时钟信号生成单触发脉冲信号，

所述第2开关被所述单触发脉冲信号控制。

10.根据权利要求9所述的电子钟表，其中，

该电子钟表具有振荡电路和计时部，该计时部根据对从所述振荡电路得到的频率进行分频后的频率而计时，

所述基准时钟信号由对从所述振荡电路得到的频率进行分频后的频率构成，

所述第1开关是通过表冠的动作而被选择连接状态和切断状态的开关。

11.根据权利要求9或10所述的电子钟表，其中，

所述单触发脉冲信号生成电路具有第1反相器、第2反相器、电容器和NOR门，

所述第1反相器的输入端被输入所述基准时钟信号，输出端连接着所述第2反相器的输入端和所述NOR门的一个输入端，

所述第2反相器的输出端连接着所述电容器的一端和所述NOR门的另一个输入端，

所述电容器的另一端连接于基准电位，

根据所述NOR门的输出信号，生成比所述基准时钟信号的低电平期间短的期间的低电平信号。

12.根据权利要求11所述的电子钟表，其中，

所述电容器由使用了栅氧化膜的电容形成，

构成所述第2反相器的晶体管对所述电容器进行充放电而延迟所述基准时钟信号的上升，

所述单触发脉冲信号的低电平期间的脉冲宽度由所述电容器的电容和构成所述第2反相器的晶体管的驱动能力决定。

13.根据权利要求9所述的电子钟表，其中，

将所述第2开关作为第1上拉电阻，根据所述单触发脉冲信号对所述第1上拉电阻的功能进行控制。

14.根据权利要求13所述的电子钟表，其中，

在所述信号线与所述基准电位之间插入有第2上拉电阻，根据所述信号线的输出电平和复位信号对所述第2上拉电阻的功能进行控制。

15.根据权利要求14所述的电子钟表，其中，

在所述信号线与电源之间插入有连接所述信号线与所述电源的第3开关，使所述第3开关与所述第2开关互补地进行动作。