JP2003174323A

JP2003174323A - 半導体集積回路

Info

Publication number: JP2003174323A
Application number: JP2001371556A
Authority: JP
Inventors: Kazuhisa Kida; 和久来田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-12-05
Filing date: 2001-12-05
Publication date: 2003-06-20

Abstract

(57)【要約】【課題】低電圧でも動作を開始させることが可能な半
導体集積回路を提供する。【解決手段】動作クロックに従って昇圧動作を行い、
動作停止時には入力された電圧をそのまま出力する昇圧
回路１２を設け、昇圧回路１２の出力電圧を電源電圧と
して動作し、クロックを昇圧回路１２へ供給するＣＭＯ
Ｓ型インバータ２による発振回路を設ける。また、外部
電源端子から入力される外部電源電圧を電源電圧として
動作し、ＣＭＯＳ型インバータ２による発振が安定する
まで昇圧回路１２を正常動作させるために昇圧回路１２
へ動作クロックとして供給する抵抗負荷型インバータ１
０による発振回路を設ける。さらに、ＣＭＯＳ型インバ
ータ２による発振が安定するのを待ち、ＣＭＯＳ型イン
バータ２による発振動作が安定した後に抵抗負荷型イン
バータ１０の動作を停止させる発振安定待ち回路１３を
設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、抵抗負荷型インバ
ータ駆動の発振回路と昇圧回路とＣＭＯＳ型インバータ
駆動の発振回路を内蔵したワンチップマイクロコンピュ
ータ等の半導体集積回路に関するものである。

【０００２】

【従来の技術】近年では、機器の小型化・軽量化や環境
保護を理由に、電源として用いる電池の使用本数を削減
したり、蓄電池であるＮｉ−Ｃｄ（１．１Ｖ〜１．６
Ｖ）電池等を用いたりする動きがある。

【０００３】また、電池使用本数の削減分、あるいは電
源としてＮｉ−Ｃｄ電池を使用した場合でも、電池の長
寿命化が叫ばれている。これらを受けて半導体集積回路
やマイクロコンピュータは、低電圧化、低消費電流化が
要求されている。

【０００４】図１０は、ＭＯＳ−ＩＣを用いた従来の半
導体集積回路の一例を示す概略回路図である。図１０に
おいて、１は電源電圧などの定まった電圧、２はＣＭＯ
Ｓ型インバータ、３は帰還抵抗、４はクロック入力端
子、５はクロック出力端子（内部の動作クロックの供給
端にもなっている）、６はチップ外に設けられる振動
子、７Ａ，７Ｂはチップ外に設けられる外部発振容量、
８はＣＭＯＳ型インバータ２の正電源（後述の昇圧回路
の出力電圧）、９は電源、１２は昇圧回路である。

【０００５】この回路は、基本的にコルピッツ発振回路
であり、ＣＭＯＳ型インバータ２は、帰還抵抗３によ
り、その動作点は発振しないときに、最も利得の大き
い、オンでもオフでもない状態となる。この半導体集積
回路は、周波数が低い場合、図１０のＡ点（ＣＭＯＳ型
インバータ２の入力端）の電圧とＢ点（ＣＭＯＳ型イン
バータ２の出力端）の電圧は逆位相であり、発振回路全
体としては、正帰還（０゜または３６０×Ｋ°）した周
波数で発振する。Ｋは任意の整数である。

【０００６】図１０の半導体集積回路の動作を図１１の
波形図を参照しながら説明する。図１１（ａ）は昇圧回
路１２の出力電圧（Ｃ点の電圧）を示し、図１１（ｂ）
はＣＭＯＳ型インバータ２の出力端（Ｂ点の電圧）を示
し、図１１（ｃ）はＣＭＯＳ型インバータ２の入力端
（Ａ点の電圧）を示している。

【０００７】具体的には、図１０に示すように、発振用
の外部発振容量７Ａ，７Ｂと振動子６とを接続した状態
で、電源（電圧ＶＤＤ）９を投入すると、図１０のＡ点
およびＢ点の電圧が、図１１の時刻ｔ０（電源投入時）
と時刻ｔ１の間（昇圧回路停止、発振停止状態）でフロ
ーティングレベル（約ＶＤＤ／２）に固定される。

【０００８】また、図１１の発振開始時刻ｔ２までは、
図１０の昇圧回路１２に安定な昇圧用クロック（Ｂ点）
が供給されないため、昇圧動作を開始しない。したがっ
て、図１０の昇圧回路１２の出力電圧（Ｃ点）は、図１
１の時刻ｔ０と時刻ｔ２の間で、図１０の電源９の電源
電圧（ＶＤＤ）となる。

【０００９】なお、図１０のＡ点およびＢ点は、図１１
の時刻ｔ１と時刻ｔ２間で発振動作状態ではあるが、こ
の期間はまだ昇圧回路１２に対して安定な昇圧用クロッ
クが供給されていないので、ＣＭＯＳ型インバータ２に
よる発振が安定し、安定な昇圧用クロックが供給される
時刻ｔ２をもって発振開始時刻とする。発振開始時刻ｔ
２は、昇圧用クロックのピーク間電圧Ｖｐが０．９×Ｖ
ＤＤに達した時点であり、この時刻ｔ２から以後、発振
状態が安定し、昇圧回路１２が昇圧動作を開始する。し
たがって、時刻ｔ２は発振開始時刻であるとともに昇圧
開始時刻でもある。

【００１０】その結果、昇圧回路１２の出力電圧（図１
０のＣ点）が図１１の時刻ｔ２で、ＶＤＤから３／２×
ＶＤＤとなる。

【００１１】なお、時刻ｔ０〜ｔ２は発振安定待ち時間
と呼ばれる。

【００１２】その後、昇圧回路１２の昇圧動作が安定に
向かうにつれて、図１０のＣ点の電圧が図１１の時刻ｔ
２と時刻ｔ３の間で段階的に上昇し、最終的に２×ＶＤ
Ｄで安定する。それに合わせて図１０のＡ点，Ｂ点の電
圧が図１１の時刻ｔ２と時刻ｔ３の間で発振の高い方の
レベルが上昇しつつ発振を維持し、図１０のＣ点のピー
ク間電圧が図１１の時刻ｔ３（昇圧安定状態となる昇圧
安定時刻）で２×ＶＤＤとなり、時刻ｔ３以降一定値と
なると同時に、図１０のＡ点，Ｂ点の電圧も図１１の時
刻ｔ３以降で安定し、２×ＶＤＤとＶＳＳ間で安定した
発振クロックを図１０のＢ点から出力する。時刻ｔ２〜
ｔ３は昇圧安定待ち時間と呼ばれる。

【００１３】この昇圧回路１２は、極性反転を利用した
２倍昇圧（Ｎ＝２）の昇圧回路をイメージしている。し
たがって、昇圧回路に昇圧用クロックが１周期分与えら
れると、（２／２＋１／２）＊ＶＤＤ＝（３／２）＊Ｖ
ＤＤとなり、次のクロックを１周期分与えると、（３／
２＋１／４）＊ＶＤＤ＝（７／４）＊ＶＤＤとなる。さ
らに進むと（１５／８）＊ＶＤＤ、‥‥‥、２＊ＶＤＤ
（無負荷時の理想昇圧回路出力値）となる。一般的に極
性反転を用いたＮ倍昇圧は、昇圧開始直後、昇圧回路出
力が急激に立ち上がる。一方、極性反転を利用しない場
合は、電圧が徐々に立ち上がる。

【００１４】また、この安定した発振クロック出力を集
積回路内部の動作クロックとして用いることにより、安
定したクロックを集積回路における内部回路に供給でき
る。

【００１５】図１０に示した昇圧回路１２は、極性反転
を利用した２倍昇圧回路であるが、他の昇圧方法でも原
理は同じである。

【００１６】

【発明が解決しようとする課題】上記構成の半導体集積
回路において、初期状態が昇圧出力＝電源電圧の場合、
電源電圧が２．０Ｖ付近では問題なく発振するが、１．
０Ｖ付近ではＭＯＳトランジスタのしきい値（以降Ｖｔ
と記述する：Ｐｃｈトランジスタのしきい値ＶｔｐとＮ
ｃｈトランジスタのしきい値Ｖｔｎ）が高い（Ｖｔｐと
Ｖｔｎの総和が高い）ため、ＣＭＯＳ型インバータ２が
動作せず、昇圧用クロックが供給されない。したがっ
て、昇圧回路１２が停止したままとなり、ＣＭＯＳ型イ
ンバータ２の正電源である昇圧回路１２の出力電圧が正
常に供給されないため、ＣＭＯＳ型インバータ２を用い
た半導体集積回路は、発振することができない。

【００１７】そこで、１．０Ｖ付近でＣＭＯＳインバー
タ型駆動の半導体集積回路を安定動作させる必要がある
が、これを実現するには、Ｖｔを下げる必要がある。し
かし、Ｖｔを下げると、オフリーク（貫通電流）電流が
指数関数的に増大するという問題が発生する。

【００１８】また、Ｖｔを下げると、Ｖｔオフリーク電
流の値のプロセスばらつきも増大するとともに、遅延ば
らつきも増大し、回路のタイミング設計をも困難とする
ため、単純にＶｔを下げるのには限界がある。スケーリ
ング則に沿った動作スピードを維持しつつ動作下限電源
電圧を下げるためには、Ｖｔを制御するだけでは不可能
になってきている。

【００１９】特に、内部動作クロックを内蔵の精度の高
いＣＭＯＳ型インバータ駆動の半導体集積回路で作って
いる場合で、かつ１．０Ｖ付近で動作させる場合、ＣＭ
ＯＳ型インバータ駆動の半導体集積回路の動作下限電源
電圧で、回路全体の動作下限電源電圧が決まってしまう
という問題が発生する。

【００２０】本発明は、上記問題を解決し、低電圧でも
動作を開始させることが可能な半導体集積回路を提供す
ることを目的とする。

【００２１】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、動作クロックに従って昇圧動作を行
うことにより定まった電圧をＮ倍（Ｎは任意の値）に昇
圧して出力し、動作停止時には入力された電圧を昇圧せ
ずに出力する昇圧回路と、昇圧回路の出力電圧を電源電
圧として動作することによりクロックを発生するととも
に、このクロックを昇圧回路へ動作クロックとして供給
するＣＭＯＳ型インバータ駆動発振回路と、外部電源端
子から入力される外部電源電圧を電源電圧として動作す
ることによりクロックを発生するとともに、ＣＭＯＳ型
インバータによる発振が安定するまで昇圧回路を正常動
作させるためにこのクロックを昇圧回路へ動作クロック
として供給する抵抗負荷型インバータ駆動発振回路と、
ＣＭＯＳ型インバータ駆動発振回路の発振が安定するの
を待ち、ＣＭＯＳ型インバータ駆動発振回路の発振動作
が安定した後に抵抗負荷型インバータ駆動発振回路の動
作を停止させる発振安定待ち回路とを備えている。

【００２２】この構成によれば、ＣＭＯＳ型インバータ
駆動発振回路の発振が安定するまで昇圧回路を正常動作
させるために、抵抗負荷型インバータ駆動発振回路のク
ロックを昇圧回路に供給しているので、低電圧（１．０
Ｖ付近）動作が実現できる。また、ＣＭＯＳ型インバー
タ駆動発振回路による発振が安定後、抵抗負荷型インバ
ータ駆動発振回路の動作を停止させることにより、安定
でかつ低電圧・低消費電流化が実現できる。

【００２３】本発明の請求項２記載の半導体集積回路
は、請求項１記載の半導体集積回路において、ＣＭＯＳ
型インバータ駆動発振回路は、ＣＭＯＳ型インバータ
と、このＣＭＯＳ型インバータ駆動発振回路の入力端子
および出力端子間に接続された帰還抵抗、外部振動子お
よび外部容量からなる帰還回路とで構成され、抵抗負荷
型インバータ駆動発振回路は、抵抗負荷型インバータ
と、ＣＭＯＳ型インバータ駆動発振回路と共用の帰還回
路とで構成されている。

【００２４】この構成によれば、請求項１記載の半導体
集積回路と同様の作用を有する他、帰還回路を共用して
いるので、抵抗負荷型インバータを追加するだけの少な
い部品点数で抵抗負荷型インバータ駆動発振回路を構成
できる。

【００２５】本発明の請求項３記載の半導体集積回路
は、動作クロックに従って昇圧動作を行うことにより定
まった電圧をＮ倍（Ｎは任意の値）に昇圧して出力し、
動作停止時には入力された電圧を昇圧せずに出力する昇
圧回路と、昇圧回路の出力電圧を電源電圧として動作す
ることによりクロックを発生するとともに、このクロッ
クを昇圧回路へ動作クロックとして供給するＣＭＯＳ型
インバータ駆動発振回路と、外部電源端子から入力され
る外部電源電圧を電源電圧として動作することによりク
ロックを発生するとともに、ＣＭＯＳ型インバータによ
る発振が安定するまで昇圧回路を正常動作させるために
このクロックを昇圧回路へ動作クロックとして供給する
抵抗負荷型インバータ駆動発振回路と、ＣＭＯＳ型イン
バータ駆動発振回路の発振が安定するのを待ち、ＣＭＯ
Ｓ型インバータ駆動発振回路の発振動作が安定した後に
抵抗負荷型インバータ駆動発振回路の動作を停止させる
発振安定待ち回路と、昇圧回路の動作と抵抗負荷型イン
バータ駆動発振回路の動作を一時的に停止させる動作テ
スト手段と、ＣＭＯＳ型インバータ駆動発振回路の自励
発振を検出する自励発振用テスト端子と、昇圧回路と抵
抗負荷型インバータ駆動発振回路の動作を制御する制御
信号を昇圧回路と抵抗負荷型インバータ駆動発振回路に
与える制御信号用端子とを備えている。

【００２６】この構成によれば、ＣＭＯＳ型インバータ
駆動発振回路の動作下限電源電圧の自励発振による選別
を、動作テストにて実施することができる。また、この
テスト結果をもとに、ＣＭＯＳ型インバータ駆動発振回
路が昇圧を必要としないチップを選別し、選別したチッ
プについて後工程にて昇圧回路の動作停止や抵抗負荷型
インバータ駆動発振回路の動作停止のために、金線等に
よるワイヤーリング（導通）やレーザーカッター等を用
いてカット（絶縁）する。これによって発振回路系の低
電圧・低消費電流化が実現できる。

【００２７】本発明の請求項４記載の半導体集積回路
は、請求項３記載の半導体集積回路において、昇圧回路
の動作と抵抗負荷型インバータ駆動発振回路の動作を継
続的に停止させる状態に制御信号用端子の電位を固定す
る配線接続を制御信号用端子に対して行い、動作テスト
手段を昇圧回路と抵抗負荷型インバータ駆動発振回路か
ら切断する配線切断を行い、抵抗負荷型インバータ駆動
発振回路の主電流経路を開放する配線切断を行ってい
る。

【００２８】この構成によれば、請求項３記載の半導体
集積回路と同様の作用を有する。

【００２９】本発明の請求項５記載の半導体集積回路
は、請求項３または４記載の半導体集積回路において、
ＣＭＯＳ型インバータ駆動発振回路は、ＣＭＯＳ型イン
バータと、このＣＭＯＳ型インバータ駆動発振回路の入
力端子および出力端子間に接続された帰還抵抗、外部振
動子および外部容量からなる帰還回路とで構成され、抵
抗負荷型インバータ駆動発振回路は、抵抗負荷型インバ
ータと、ＣＭＯＳ型インバータ駆動発振回路と共用の帰
還回路とで構成されている。

【００３０】この構成によれば、請求項３または４記載
の半導体集積回路と同様の作用を有する他、帰還回路を
共用しているので、抵抗負荷型インバータを追加するだ
けの少ない部品点数で抵抗負荷型インバータ駆動発振回
路を構成できる。

【００３１】本発明の請求項６記載の半導体集積回路
は、動作クロックに従って昇圧動作を行うことにより定
まった電圧をＮ倍（Ｎは任意の値）に昇圧して出力し、
動作停止時には入力された電圧を昇圧せずに出力し、電
源投入初期は動作クロックの入力にかかわらず動作を停
止している昇圧回路と、昇圧回路の出力電圧を電源電圧
として動作することによりクロックを発生するＣＭＯＳ
型インバータ駆動発振回路と、外部電源端子から入力さ
れる外部電源電圧を電源電圧として動作することにより
クロックを発生する抵抗負荷型インバータ駆動発振回路
と、ＣＭＯＳ型インバータ駆動発振回路のクロックと抵
抗負荷型インバータ駆動発振回路のクロックを選択的に
昇圧回路へ動作クロックとして供給し、電源投入初期は
抵抗負荷型インバータ駆動発振回路のクロックを選択し
ているクロック選択回路と、電源投入初期の昇圧回路の
動作停止中にＣＭＯＳ型インバータ駆動発振回路が正常
動作したことを判別し、判別結果に基づいて抵抗負荷型
インバータ駆動発振回路の動作およびクロック選択回路
の動作を制御する発振制御部と、電源投入後所定時間経
過して昇圧回路を起動させ、かつ昇圧回路の動作停止中
の発振制御部からの出力信号に基づいて昇圧回路の起動
を禁止する昇圧制御部とを備えている。

【００３２】そして、発振制御部が昇圧回路の動作停止
中にＣＭＯＳ型インバータ駆動発振回路が正常動作をし
ていると判別できたときに、発振制御部はクロック選択
回路が抵抗負荷型インバータ駆動発振回路のクロックを
選択する状態からＣＭＯＳ型インバータ駆動発振回路の
クロックを選択する状態に切り替えるとともに、抵抗負
荷型インバータ駆動発振回路の動作を停止させ、昇圧制
御回路は発振制御部からの出力信号に基づいて昇圧回路
の起動を禁止する。

【００３３】また、発振制御部が昇圧回路の動作停止中
にＣＭＯＳ型インバータ駆動発振回路が正常動作をして
いることを判別できないときに、昇圧制御回路は電源投
入後所定時間経過して昇圧回路を起動させ、発振制御部
は抵抗負荷型インバータ駆動発振回路が動作した状態を
保持させるとともに、クロック選択回路の選択状態を抵
抗負荷型インバータ駆動発振回路のクロックを選択した
状態を保持させ、ＣＭＯＳ型インバータ駆動発振回路の
安定動作を待ってクロック選択回路が抵抗負荷型インバ
ータ駆動発振回路のクロックを選択する状態からＣＭＯ
Ｓ型インバータ駆動発振回路のクロックを選択する状態
に切り替えるとともに、抵抗負荷型インバータ駆動発振
回路の動作を停止させる。

【００３４】この構成によれば、少数の回路ブロックを
追加するだけで、昇圧回路を動作させなくてもＣＭＯＳ
型インバータ駆動発振回路が動作するかを自動的に判定
し、肯定的な結果の場合、自動的に昇圧回路の動作を禁
止するとともに、抵抗負荷型インバータ駆動発振回路の
動作を停止させるので、チップ製造後にテストを行い、
テスト結果に従って配線接続処理や配線切断処理等の配
線加工処理を行うことが不要となり、テストコストの削
減を図ることができる、上記した後処理が不要となり、
後工程の加工にかかる分の開発期間を短縮できるともに
コスト的にも有利になる。

【００３５】本発明の請求項７記載の半導体集積回路
は、請求項６記載の半導体集積回路において、ＣＭＯＳ
型インバータ駆動発振回路は、ＣＭＯＳ型インバータ
と、このＣＭＯＳ型インバータ駆動発振回路の入力端子
および出力端子間に接続された帰還抵抗、外部振動子お
よび外部容量からなる帰還回路とで構成され、抵抗負荷
型インバータ駆動発振回路は、抵抗負荷型インバータ
と、ＣＭＯＳ型インバータ駆動発振回路と共用の帰還回
路とで構成されている。

【００３６】この構成によれば、請求項６記載の半導体
集積回路と同様の作用を有する他、帰還回路を共用して
いるので、抵抗負荷型インバータを追加するだけの少な
い部品点数で抵抗負荷型インバータ駆動発振回路を構成
できる。

【００３７】

【発明の実施の形態】（第１の実施の形態）以下本発明
の第１の実施の形態について、図１と図２を用いて説明
する。

【００３８】図１に本発明の第１の実施の形態の半導体
集積回路の回路図を示す。図１において、１は定まった
電圧（定まった電圧，電源の電源電圧，外部からの基準
電圧，電源の電源電圧に対して一定の電圧を出力する定
電圧回路の出力電圧）である。２はＣＭＯＳ型インバー
タである。３は帰還抵抗である。４はクロック入力端
子、５はクロック出力端子（内部の動作クロックの供給
端にもなっている）である。６はチップ外に設けられる
振動子、７Ａ，７Ｂはチップ外に設けられる外部発振容
量である。８はＣＭＯＳ型インバータ２の正電源（後述
の昇圧回路の出力電圧）、９は電源である。１０は抵抗
負荷型インバータである。１１Ａ，１１ＢはＣＭＯＳ型
インバータ２の動作を制御するＣＭＯＳ型インバータ制
御トランジスタ、１１Ｃは抵抗負荷型インバータ１０の
動作を制御する抵抗負荷型インバータ制御トランジスタ
である。１２は動作クロックに従って昇圧動作を行うこ
とにより定まった電圧をＮ倍（Ｎは任意の値）に昇圧し
て出力し、動作停止時には入力された電圧を昇圧せずに
出力する昇圧回路である。１３は例えばフリップフロッ
プ回路を数段縦続接続した構成を有する発振安定待ち回
路である。１４ＡはＣＭＯＳ型インバータ制御トランジ
スタ１１Ａのオンオフを制御する制御信号、１４ＢはＣ
ＭＯＳ型インバータ制御トランジスタ１１Ｂおよび抵抗
負荷型インバータ制御トランジスタ１１Ｃのオンオフを
制御する制御信号である。

【００３９】上記のＣＭＯＳ型インバータ２は、帰還回
路を構成する帰還抵抗３、振動子６および外部発振容量
７Ａ，７Ｂとともに、昇圧回路１２の出力電圧を電源電
圧として動作することによりクロックを発生するととも
に、このクロックを昇圧回路１２へ動作クロックとして
供給するＣＭＯＳ型インバータ駆動発振回路を構成して
いる。

【００４０】また、抵抗負荷型インバータ１０は、ＣＭ
ＯＳ型インバータ２と共用の帰還回路を構成する帰還抵
抗３、振動子６および外部発振容量７Ａ，７Ｂととも
に、外部電源端子から入力される外部電源電圧を電源電
圧として動作することによりクロックを発生するととも
に、ＣＭＯＳ型インバータ２による発振が安定するまで
昇圧回路１２を正常動作させるためにこのクロックを昇
圧回路１２へ動作クロックとして供給する抵抗負荷型イ
ンバータ駆動発振回路を構成している。

【００４１】また、上記の発振安定待ち回路１３は、Ｃ
ＭＯＳ型インバータ駆動発振回路の発振が安定するのを
待ち、ＣＭＯＳ型インバータ駆動発振回路の発振動作が
安定した後に抵抗負荷型インバータ駆動発振回路の動作
を停止させる機能を有する。

【００４２】図１の半導体集積回路では、ＣＭＯＳ型イ
ンバータ２が昇圧回路１２の出力端子（正電源８）と接
地端子との間に接続され、ＣＭＯＳ型インバータ２の入
力端がクロック入力端子４に接続され、出力端がクロッ
ク出力端子５に接続され、ＣＭＯＳ型インバータ２の入
力端と出力端との間に帰還抵抗３が接続されている。昇
圧回路１２の出力端子とＣＭＯＳ型インバータ２の間に
は、ＣＭＯＳ型インバータ制御トランジスタ１１Ａが挿
入接続され、ＣＭＯＳ型インバータ２と接地端子との間
にはＣＭＯＳ型インバータ制御トランジスタ１１Ｂが接
続されている。

【００４３】また、抵抗負荷型インバータ１０が電源９
と接地端子と間に接続され、抵抗負荷型インバータ１０
の入力端子がクロック入力端子４に接続され、出力端が
クロック出力端子５に接続され、電源９と抵抗負荷型イ
ンバータ１０の間には抵抗負荷型インバータ制御トラン
ジスタ１１Ｃが接続されている。

【００４４】そして、ＣＭＯＳ型インバータ制御トラン
ジスタ１１Ａ，１１Ｂおよび抵抗負荷型トランジスタ１
１Ｃは、制御信号１４Ａ，１４Ｂによってオンオフが制
御される。

【００４５】クロック入力端子４とクロック出力端子５
との間には、振動子６および外部発振容量７Ａ，７Ｂが
接続されている。

【００４６】この回路は、基本的にコルピッツ発振回路
であり、ＣＭＯＳ型インバータ２および抵抗負荷型イン
バータ１０は、帰還抵抗３により、その動作点は発振し
ないときに、最も利得の大きい、オンでもオフでもない
状態となる。この半導体集積回路は、周波数が低い場
合、図１のＡ点（ＣＭＯＳ型インバータ２および抵抗負
荷型インバータ１０の入力端）の電圧とＢ点（ＣＭＯＳ
型インバータ２および抵抗負荷型インバータ１０の出力
端）の電圧は逆位相であり、発振回路全体としては、正
帰還（０゜または３６０×Ｋ°）した周波数で発振す
る。Ｋは任意の整数である。

【００４７】図１の半導体集積回路の動作を図２の波形
図を参照しながら説明する。図２（ａ）は昇圧回路１２
の出力電圧（Ｃ点の電圧）を示し、図２（ｂ）はＣＭＯ
Ｓ型インバータ２および抵抗負荷型インバータ１０の出
力端（Ｂ点の電圧）を示し、図２（ｃ）はＣＭＯＳ型イ
ンバータ２および抵抗負荷型インバータ１０の入力端
（Ａ点の電圧）を示している。

【００４８】具体的には、図１に示すように、発振用の
外部発振容量７Ａ，７Ｂと振動子６とを接続した状態
で、電源（電圧ＶＤＤ）９を投入すると、図１のＡ点お
よびＢ点の電圧が、図２の時刻ｔ０（電源投入時）と時
刻ｔ１の間（昇圧回路停止、発振停止状態）でフローテ
ィングレベル（約ＶＤＤ／２）に固定される。このと
き、発振安定待ち回路１３より出力される制御信号１４
Ａ，１４Ｂにより、抵抗負荷型インバータ制御トランジ
スタ１１Ｃがオンとなるとともに、ＣＭＯＳ型インバー
タ制御トランジスタ１１Ａ，１１Ｂがオフとなってい
て、抵抗負荷型インバータ１０は発振動作が可能な状態
となっており、ＣＭＯＳ型インバータ２は発振動作が不
能な状態となっている。

【００４９】また、図２の発振開始時刻ｔ２までは、図
１の昇圧回路１２に安定な昇圧用クロック（Ｂ点）が供
給されないため、発振動作を開始しない。したがって、
図１０の昇圧回路１２の出力電圧（Ｃ点）は、図２の時
刻ｔ０と時刻ｔ２の間で、図１の電源９の電源電圧ＶＤ
Ｄとなる。

【００５０】なお、図１のＡ点およびＢ点は、図２の時
刻ｔ１と時刻ｔ２間で発振動作状態ではあるが、この期
間はまだ昇圧回路１２に対して安定な昇圧用クロックが
供給されていないので、ＣＭＯＳ型インバータ２による
発振が安定し、安定な昇圧用クロックが供給される時刻
ｔ２をもって発振開始時刻とする。発振開始時刻ｔ２
は、昇圧用クロックのピーク間電圧Ｖｐが０．９×ＶＤ
Ｄに達した時点であり、この時刻ｔ２から以後、発振状
態が安定し、昇圧回路１２が昇圧動作を開始する。した
がって、時刻ｔ２は発振開始時刻であるとともに昇圧開
始時刻でもある。

【００５１】その結果、昇圧回路１２の出力電圧（図１
のＣ点）が図２の時刻ｔ２で、ＶＤＤから３／２×ＶＤ
Ｄとなる。

【００５２】なお、時刻ｔ０〜ｔ２は発振安定待ち時間
と呼ばれる。

【００５３】その後、昇圧回路１２の昇圧動作が安定に
向かうにつれて、図１のＣ点の電圧が図２の時刻ｔ２と
時刻ｔ３の間で段階的に上昇し、時刻ｔ３で２×ＶＤＤ
に達し、安定する。このときは、抵抗負荷型インバータ
１０が動作し、ＣＭＯＳ型インバータ２は動作していな
いので、Ａ点およびＢ点の電圧は、図２の時刻ｔ２と時
刻ｔ３の間でピーク間電圧がＶＤＤとなり、この状態で
安定する。

【００５４】その後の時刻ｔ４で、発振安定待ち回路１
３の制御信号が反転し、抵抗負荷型インバータ制御トラ
ンジスタ１１Ｃがオフとなるとともに、ＣＭＯＳ型イン
バータ制御トランジスタ１１Ａ，１１Ｂがオンとなり、
抵抗負荷型インバータ１０は発振動作が停止し、これと
同時にＣＭＯＳ型インバータ２は発振動作を開始する。

【００５５】その結果、図１のＡ点，Ｂ点の電圧が図２
の時刻ｔ４以降発振の高い方のレベルが上昇しつつ発振
を維持し、図１のＣ点のピーク間電圧が図２の時刻ｔ４
以降２×ＶＤＤとなって安定し、２×ＶＤＤとＶＳＳ間
で安定した発振クロックを図１のＢ点から出力する。時
刻ｔ２〜ｔ３は昇圧安定待ち時間と呼ばれる。

【００５６】また、この安定した発振クロック出力を集
積回路内部の動作クロックとして用いることにより、安
定したクロックを集積回路における内部回路に供給でき
る。この点は以下の実施の形態でも同様である。

【００５７】図１に示した昇圧回路１２は、極性反転を
利用した２倍昇圧回路であるが、他の昇圧方法でも原理
は同じである。

【００５８】この構成によれば、ＣＭＯＳ型インバータ
２による発振が安定するまで昇圧回路１２を正常動作さ
せるために、抵抗負荷型インバータ１０による発振によ
って動作クロックを昇圧回路１２に供給しているので、
低電圧（１．０Ｖ付近）動作が実現できる。また、ＣＭ
ＯＳ型インバータ２による発振が安定後、抵抗負荷型イ
ンバータ１０の動作を停止させることにより、安定でか
つ低電圧・低消費電流化が実現できる。

【００５９】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図３と図４と図５と図６を用い
て説明する。

【００６０】図３、図１の構成に、昇圧回路１２の出力
電圧（正電源８）と抵抗負荷型インバータ制御トランジ
スタ１１ＣとＣＭＯＳ型インバータ制御トランジスタ１
１Ａ，１１Ｂを制御する制御信号１５を発振安定待ち回
路１３に与える動作テスト手段（図示せず）を半導体集
積回路内に設け、発振回路を構成するＣＭＯＳ型インバ
ータ２の自励発振を検出する自励発振用テスト端子１６
を外部接続端子として設け、昇圧回路１２と抵抗負荷型
インバータ１０の動作を制御する制御信号１８を昇圧回
路１２と抵抗負荷型インバータ１０に動作テスト手段と
は別に与える制御信号用端子１８Ａを半導体集積回路の
内部パッドとして設け、さらに制御信号用端子１８Ａに
隣接して電源端子１７を半導体集積回路の内部パッドと
して設けたもので、その他の構成は図１のものと同様で
ある。なお、自励発振用テスト端子１６については、ク
ロック出力端子５で代用することもできる。

【００６１】上記の動作テスト手段は昇圧回路１２の動
作と抵抗負荷型インバータ１０の動作を一時的に停止さ
せる機能を有する。また、動作テストは、昇圧回路１０
および抵抗負荷型インバータ１０の動作が停止している
状態で、自励発振用テスト端子１６に現れる電圧波形を
外部の測定機器で観測することにより、ＣＭＯＳ型イン
バータ２による自励発振が起こっているかどうかを判定
する。なお、昇圧回路１２が停止している状態では、昇
圧回路１２の出力は例えば、入力された電源電圧と同じ
値になっている。

【００６２】動作テスト時には、動作テスト手段を起動
させ、図３の昇圧回路１２の出力（正電源８）を制御
し、抵抗負荷型インバータ制御トランジスタ１１ＣとＣ
ＭＯＳ型インバータ制御トランジスタ１１Ａ，１１Ｂを
発振安定待ち回路１３を介して制御する制御信号１５に
より、図３の昇圧回路１２の出力電圧（Ｃ点）を、図４
（ａ）に示すように、時刻ｔ０からと時刻ｔ３までの
間、図３の電源９の電源電圧＝ＶＤＤとする。さらに、
図３の発振安定待ち回路１３も制御して、図３の抵抗負
荷型インバータ１０を停止させる。そして、この期間に
動作テストを実施する。

【００６３】この状態で、図３の電源９の電源電圧を印
加するとＣＭＯＳ型インバータ２による自励発振開始・
維持電圧が確認できる。具体的には、図３の自励発振用
テスト端子（Ｄ点）の電圧波形（図４（ｂ））を時刻ｔ
２〜ｔ３の間に測定し、その波形を、動作時の期待値で
ある、期待周波数の方形波と比較することにより、ＣＭ
ＯＳ型インバータ２による自励発振が確認できる。

【００６４】ここで、動作テストの詳細について説明す
る。テスト時に信号１８により、昇圧回路出力８（Ｃ
点）から信号１（テスト時は電源電圧を印加）を出力さ
せ、ＣＭＯＳ型インバータ装置６０１の正電源として供
給する。同時に、信号１８により、発振安定待ち回路１
３を制御し、抵抗負荷型インバータ装置６００のみを停
止させる。このとき、信号１は電源電圧としているた
め、この値が高ければ、ＣＭＯＳ型インバータ装置６０
１と帰還抵抗３と振動子６と外部発振容量７とにより、
自励発振を開始する。この発振開始を、自励発振用テス
ト端子１６をテスタ等によりモニタリングすることで確
認できる。

【００６５】上記の測定条件を満足している状態で、電
源電圧を１．０Ｖと設定することにより、動作下限電源
電圧を確認できる。このときのモニタリング結果をもと
に、動作していればＰＡＳＳ、停止していればＦＡＩＬ
と判断する。これにより、選別できる。停止時は、図５
のインキングのステップを実行する。なお、１．０Ｖの
電圧は一例であり、値の設定は仕様により異なる。

【００６６】図４において、時刻ｔ０は電源投入時（昇
圧停止、昇圧回路電圧＝電源電圧ＶＤＤ）であり、時刻
ｔ１は発振開始時であり、時間ｔ０〜ｔ２は発振安定待
ち時間であり、時刻ｔ２〜ｔ３はクロックをモニタして
動作を確認するテスト期間である。時刻ｔ３でテストが
終了する。

【００６７】なお、動作テストでは、昇圧回路１２およ
び抵抗負荷型インバータ１０を動作させた状態でも上記
と同様の自励発振用テスト端子（Ｄ点）の電圧波形観測
による動作テストを行う。

【００６８】上記の測定結果をもとに、図５のテストフ
ローで半導体集積回路のチップを選別する。図５におい
て、ＣＭＯＳ型インバータ駆動発振回路が電源電圧１．
０Ｖでかつ昇圧停止時に動作したかどうかを判定し（ス
テップＳ１）、動作したとき（テストフロー１９）とき
には、条件付ＰＡＳＳとして、インクなしとする（ステ
ップＳ３）。その後、昇圧回路１２と抵抗負荷型インバ
ータ１０を停止させ、ＣＭＯＳ型インバータ駆動発振回
路のみが動作するように、後工程にて図６に示すような
配線加工を実施する（ステップＳ６）。

【００６９】ＣＭＯＳ型インバータ駆動発振回路が電源
電圧１．０Ｖでかつ昇圧停止時に動作したかどうかを判
定し（ステップＳ１）、動作しなかったとき（テストフ
ロー２０）ときには、さらにＣＭＯＳ型インバータ駆動
発振回路が電源電圧１．０Ｖでかつ昇圧動作時に動作し
たかどうかを判定し（ステップＳ２）、動作したとき
（テストフロー２１）には、ＰＡＳＳとして、インクな
しとする（ステップＳ４）。

【００７０】ＣＭＯＳ型インバータ駆動発振回路が電源
電圧１．０Ｖでかつ昇圧動作時に動作したかどうかを判
定し（ステップＳ２）、動作しなかったとき（テストフ
ロー２２）には、Ｆａｉｌとして、インクありとする
（ステップＳ５）。

【００７１】なお、上記の説明において、「インクあ
り」のはウエハ上でＦＡＩＬチップに液状インクを塗布
することであり、「インクなし」はウエハ上のＰＡＳＳ
チップまたは条件付ＰＡＳＳチップにインクを塗布しな
いことを意味する。インク塗布ありのチップは、組立工
程で組み立てをしない。

【００７２】図６は、後工程における加工方法を示して
いる。この加工方法では、昇圧回路１２の出力電圧（正
電源８）と抵抗負荷型インバータ制御トランジスタ１１
ＣとＣＭＯＳ型インバータ制御トランジスタ１１Ａ，１
１Ｂを制御する制御信号１５を入力する動作テスト手段
の出力線をレーザーカッター等でカット（配線切断）
し、さらに抵抗負荷型インバータ１０の主電流経路もカ
ット（配線切断）する。また、昇圧回路出力８と抵抗負
荷型インバータ制御トランジスタ１１とＣＭＯＳ型イン
バータ制御トランジスタ１１を制御する制御信号１８を
入力する制御信号用端子（パッド）１８Ａと電源端子
（ＰＡＤ）１７とを、金線によるワイヤーボンド（配線
接続）で導通させ、これによって制御信号１８を電源電
圧レベルに固定し、これによって昇圧回路１２の動作を
停止させ、かつ抵抗負荷型インバータ１０の動作を停止
させる。

【００７３】これにより、発振安定待ち回路１３と昇圧
回路１２を制御し、テスト時と同じ動作条件にすること
でき、昇圧回路停止・抵抗負荷型インバータ停止・ＣＭ
ＯＳ型インバータのみ動作の半導体集積回路を実現でき
る。したがって、低電圧・低消費電流化のチップをピッ
クアップできる。

【００７４】以上説明したように、この実施の形態によ
れば、ＣＭＯＳ型インバータ２の動作下限電源電圧の自
励発振による選別を、動作テストにて実施することがで
きる。また、このテスト結果をもとに、ＣＭＯＳ型イン
バータ２が昇圧を必要としないチップを選別し、選別し
たチップについて後工程にて昇圧回路１２の動作停止や
抵抗負荷型インバータ１０の動作停止のために、金線等
によるワイヤーリング（導通）やレーザーカッター等を
用いてカット（絶縁）する。これによって発振回路系の
低電圧・低消費電流化が実現できる。

【００７５】（第３の実施の形態）以下本発明の第３の
実施の形態について、図７と図８と図９を用いて説明す
る。

【００７６】この実施の形態は、第１の実施の形態の回
路構成に、発振制御部４１と昇圧制御部４２とクロック
選択回路２５を追加したものである。本構成では、ＣＭ
ＯＳ型インバータにより、低電圧（１．０Ｖ付近での動
作マージンを含む）で動作している場合、ＣＭＯＳ型イ
ンバータのみで動作させ、そうでない場合は、抵抗負荷
型インバータと昇圧回路とＣＭＯＳ型インバータで動作
するように、自動で選択できる。なお、図７では、ＣＭ
ＯＳ型インバータと帰還回路とをまとめてＣＭＯＳ型イ
ンバータ駆動発振回路２３と表し、抵抗負荷型インバー
タと帰還回路とをまとめて抵抗負荷型インバータ駆動発
振回路２４と表している。なお、上記の帰還回路につい
ては、ＣＭＯＳ型インバータ駆動発振回路２３と抵抗負
荷型インバータ駆動発振回路２４とで共用しても、また
別々に設けてよい。

【００７７】昇圧回路１２は、動作クロックに従って昇
圧動作を行うことにより定まった電圧をＮ倍（Ｎは任意
の値）に昇圧して出力し、動作停止時には入力された電
圧を昇圧せずに出力し、電源投入初期は動作クロックの
入力にかかわらず動作を停止している。

【００７８】ＣＭＯＳ型インバータ駆動発振回路２３
は、昇圧回路１２の出力電圧を電源電圧として動作する
ことによりクロックを発生する。

【００７９】抵抗負荷型インバータ駆動発振回路２４
は、外部電源端子から入力される外部電源電圧を電源電
圧として動作することによりクロックを発生する。

【００８０】クロック選択回路２５は、ＣＭＯＳ型イン
バータ駆動発振回路２３のクロックと抵抗負荷型インバ
ータ駆動発振回路２４のクロックを選択的に昇圧回路１
２へ動作クロックとして供給し、電源投入初期は抵抗負
荷型インバータ駆動発振回路２４のクロックを選択して
いる。

【００８１】発振制御部４１は、電源投入初期の昇圧回
路１２の動作停止中にＣＭＯＳ型インバータ駆動発振回
路２３が正常動作したことを判別し、判別結果に基づい
て抵抗負荷型インバータ駆動発振回路２４の動作および
クロック選択回路２５の動作を制御する。

【００８２】昇圧制御部４２は、電源投入後所定時間経
過して昇圧回路１２を起動させ、かつ昇圧回路１２の動
作停止中の発振制御部４１からの出力信号に基づいて昇
圧回路１２の起動を禁止する。

【００８３】そして、発振制御部４１が昇圧回路１２の
動作停止中にＣＭＯＳ型インバータ駆動発振回路２３が
正常動作をしていると判別できたときに、発振制御部４
１はクロック選択回路２５が抵抗負荷型インバータ駆動
発振回路２４のクロックを選択する状態からＣＭＯＳ型
インバータ駆動発振回路２３のクロックを選択する状態
に切り替えるとともに、抵抗負荷型インバータ駆動発振
回路２４の動作を停止させ、昇圧制御回路４２は発振制
御部４１からの出力信号に基づいて昇圧回路１２の起動
を禁止する。

【００８４】また、発振制御部４１が昇圧回路１２の動
作停止中にＣＭＯＳ型インバータ駆動発振回路２３が正
常動作をしていることを判別できないときに、昇圧制御
回路４２は抵抗負荷型インバータ駆動発振回路２４のク
ロックを基準クロックとしてカウントすることにより電
源投入後所定時間経過して昇圧回路１２を起動させ、発
振制御部４１は抵抗負荷型インバータ駆動発振回路２４
が動作した状態を保持させるとともに、クロック選択回
路２５の選択状態を抵抗負荷型インバータ駆動発振回路
２４のクロックを選択した状態を保持させ、ＣＭＯＳ型
インバータ駆動発振回路２３の安定動作を待ってクロッ
ク選択回路２５が抵抗負荷型インバータ駆動発振回路２
４のクロックを選択する状態からＣＭＯＳ型インバータ
駆動発振回路２３のクロックを選択する状態に切り替え
るとともに、抵抗負荷型インバータ駆動発振回路２４の
動作を停止させる。

【００８５】上記の発振制御部４１は、発振制御回路２
５と、ＣＭＯＳ型インバータ駆動発振回路２３の出力ク
ロックをカウントするカウンタ回路（Ｎ段）２８と、カ
ウンタ回路２８の出力が所定の状態になったときに出力
を発生するＮＡＮＤ回路３５Ａ，３５Ｂから構成されて
いる。

【００８６】クロック選択回路２５はＮＡＮＤ回路３５
Ａの出力に応じてＣＭＯＳ型インバータ駆動発振回路２
３のクロックと抵抗負荷型インバータ駆動インバータ２
４のクロックを選択する。発振制御回路２６はＮＡＮＤ
回路３５Ｂの出力を入力として抵抗負荷型インバータ駆
動発振回路２４の動作を制御する。

【００８７】また、昇圧制御部４２は、昇圧制御回路２
７と、抵抗負荷型インバータ駆動発振回路２４の出力ク
ロックをカウントするカウンタ回路（Ｍ段）２９と、カ
ウンタ回路２９の出力が所定の状態になったときに出力
を発生するＮＡＮＤ回路３９とで構成されている。昇圧
制御回路２７は、発振制御回路２６の出力とＮＡＮＤ回
路３９の出力を入力として昇圧回路１２の動作を制御す
る。

【００８８】クロック選択回路２５、発振制御回路２
６、昇圧制御回路２７、カウンタ回路２８、カウンタ回
路２９はいずれもリセット信号３０によって初期状態に
リセットされる。

【００８９】以下、この回路の動作を図８および図９を
参照しながら説明する。図８は電圧１．０ＶでＣＭＯＳ
型インバータ駆動発振回路２３が動作するときのタイミ
ングチャートを示し、図９は電圧１．０ＶでＣＭＯＳ型
インバータ駆動発振回路２３が動作しないときのタイミ
ングチャートを示している。

【００９０】また、上記両図において、（ａ）は抵抗負
荷型インバータ駆動発振回路２４の出力電圧波形、つま
りＡ点の電圧波形を示している。また、（ｂ）はＣＭＯ
Ｓ型インバータ駆動発振回路２３の出力電圧波形、つま
りＢ点の電圧波形を示している。また、（ｃ）は昇圧回
路１２の出力電圧波形、つまりＣ点の電圧波形を示して
いる。また、（ｄ）はクロック選択回路２５を制御する
制御信号波形、つまりＤ点（ＮＡＮＤ回路３５Ａの出力
端）の電圧波形を示している。また、（ｅ）は発振制御
回路２６の制御信号波形、つまりＥ点（ＮＡＮＤ回路３
５Ｂの出力端）の電圧波形を示している。（ｆ）は抵抗
負荷型インバータ駆動発振回路２４および昇圧制御回路
２７の制御信号波形、つまりＦ点（発振制御回路２６の
出力端）の電圧波形を示している。また、（ｇ）は昇圧
制御回路２７の制御信号波形、つまりＧ点（ＮＡＮＤ回
路３９の出力端）の電圧波形を示している。また、
（ｈ）はクロック選択回路２５の出力電圧波形、つまり
Ｈ点の電圧波形を示している。また、（ｉ）は昇圧回路
１２の制御信号波形、つまりＪ点（昇圧制御回路２７の
出力端）の電圧波形を示している。

【００９１】図７において電源９が投入された状態で
は、リセット後の動作は以下の通りになる。必ず抵抗負
荷型インバータ駆動発振回路２４が、先に動作していな
ければならない。ただし、カウンタ回路２８およびカウ
ンタ回路２９のフリップフロップの段数を変更すること
により、時間調整ができるため、動作の後先の問題は回
避できる。この場合、カウンタ回路（Ｍ段）２９の段数
よりも、カウンタ回路（Ｎ段）２８の段数を数段あるい
数十段（フリップフロップ回路）を多くすることにより
上記の動作を実現させることができる。

【００９２】また、図８と図９の時刻ｔ０での初期値は
以下の通りである。抵抗負荷型インバータ駆動発振回路
２４の出力電圧（Ａ点電圧）とＣＭＯＳ型インバータ駆
動発振回路２３の出力電圧（Ｂ点電圧）は、フローティ
ング（約１／２ＶＤＤ）となる。クロック選択回路２５
の出力電圧（Ｈ点電圧）は、出力がＣＭＯＳ型インバー
タ駆動発振回路２３の出力を選択するまで、抵抗負荷型
インバータ駆動発振回路２４の出力電圧となる。昇圧回
路１２の出力電圧（Ｃ点電圧）とクロック選択回路２５
の制御信号（Ｄ点電圧）と発振制御回路２６の制御信号
（Ｅ点電圧）と昇圧回路１２の制御信号（Ｇ点電圧）
は、図７の電源９の電源電圧ＶＤＤとなる。抵抗負荷型
インバータ発振回路２４と昇圧制御回路２７の制御信号
（Ｆ点電圧）と昇圧回路１２の制御信号（Ｊ点電圧）
は、接地電圧ＶＳＳ（ＧＮＤ）となる。

【００９３】ＣＭＯＳ型インバータ駆動発振回路２３が
１．０Ｖで動作する場合は、次のような動作になる。図
７の各抵抗負荷型インバータ駆動発振回路２４およびＣ
ＭＯＳ型インバータ駆動発振回路２３の出力電圧（Ａ点
電圧およびＢ点電圧）が図８の時刻ｔ１で、ともに発振
を開始（発振開始電圧＝０．９×ＶＤＤ）する。このと
き、図７のクロック選択回路２５の出力電圧（Ｈ点電
圧）はＡ点電圧波形をセレクトする。図７の抵抗負荷型
インバータ駆動発振回路２４の出力電圧（Ａ点電圧）
は、低電圧でも動作する抵抗負荷型インバータ駆動発振
回路２４の出力のため、基準クロックとする。

【００９４】図７のクロック選択回路２５の制御信号
（Ｄ点電圧）が図８の時刻ｔ２で、“Ｈ”から“Ｌ”に
なり、図７のクロック選択回路２５の出力電圧（Ｈ点電
圧）はＢ点電圧波形をセレクトする。つまり、ＣＭＯＳ
型インバータ駆動発振回路２３の出力をセレクトする。

【００９５】図７の発振制御回路２６の制御信号（Ｅ点
電圧）が図８の時刻ｔ３で、“Ｈ”から“Ｌ”になり、
図７の抵抗負荷型インバータ駆動発振回路２４の動作を
停止させると同時に、図８の抵抗負荷型インバータ駆動
発振回路２４と昇圧制御回路２７の制御信号（Ｆ点電
圧）を“Ｌ”から“Ｈ”にし、そのデータをラッチす
る。これにより、リセットがかからない限り、図７のク
ロック選択回路２５の出力電圧（Ｈ点電圧）はＢ点電圧
波形をセレクトし続ける。つまり、ＣＭＯＳ型インバー
タ駆動発振回路２３の出力をセレクトし続ける。また、
この時よりリセットがかかるまで、図７の抵抗負荷型イ
ンバータ駆動発振回路２４は、停止し続ける。

【００９６】図７の昇圧制御回路２７の制御信号（Ｇ点
電圧）が図８の時刻ｔ４で、“Ｈ”から“Ｌ”になり、
図７の昇圧制御回路２７を、図８の抵抗負荷型インバー
タ駆動発振回路２４と昇圧制御回路２７の制御信号（Ｆ
点電圧）（時刻ｔ４ではこの時Ｆ点電圧は“Ｈ”）とと
もに制御し、昇圧回路１２の制御信号（Ｊ点電圧）を
“Ｌ”のままにして、図７の昇圧動作を停止したままに
する（初期値＝“Ｌ”）。これにより、図７の昇圧回路
１２の出力電圧（Ｃ点電圧）は、昇圧動作が停止したま
まとなるので、図８では常に図７の電源９の電源電圧Ｖ
ＤＤとなる。図８の時刻ｔ４以降は、全て時刻ｔ４の値
を、リセットがかかるまで保持する。図８のＤ点電圧波
形およびＥ点電圧波形は図７のカウンタ回路２８でカウ
ントし、図８のＧ点電圧波形は図７のカウンタ回路２９
でカウントすることにより得ている。

【００９７】ＣＭＯＳ型インバータ駆動発振回路２３が
１．０Ｖで動作しないで停止している場合は、次のよう
な動作になる。図７の抵抗負荷型インバータ駆動発振回
路２４の出力電圧（Ａ点電圧）のみが図９の時刻ｔ１
で、発振を開始（発振開始電圧＝０．９×ＶＤＤ）し、
図７のクロック選択回路２５の出力電圧（Ｈ点電圧）は
Ａ点電圧波形をセレクトする。図７の抵抗負荷型インバ
ータ駆動発振回路２４は、低電圧でも動作するので、基
準クロックとしてセレクトする。

【００９８】図７の昇圧制御回路２７の制御信号（Ｇ点
電圧）が図７のカウンタ回路２９により、図９の時刻ｔ
２で“Ｈ”から“Ｌ”になり、図７の昇圧回路１２は昇
圧動作を開始する。この時、図７の昇圧制御回路２７
の制御信号（Ｆ点電圧）が図８の時刻ｔ２で“Ｌ”であ
るので、図７の昇圧回路１２の制御信号（Ｊ点電圧）が
図９の時刻ｔ２で“Ｌ”から“Ｈ”になり、さらに図７
の昇圧制御回路２７により、データがラッチされるた
め、以降はリセットがかからない限り、データが保持さ
れる。これにより、リセットがかかるまで、図７の昇圧
回路１２が昇圧動作を継続する。

【００９９】図７の昇圧回路１２の出力電圧（Ｃ点電
圧）が、図９の時刻ｔ３と時刻ｔ４の間で、昇圧を安定
させ、図７のＣＭＯＳ型インバータ駆動発振回路２３の
出力電圧（Ｂ点電圧）が図９の時刻ｔ４で、昇圧安定時
の昇圧回路１２の出力電圧（Ｃ点電圧）を、正電源とし
たＣＭＯＳ型インバータ駆動発振回路２３が、発振を開
始する。このとき、カウンタ回路２８がカウントを開始
する。

【０１００】図７のＣＭＯＳ型インバータ駆動発振回路
２３が動作を開始したため、図７のクロック選択回路２
５の制御信号（Ｄ点電圧）が図９の時刻ｔ５で、“Ｈ”
から“Ｌ”になり、図７のクロック選択回路２５の出力
電圧（Ｈ点電圧）はＢ点電圧をセレクトする。つまり、
ＣＭＯＳ型インバータ駆動発振回路２３の出力をセレク
トし、電位２×ＶＤＤと電位ＶＳＳの間で振動する。

【０１０１】図７の発振制御回路２６の制御信号（Ｅ点
電圧）が図９の時刻ｔ６で、“Ｈ”から“Ｌ”になり、
図７の抵抗負荷型インバータ駆動発振回路２４の動作を
停止させる。昇圧制御回路２７の制御信号（Ｇ点電圧）
は抵抗負荷型インバータ発振回路２４の停止により、
“Ｈ”固定される。つまり、図７の発振制御回路２６が
抵抗負荷型インバータ駆動発振回路２４の動作を停止さ
せることで、昇圧制御回路２７の制御信号（Ｇ点電圧）
を“Ｈ”固定するように制御し、昇圧動作が停止しない
ようにしている。

【０１０２】また、図７の抵抗負荷型インバータ駆動発
振回路２４の動作を停止させると同時に、図９の抵抗負
荷型インバータ駆動発振回路２４と昇圧制御回路２７の
制御信号（Ｆ点電圧）を“Ｌ”から“Ｈ”にし、そのデ
ータをラッチする。これにより、リセットがかからない
限り、図７のクロック選択回路２５の出力電圧（Ｈ点電
圧）はＢ点電圧波形をセレクトし続ける。つまり、ＣＭ
ＯＳ型インバータ駆動発振回路２３の出力をセレクトし
続け、電位２×ＶＤＤと電位ＶＳＳの間で振動し続け
る。

【０１０３】また、この時よりリセットがかかるまで抵
抗負荷型インバータ駆動発振回路２４は、停止し続け
る。図９の時刻ｔ６以降は、全て時刻ｔ６の値を、リセ
ットがかかるまで保持する。

【０１０４】上記記述の内容より、ＣＭＯＳ型インバー
タ駆動発振回路２３の動作に合わせて、ＣＭＯＳ型イン
バータ駆動発振回路２３のみの回路構成と、抵抗負荷型
インバータ駆動発振回路２４と昇圧回路１２とＣＭＯＳ
型インバータ駆動発振回路２３の回路構成を、少数の回
路ブロックを追加することで、自動的に選択できる。

【０１０５】以上説明したように、この構成によれば、
少数の回路ブロックを追加するだけで、昇圧回路１２を
動作させなくてもＣＭＯＳ型インバータ駆動発振回路２
３が動作するかを自動的に判定し、肯定的な結果の場
合、自動的に昇圧回路１２の動作を禁止するとともに、
抵抗負荷型インバータ駆動発振回路２４の動作を停止さ
せるので、チップ製造後にテストを行い、テスト結果に
従って配線接続処理や配線切断処理等の配線加工処理を
行うことが不要となり、テストコストの削減を図ること
ができる、上記した後処理が不要となり、後工程の加工
にかかる分の開発期間を短縮できるともにコスト的にも
有利になる。

【０１０６】また、発振を維持できる電圧を確保してお
くだけでよいので、Ｎ倍昇圧で昇圧された電圧を降圧回
路にて降圧して、無駄な電力をＣＭＯＳインバータ型発
振回路に供給しないようにすることにより、さらなる低
消費電力化を図ることができる。この場合、発振維持電
圧にマージンを適切にとりつつ、降圧回路出力を決定す
る。

【０１０７】

【発明の効果】本発明の半導体集積回路によれば、電源
の電源電圧が、１．０Ｖ付近の低電圧でも十分マージン
を持って動作する抵抗負荷型インバータ駆動発振回路の
クロックで昇圧回路を動作させ、昇圧回路の出力電圧を
電源とすることで、ＣＭＯＳ型インバータ駆動発振回路
等は、電源電圧より高い電圧で動作させることができ
る。これにより、半導体集積回路の低電圧化が実現でき
る。また、昇圧回路出力が安定することにより、ＣＭＯ
Ｓ型インバータ駆動発振回路の発振が安定した後、抵抗
負荷型インバータ駆動発振回路の発振動作を停止させる
ことにより、低消費電流化が実現できる。

【０１０８】また、ＣＭＯＳ型インバータ駆動発振回路
の動作下限電源電圧に合わせて昇圧させ、あるいは必要
に応じて定電圧回路等を用い、昇圧回路や定電圧回路を
使用する必要がない場合にはそれらを使用しないことに
より、さらなる低消費電流化も実現できる。

【０１０９】また、発振を維持できる電圧を確保してお
くだけでよいので、Ｎ倍昇圧で昇圧された電圧を降圧回
路にて降圧して、無駄な電力をＣＭＯＳインバータ型発
振回路に供給しないようにすることにより、さらなる低
消費電力化を図ることができる。この場合、発振維持電
圧にマージンを適切にとりつつ、降圧回路出力を決定す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体集積
回路の具体的な構成を示す回路図である。

【図２】本発明の第１の実施の形態における半導体集積
回路の動作を示すタイミングチャートである。

【図３】本発明の第２の実施の形態における半導体集積
回路の具体的な構成を示す回路図である。

【図４】本発明の第２の実施の形態における半導体集積
回路の動作を示すタイミングチャートである。

【図５】本発明の第２の実施の形態におけるテストフロ
ーをフローチャートである。

【図６】本発明の第２の実施の形態における半導体集積
回路の配線加工処理の様子を示す回路図である。

【図７】本発明の第３の実施の形態における半導体集積
回路の具体的な構成を示す回路図である。

【図８】本発明の第３の実施の形態における半導体集積
回路の動作を示すタイミングチャートである。

【図９】本発明の第３の実施の形態における半導体集積
回路の動作を示すタイミングチャートである。

【図１０】従来の半導体集積回路の具体的な構成を示す
回路図である。

【図１１】従来の半導体集積回路の動作を示すタイミン
グチャートである。

【符号の説明】

１定まった電圧（昇圧回路にて昇圧する電圧）２ＣＭＯＳ型インバータ３帰還抵抗４クロック入力端子５クロック出力端子６振動子７外部発振容量８ＣＭＯＳ型インバータの正電源９電源１０抵抗負荷型インバータ１１Ａ，１１ＢＣＭＯＳ型インバータ制御トランジ
スタ１１Ｃ抵抗負荷型インバータ制御トランジスタ１２昇圧回路１３発振安定待ち回路１４Ａ，１４Ｂ制御信号１５制御信号１６自励発振用テスト端子１７電源端子１８制御信号１８Ａ制御信号用端子２３ＣＭＯＳ型インバータ駆動発振回路２４抵抗負荷型インバータ駆動発振回路２５クロック選択回路２６発振制御回路２７昇圧制御回路２８カウンタ回路２９カウンタ回路３０リセット信号３５ＡＮＡＮＤ回路３５ＢＮＡＮＤ回路３９ＮＡＮＤ回路４１発振制御部４２昇圧制御部

フロントページの続きＦターム(参考） 5J043 AA00 BB01 CC03 DD02 DD13 EE01 5J056 AA03 BB18 CC14 CC16 CC17 CC29 DD13 DD29 EE03 EE11 FF06 GG07 KK00 KK01 5J079 AA04 BA24 BA42 EA03 EA06 EA20 FA05 FA14 FA21 FB04 FB11 FB32 FB34 GA09 KA01 5J106 AA01 CC01 CC19 DD43 DD46 EE17 EE18 GG01 GG03 KK28

Claims

【特許請求の範囲】

【請求項１】動作クロックに従って昇圧動作を行うこ
とにより定まった電圧をＮ倍（Ｎは任意の値）に昇圧し
て出力し、動作停止時には入力された電圧を昇圧せずに
出力する昇圧回路と、前記昇圧回路の出力電圧を電源電圧として動作すること
によりクロックを発生するとともに、このクロックを前
記昇圧回路へ動作クロックとして供給するＣＭＯＳ型イ
ンバータ駆動発振回路と、外部電源端子から入力される外部電源電圧を電源電圧と
して動作することによりクロックを発生するとともに、
前記ＣＭＯＳ型インバータによる発振が安定するまで前
記昇圧回路を正常動作させるためにこのクロックを前記
昇圧回路へ動作クロックとして供給する抵抗負荷型イン
バータ駆動発振回路と、前記ＣＭＯＳ型インバータ駆動発振回路の発振が安定す
るのを待ち、前記ＣＭＯＳ型インバータ駆動発振回路の
発振動作が安定した後に前記抵抗負荷型インバータ駆動
発振回路の動作を停止させる発振安定待ち回路とを備え
た半導体集積回路。
【請求項２】ＣＭＯＳ型インバータ駆動発振回路は、
ＣＭＯＳ型インバータと、このＣＭＯＳ型インバータ駆
動発振回路の入力端子および出力端子間に接続された帰
還抵抗、外部振動子および外部容量からなる帰還回路と
で構成され、抵抗負荷型インバータ駆動発振回路は、抵
抗負荷型インバータと、前記ＣＭＯＳ型インバータ駆動
発振回路と共用の前記帰還回路とで構成されている請求
項１記載の半導体集積回路。
【請求項３】動作クロックに従って昇圧動作を行うこ
とにより定まった電圧をＮ倍（Ｎは任意の値）に昇圧し
て出力し、動作停止時には入力された電圧を昇圧せずに
出力する昇圧回路と、前記昇圧回路の出力電圧を電源電圧として動作すること
によりクロックを発生するとともに、このクロックを前
記昇圧回路へ動作クロックとして供給するＣＭＯＳ型イ
ンバータ駆動発振回路と、外部電源端子から入力される外部電源電圧を電源電圧と
して動作することによりクロックを発生するとともに、
前記ＣＭＯＳ型インバータによる発振が安定するまで前
記昇圧回路を正常動作させるためにこのクロックを前記
昇圧回路へ動作クロックとして供給する抵抗負荷型イン
バータ駆動発振回路と、前記ＣＭＯＳ型インバータ駆動発振回路の発振が安定す
るのを待ち、前記ＣＭＯＳ型インバータ駆動発振回路の
発振動作が安定した後に前記抵抗負荷型インバータ駆動
発振回路の動作を停止させる発振安定待ち回路と、前記昇圧回路の動作と前記抵抗負荷型インバータ駆動発
振回路の動作を一時的に停止させる動作テスト手段と、前記ＣＭＯＳ型インバータ駆動発振回路の自励発振を検
出する自励発振用テスト端子と、前記昇圧回路と前記抵抗負荷型インバータ駆動発振回路
の動作を制御する制御信号を前記昇圧回路と前記抵抗負
荷型インバータ駆動発振回路に与える制御信号用端子と
を備えた半導体集積回路。
【請求項４】前記昇圧回路の動作と前記抵抗負荷型イ
ンバータ駆動発振回路の動作を継続的に停止させる状態
に制御信号用端子の電位を固定する配線接続を前記制御
信号用端子に対して行い、前記動作テスト手段を前記昇
圧回路と前記抵抗負荷型インバータ駆動発振回路から切
断する配線切断を行い、抵抗負荷型インバータ駆動発振
回路の主電流経路を開放する配線切断を行った請求項３
記載の半導体集積回路。
【請求項５】ＣＭＯＳ型インバータ駆動発振回路は、
ＣＭＯＳ型インバータと、このＣＭＯＳ型インバータ駆
動発振回路の入力端子および出力端子間に接続された帰
還抵抗、外部振動子および外部容量からなる帰還回路と
で構成され、抵抗負荷型インバータ駆動発振回路は、抵
抗負荷型インバータと、前記ＣＭＯＳ型インバータ駆動
発振回路と共用の前記帰還回路とで構成されている請求
項３または４記載の半導体集積回路。
【請求項６】動作クロックに従って昇圧動作を行うこ
とにより定まった電圧をＮ倍（Ｎは任意の値）に昇圧し
て出力し、動作停止時には入力された電圧を昇圧せずに
出力し、電源投入初期は前記動作クロックの入力にかか
わらず動作を停止している昇圧回路と、前記昇圧回路の出力電圧を電源電圧として動作すること
によりクロックを発生するＣＭＯＳ型インバータ駆動発
振回路と、外部電源端子から入力される外部電源電圧を電源電圧と
して動作することによりクロックを発生する抵抗負荷型
インバータ駆動発振回路と、前記ＣＭＯＳ型インバータ駆動発振回路のクロックと前
記抵抗負荷型インバータ駆動発振回路のクロックを選択
的に前記昇圧回路へ動作クロックとして供給し、電源投
入初期は前記抵抗負荷型インバータ駆動発振回路のクロ
ックを選択しているクロック選択回路と、電源投入初期の前記昇圧回路の動作停止中に前記ＣＭＯ
Ｓ型インバータ駆動発振回路が正常動作したことを判別
し、判別結果に基づいて抵抗負荷型インバータ駆動発振
回路の動作および前記クロック選択回路の動作を制御す
る発振制御部と、電源投入後所定時間経過して前記昇圧回路を起動させ、
かつ前記昇圧回路の動作停止中の前記発振制御部からの
出力信号に基づいて前記昇圧回路の起動を禁止する昇圧
制御部とを備え、前記発振制御部が前記昇圧回路の動作停止中に前記ＣＭ
ＯＳ型インバータ駆動発振回路が正常動作をしていると
判別できたときに、前記発振制御部は前記クロック選択
回路が前記抵抗負荷型インバータ駆動発振回路のクロッ
クを選択する状態から前記ＣＭＯＳ型インバータ駆動発
振回路のクロックを選択する状態に切り替えるととも
に、前記抵抗負荷型インバータ駆動発振回路の動作を停
止させ、前記昇圧制御回路は前記発振制御部からの出力
信号に基づいて前記昇圧回路の起動を禁止し、前記発振制御部が前記昇圧回路の動作停止中に前記ＣＭ
ＯＳ型インバータ駆動発振回路が正常動作をしているこ
とを判別できないときに、前記昇圧制御回路は電源投入
後所定時間経過して前記昇圧回路を起動させ、前記発振
制御部は前記抵抗負荷型インバータ駆動発振回路が動作
した状態を保持させるとともに、前記クロック選択回路
の選択状態を前記抵抗負荷型インバータ駆動発振回路の
クロックを選択した状態を保持させ、前記ＣＭＯＳ型イ
ンバータ駆動発振回路の安定動作を待って前記クロック
選択回路が前記抵抗負荷型インバータ駆動発振回路のク
ロックを選択する状態から前記ＣＭＯＳ型インバータ駆
動発振回路のクロックを選択する状態に切り替えるとと
もに、前記抵抗負荷型インバータ駆動発振回路の動作を
停止させるようにしたことを特徴とする半導体集積回
路。
【請求項７】ＣＭＯＳ型インバータ駆動発振回路は、
ＣＭＯＳ型インバータと、このＣＭＯＳ型インバータ駆
動発振回路の入力端子および出力端子間に接続された帰
還抵抗、外部振動子および外部容量からなる帰還回路と
で構成され、抵抗負荷型インバータ駆動発振回路は、抵
抗負荷型インバータと、前記ＣＭＯＳ型インバータ駆動
発振回路と共用の前記帰還回路とで構成されている請求
項６記載の半導体集積回路。