JP6613837B2

JP6613837B2 - 半導体集積回路

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Description

本発明は、発振周波数の温度特性を無くした発振器回路を内蔵する半導体集積回路に関する。

Ｃ（容量、以下同じ）の充放電のタイミングを、Ｃ(容量)の端子電圧と半導体集積回路で構成された基準電圧とを比較するコンパレータで決める従来の発振器回路は、一般的に半導体集積回路に内蔵することが難しい大容量のＣ(容量)と、発振周波数の温度特性を決めるＲ(充放電用抵抗、以下同じ)を半導体集積回路に外付けし、外付け部品として温度特性のないＲ(充放電用抵抗)を用いることで発振周波数の温度特性を無くしていた（例えば、下記特許文献１の図１参照）。

下記特許文献１の図１に示される発振器回路では、抵抗R₀による充放電特性（エクスポネンシャルカーブ）の温度特性を、コンパレータ１の反転入力端子に入力されているＨレベル基準電圧とＬレベルの基準電圧（それぞれ電圧VDDの分圧）の温度特性で相殺させるようにするものであるが、充放電特性と基準電圧がそれぞれ温度によって変化してしまうので、全ての温度において両者がキャンセルするようチューニングを行うことは困難である。なお、一般的にＣ(容量)は温度特性を有していないことは当業者に広く知られている。

図３は、Ｃ(容量)の充放電のタイミングを、Ｃ(容量)の端子電圧と半導体集積回路で構成された基準電圧とを比較するコンパレータで決める、従来の半導体集積回路で実現された発振器回路の構成例を示す図である。また図４は、図３に示した従来の発振器回路の動作時における電圧波形を示す図である。

図３及び図４を用いて従来の半導体集積回路で実現された発振器回路の構成例300を用いてその動作を説明する。なお、図３に示すトランジスタ35,36はNchMOS(N_MOSFET(N型電界効果トラジスタ)の略称)である。

まず、コンパレータcomp37の出力がＬ(Low)となっている場合について説明する。この場合、CG端子を介して抵抗R1(41)に直列するNchMOS40はオフしており、半導体集積回路内蔵電源Vc5(31)から抵抗R1(41)を介して容量Ｃ42が充電され、図４上段に示すようにCG電圧波形は上昇する。なお、本来CG電圧波形は、充電，放電ともエクスポネンシャルカーブとなるが、図４上段では図示簡略化のために直線で示している。また、符号Vc5は電源Vc5の電圧としても使用する（以下同様）。

このとき、コンパレータcomp37の基準電圧は、NchMOS35がオン、NchMOS36がオフとなっているため、基準電圧生成用抵抗Ｒ(32,33,34)によるVc5の分圧電圧のうち、((6+1)*R /(6+1+6)*R ）×Vc5に設定されている。なお、基準電圧生成用抵抗ＲにおけるR×6等の数値は単なる例にすぎず、これに限定されるものではない。また記号Ｒは抵抗素子を表す場合及び又は抵抗値を表す場合がある。以下、同様である。

充電時のCG電圧波形は、Vc5電圧が抵抗R1(41)を介して容量Ｃ42を充電する波形（図４上段参照）であり、CG電圧が0Vの時点をt0として、図３に示すCG電圧がコンパレータcomp37の基準電圧((6)*R /(6+1+6)*R )×Vc5に達する時点をt1、((6+1)*R /(6+1+6)*R ）×Vc5に達する時点をt2とすると、次の式が成り立つ。すなわち、
・充電電圧式
((6)*R /(6+1+6)*R )×Vc5 = Vc5×(1-exp((t1)/(C×R1)))・・・・・（１）
上記の式から t1=C×R1×ln((6+1+6)/(6+1)となる。

また((6+1)*R /(6+1+6)*R )×Vc5 = Vc5×(1-exp((t2)/(C×R1)))・・・・（２）
上記の式から t2=C×R1×ln((6+1+6)/(6))となる。
上記t2とt1の差分は、以下となる。

t2-t1=C×R1×{ln((6+1+6)/(6))-ln((6+1+6)/(6+1))}=C×R1×ln((6+1)/(6))
上述のように、左辺、右辺からVc5の影響を無くすため、容量Ｃ42はVc5電源31から充電されなければならず、そのためVc5端子が半導体集積回路に必要になる。

次に、CG電圧波形が時点t2で、((6+1)*R /(6+1+6)*R ）×Vc5に達すると、コンパレータcomp37の出力は反転してＨ(High)となり、CG端子を介して抵抗R1(41)に直列するNchMOS40はオンすることで、NchMOS40のオン抵抗N_Ronを介して容量Ｃ40は放電され、図４上段に示すようにCG電圧波形は下降する。

このとき、コンパレータcomp37の基準電圧は、NchMOS35がオフ、NchMOS36がオンとなっているため、基準電圧生成用抵抗Ｒ(32,33,34)によるVc5の分圧電圧のうち、((6)*R /(6+1+6)*R )×Vc5に設定される。

放電時のCG電圧波形は、Vc5電源31から抵抗R1(41)を介して容量Ｃ42を充電しながら、N_Ron(以下では単にRonと記述する)を介して容量Ｃ42を放電する波形で、充電時にCG電圧がコンパレータcomp37の基準電圧の((6+1)*R /(6+1+6)*R ）×Vc5に達した時点を上記のようにt2、放電しながら((6)*R /(6+1+6)*R )×Vc5に達する時点をt3とすると、以下の式が成り立つ。なお、放電時の動作を理解しやすくするために図５に等価回路を示し、それに基づいて説明することにする。

図５は、図３の放電時の動作を説明する等価回路を示す図である。図５における記号のうち、i₁,i₂,i₃は、それぞれ抵抗R1(41)を流れる電流，容量Ｃ42を流れる電流，NchMOS40のオン抵抗Ronを流れる電流を示し、Vは容量Ｃ42の端子電圧でCG電圧と同じものである。それ以外は図３，図４に示した記号と同じである。

i₁ = (Vc5-V) / R1・・・・・（３）
Q₀-∫i₂dt = CV・・・・・（４）(但し、Q₀はt=t2のときの容量Ｃ42の電荷)
i₃ = V / Ron・・・・・（５）
i₁ + i₂ = i₃・・・・・（６）
（４）式を微分することにより、次式が得られる。

i₂ = -C (dV/dt)・・・・・（７）
上記(６)式に、上記(３),(５),(７)式を代入すると、次式が得られる。
(Vc5-V) / R1 - C (dV/dt) = V / Ron
この式を整理すると、次式となる。

{(1/Ron)+(1/R1)}V + C (dV/dt) = Vc5/R1・・・・・（８）
ここで、微分方程式 V + a (dV/dt) = bの一般解は、V =α exp(-t/a)+ b・・・・（９）で表されることが知られている。但し、αは積分定数である。

これより、上記（８）式の解は以下となる。
a = C×{(Ron*R1)/(Ron+R1)}、b = {(Ron)/(Ron+R1)}×Vc5
V(t)=αexp{-((Ron+R1)/(C*Ron*R1))×t} + {(Ron)/(Ron+R1)}×Vc5・・・・・（10）
αは、
V(t=t2)= ((6+1)R/(6+1+6)R)×Vc5= ((6+1)/(6+1+6))×Vc5より求める。

以下の考察で、R1>>Ronであるものとすると、
上記(10)式は、
V(t)=αexp{-((Ron/R1)+1)/(C*Ron))×t}+{(Ron/R1)/((Ron/R1)+1)}×Vc5}
となる。ここで、R1>>RonであることからRon/R1 = 0とすることができ、
V(t)=αexp{-(t)/(C*Ron)}
となる。故に、
((6+1)/(6+1+6))×Vc5=αexp{-(t2)/(C*Ron)}
α=((6+1)/(6+1+6)) exp{(t2)/(C*Ron)}×Vc5
その結果、
V(t)= ((6+1)/(6+1+6)) exp{(t2)/(C*Ron)}×Vc5×exp{-(t)/(C*Ron)}
という式になる。これより、V(t3)は、
V(t3)=(6/(6+1+6))×Vc5= ((6+1)/(6+1+6))exp{(t2)/(C*Ron)}×Vc5×exp{-(t3)/(C*Ron)}
6 = (6+1) exp{(t2-t3)/(C*Ron)}
exp{(t3-t2)/(C*Ron)}= ((6+1)/6)
となるので、
t3-t2= C*Ron ln((6+1)/6)となる。

そして、R1>>Ronに設定されているときには、
t3-t1=(t3-t2)+(t2-t1)= C*Ron ln((6+1)/6)+ C*R1 ln((6+1)/6)
≒ C×（R1+Ron）×ln((6+1)/6)となり、
発振周波数foscは、
fosc = (1/2)×(1/(t3-t1))≒(1/2)×(1/(C×（R1+Ron）×ln((6+1)/6))
≒(1/2)×(1/(C×R1×ln((6+1)/6))となる。

なお、上式の(1/2)の項は、コンパレータcomp37の出力V_comp_outをD_FF(D型フリップフロップ)43で1/2分周したものの周波数を発振周波数foscとすることを示すものである。
上式より分かるように、発振周波数foscには、R1(41)の温度特性が現れるため（一般にCには温度特性はない）、外付け部品として温度特性のないR1を用いることで発振周波数の温度特性を無くすことができる。しかし、温度特性がない抵抗は高価なので、そのような抵抗を用いることはコストが嵩むことになるため製品として得策でない。

上記の発振周波数foscを求めた式にしたがって、図３に示す従来の発振器回路で具体的に発振周波数温度特性を求めると、
R1 = 161 kΩ（外付け、温度特性無し）
Ron = 1 kΩ（Ta=25℃）半導体集積回路内蔵、
温度特性+1400ppm/℃(Ta=90℃; Ron = 1.091 kΩ)
C = 200pF(外付け、温度特性無し）
但し、Ron=1 kΩ(Ta=25℃)は、半導体集積回路で採用したプロセスとNchMOSのゲートサイズ（W/L）により決まった値である。

Ta=25℃のとき、
fosc=(1/2)×(1/(t3-t1))≒(1/2)×{(1)/(200pF×(161kΩ+1kΩ)×ln((6+1)/6)}
=100 kHz
Ta=90℃のとき、
fosc=(1/2)×(1/(t3-t1))≒(1/2)×{(1)/(200pF×(161kΩ+1.091kΩ)×ln((6+1)/6)}
=100 kHz
となる。

図３に示す従来の発振器回路例では、外付け抵抗R1(41)が温度特性を持たないとき、発振周波数foscも温度特性を持たないことが上記計算結果で確認することができる。
また図３に示されたD-FF43は、発振器回路の出力信号のデューティを50%にして出力信号を整形するためのものである。

特開昭６２−２９９１０９号公報（図１）

従来、発振回路のために、半導体集積回路には外付け部品としてＣ(容量)とＲ(充電用抵抗)が必要であり、端子としてＣ(容量)を取り付ける端子、Ｒ(充電用抵抗)を取り付ける端子、さらにＣ(容量)を放電するための端子（GND端子）の３端子が必要であった。

そこで本発明の目的は、発振回路のための外付け部品および端子を削減するとともに、発振周波数の温度特性をなくすことができる半導体集積回路を提供することにある。

上記課題を解決するために本発明の半導体集積回路は、容量の充放電のタイミングを、基準電圧と前記容量の一端の電圧とを比較するコンパレータで決める発振器回路を有する半導体集積回路において、該半導体集積回路は、
前記容量を充電する直流電源の電圧を半導体集積回路に内蔵する分圧抵抗で分圧することにより前記基準電圧を生成し、
前記容量を接続する外付け端子を有し、
一端が前記外付け端子にそれぞれ接続される充電用抵抗および放電用抵抗を内蔵し、前記充電用抵抗と前記放電用抵抗とが逆の温度特性を持つよう構成したことを特徴とする。

本発明によれば、内蔵した充電用抵抗と直列に放電用抵抗を内蔵させることで、半導体集積回路から充電用抵抗を接続する端子を無くすと共に、充電用抵抗と放電用抵抗を逆の温度特性を持たせることで発振周波数の温度特性を無くすことができる。

本発明の実施形態に係る半導体集積回路で実現される発振器回路の構成例を示す図である。図１に示した発振器回路の動作時における電圧波形を示す図である。従来の半導体集積回路で実現された発振器回路の構成例を示す図である。図３に示した従来の発振器回路の動作時における電圧波形を示す図である。図３に示した従来の発振器回路の放電時の動作を説明する等価回路を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
図１は、Ｃ（容量、以下同じ）の充放電のタイミングを、Ｃ（容量）の端子電圧と半導体集積回路で構成された基準電圧とを比較するコンパレータで決める、本発明の実施形態に係る半導体集積回路で実現される発振器回路の構成例を示す図である。図２は、図１に示した発振器回路の動作時における電圧波形を示す図である。なお、符号Vc5は内蔵電源またはその電圧を示している。

図１に示す本発明の実施形態に係る発振器回路では、抵抗R1(21)を半導体集積回路内に取込み、外付け部品を容量Ｃ24のみにすることで、図３に示した従来の発振器回路例におけるR1(41)に電圧を印加するためのVc5端子を無くし、さらにVc5電源11から抵抗R1(21)を介して容量Ｃ24を充電するタイミングを決める、抵抗R1(21)に直列に接続したPchMOS(P_MOSFET(P型電界効果トラジスタ)の略称)20、容量Ｃ24を放電するタイミングを決めるNchMOS(N_MOSFET(N型電界効果トラジスタ)の略称)23とそれに直列に接続した抵抗R2(22)を備え、抵抗R1(21),R2(22)に逆の温度特性を持つ抵抗素子を使用することで発振周波数foscの温度特性を無くしている。

コンパレータcomp17の非反転入力端子は抵抗R1(21),R2(22)の接続点および半導体集積回路の端子CGを介して容量Ｃ24に接続されている。電圧Vc5は抵抗12,13,14の直列回路により分圧されている。抵抗12,13,14の抵抗値は、それぞれ6R,R,6Rである。

コンパレータcomp17の反転入力端子はNchMOS(N_MOSFET(N型電界効果トラジスタ))15,16を介して、抵抗12と13の接続点及び抵抗13と14の接続点に接続されている。
コンパレータcomp17の出力端子はインバータ18,19の直列回路を介してPchMOS20とNchMOS23のゲートおよびD-FF25のクロック入力端子に接続されている。D-FF25は1/2分周回路を構成している。

また、コンパレータcomp17の出力端子はNchMOS16のゲートに接続され、インバータ18の出力端子はNchMOS15のゲートに接続されている。
図１及び図２を用いて本発明の実施形態に係る発振器回路の構成例における動作を説明する。

まず、コンパレータcomp17の出力がＬ(Low)となっている場合について説明する。この場合、Vc5電源11から抵抗R1(21)を介して容量Ｃ24を充電するタイミングを決めるPchMOS20はオン、CG端子を介して容量Ｃ24を放電するタイミングを決めるNchMOS23はオフしており、半導体集積回路内蔵のVc5電源11から抵抗R1(21)を介して容量Ｃ24が充電され、図２上段の電圧波形に示すようにCG電圧波形は上昇する。なお、本来CG電圧波形は、充電，放電ともエクスポネンシャルカーブとなるが、図２上段では図示簡略化のために直線で示している。

このとき、NchMOS15がオン、NchMOS16がオフとなっているため、コンパレータcomp17の基準電圧は、抵抗Ｒ(12,13,14)によるVc5の分圧電圧のうち、((6+1)*R /(6+1+6)*R ）×Vc5に設定されている。なお、Ｒは抵抗素子を表す場合及び又は抵抗値を表す場合がある。以下、同様である。また、基準電圧生成用抵抗ＲにおけるR×6等の数値は単なる例にすぎず、これに限定されるものではない。以下に示す解析は、これ以外の数値においても同様に成り立つものである。

充電時のCG電圧波形は、Vc5電圧がPchMOS20のオン抵抗P_Ronと抵抗R1(21)とを介して容量Ｃ24を充電する波形（図２上段参照）で、CG電圧が0Vの時点をt0として、図１に示すCG電圧がコンパレータcomp17の基準電圧((6)*R /(6+1+6)*R )×Vc5に達する時点をt1、((6+1)*R /(6+1+6)*R ）×Vc5に達する時点をt2とすると、次の式が成り立つ。すなわち、
・充電電圧式
((6)*R/(6+1+6)*R)×Vc5 = Vc5×(1-exp((t1)/(C×(P_Ron+R1))))・・・・・（11）
上記の式から t1=C×(P_Ron+R1)×ln((6+1+6)/(6))となる。

また((6+1)*R/(6+1+6)*R)×Vc5 = Vc5×(1-exp((t2)/(C×(P_Ron+R1))))・・・（12）
上記の式から t2=C×(P_Ron+R1)×ln((6+1+6)/(6+1))となる。
上記t2とt1の差分は、以下となる。

t2-t1=C×(P_Ron+R1)×{ln((6+1+6)/(6+1))-ln((6+1+6)/(6))}
=C×(P_Ron+R1)×ln((6+1)/(6))
なお、容量Ｃ24の充電電圧に対する基準電圧（ＨレベルとＬレベル）の電圧Vc5に対する比率、すなわち、((6+1)*R /(6+1+6)*R )= ((6+1)/(6+1+6))、および、((6)*R /(6+1+6)*R )=(6)/(6+1+6)は、あくまでも一例を示すものであり、構成としてこの比率に限定されるものではない。

次に、CG電圧波形が時点t2で、((6+1)*R /(6+1+6)*R ）×Vc5に達すると、コンパレータcomp17の出力は反転してＨ(High)となり、Vc5電源11から抵抗R1(21)を介して容量Ｃ24を充電するタイミングを決めるPchMOS20はオフ、CG端子を介して容量Ｃ24を放電するタイミングを決めるNchMOS23はオンし、抵抗R2(22)とNchMOS23のオン抵抗N_Ronを介して容量Ｃ24は放電され、図２上段の電圧波形に示すようにCG電圧波形は下降する。

このとき、NchMOS15がオフ、NchMOS16がオンとなっているため、コンパレータcomp17の基準電圧は、基準電圧生成用抵抗Ｒ(12,13,14)によるVc5の分圧電圧のうち、((6)*R /(6+1+6)*R )×Vc5に設定される。

放電時のCG電圧波形は、到達した時点t2の((6+1)*R /(6+1+6)*R ）×Vc5から抵抗R2(22)とNchMOS23のオン抵抗N_Ronを介して容量Ｃ24を放電する波形で、充電時にCG電圧がコンパレータcomp17の基準電圧((6+1)*R /(6+1+6)*R ）×Vc5に達した時点を上記のようにt2、放電しながら((6)*R /(6+1+6)*R )×Vc5に達する時点をt3とすると、以下の式が成り立つ。
・放電電圧式
((6)*R/(6+1+6)*R)×Vc5={((6+1)*R/(6+1+6)*R)×Vc5}×exp((t3-t2)/(C×(R2+N_Ron)))
上記の式からt3-t2=C×(R2+N_Ron)×ln((6+1)/(6))となる。

また発振周波数foscは、
fosc=(1/2)×(1/(t3-t1))=(1/2)×{(1)/((t3-t2)+(t2-t1))}
= (1/2)×{(1)/(C×(P_Ron+R1+R2+N_Ron)×ln((6+1)/(6))}
となる。

上記の発振周波数foscを求めた式にしたがって、以下具体的に、図１に示す本発明の実施形態に係る発振器回路例における発振周波数温度特性を求める。
但し、各素子は下記の特性を持つよう設定してあるものとする。

P_Ron = 1 kΩ（Ta=25℃）半導体集積回路内蔵、
温度特性+1400ppm/℃(Ta=90℃; P_Ron = 1.091 kΩ)
R1 = 126 kΩ（Ta=25℃）半導体集積回路内蔵、
温度特性+800ppm/℃(Ta=90℃; R1 = 132.552 kΩ)
R2 = 34 kΩ（Ta=25℃）半導体集積回路内蔵、
温度特性-3000ppm/℃(Ta=90℃; R2 = 27.3 kΩ)
N_Ron = 1 kΩ（Ta=25℃）半導体集積回路内蔵、
温度特性+1400ppm/℃(Ta=90℃; N_Ron = 1.091 kΩ)
C = 200pF(外付け、温度特性無し）
ここで各温度特性等は、本発明を適用する半導体集積回路の製造に採用する半導体製造工程のプロセス条件から選ぶことになるため、上記数値例は、あくまでも一例を示すものである。

また、P_Ron = 1 kΩ（Ta=25℃）、N_Ron = 1 kΩ（Ta=25℃）は採用したプロセスとPchMOS20とNchMOS23の各ゲートサイズ（W/L）で決まる。
Ta=25℃のとき、
P_Ron+R1+R2+N_Ron=1kΩ+126kΩ+34kΩ+1kΩ=162kΩから、
fosc=(1/2)×{(1)/(200pF×162kΩ×ln((6+1)/(6))}= 100kHz
Ta=90℃のとき、
P_Ron+R1+R2+N_Ron=1.091kΩ+132.552kΩ+27.37kΩ+1.091kΩ=162.104kΩから、
fosc=(1/2)×{(1)/(200pF×(162.104kΩ)×ln((6+1)/(6))}= 100kHz
となる。よって、抵抗R1,R2を、直列抵抗P_Ron+R1+R2+N_Ronが温度特性を持たない値に設定することで、発振周波数も温度特性を持たないようにすることができる。R1による充電とR2による放電はそれぞれ独立に行われるので、この結論は自明ではなく、上記解析により初めて明らかになるものである。

なお、本発明において、温度特性をもたないということは、完全に温度係数が零ということのみならず、上記の例に示すように、実質的に零と見做せる場合も含むものである。
また、抵抗R1,R2の抵抗値が、直列抵抗R1+R2の抵抗値に比べて無視できる場合は、直列抵抗R1+R2が温度特性を持たない値とすればよいことは自明である。また、上式の(1/2)の項は、コンパレータcomp37の出力V_comp_outをD_FF(D型フリップフロップ)25で1/2分周したものの周波数を発振周波数foscとすることを示すものである。

また外付け容量Ｃを C= 100 pFに代えると、
Ta=25℃のとき、
fosc=(1/2)×{(1)/(100pF×162kΩ×ln((6+1)/(6))}= 200kHz
Ta=90℃のとき、
fosc=(1/2)×{(1)/(100pF×(162.104kΩ)×ln((6+1)/(6))}= 200kHz
となり、温度特性を持たない２倍の発振周波数に設定することができる。

なお、図１に示すD-FF25は、発振器回路の出力信号を整形して、出力信号のデューティを50％にするために設けているもので発明の構成として必須のものではない。

11 内蔵電源Vc5（Vc5電源）
12〜14 抵抗Ｒ(基準電圧生成用抵抗)
15,16 NchMOS(N_MOSFET(N型電界効果トラジスタ))
17 コンパレータcomp
18,19 インバータ
20 PchMOS(P_MOSFET(P型電界効果トラジスタ))
21 抵抗R1(充電用抵抗)
22 抵抗R2(放電用抵抗)
23 NchMOS(N_MOSFET(N型電界効果トラジスタ))
24 容量Ｃ
25 D_FF(D型フリップフロップ)

Claims

容量の充放電のタイミングを、基準電圧と前記容量の一端の電圧とを比較するコンパレータで決める発振器回路を有する半導体集積回路において、
該半導体集積回路は、
前記容量を充電する直流電源の電圧を前記半導体集積回路に内蔵する分圧抵抗で分圧することにより前記基準電圧を生成し、
前記容量を接続する外付け端子を有し、
一端が前記外付け端子にそれぞれ接続される充電用抵抗および放電用抵抗を内蔵し、前記充電用抵抗と前記放電用抵抗とが逆の温度特性を持つよう構成したことを特徴とする半導体集積回路。
前記充電用抵抗および前記放電用抵抗の直列回路の合成抵抗が温度特性をもたないものになっていることを特徴とする請求項１に記載の半導体集積回路。
前記発振器回路の発振周波数は、前記半導体集積回路に外付けされた前記容量の値によって決定されることを特徴とする請求項１に記載の半導体集積回路。
前記充電用抵抗の他端は、前記直流電源にそのソースが接続されるPchMOSFETのドレインに接続され、該PchMOSFETは前記コンパレータの出力によりオンオフが制御されるよう構成したことを特徴とする請求項１に記載の半導体集積回路。
前記放電用抵抗の他端は、前記容量の他端にそのソースが接続されるNchMOSFETのドレインに接続され、該NchMOSFETは前記コンパレータの出力によりオンオフが制御されるよう構成したことを特徴とする請求項１に記載の半導体集積回路。
充電時には、前記コンパレータの出力により前記PchMOSFETがオンされて、前記充電用抵抗を介して前記容量に電荷を蓄積することを特徴とする請求項４に記載の半導体集積回路。
放電時には、前記コンパレータの出力により前記NchMOSFETがオンされて、前記放電用抵抗を介して前記容量に蓄積された電荷を放電することを特徴とする請求項５に記載の半導体集積回路。
前記直流電源と前記容量の一端との間の充電用抵抗と、前記容量の他端と一端との間の放電用抵抗の直列合成抵抗が温度特性をもたないものになっていることを特徴とする請求項１ないし７のいずれか１項に記載の半導体集積回路。