JP6612119B2 - Semiconductor light emitting device - Google Patents
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Description
本発明の実施形態は、半導体発光装置に関する。 Embodiments described herein relate generally to a semiconductor light emitting device.
近年、ヘッドマウントディスプレイ、ヘッドアップディスプレイ、AR(Augmented Reality)グラス、プロジェクタなど拡大投影用途のマイクロディスプレイの市場が成長している。マイクロディスプレイの性能向上を目的とした半導体装置の開発が進められている。アレイ化したLED(Light Emitting Diode)と、薄膜トランジスタ(Thin Film Transistor:TFT)とを配置し、アクティブマトリクス駆動する半導体発光装置がある。このような半導体発光装置においては、高精細化が望まれる。 In recent years, the market for micro-displays for enlarged projection applications such as head-mounted displays, head-up displays, AR (Augmented Reality) glasses, and projectors is growing. Development of semiconductor devices aimed at improving the performance of microdisplays is underway. There is a semiconductor light emitting device in which an arrayed LED (Light Emitting Diode) and a thin film transistor (TFT) are arranged to drive an active matrix. In such a semiconductor light emitting device, high definition is desired.
本発明の実施形態は、高精細な半導体発光装置を提供する。 Embodiments of the present invention provide a high-definition semiconductor light emitting device.
本発明の実施形態によれば、半導体発光装置は、第1導電形の第1半導体層と、第2導電形の第2半導体層と、前記第1半導体層と前記第2半導体層との間に設けられた第3半導体層と、第1トランジスタと、第2トランジスタと、前記第3半導体層の側面に対向する反射層と、を備える。前記第1トランジスタは、第1ゲート電極と、前記第1半導体層から前記第2半導体層に向かう第1方向において前記第1ゲート電極と重なる第1アモルファス半導体層と、第1ソース電極と、第1ドレイン電極と、を含む。前記第1ゲート電極は、前記第1方向において前記第2半導体層と重なる。前記第2半導体層は、高電位端と電気的に接続される。前記第1半導体層は、前記第1ドレイン電極と電気的に接続される。前記第1ソース電極は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される。前記第2トランジスタは、前記第1ゲート電極と電気的に接続される。
本発明の実施形態によれば、半導体発光装置は、第1導電形の第1半導体層と、第2導電形の第2半導体層と、前記第1半導体層と前記第2半導体層との間に設けられた第3半導体層と、第1トランジスタと、第2トランジスタと、第3トランジスタと、前記第1半導体層と電気的に接続された第1電極と、前記第2半導体層と電気的に接続された第2電極と、を備える。前記第1トランジスタは、第1ゲート電極と、前記第1半導体層から前記第2半導体層に向かう第1方向において前記第1ゲート電極と重なる第1アモルファス半導体層と、を含む。前記第1ゲート電極は、前記第1方向において前記第2半導体層と重なる。前記第1アモルファス半導体層は、前記第1トランジスタの一端が設けられた第3領域と、前記第2方向において前記第3領域と並び前記第1トランジスタの他端が設けられた第4領域と、前記第3領域と前記第4領域との間に設けられ前記第1方向において前記第1ゲート電極と重なる第5領域と、をさらに含む。前記第1ゲート電極は、前記第2トランジスタと電気的に接続される。前記第3領域は、前記第2電極と電気的に接続される。前記第4領域は、前記第3トランジスタの一端と電気的に接続される。前記第2電極は、高電位端と電気的に接続される。前記第3領域は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される。
According to an embodiment of the present invention, a semiconductor light emitting device includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, and between the first semiconductor layer and the second semiconductor layer. A third semiconductor layer, a first transistor, a second transistor, and a reflective layer facing a side surface of the third semiconductor layer. The first transistor includes a first gate electrode, a first amorphous semiconductor layer overlapping the first gate electrode in a first direction from the first semiconductor layer to the second semiconductor layer, a first source electrode, 1 drain electrode. The first gate electrode overlaps the second semiconductor layer in the first direction. The second semiconductor layer is electrically connected to a high potential end. The first semiconductor layer is electrically connected to the first drain electrode. The first source electrode is electrically connected to a low potential end having a lower potential than the high potential end. The second transistor is electrically connected to the first gate electrode.
According to an embodiment of the present invention, a semiconductor light emitting device includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, and between the first semiconductor layer and the second semiconductor layer. A third semiconductor layer, a first transistor, a second transistor, a third transistor, a first electrode electrically connected to the first semiconductor layer, and an electrical connection to the second semiconductor layer. A second electrode connected to the first electrode. The first transistor includes a first gate electrode and a first amorphous semiconductor layer that overlaps the first gate electrode in a first direction from the first semiconductor layer toward the second semiconductor layer. The first gate electrode overlaps the second semiconductor layer in the first direction. The first amorphous semiconductor layer includes a third region where one end of the first transistor is provided, a fourth region where the other end of the first transistor is provided alongside the third region in the second direction, And a fifth region provided between the third region and the fourth region and overlapping the first gate electrode in the first direction. The first gate electrode is electrically connected to the second transistor. The third region is electrically connected to the second electrode. The fourth region is electrically connected to one end of the third transistor. The second electrode is electrically connected to the high potential end. The third region is electrically connected to a low potential end having a lower potential than the high potential end.
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体発光装置を例示する模式的断面図である。
図1に表したように、実施形態に係る半導体発光装置110は、第1発光領域10と、第1トランジスタ20と、を含む。
Embodiments of the present invention will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(First embodiment)
FIG. 1 is a schematic cross-sectional view illustrating the semiconductor light emitting device according to the first embodiment.
As illustrated in FIG. 1, the semiconductor
第1発光領域10は、第1半導体層11と、第2半導体層12と、第3半導体層13と、を含む。第1半導体層11は、第1導電形である。第2半導体層12は、第2導電形である。第3半導体層13は、発光層である。第3半導体層13は、第1半導体層11と第2半導体層12との間に設けられている。第3半導体層13は、発光光L1を出射する。
The first
第1導電形は、例えばn形である。第2導電形は、例えばp形である。なお、第1導電形がp形、第2導電形がn形でもよい。実施形態では、第1導電形がn形、第2導電形がp形である場合を例示する。 The first conductivity type is, for example, n-type. The second conductivity type is, for example, a p-type. The first conductivity type may be p-type and the second conductivity type may be n-type. In the embodiment, a case where the first conductivity type is n-type and the second conductivity type is p-type is illustrated.
第1トランジスタ20は、例えば、TFT(Thin Film Transistor)である。第1トランジスタ20は、第1ゲート電極G1と、第1ソース電極S1と、第1ドレイン電極D1と、第1アモルファス半導体層21と、を含む。第1アモルファス半導体層21は、例えば、酸化物半導体を含む。この場合、第1アモルファス半導体層21は、第1導電形(n形)である。なお、アモルファス半導体とは、粒径が例えば10ナノメートル(nm)以下の非晶質状態の半導体である。アモルファス半導体は、多結晶の半導体と異なり、明確な結晶粒界を持たないため、TFTの特性の均一性が優れるという特長を有する。
The
実施形態においては、第1アモルファス半導体層21は、第1方向において第1ゲート電極G1と重なる。第1ゲート電極G1は、第1方向において第2半導体層12の上に設けられる。第1方向は、例えば、Z軸方向である。Z軸方向は、第1半導体層11から第2半導体層12に向かう方向(積層方向)とする。Z軸方向と直交する1つの方向をX軸方向とする。Z軸方向及びX軸方向と直交する1つの方向をY軸方向とする。第2方向は、第1方向と交差する方向である。第2方向は、例えば、X軸方向である。なお、「重なる」とは、Z軸方向と直交する平面上に投影したときに、少なくとも一部が重なる状態をいう。「の上に設けられる」とは、直接接して設けられる状態のほか、間に介在物を介して設けられる状態を含む。
In the embodiment, the first
半導体発光装置110は、支持基板(第1層)40と、第1電極e1と、第2電極e2と、をさらに含む。支持基板40は、例えば、導電性である。第1電極e1は、例えば、n電極である。第2電極e2は、例えば、p電極である。
The semiconductor
第1半導体層11は、第1領域r1と、第2領域r2と、を含む。第2領域r2は、X軸方向において第1領域r1と並ぶ。第2半導体層12は、第2領域r2と支持基板40との間に設けられる。第3半導体層13は、第2領域r2と第2半導体層12との間に設けられる。
The
第1電極e1は、第1領域r1と支持基板40との間に設けられる。第1電極e1は、第1領域r1と電気的に接続される。第2電極e2は、第2半導体層12と電気的に接続される。なお、電気的に接続されている状態とは、直接接触する状態のほか、間に他の導電部材などが介在する状態も含む。
The first electrode e1 is provided between the first region r1 and the
第1発光領域10、第1電極e1及び第2電極e2は、LEDに対応する。
The first
ここで、X軸方向においてLEDとTFTとを並べて配置した半導体発光装置の参考例がある。このような配置では、画素サイズを小さくし、高精細化すると、十分な開口率を確保できず、輝度が低下してしまう。ここで、「開口率」とは、1画素当たりの画素領域に対する発光領域(LED)の割合を意味する。つまり、TFTの配置された領域は、非発光領域となる。このため、開口率が低減される。 Here, there is a reference example of a semiconductor light emitting device in which LEDs and TFTs are arranged side by side in the X-axis direction. In such an arrangement, if the pixel size is reduced and the resolution is increased, a sufficient aperture ratio cannot be ensured and the luminance is lowered. Here, the “aperture ratio” means the ratio of the light emitting area (LED) to the pixel area per pixel. That is, the region where the TFT is arranged is a non-light emitting region. For this reason, an aperture ratio is reduced.
これに対して、実施形態においては、Z軸方向においてLEDの上にTFTが配置されている。すなわち、Z軸方向において、LEDとTFTとが重なる。このため、高精細化しても、十分な開口率を確保できる。これにより、輝度を改善させることができる。 In contrast, in the embodiment, the TFT is disposed on the LED in the Z-axis direction. That is, the LED and the TFT overlap in the Z-axis direction. For this reason, a sufficient aperture ratio can be secured even if the definition is increased. Thereby, the luminance can be improved.
さらに、上記の参考例では、TFTの半導体層として、多結晶シリコン(ポリシリコン)が用いられる。この多結晶シリコンは、アモルファスと比べ、粒径が大きく、TFT特性の均一性を確保することが困難である。特に画素を高精細化し、TFTの半導体層のサイズが小さくなると、特性のバラつきの影響がより深刻になる。 Furthermore, in the above reference example, polycrystalline silicon (polysilicon) is used as the semiconductor layer of the TFT. This polycrystalline silicon has a larger particle size than amorphous, and it is difficult to ensure uniformity of TFT characteristics. In particular, when the pixels are made higher in definition and the size of the TFT semiconductor layer is reduced, the influence of variation in characteristics becomes more serious.
これに対して、実施形態においては、TFTの半導体層として、アモルファスが用いられる。このため、多結晶シリコンと比べて、TFT特性の均一性を高めることができる。画素を高精細化しても均一な表示性能を得ることができる。 On the other hand, in the embodiment, amorphous is used as the semiconductor layer of the TFT. For this reason, the uniformity of TFT characteristics can be improved as compared with polycrystalline silicon. Uniform display performance can be obtained even if the pixels are made high definition.
さらに、半導体発光装置110は、絶縁層30と、保護金属層(バリアメタル)50と、接合金属層(接合メタル)60と、裏面電極70と、を含む。
Further, the semiconductor
絶縁層30は、平坦化層31と、アンダーコート層32と、ゲート絶縁層33と、エッチング保護層34と、パシベーション層35と、を含む。平坦化層31は、第1電極e1の上、及び、第2電極e2の上に設けられる。アンダーコート層32は、平坦化層31の上に設けられる。ゲート絶縁層33は、アンダーコート層32の上、及び、第1ゲート電極G1の上に設けられる。エッチング保護層34は、ゲート絶縁層33の上、及び、第1アモルファス半導体層21の上に設けられる。パシベーション層35は、エッチング保護層34の上に設けられる。
The insulating
バリアメタル50は、パシベーション層35と接合メタル60との間に設けられる。バリアメタル50は、パシベーション層35の上に設けられる。バリアメタル50は、例えば、パシベーション層35と接する。
The
接合メタル60は、バリアメタル50と支持基板40との間に設けられる。接合メタル60は、バリアメタル50の上に設けられる。接合メタル60は、例えば、バリアメタル50と接する。
The
支持基板40は、接合メタル60の上に設けられる。支持基板40は、第1面41と、第1面41と反対の側に設けられた第2面42と、を含む。第1面41は、接合メタル60と電気的に接続される。第1面41は、例えば、接合メタル60と接する。第2面42は、裏面電極70と電気的に接続される。第2面42は、例えば、裏面電極70と接する。
The
すなわち、バリアメタル50は、絶縁層30を介して第1トランジスタ20の上に設けられる。接合メタル60は、バリアメタル50の上に設けられる。支持基板40は、接合メタル60の上に設けられる。裏面電極70は、支持基板40の上に設けられる。
That is, the
次に、実施形態に係る半導体発光装置110の具体例について説明する。
Next, a specific example of the semiconductor
第1半導体層11、第2半導体層12及び第3半導体層13は、例えば、窒化物半導体を含む。
The
第1電極e1には、第1半導体層11と良好なコンタクトを得ることができる材料が用いられる。第1電極e1としては、例えば、Al/Ni/Auの積層膜が用いられる。積層膜は、第1半導体層11の側から、Al/Ni/Auの順に積層される。この積層膜の厚さは、例えば、250nm以上350nm以下である。
For the first electrode e1, a material capable of obtaining a good contact with the
第2電極e2には、第3半導体層13から出射された発光光を効率良く反射させることができる材料が用いられる。第2電極e2としては、例えば、Ag/Ptの積層膜が用いられる。積層膜は、第2半導体層12の側から、Ag/Ptの順に積層される。この積層膜の厚さは、例えば、150nm以上250nm以下である。
A material that can efficiently reflect the emitted light emitted from the
第1トランジスタ20(TFT)は、第2電極e2の上に設けられる。 The first transistor 20 (TFT) is provided on the second electrode e2.
第2電極e2の上に、平坦化層31と、アンダーコート層32と、が設けられる。平坦化層31及びアンダーコート層32のそれぞれには、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層膜の少なくともいずれかを用いることができる。
A
ここで、第1アモルファス半導体層21には酸化物半導体を用いることが好ましい。酸化物半導体を用いることにより、比較的低温でTFTを形成することができる。例えば、最高プロセス温度を400℃以下(好ましくは300℃以下)とすることができる。これにより、TFT作製工程によるLEDの性能劣化を抑制することができる。例えば、Agを含む反射電極である第2電極e2の酸化による反射率の低下を抑制することができる。
Here, an oxide semiconductor is preferably used for the first
第1アモルファス半導体層21に酸化物半導体を用いる場合、アンダーコート層32として、例えば、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは水素バリア膜として機能する。つまり、第1アモルファス半導体層21の酸化物半導体から生じる水素が、第1発光領域10の窒化物半導体層(例えば、p−GaN層)に侵入することを抑制できる。窒化物半導体層に水素が侵入すると、アクセプター(Mg)が失活し、抵抗増加を引き起こす。酸化アルミニウムなどの水素バリア膜を用いることにより、このような抵抗増加を効果的に抑制できる。これにより、LEDの性能劣化を抑制できる。
When an oxide semiconductor is used for the first
アンダーコート層32の上に第1ゲート電極G1が設けられる。第1ゲート電極G1の形成には、例えば、DCマグネトロンスパッタリング法が用いられる。この場合、Ar雰囲気下で実施される。第1ゲート電極G1には、例えば、W、Mo、Ta、Ti、Al、AlNd、Cu、ITOまたはIZOなどを用いられる。第1ゲート電極G1の形成には、DC反応性マグネトロンスパッタリング法を用いてもよい。
A first
第1ゲート電極G1の上にゲート絶縁層33が設けられる。ゲート絶縁層33には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層膜の少なくともいずれかを用いることができる。
A
ゲート絶縁層33の上に第1アモルファス半導体層21が設けられる。第1アモルファス半導体層21の形成には、例えば、DC反応性マグネトロンスパッタリング法が用いられる。第1アモルファス半導体層21は、In、Ga及びZnの少なくともいずれかの酸化物を含むことが好ましい。第1アモルファス半導体層21は、例えば、InGaZnO(IGZO)が用いられる。第1アモルファス半導体層21には、InZnO、InGaO、InSnZnO、InSnGaZnO、または、InSnOを用いても良い。
The first
第1アモルファス半導体層21の上にエッチング保護層34が設けられる。エッチング保護層34が設けられた第1アモルファス半導体層21に対して、約200℃〜500℃程度の熱処理を施す。エッチング保護層34には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層構造の少なくともいずれかを用いることができる。また、熱処理の雰囲気として、窒素などの不活性雰囲気や、それに酸素や水素、水蒸気を含有した混合雰囲気などを用いてもよい。
An
エッチング保護層34及びゲート絶縁層33の一部を開口させ、第1ソース電極S1及び第1ドレイン電極D1が設けられる。第1ソース電極S1及び第1ドレイン電極D1には、例えば、Ti、Mo、Al、Cu、Ta、W、TiN、TaN、MoN、ITO、IZO、InGaZnOのいずれかが用いられる。第1ソース電極S1及び第1ドレイン電極D1には、これらの合金、または、これらの材料の膜の積層構造を用いても良い。
A part of the
第1トランジスタ20と第2電極e2とが電気的に接続される。このようにして、第1トランジスタ20が第2電極e2の上部に設けられる。これにより、開口率を低下させることなく、画素回路の機能を付与することができる。これにより、高精細化することが可能となる。
The
次に、第1トランジスタ20の上にパシベーション層35が設けられる。パシベーション層35には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、およびそれらの積層構造の少なくともいずれかを用いることができる。
Next, a
ここで、第1発光領域10の窒化物半導体層(p−GaN層)への水素の侵入を抑制できることが好ましい。このため、第1アモルファス半導体層21の水素原子濃度は、1018個/cm3以上、1022個/cm3以下、より好ましくは、1020個/cm3以下である。これにより、上述の水素バリア膜と併せて、LEDの性能劣化を抑制できる。
Here, it is preferable that hydrogen can be prevented from entering the nitride semiconductor layer (p-GaN layer) of the first
なお、第1トランジスタ20の作製プロセスにおいて、例えば、第1アモルファス半導体層21の形成の前に平坦化処理を実施してもよい。平坦化処理の方法としては、例えば、化学機械研磨や、塗布絶縁膜(例えば、SOG:Spin On Glass)、BPSG(Boron Phosphorus Silicon Glass)やPSG(Phosphorus Silicon Glass)を用いたリフローなどを利用できる。なお、この例では、第1トランジスタ20の構造を、第1ゲート電極G1と支持基板40との間に第1アモルファス半導体層21を配置した構造として説明した。第1トランジスタ20の構造は、第1アモルファス半導体層21と支持基板40との間に第1ゲート電極G1を配置した構造としても構わない。
In the manufacturing process of the
この例では、半導体発光装置110は、第1トランジスタ20と導通する支持基板40を備える。具体的には、パシベーション層35の上に、バリアメタル50及び接合メタル60が設けられる。接合メタル60には、支持基板40と良好な接続を得ることができる材料が用いられる。接合メタル60としては、例えば、Ti/Auの積層膜が用いられる。積層膜は、パシベーション層35の側から、Ti/Auの順に積層される。この積層膜の厚さは、例えば、750nm以上850nm以下である。
In this example, the semiconductor
支持基板40は、接合メタル60と接合されている。支持基板40は、少なくとも導電性を有する材料を含む。支持基板40の材料は、特に限定されるものではない。支持基板40は、例えば、Si、Geなどの半導体基板、CuW、Cuなどの金属板や、厚膜メッキ層などが用いられる。また、基板全体で導電性を有する必要はなく、金属配線がなされている樹脂などでもよい。
The
実施形態においては、支持基板40の一例としてSiを用いる。支持基板40は、例えば、AuSu合金によるはんだを介して接合メタル60と接合される。支持基板40には、裏面電極70が設けられている。
In the embodiment, Si is used as an example of the
また、支持基板40は、放熱性、熱導電性に優れる。このため、通電による発光素子やトランジスタの発熱による劣化を抑制できる。
例えば、成長用基板(図示しない)の上に第1半導体層11が設けられ、第1半導体層11の上に第3半導体層13が設けられ、第3半導体層13の上に第2半導体層12が設けられる。これらの半導体層が例えば支持基板40と接合された後に、成長用基板が除去される。成長用基板には、サファイア、または、シリコン(Si)などが用いられる。半導体層の形成には、例えば、有機金属気相成長法などが用いられる。
Moreover, the
For example, the
例えば、成長用基板としてサファイア基板を用いた場合、第1発光領域10に対して成長用基板(図示せず)の側から、例えば、YVO4の固体レーザの三倍高調波(355nm)または四倍高調波(266nm)のレーザ光を照射する。レーザ光は、GaNバッファ層(例えば、ノンドープGaNバッファ層)のGaNの禁制帯幅に基づく禁制帯幅波長よりも短い波長を有する。すなわち、レーザ光は、GaNの禁制帯幅よりも高いエネルギーを有する。このレーザ光は、GaNバッファ層(ノンドープGaNバッファ層)のうち、単結晶AlNバッファ層の側の領域において効率的に吸収される。これにより、GaNバッファ層のうち単結晶AlNバッファ層の側のGaNは、発熱により分解する。Si基板を成長用基板として用いた場合、成長用基板を除去する処理は、レーザ光の照射ではなく、ある程度の厚さまで研削したのち、残りのSi基板をエッチングによって除去すればよい。
For example, when a sapphire substrate is used as the growth substrate, for example, from the side of the growth substrate (not shown) with respect to the first
第1アモルファス半導体層21は、第3領域r3と、第4領域r4と、第5領域r5と、を含む。第4領域r4は、X軸方向において第3領域r3と並ぶ。第3領域r3には、例えば、第1ソース電極S1(第1トランジスタ20の一端)が設けられている。第4領域r4には、例えば、第1ドレイン電極D1(第1トランジスタ20の他端)が設けられている。第5領域r5は、第3領域r3と第4領域r4との間に設けられている。第5領域r5は、Z軸方向において第1ゲート電極G1と重なる。
The first
図2は、第1の実施形態に係る半導体発光装置を例示する等価回路図である。
図2に表したように、第2電極e2は、高電位端PVDDと電気的に接続される。第1電極e1は、第1ドレイン電極D1(第4領域r4)と電気的に接続される。第1ソース電極S1(第3領域r3)は、低電位端PVSSと電気的に接続される。低電位端PVSSとしては、例えば、導電性の支持基板40を用いることができる。第1ソース電極S1は、例えば、支持基板40と電気的に接続される。すなわち、支持基板40の電位を、コモン電位(グランド電位)として利用することができる。これにより、電位降下を抑制でき、均一な表示を得ることができる。
FIG. 2 is an equivalent circuit diagram illustrating the semiconductor light emitting device according to the first embodiment.
As shown in FIG. 2, the second electrode e2 is electrically connected to the high potential end PVDD. The first electrode e1 is electrically connected to the first drain electrode D1 (fourth region r4). The first source electrode S1 (third region r3) is electrically connected to the low potential end PVSS. As the low potential end PVSS, for example, a
なお、半導体発光装置110は、第2トランジスタ22(図4参照)をさらに含むことができる。第2トランジスタ22は、第1ゲート電極G1と電気的に接続される。第2トランジスタ22は、スイッチング用TFTである。すなわち、第2トランジスタ22は、第1ゲート電極G1に印加されるゲート電圧Vgsのオン/オフを切り替え、第1トランジスタ20を流れるドレイン電流Idsを制御する。第1トランジスタ20は、駆動用TFTである。
The semiconductor
図3は、第1の実施形態に係る別の半導体発光装置を例示する模式的部分拡大図である。
実施形態においては、第1半導体層11は、第3半導体層13と反対の側に設けられた主面11aを含む。主面11aには、複数の凸部11pが設けられていてもよい。例えば、凸部11pのX軸方向に沿った最大幅ΔWは、第3半導体層13から放射される発光光の第1半導体層11中のピーク波長よりも長い。これにより、第1半導体層11と外部との界面における発光光は、ランバート反射とみなすことができ、光取り出し効率をより高めることができる。ここで、ピーク波長とは、第3半導体層13から放射される発光光のうち、最も強度の高い光の波長である。ピーク波長は、発光光のスペクトル分布のピーク値に対応する波長である。ノイズレベルではないピーク値が2つ以上あるスペクトルの場合、そのどちらのピーク値の波長を選んでもよい。
FIG. 3 is a schematic partial enlarged view illustrating another semiconductor light emitting device according to the first embodiment.
In the embodiment, the
このように、実施形態によれば、高精細化しても、十分な開口率を確保できる。これにより、輝度を改善させることができる。これにより、高精細な半導体発光装置を提供することができる。 Thus, according to the embodiment, a sufficient aperture ratio can be ensured even if the definition is increased. Thereby, the luminance can be improved. Thereby, a high-definition semiconductor light-emitting device can be provided.
(第2の実施形態)
図4は、第2の実施形態に係る半導体発光装置を例示する模式的透視平面図である。
図5は、第2の実施形態に係る半導体発光装置を例示する模式的断面図である。
図5は、図4のA1−A2断面を例示する図である。
(Second Embodiment)
FIG. 4 is a schematic perspective plan view illustrating the semiconductor light emitting device according to the second embodiment.
FIG. 5 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the second embodiment.
FIG. 5 is a diagram illustrating an A1-A2 cross section of FIG. 4.
図を見やすくするために、図4の透視平面図においては、図5の断面図に示す構成要素の一部の図示を省略する。 In order to make the drawing easier to see, in the perspective plan view of FIG. 4, some of the components shown in the sectional view of FIG. 5 are omitted.
実施形態において、第1ソース電極S1は、第2電極e2と電気的に接続される。第1ドレイン電極D1は、バリアメタル50及び接合メタル60を介して支持基板40と電気的に接続される。
In the embodiment, the first source electrode S1 is electrically connected to the second electrode e2. The first drain electrode D <b> 1 is electrically connected to the
第1領域r1は、Z軸方向と垂直な平面に投影したときに、第2領域r2の周りに配置されている。第1電極e1は、Z軸方向において第1領域r1の一部と重なる。すなわち、第1電極e1は、第2電極e2を囲み、メッシュ状に配置されている。第1電極e1によって囲まれた領域が1つの画素Px1に対応する。第1電極e1をメッシュ状に配置することで、第1トランジスタ20のコモン電位の降下を抑制できる。
The first region r1 is arranged around the second region r2 when projected onto a plane perpendicular to the Z-axis direction. The first electrode e1 overlaps a part of the first region r1 in the Z-axis direction. That is, the first electrode e1 surrounds the second electrode e2 and is arranged in a mesh shape. A region surrounded by the first electrode e1 corresponds to one pixel Px1. By disposing the first electrode e1 in a mesh shape, it is possible to suppress a drop in the common potential of the
実施形態に係る半導体発光装置111は、領域80と、第1配線23と、第2配線24と、をさらに含む。第1配線23は、例えば、第1トランジスタ20の信号線である。第2配線24は、例えば、第1トランジスタ20の制御線である。第1配線23及び第2配線24のそれぞれは、例えば、光反射性の金属材料が用いられる。
The semiconductor
領域80は、X軸方向において第1電極e1と第2電極e2との間に設けられる。領域80は、例えば、酸化シリコンなどの電極間絶縁層である。第1配線23は、Z軸方向において第1電極e1と支持基板40との間に設けられる。第2配線24は、Z軸方向において第1電極e1と支持基板40との間に設けられる。第1配線23と第2配線24とは、互いに交差し、メッシュ状に設けられている。第1配線23は、Z軸方向において領域80と重なる。第2配線24は、Z軸方向において領域80と重なる。
The
すなわち、実施形態においては、画素Px1のp電極アレイの間にTFTの配線を配置する。これにより、TFT側への漏れ光L2は、第1配線23(及び第2配線24)で反射され、反射光L3とされる。これにより、漏れ光L2を低減できる。これにより、TFTの光リークや光劣化を抑制できる。また、発光光L1の方向におけるLEDの光取り出し効率を高めることができる。これにより、画素間のクロストークを抑制することができる。 That is, in the embodiment, the TFT wiring is arranged between the p-electrode arrays of the pixel Px1. Thereby, the leaked light L2 to the TFT side is reflected by the first wiring 23 (and the second wiring 24) to be reflected light L3. Thereby, the leakage light L2 can be reduced. Thereby, light leakage and light deterioration of the TFT can be suppressed. Moreover, the light extraction efficiency of the LED in the direction of the emitted light L1 can be increased. Thereby, crosstalk between pixels can be suppressed.
(第3の実施形態)
図6は、第3の実施形態に係る半導体発光装置を例示する等価回路図である。
実施形態に係る半導体発光装置111aは、第1トランジスタ20と、第2トランジスタ22と、第3トランジスタ25と、を含む。第1トランジスタ20は、駆動用TFTである。第2トランジスタ22は、スイッチング用TFTである。第3トランジスタ25は、発光時間制御用(デューティ制御用)TFTである。
(Third embodiment)
FIG. 6 is an equivalent circuit diagram illustrating a semiconductor light emitting device according to the third embodiment.
The semiconductor light emitting device 111 a according to the embodiment includes a
前述の図1に表したように、第1アモルファス半導体層21は、第3領域r3と、第4領域r4と、第5領域r5と、を含む。第4領域r4は、X軸方向において第3領域r3と並ぶ。第3領域r3には、例えば、第1ソース電極S1(第1トランジスタ20の一端)が設けられている。第4領域r4には、例えば、第1ドレイン電極D1(第1トランジスタ20の他端)が設けられている。第5領域r5は、第3領域r3と第4領域r4との間に設けられている。第5領域r5は、Z軸方向において第1ゲート電極G1と重なる。
As shown in FIG. 1 described above, the first
この例では、第1ゲート電極G1は、第2トランジスタ22のソース電極と電気的に接続される。第2トランジスタ22は、ゲート電極に制御線cn1が接続され、ドレイン電極に信号線sg1が接続される。第3領域r3(第1ソース電極S1)は、第2電極e2と電気的に接続される。第4領域r4(第1ドレイン電極D1)は、第3トランジスタ25と電気的に接続される。第3トランジスタ25は、ゲート電極に制御線cn2が接続される。第3トランジスタ25は、ソース電極が第1トランジスタ20と接続され、ドレイン電極が高電位端PVDDと接続される。この例においては、第1電極e1(第1半導体層11)の側を低電位端PVSSとする。
In this example, the first gate electrode G1 is electrically connected to the source electrode of the
図7(a)〜図7(c)は、第3の実施形態に係る発光時間制御を例示するタイミングチャート図である。
図7(a)は、第2トランジスタ22に接続される制御線cn1のタイミングチャート図である。
図7(b)は、外部量子効率が高い電流密度となる場合の第3トランジスタ25に接続される制御線cn2のタイミングチャート図である。
FIG. 7A to FIG. 7C are timing charts illustrating the light emission time control according to the third embodiment.
FIG. 7A is a timing chart of the control line cn1 connected to the
FIG. 7B is a timing chart of the control line cn2 connected to the
図7(c)は、輝度が低いため電流密度が低く外部量子効率が低下する場合の第3トランジスタ25に接続される制御線cn2のタイミングチャート図である。
FIG. 7C is a timing chart of the control line cn2 connected to the
図7(a)中、Tは1周期を表す。電流密度が小さく外部量子効率が低下する場合、図7(b)に表すように、デューティ比を下げて外部量子効率が高くなる電流密度に増加して利用し、低輝度を高効率で実現する。低電流密度時の発光効率の低下を抑制するため、低輝度を発光時間制御によって実現する。 In FIG. 7A, T represents one cycle. When the current density is small and the external quantum efficiency is lowered, as shown in FIG. 7B, the duty ratio is lowered to increase the current density to increase the external quantum efficiency, and low luminance is realized with high efficiency. . In order to suppress a decrease in light emission efficiency at low current density, low luminance is realized by light emission time control.
図8は、第3の実施形態に係る半導体発光装置の特性を例示するグラフ図である。
図中、横軸iは電流密度(A/m2)、縦軸effは外部量子効率(%)を示す。
FIG. 8 is a graph illustrating characteristics of the semiconductor light emitting device according to the third embodiment.
In the figure, the horizontal axis i represents current density (A / m 2 ), and the vertical axis eff represents external quantum efficiency (%).
例えば、低輝度時等に電流密度が小さいと、LEDの外部量子効率の低下が起こる。このため、第3トランジスタ25を用いて、デューティ比を下げ、電流密度i1を電流密度i2に上げる処理を実施する。これにより、低輝度時においても効率の高い電流密度で動作させることができ、ディスプレイの消費電力を低減することができる。
For example, if the current density is small when the luminance is low, the external quantum efficiency of the LED is reduced. For this reason, the
(第4の実施形態)
図9は、第4の実施形態に係る半導体発光装置を例示する模式的断面図である。
上述の実施形態では、1画素の構造を例示したが、本実施形態では、複数画素の構造について例示する。
(Fourth embodiment)
FIG. 9 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the fourth embodiment.
In the above-described embodiment, the structure of one pixel is illustrated, but in the present embodiment, the structure of a plurality of pixels is illustrated.
実施形態に係る半導体発光装置112は、第1画素Px1と、第2画素Px2と、を含む。第1画素Px1の構造は、図1に示した半導体発光装置110と同じである。第1画素Px1及び第2画素Px2は共に、第1半導体層11の上に設けられる。すなわち、第1半導体層11はX軸方向に連続的に設けられている。
The semiconductor
第2画素Px2の基本構造は、第1画素Px1と同じである。第2画素Px2は、第2発光領域10aと、第4トランジスタ26と、を含む。第2発光領域10aは、第1半導体層11と、第4半導体層14と、第5半導体層15と、を含む。第4半導体層14は、例えば、第2導電形(p形)である。第5半導体層15は、第1半導体層11と第4半導体層14との間に設けられ、第1半導体層11の上に位置する。第5半導体層15は、発光層である。
第4トランジスタ26は、第2ゲート電極G2と、第2アモルファス半導体層27と、を含む。第2アモルファス半導体層27は、Z軸方向において第2ゲート電極G2と重なる。第2ゲート電極G2は、Z軸方向において第4半導体層14の上に設けられている。
The basic structure of the second pixel Px2 is the same as that of the first pixel Px1. The second pixel Px2 includes a second
The
このように、実施形態によれば、複数画素に対して共通の半導体層(第1半導体層11)を用いている。このため、第1半導体層11をTFTのコモン電位に利用することができる。これにより、高精細化に加え、コモン電位の低下を抑制することができる。
Thus, according to the embodiment, a common semiconductor layer (first semiconductor layer 11) is used for a plurality of pixels. For this reason, the
(第5の実施形態)
図10は、第5の実施形態に係る半導体発光装置を例示する模式的断面図である。
第4の実施形態では、複数の画素に対して共通の半導体層を用いたが、本実施形態では、画素毎に分離された半導体層を用いる。
(Fifth embodiment)
FIG. 10 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the fifth embodiment.
In the fourth embodiment, a common semiconductor layer is used for a plurality of pixels, but in this embodiment, a semiconductor layer separated for each pixel is used.
実施形態に係る半導体発光装置113は、第1画素Px1と、第2画素Px2と、を含む。第1画素Px1の構造は、図1に示した半導体発光装置110と同じである。第1画素Px1は、第1ゲート電極G1を含む。第1ゲート電極G1は、第1半導体層11の上に設けられる。第2画素Px2は、第2ゲート電極G2を含む。第2ゲート電極G2は、第6半導体層16の上に設けられる。第6半導体層16は、第1半導体層11とは分離されている。すなわち、複数の画素に対して、半導体層がX軸方向に分離された状態で設けられている。
The semiconductor
第2画素Px2の基本構造は、第1画素Px1と同じである。第2画素Px2は、第3発光領域10bと、第4トランジスタ26と、を含む。第3発光領域10bは、第6半導体層16と、第7半導体層17と、第8半導体層18と、を含む。第6半導体層16は、例えば、第1導電形(n形)である。第7半導体層17は、例えば、第2導電形(p形)である。第8半導体層18は、第6半導体層16と第7半導体層17との間に設けられ、第6半導体層16の上に位置する。第8半導体層18は、発光層である。
第4トランジスタ26は、第2ゲート電極G2と、第2アモルファス半導体層27と、を含む。第2アモルファス半導体層27は、Z軸方向において第2ゲート電極G2と重なる。第2ゲート電極G2は、Z軸方向において第7半導体層17の上に設けられている。
The basic structure of the second pixel Px2 is the same as that of the first pixel Px1. The second pixel Px2 includes a third
The
このように、実施形態によれば、複数画素に対してそれぞれ分離された半導体層(第1半導体層11と第6半導体層16)を用いている。これにより、高精細化に加え、発光画素の周辺画素への光漏れを抑制することができ、画素間におけるクロストークを抑制することができる。
Thus, according to the embodiment, the semiconductor layers (the
(第6の実施形態)
図11は、第6の実施形態に係る半導体発光装置を例示する模式的断面図である。
実施形態に係る半導体発光装置114は、画素回路101と、周辺回路102と、を含む。画素回路101は、第1画素Px1と、第2画素Px2と、を含む。第1画素Px1及び第2画素Px2の構造は、図9の構造と同じである。
(Sixth embodiment)
FIG. 11 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the sixth embodiment.
The semiconductor
周辺回路102は、周辺回路用の第5トランジスタ28を含む。第5トランジスタ28は、他のトランジスタと同様に、TFTである。第5トランジスタ28は、第1電極e1a及び第2電極e2aの上に設けられている。すなわち、周辺回路102においては、必ずしも電極を設けなくてもよい。これに対して、本実施形態では、光反射性の電極を残した状態で、電極の上に第5トランジスタ28を設ける。これにより、高精細化に加え、TFT(第5トランジスタ28)への遮光を行うことができる。
The
また、周辺回路102の第1電極e1aは、配線を介して、ICチップ103と電気的に接続されている。これにより、ディスプレイとして使用することが可能となる。
The first electrode e1a of the
(第7の実施形態)
図12は、第7の実施形態に係る半導体発光装置を例示する模式的断面図である。
実施形態に係る半導体発光装置115は、第6の実施形態と同様に、第1画素Px1と、第2画素Px2と、を含む。第1画素Px1は、第1蛍光体層121をさらに含み、第2画素Px2は、第2蛍光体層122をさらに含む。これらの蛍光体層によりカラー化が実現される。
(Seventh embodiment)
FIG. 12 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the seventh embodiment.
Similar to the sixth embodiment, the semiconductor
第1半導体層11は、第3半導体層13と第1蛍光体層121との間、及び、第5半導体層15と第2蛍光体層122との間に設けられる。これらの蛍光体層の平均粒子径は、例えば、50μm以下である。画素を高精細化する場合、蛍光体の粒子径や膜厚を画素サイズ程度に小さくすることで、画素のぼやけを低減することができる。例えば、ナノ粒子系の蛍光体や量子ドットを用いることができる。これら蛍光体の粒子径は、例えば、1um以下である。これらの蛍光体層は、画素毎にパターニングされてもよい。パターニングは、例えば、ストライプ状などである。
The
また、第1蛍光体層121の下側には、第1カラーフィルタ131が設けられる。第1カラーフィルタ131の下側には、第1マイクロレンズ141が設けられる。第2蛍光体層122の下側には、第2カラーフィルタ132が設けられる。第2カラーフィルタ132の下側には、第2マイクロレンズ142が設けられる。
A
このように、実施形態によれば、高精細化に加え、さらに、フルカラーディスプレイとして利用することが可能となる。 Thus, according to the embodiment, in addition to high definition, it can be used as a full color display.
(第8の実施形態)
図13は、第8の実施形態に係る半導体発光装置を例示する模式的断面図である。
実施形態に係る半導体発光装置116においては、第1アモルファス半導体層21と支持基板40との間に第1ゲート電極G1が配置されている。すなわち、第1アモルファス半導体層21は、第2半導体層12と第1ゲート電極G1との間に設けられていてもよい。半導体発光装置116は、絶縁層30を含む。絶縁層30は、平坦化層31と、アンダーコート層32と、ゲート絶縁層33と、パシベーション層35と、ゲート保護層36と、を含む。ゲート保護層36は、ゲート絶縁層33とパシベーション層35との間に設けられている。
(Eighth embodiment)
FIG. 13 is a schematic cross-sectional view illustrating a semiconductor light emitting device according to the eighth embodiment.
In the semiconductor
実施形態によれば、高精細な半導体発光装置が提供できる。 According to the embodiment, a high-definition semiconductor light emitting device can be provided.
なお、本明細書において「窒化物半導体」とは、BxInyAlzGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。 In this specification, “nitride semiconductor” means B x In y Al z Ga 1-xyz N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z ≦ 1) Semiconductors having all compositions in which the composition ratios x, y, and z are changed within the respective ranges are included. Furthermore, in the above chemical formula, those further containing a group V element other than N (nitrogen), those further containing various elements added for controlling various physical properties such as conductivity type, and unintentionally Those further including various elements included are also included in the “nitride semiconductor”.
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第1半導体層、第2半導体層、第3半導体層及び第1トランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, the specific configuration of each element such as the first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the first transistor is appropriately selected from a well-known range by those skilled in the art, and the present invention is similarly implemented. As long as the same effect can be obtained, it is included in the scope of the present invention.
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。 Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
その他、本発明の実施の形態として上述した半導体発光装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光装置も、本発明の要旨を包含する限り、本発明の範囲に属する。 In addition, all semiconductor light-emitting devices that can be implemented by those skilled in the art based on the semiconductor light-emitting devices described above as embodiments of the present invention are also included in the scope of the present invention as long as they include the gist of the present invention. Belonging to.
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
10…第1発光領域、10a…第2発光領域、10b…第3発光領域、11…第1半導体層、11a…主面、11p…凸部、12〜18…第2〜第8半導体層、20…第1トランジスタ、21…第1アモルファス半導体層、22…第2トランジスタ、23…第1配線、24…第2配線、25…第3トランジスタ、26…第4トランジスタ、27…第2アモルファス半導体層、28…第5トランジスタ、30…絶縁層、31…平坦化層、32…アンダーコート層、33…ゲート絶縁層、34…エッチング保護層、35…パシベーション層、36…ゲート保護層、40…第1層(支持基板)、41…第1面、42…第2面、50…バリアメタル、60…接合メタル、70…裏面電極、80…領域、110〜111…半導体発光装置、111a…半導体発光装置、112〜115、116…半導体発光装置、D1…第1ドレイン電極、G1…第1ゲート電極、G2…第2ゲート電極、S1…第1ソース電極、L1…発光光、L2…漏れ光、L3…反射光、PVDD…高電位端、PVSS…低電位端、Px1…第1画素、Px2…第2画素、cn1、cn2…制御線、e1…第1電極、e2…第2電極、i1、i2…電流密度、r1〜r5…第1〜第5領域、sg1…信号線
DESCRIPTION OF
Claims (4)
第1導電形の第1半導体層であって、前記第1半導体層は、第1領域及び第2領域を含み、前記第2領域は、前記第1半導体層から前記支持基板に向かう第1方向と交差する第2方向において前記第1領域と並ぶ、前記第1半導体層と、
前記第2領域と前記支持基板との間に設けられた第2導電形の第2半導体層と、
前記第2領域と前記第2半導体層との間に設けられた第3半導体層と、
第1トランジスタであって、第1ゲート電極と、前記第1方向において前記第1ゲート電極と重なる第1アモルファス半導体層と、を含む前記第1トランジスタと、
前記第1領域と前記支持基板との間に設けられ前記第1領域と電気的に接続された第1電極と、
前記第2半導体層と前記支持基板との間に設けられ前記第2半導体層と電気的に接続された第2電極と、
を備え、
前記第1ゲート電極は、前記第1方向において前記第2半導体層と重なり、
前記第1アモルファス半導体層は、前記第1トランジスタの一端が設けられた第3領域と、前記第2方向において前記第3領域と並び前記第1トランジスタの他端が設けられた第4領域と、前記第3領域と前記第4領域との間に設けられ前記第1方向において前記第1ゲート電極と重なる第5領域と、をさらに含み、
前記支持基板は、導電性であり、前記第3領域と電気的に接続され、
前記第1電極は、前記第4領域と電気的に接続され、
前記第1領域は、前記第1方向と垂直な平面に投影したときに、前記第2領域の周りに配置され、
前記第1電極は、前記第1方向において前記第1領域の一部と重なり、
前記第2電極は、高電位端と電気的に接続され、
前記第3領域は、前記高電位端の電位よりも低い電位の低電位端と電気的に接続される、半導体発光装置。 A support substrate;
A first semiconductor layer of a first conductivity type, wherein the first semiconductor layer includes a first region and a second region, and the second region is in a first direction from the first semiconductor layer toward the support substrate. The first semiconductor layer aligned with the first region in a second direction intersecting with
A second semiconductor layer of a second conductivity type provided between the second region and the support substrate;
A third semiconductor layer provided between the second region and the second semiconductor layer;
A first transistor comprising: a first gate electrode; and a first amorphous semiconductor layer overlapping the first gate electrode in the first direction;
A first electrode provided between the first region and the support substrate and electrically connected to the first region;
A second electrode provided between the second semiconductor layer and the support substrate and electrically connected to the second semiconductor layer;
With
The first gate electrode overlaps the second semiconductor layer in the first direction;
The first amorphous semiconductor layer includes a third region where one end of the first transistor is provided, a fourth region where the other end of the first transistor is provided alongside the third region in the second direction, A fifth region provided between the third region and the fourth region and overlapping the first gate electrode in the first direction;
The support substrate is electrically conductive and electrically connected to the third region;
The first electrode is electrically connected to the fourth region;
The first region is arranged around the second region when projected onto a plane perpendicular to the first direction;
The first electrode includes a heavy Do Ri portion of the first region in the first direction,
The second electrode is electrically connected to a high potential end;
The semiconductor light emitting device , wherein the third region is electrically connected to a low potential terminal having a lower potential than the high potential terminal .
前記第1方向において前記第1電極と前記第1層との間に設けられた配線と、
をさらに備え、
前記配線は、前記第1方向において前記領域と重なる請求項1〜3のいずれか1つに記載の半導体発光装置。 A region provided between the first electrode and the second electrode in the second direction;
A wiring provided between the first electrode and the first layer in the first direction;
Further comprising
The wiring semiconductor light emitting device according to any one of claims 1 to 3 in which in the first direction overlap with the region.
Priority Applications (1)
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---|---|---|---|
US15/019,091 US9871060B2 (en) | 2015-02-16 | 2016-02-09 | Semiconductor light emitting device |
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