JP4916859B2 - SEMICONDUCTOR DEVICE, DISPLAY DEVICE, ELECTRONIC DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD - Google Patents

SEMICONDUCTOR DEVICE, DISPLAY DEVICE, ELECTRONIC DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a light-emitting element of excellent light-emitting performance. <P>SOLUTION: The semiconductor device comprises a first concave or an opening 16a formed in an insulating film 16; a first electrode 17 which is positioned on a portion surrounding the first concave or the opening 16a of the insulating film 16 and in the first concave or the opening 16a, and forms a second concave 17a together with the first concave or the opening 16a; a semiconductor layer 18 of a first conductivity type which is formed on the first electrode 17, and forms a third concave 18a together with the second concave 17a; a light-emitting layer 19 which is formed on the semiconductor layer 18 of the first conductivity type, and forms a fourth concave 19a together with the third concave 18a; a semiconductor layer 20 of a second conductivity type which is formed on the light-emitting layer 19, and forms a fifth concave 20a together with the fourth concave 19a; and a second electrode 21 which is formed on the semiconductor layer 20 of the second conductivity type, and constitutes the bottom face and the side face of the fifth concave 20a. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、発光特性に優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device, a display device, an electronic device, and a method for manufacturing a semiconductor device having a light emitting element with excellent light emission characteristics.

図16は、従来の発光素子の構造を説明する為の図である。従来の発光素子は、絶縁膜1000上に、下部電極1002、第1導電型半導体層1004、発光層1006、第2導電型半導体層1008、及び上部電極1010をこの順に積層した構造である。下部電極1002及び上部電極1010それぞれに所定の電位を与えると、発光層1006で励起子が再結合し、再結合時に放出されるエネルギーが光として射出する。   FIG. 16 is a diagram for explaining the structure of a conventional light emitting device. A conventional light emitting element has a structure in which a lower electrode 1002, a first conductive semiconductor layer 1004, a light emitting layer 1006, a second conductive semiconductor layer 1008, and an upper electrode 1010 are stacked in this order on an insulating film 1000. When a predetermined potential is applied to each of the lower electrode 1002 and the upper electrode 1010, excitons are recombined in the light emitting layer 1006, and energy released at the time of recombination is emitted as light.

発光素子を用いてディスプレイを形成する場合、発光素子の上面から光を放出させる必要がある。上部電極1010を金属で形成する場合、上部電極1010の膜厚を5〜200nmとすることにより、上面から光を放出させる方法がある。この方法によれば、Niからなる上部電極1010の膜厚を15nmにすると、発光素子が発光した紫外光の透過率が70%以上になる(例えば特許文献1)。
特開2004−221132号公報(第43段落及び第57段落)
In the case of forming a display using a light emitting element, it is necessary to emit light from the upper surface of the light emitting element. When the upper electrode 1010 is formed of metal, there is a method of emitting light from the upper surface by setting the film thickness of the upper electrode 1010 to 5 to 200 nm. According to this method, when the thickness of the upper electrode 1010 made of Ni is set to 15 nm, the transmittance of ultraviolet light emitted from the light emitting element becomes 70% or more (for example, Patent Document 1).
JP 2004-221132 A (paragraphs 43 and 57)

上記した従来技術によれば、上部電極の膜厚を薄くする(例えば15nm)にすることにより、発光された光の透過率が70%以上になる。しかし、発光素子をディスプレイとして用いる場合、上部電極の光透過率は80%以上であることが望まれている。   According to the above-described conventional technology, the transmittance of emitted light becomes 70% or more by reducing the thickness of the upper electrode (for example, 15 nm). However, when the light emitting element is used as a display, the light transmittance of the upper electrode is desired to be 80% or more.

また、上部電極としてITO、ZnO等の透明電極を用いる方法もあるが、透明電極は抵抗が高いため、透明電極で電力が消費され、発光素子の発光効率が低下してしまう。また、発光層としてZnOを用いて紫外光を発光させた場合、上部電極としてZnOを用いると、発光した紫外光が上部電極で吸収されてしまう。   In addition, there is a method of using a transparent electrode such as ITO or ZnO as the upper electrode. However, since the transparent electrode has high resistance, power is consumed by the transparent electrode, and the light emission efficiency of the light emitting element is lowered. In addition, in the case where ultraviolet light is emitted using ZnO as the light emitting layer, if ZnO is used as the upper electrode, the emitted ultraviolet light is absorbed by the upper electrode.

本発明は上記のような事情を考慮してなされたものであり、その目的は、上面への発光効率が優れた発光素子を有する半導体装置、表示装置、電子機器、及び半導体装置の製造方法を提供することにある。   The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to provide a semiconductor device, a display device, an electronic device, and a method for manufacturing the semiconductor device having a light emitting element with excellent light emission efficiency on the upper surface. It is to provide.

上記課題を解決するため、本発明に係る半導体装置は、絶縁膜に形成された第1の凹部又は開口部と、第1の凹部又は開口部の周囲に位置する絶縁膜上、並びに第1の凹部又は開口部の底面及び側面に形成され、第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを具備する。   In order to solve the above problems, a semiconductor device according to the present invention includes a first recess or opening formed in an insulating film, an insulating film positioned around the first recess or opening, and a first A first electrode formed on the bottom and side surfaces of the recess or opening and having a second recess located in the first recess or in the opening, and formed on the first electrode and in the second recess A first conductive type semiconductor layer having a third concave portion located; a light emitting layer formed on the first conductive type semiconductor layer and having a fourth concave portion located in the third concave portion; and Formed on the second conductive type semiconductor layer having the fifth concave portion located in the fourth concave portion and the second conductive type semiconductor layer constituting the bottom surface and the side surface of the fifth concave portion. And a second electrode.

この半導体装置によれば、第1の電極、第1導電型の半導体層、発光層、及び第2導電型の半導体層が、絶縁膜に形成された第1の凹部又は開口部の底面及び側面に沿って形成されている。このため、発光層が発光した光は第2導電型の半導体層を透過した後に、発光素子の上面から射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。   According to this semiconductor device, the first electrode, the first conductivity type semiconductor layer, the light emitting layer, and the second conductivity type semiconductor layer are formed on the bottom surface and side surfaces of the first recess or opening formed in the insulating film. It is formed along. For this reason, the light emitted from the light emitting layer is emitted from the upper surface of the light emitting element after passing through the semiconductor layer of the second conductivity type. Therefore, the light emitted from the light emitting layer is efficiently emitted from the upper surface of the light emitting element.

第2導電型の半導体層のバンドギャップは発光層のバンドギャップ以下である場合、第2導電型の半導体層の厚さは発光層の厚さより薄いのが好ましい。このようにすると、発光層から発光された光が第2導電型の半導体層に吸収されることを抑制できる。   When the band gap of the second conductivity type semiconductor layer is less than or equal to the band gap of the light emitting layer, the thickness of the second conductivity type semiconductor layer is preferably thinner than the thickness of the light emitting layer. In this way, it is possible to suppress the light emitted from the light emitting layer from being absorbed by the second conductivity type semiconductor layer.

本発明に係る他の半導体装置は、絶縁膜に形成された第1の凹部又は開口部と、第1の凹部又は開口部の底面及び側面に形成され、第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が90°超270°未満である。   Another semiconductor device according to the present invention is formed on the first recess or opening formed in the insulating film, and on the bottom surface and the side surface of the first recess or opening, and is located in the first recess or opening. A first electrode having a second recess, a first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess, and a first conductivity type semiconductor A light emitting layer having a fourth recess formed on the layer and located in the third recess, and a second conductivity type having a fifth recess formed on the light emitting layer and located in the fourth recess. A semiconductor layer and a second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess, and the angle of the end face of the light emitting layer with respect to the surface of the insulating film is 90 ° It is less than 270 °.

この半導体装置によれば、絶縁膜の表面に対する発光層の端面の角度が90°超270°未満であるため、発光層が発光した光は該発光層の端面から上方に向けて射出される。従って、発光層が発光した光は、効率よく発光素子の上面から射出される。   According to this semiconductor device, since the angle of the end face of the light emitting layer with respect to the surface of the insulating film is more than 90 ° and less than 270 °, light emitted from the light emitting layer is emitted upward from the end face of the light emitting layer. Therefore, the light emitted from the light emitting layer is efficiently emitted from the upper surface of the light emitting element.

発光層は、バンドギャップが3eV以上の物質から構成されていてもよい。この場合、発光層を構成する物質は、ZnO、ZnS、GaN、SiC、又はMg1−XZnOである。 The light emitting layer may be made of a material having a band gap of 3 eV or more. In this case, the material constituting the light emitting layer is ZnO, ZnS, GaN, SiC, or Mg 1-X Zn X O.

第1導電型の半導体層を構成する物質、及び第2導電型の半導体層を構成する物質それぞれは、発光層を構成する物質よりバンドギャップが大きいのが好ましい。この場合、発光層の発光効率が高くなる。また発光層の厚さを10nm以下にすると、量子井戸構造となるため、発光層の発光効率が更に高くなる。なお、発光層を構成する物質がZnOである場合、第1導電型の半導体層を構成する物質、及び第2導電型の半導体層を構成する物質は、不純物が導入されたMg1−XZnOにすることができる。 Each of the material constituting the first conductivity type semiconductor layer and the material constituting the second conductivity type semiconductor layer preferably has a larger band gap than the material constituting the light emitting layer. In this case, the luminous efficiency of the light emitting layer is increased. Further, when the thickness of the light emitting layer is 10 nm or less, a quantum well structure is formed, and thus the light emission efficiency of the light emitting layer is further increased. Note that when the material forming the light emitting layer is ZnO, the material forming the first conductive type semiconductor layer and the material forming the second conductive type semiconductor layer are Mg 1-X Zn into which impurities are introduced. X O can be used.

第1の電極は、発光層が発光した光の反射率が90%以上であるのが好ましい。この場合、発光層から下方に向けて射出された光が第1の電極で反射され、発光素子の上面から射出される。従って、発光層が発光した光は、更に効率よく発光素子の上面から射出される。   The first electrode preferably has a reflectance of 90% or higher for light emitted from the light emitting layer. In this case, the light emitted downward from the light emitting layer is reflected by the first electrode and emitted from the upper surface of the light emitting element. Therefore, the light emitted from the light emitting layer is more efficiently emitted from the upper surface of the light emitting element.

本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、絶縁膜に形成された第1の凹部又は開口部と、第1の凹部又は開口部の周囲に位置する絶縁膜上、並びに第1の凹部又は開口部の底面及び側面に形成され、第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを具備する。   Another semiconductor device according to the present invention includes a thin film transistor formed on a substrate, an insulating film positioned above or above the thin film transistor, and a light emitting element formed on the insulating film and whose light emission is controlled by the thin film transistor. The light emitting element includes a first recess or opening formed in the insulating film, an insulating film positioned around the first recess or opening, and a bottom surface and a side surface of the first recess or opening. A first electrode having a second recess formed in the first recess or in the opening, and a third electrode formed on the first electrode and having a third recess positioned in the second recess. A first-conductivity-type semiconductor layer; a light-emitting layer formed on the first-conductivity-type semiconductor layer and having a fourth recess located in the third recess; and a light-emitting layer formed on the light-emitting layer and in the fourth recess Second-conductivity-type semiconductor layer having a fifth recess located in , And a second electrode formed on the second conductive type semiconductor layer constituting the bottom and side surfaces of the fifth recess.

本発明に係る他の半導体装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、薄膜トランジスタによって発光が制御される発光素子と、を具備し、発光素子は、第1の凹部又は開口部の底面及び側面に形成され、第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを具備し、絶縁膜の表面に対する発光層の端面の角度が90°超270°未満である。   Another semiconductor device according to the present invention includes a thin film transistor formed on a substrate, an insulating film positioned above or above the thin film transistor, and a light emitting element formed on the insulating film and whose light emission is controlled by the thin film transistor. The light emitting element is formed on the first electrode and the first electrode which is formed on the bottom surface and the side surface of the first recess or the opening and has the second recess positioned in the first recess or the opening. A first conductive type semiconductor layer having a third concave portion located in the second concave portion, and a fourth concave portion formed on the first conductive type semiconductor layer and located in the third concave portion. A light emitting layer having a second conductive type formed on the light emitting layer and having a fifth concave portion located in the fourth concave portion, and a second conductive type constituting a bottom surface and a side surface of the fifth concave portion And a second electrode formed on the semiconductor layer. Angle of the end face of the light-emitting layer to the surface of the film is less than 90 ° super 270 °.

薄膜トランジスタは、島状のZnO膜と、ZnO膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、薄膜トランジスタの半導体層をスパッタリング法により形成することができる。従って、基板として、フレキシブル基板又はプラスチック基板を用いることができる。   The thin film transistor may include an island-shaped ZnO film and an impurity region formed in the ZnO film and serving as a source or a drain of the thin film transistor. In this case, the semiconductor layer of the thin film transistor can be formed by a sputtering method. Therefore, a flexible substrate or a plastic substrate can be used as the substrate.

本発明に係る表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第1の凹部又は開口部と、第1の凹部又は開口部の周囲に位置する絶縁膜上、並びに第1の凹部又は開口部の底面及び側面に形成され、第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを有する。   A display device according to the present invention includes a thin film transistor formed on a substrate, an insulating film positioned above or above the thin film transistor, a light emitting element that is formed on the insulating film and emits ultraviolet light, and the light emission is controlled by the thin film transistor. And a phosphor that is located above or above the light-emitting element and absorbs ultraviolet light emitted from the light-emitting element and emits visible light. The light-emitting element has a first recess formed in the insulating film. Alternatively, the opening is formed on the insulating film positioned around the first recess or the opening, and on the bottom surface and the side surface of the first recess or the opening, and the second positioned in the first recess or the opening. A first electrode having a plurality of recesses, a first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess, and on the first conductivity type semiconductor layer And a fourth recess located in the third recess. A light emitting layer having a second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess, and a second conductivity constituting a bottom surface and a side surface of the fifth recess. And a second electrode formed on the semiconductor layer of the mold.

本発明に係る他の表示装置は、基板に形成された薄膜トランジスタと、薄膜トランジスタの上又は上方に位置する絶縁膜と、絶縁膜上に形成され、紫外光を発光し、薄膜トランジスタによって発光が制御される発光素子と、発光素子の上又は上方に位置し、発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、を具備し、発光素子は、絶縁膜に形成された第1の凹部又は開口部と、第1の凹部又は開口部の底面及び側面に形成され、第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、第1の電極上に形成され、第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、第1導電型の半導体層上に形成され、第3の凹部内に位置する第4の凹部を有する発光層と、発光層上に形成され、第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、第5の凹部の底面及び側面を構成する第2導電型の半導体層上に形成された第2の電極とを有し、絶縁膜の表面に対する発光層の端面の角度が90°超270°未満である。   Another display device according to the present invention includes a thin film transistor formed over a substrate, an insulating film positioned on or above the thin film transistor, and formed on the insulating film, emits ultraviolet light, and light emission is controlled by the thin film transistor. A light-emitting element; and a phosphor that is positioned above or above the light-emitting element and that absorbs ultraviolet light emitted from the light-emitting element and emits visible light. The light-emitting element is formed in an insulating film. A first electrode having a second recess formed on a bottom surface and a side surface of the first recess or opening, and having a second recess positioned in the first recess or opening; and on the first electrode A first conductive type semiconductor layer having a third concave portion formed and located in the second concave portion, and a fourth concave portion formed on the first conductive type semiconductor layer and located in the third concave portion A light emitting layer, and a fourth recess formed on the light emitting layer A second conductivity type semiconductor layer having a fifth recess located in the second recess, and a second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess, The angle of the end face of the light emitting layer with respect to the surface of the insulating film is more than 90 ° and less than 270 °.

薄膜トランジスタは、島状のZnO膜と、ZnO膜に形成され、薄膜トランジスタのソース又はドレインとなる不純物領域とを具備してもよい。この場合、基板としてフレキシブル基板又はプラスチック基板を用いることができる。   The thin film transistor may include an island-shaped ZnO film and an impurity region formed in the ZnO film and serving as a source or a drain of the thin film transistor. In this case, a flexible substrate or a plastic substrate can be used as the substrate.

本発明に係る電子機器は、上記したいずれかの半導体装置又は表示装置を具備する。   An electronic apparatus according to the present invention includes any of the semiconductor devices or display devices described above.

本発明に係る半導体装置の製造方法は、絶縁膜に第1の凹部又は開口部を形成し、絶縁膜上並びに第1の凹部又は開口部の底面及び側面に第1の導電膜を形成することにより、第1の凹部内又は開口部内に位置する第2の凹部を形成し、第1の導電膜上に第1導電型の半導体層を形成することにより、第2の凹部内に位置する第3の凹部を形成し、第1導電型の半導体層上に発光層を形成することにより、第3の凹部内に位置する第4の凹部を形成し、発光層上に第2導電型の半導体層を形成することにより、第4の凹部内に位置する第5の凹部を形成し、第2導電型の半導体層上に第2の導電膜を形成し、第1及び第2の導電膜、第1導電型の半導体層、第2導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。   In the method for manufacturing a semiconductor device according to the present invention, a first recess or opening is formed in an insulating film, and a first conductive film is formed on the insulating film and on the bottom and side surfaces of the first recess or opening. By forming a second recess located in the first recess or in the opening, and forming a first conductivity type semiconductor layer on the first conductive film, the second recess located in the second recess is formed. 3 is formed, and a light emitting layer is formed on the first conductivity type semiconductor layer to form a fourth recess located in the third recess, and the second conductivity type semiconductor is formed on the light emitting layer. Forming a fifth recess located in the fourth recess, forming a second conductive film on the second conductivity type semiconductor layer, forming the first and second conductive films; Of the first conductivity type semiconductor layer, the second conductivity type semiconductor layer, and the light emitting layer, a portion located on the insulating film is selectively etched. It is intended to remove the ring.

本発明に係る他の半導体装置の製造方法は、絶縁膜に第1の凹部又は開口部を形成し、絶縁膜上並びに第1の凹部又は開口部の底面及び側面に第1の導電膜を形成することにより、第1の凹部内又は開口部内に位置する第2の凹部を形成し、第1の導電膜上に第1導電型の半導体層を形成することにより、第2の凹部内に位置する第3の凹部を形成し、第1導電型の半導体層上に発光層を形成することにより、第3の凹部内に位置する第4の凹部を形成し、発光層上に第2導電型の半導体層を形成することにより、第4の凹部内に位置する第5の凹部を形成し、第2導電型の半導体層上に第2の導電膜を形成し、第1及び第2の導電膜、第1導電型の半導体層、第2導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。   In another method of manufacturing a semiconductor device according to the present invention, a first recess or opening is formed in an insulating film, and a first conductive film is formed on the insulating film and on the bottom and side surfaces of the first recess or opening. By forming a second recess located in the first recess or in the opening, and forming a first conductivity type semiconductor layer on the first conductive film, the second recess is positioned in the second recess. Forming a third recess and forming a light emitting layer on the first conductivity type semiconductor layer, thereby forming a fourth recess located in the third recess, and forming a second conductivity type on the light emitting layer. By forming the first semiconductor layer, the fifth concave portion located in the fourth concave portion is formed, the second conductive film is formed on the second conductive type semiconductor layer, and the first and second conductive layers are formed. Of the film, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and the light emitting layer, a portion located on the insulating film is polished or It is intended to be removed by Tchibakku.

本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第1の凹部を形成し、第1の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第1の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第1の導電膜を形成することにより、第1の凹部内に位置する第2の凹部を形成し、第1の導電膜上に第1導電型の半導体層を形成することにより、第2の凹部内に位置する第3の凹部を形成し、第1導電型の半導体層上に発光層を形成することにより、第3の凹部内に位置する第4の凹部を形成し、発光層上に第2導電型の半導体層を形成することにより、第4の凹部内に位置する第5の凹部を形成し、第2導電型の半導体層上に第2の導電膜を形成し、第1及び第2の導電膜、第1導電型の半導体層、第2導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を選択的なエッチングにより除去するものである。   In another method of manufacturing a semiconductor device according to the present invention, a thin film transistor is formed on a substrate, an insulating film is formed on the thin film transistor, a first concave portion located above the thin film transistor is formed in the insulating film, A connection hole located on the source or drain of the thin film transistor is formed in the bottom surface of the recess of the first recess, and the connection hole is electrically connected to the source or drain through the connection hole on the insulating film and on the bottom surface and side surface of the first recess. By forming the first conductive film, the second concave portion located in the first concave portion is formed, and by forming the first conductive type semiconductor layer on the first conductive film, the second concave portion is formed. Forming a third recess located in the first recess and forming a light emitting layer on the first conductivity type semiconductor layer, thereby forming a fourth recess positioned in the third recess; By forming a two-conductivity type semiconductor layer A fifth recess located in the fourth recess is formed, a second conductive film is formed on the second conductivity type semiconductor layer, and the first and second conductive films and the first conductivity type semiconductor layer are formed. Of the second conductivity type semiconductor layer and the light emitting layer, the portion located on the insulating film is removed by selective etching.

本発明に係る他の半導体装置の製造方法は、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に絶縁膜を形成し、絶縁膜に、薄膜トランジスタの上方に位置する第1の凹部を形成し、第1の凹部の底面に、薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、絶縁膜上及び第1の凹部の底面及び側面に、接続孔を介してソース又はドレインに電気的に接続する第1の導電膜を形成することにより、第1の凹部内に位置する第2の凹部を形成し、第1の導電膜上に第1導電型の半導体層を形成することにより、第2の凹部内に位置する第3の凹部を形成し、第1導電型の半導体層上に発光層を形成することにより、第3の凹部内に位置する第4の凹部を形成し、発光層上に第2導電型の半導体層を形成することにより、第4の凹部内に位置する第5の凹部を形成し、第2導電型の半導体層上に第2の導電膜を形成し、第1及び第2の導電膜、第1導電型の半導体層、第2導電型の半導体層、及び発光層のうち、絶縁膜上に位置する部分を研磨又はエッチバックにより除去するものである。   In another method of manufacturing a semiconductor device according to the present invention, a thin film transistor is formed on a substrate, an insulating film is formed on the thin film transistor, a first concave portion located above the thin film transistor is formed in the insulating film, A connection hole located on the source or drain of the thin film transistor is formed in the bottom surface of the recess of the first recess, and the connection hole is electrically connected to the source or drain through the connection hole on the insulating film and on the bottom surface and side surface of the first recess. By forming the first conductive film, the second concave portion located in the first concave portion is formed, and by forming the first conductive type semiconductor layer on the first conductive film, the second concave portion is formed. Forming a third recess located in the first recess and forming a light emitting layer on the first conductivity type semiconductor layer, thereby forming a fourth recess positioned in the third recess; By forming a two-conductivity type semiconductor layer A fifth recess located in the fourth recess is formed, a second conductive film is formed on the second conductivity type semiconductor layer, and the first and second conductive films and the first conductivity type semiconductor layer are formed. Of the second conductivity type semiconductor layer and the light emitting layer, a portion located on the insulating film is removed by polishing or etch back.

上記したように本発明によれば、発光層が発光した光を効率よく発光素子の上面から射出することができる。また、上面に射出する光の単位面積あたりの強度を強くすることができる。また、発光素子が発光した紫外光を蛍光フィルム等が吸光し、この蛍光フィルムがR,G,Bを発光する表示装置を形成できる。このため、表示装置の発光効率を高くすることができる。また有機ELを用いる場合と比較して表示装置の寿命を長くすることができる。   As described above, according to the present invention, the light emitted from the light emitting layer can be efficiently emitted from the upper surface of the light emitting element. Further, the intensity per unit area of light emitted to the upper surface can be increased. Further, it is possible to form a display device in which ultraviolet light emitted from the light emitting element is absorbed by a fluorescent film or the like and the fluorescent film emits R, G, and B. For this reason, the luminous efficiency of the display device can be increased. In addition, the lifetime of the display device can be extended as compared with the case where organic EL is used.

(第1の実施形態)
以下、図面を参照して本発明の実施形態について説明する。図1(A)は、本発明の第1の実施形態に係る発光素子の構成を説明する為の断面図であり、図1(B)はこの発光素子の平面図である。なお、図1(A)は図1(B)のA−A´断面を示している。この発光素子において、基板10上には絶縁膜16が形成されている。基板10は、例えばガラス基板である。絶縁膜16は、例えば酸化シリコン膜であり、厚さが例えば0.5μm以上1.5μm以下である。絶縁膜16には開口部16aが形成されている。開口部16aの底面は、例えば一辺が2.5μmの正方形である。
(First embodiment)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a cross-sectional view for explaining the structure of a light-emitting element according to the first embodiment of the present invention, and FIG. 1B is a plan view of the light-emitting element. Note that FIG. 1A shows a cross section taken along the line AA ′ of FIG. In this light emitting element, an insulating film 16 is formed on the substrate 10. The substrate 10 is a glass substrate, for example. The insulating film 16 is, for example, a silicon oxide film, and has a thickness of, for example, not less than 0.5 μm and not more than 1.5 μm. An opening 16 a is formed in the insulating film 16. The bottom surface of the opening 16a is, for example, a square having a side of 2.5 μm.

開口部16aの周囲に位置する絶縁膜16上、並びに開口部16aの底面及び側面上には、下部電極17が形成されている。下部電極17は、開口部16aと共に第1の凹部17aを形成している。このような構成は、開口部16aの形状に対する下部電極17の膜厚を調整することにより実現できる。下部電極17の膜厚は、例えば100nm以上300nm以下(例えば200nm)である。なお、下部電極17は、発光層19が発光する光に対する反射率が十分に高い(例えば90%以上)である物質で構成されるのが望ましい。発光層19が紫外光を発光する場合、下部電極17は例えばAlにより構成される。   A lower electrode 17 is formed on the insulating film 16 located around the opening 16a and on the bottom and side surfaces of the opening 16a. The lower electrode 17 forms a first recess 17a together with the opening 16a. Such a configuration can be realized by adjusting the film thickness of the lower electrode 17 with respect to the shape of the opening 16a. The film thickness of the lower electrode 17 is, for example, not less than 100 nm and not more than 300 nm (for example, 200 nm). The lower electrode 17 is preferably made of a material having a sufficiently high reflectance (for example, 90% or more) with respect to the light emitted from the light emitting layer 19. When the light emitting layer 19 emits ultraviolet light, the lower electrode 17 is made of, for example, Al.

下部電極17上には、p型半導体層18、発光層19、及びn型半導体層20が、この順に積層されている。p型半導体層18は第1の凹部17aの内部に位置する第2の凹部18aを有しており、発光層19は第2の凹部18aの内部に位置する第3の凹部19aを有しており、n型半導体層20は第3の凹部19aの内部に位置する第4の凹部20aを有している。このような構成は、p型半導体層18、発光層19、及びn型半導体層20それぞれの膜厚を調整することにより実現できる。p型半導体層18の厚さは例えば100nm以上500nm以下(例えば200nm)であり、発光層19の厚さは例えば500nm以上10000nm以下(例えば500nm)であり、n型半導体層20の厚さは例えば100nm以上500nm以下(例えば200nm)である。ただし、n型半導体層20の膜厚は発光層19の膜厚より薄くするのが好ましく、特に1/2以下にするのが好ましい。このようにすると、後述するように発光層19からの光がn型半導体層20で吸収されることが抑制され、例えばn型半導体層20のバンドギャップが発光層19のバンドギャップ以下である場合でも光が効率よく発光素子上面から射出する。   On the lower electrode 17, a p-type semiconductor layer 18, a light emitting layer 19, and an n-type semiconductor layer 20 are stacked in this order. The p-type semiconductor layer 18 has a second recess 18a positioned inside the first recess 17a, and the light emitting layer 19 has a third recess 19a positioned inside the second recess 18a. The n-type semiconductor layer 20 has a fourth recess 20a located inside the third recess 19a. Such a configuration can be realized by adjusting the film thicknesses of the p-type semiconductor layer 18, the light emitting layer 19, and the n-type semiconductor layer 20. The thickness of the p-type semiconductor layer 18 is, for example, 100 nm to 500 nm (for example, 200 nm), the thickness of the light emitting layer 19 is, for example, 500 nm to 10,000 nm (for example, 500 nm), and the thickness of the n-type semiconductor layer 20 is, for example, 100 nm or more and 500 nm or less (for example, 200 nm). However, the film thickness of the n-type semiconductor layer 20 is preferably thinner than the film thickness of the light emitting layer 19, and particularly preferably 1/2 or less. In this way, as will be described later, the light from the light emitting layer 19 is suppressed from being absorbed by the n-type semiconductor layer 20. For example, the band gap of the n-type semiconductor layer 20 is less than or equal to the band gap of the light emitting layer 19. However, light is efficiently emitted from the upper surface of the light emitting element.

p型半導体層18、発光層19、及びn型半導体層20は、例えばp型ZnO層、不純物が導入されていないZnO層(バンドギャップは3.4eV)、及びn型ZnO層である。p型ZnOは、例えばリンが導入されたZnOであり、n型ZnO層は、例えばAl又はGaが導入されたZnOである。なお発光層19としてはZnS層(バンドギャップは3.68eV)、GaN層(同3.36eV)、SiC層(3.0eV)、又はMg1−XZnO(MgOとZnOの混晶半導体:バンドギャップが3.4eV以上7.8eV以下)を用いることもできる。発光層19のバンドギャップが3eV以上である場合、紫外光を発光することができる。また発光層19がGaAs(バンドギャップは1.42eV)の場合、p型半導体層18としては、GaAsとAlAsの混晶であるAl1−XGaAs(バンドギャップは1.42eV以上2.17eV以下)にZnを導入したものが使用でき、n型半導体層20としてはAl1−XGaAsにSiを導入したものが使用できる。この構造では、赤外域の光が放射される。 The p-type semiconductor layer 18, the light emitting layer 19, and the n-type semiconductor layer 20 are, for example, a p-type ZnO layer, a ZnO layer into which impurities are not introduced (band gap is 3.4 eV), and an n-type ZnO layer. The p-type ZnO is, for example, ZnO into which phosphorus is introduced, and the n-type ZnO layer is, for example, ZnO into which Al or Ga is introduced. The light emitting layer 19 is a ZnS layer (with a band gap of 3.68 eV), a GaN layer (3.36 eV), an SiC layer (3.0 eV), or Mg 1-X Zn X O (MgO and ZnO mixed crystal semiconductor). : Band gap of 3.4 eV or more and 7.8 eV or less) can also be used. When the band gap of the light emitting layer 19 is 3 eV or more, ultraviolet light can be emitted. When the light emitting layer 19 is GaAs (band gap is 1.42 eV), the p-type semiconductor layer 18 is Al 1-X Ga X As (a band gap of 1.42 eV or more), which is a mixed crystal of GaAs and AlAs. 17eV or less) can be used are those formed by introducing a Zn, as the n-type semiconductor layer 20 can be used those obtained by introducing Si into Al 1-X Ga X as. In this structure, infrared light is emitted.

また、p型半導体層18及びn型半導体層20を、発光層19よりバンドギャップが大きい物質で構成すると、発光層19の発光効率を高くすることができる。またこの場合、発光層19の膜厚を薄くする(例えば10nm以下)ことにより、量子井戸構造にすることができるため、特に発光効率を高くすることができる。発光層19がZnOで形成されている場合、p型半導体層18としてAl又はGaが導入されたMg1−XZnOを使用し、かつn型半導体層20としてリンが導入されたMg1−XZnOを使用すると、p型半導体層18及びn型半導体層20のバンドギャップを発光層19より高くすることができる。 If the p-type semiconductor layer 18 and the n-type semiconductor layer 20 are made of a material having a band gap larger than that of the light emitting layer 19, the light emission efficiency of the light emitting layer 19 can be increased. In this case, since the quantum well structure can be obtained by reducing the thickness of the light emitting layer 19 (for example, 10 nm or less), the light emission efficiency can be particularly increased. When the light emitting layer 19 is formed of ZnO, Mg 1 -X Zn X O into which Al or Ga is introduced is used as the p-type semiconductor layer 18 and Mg 1 into which phosphorus is introduced as the n-type semiconductor layer 20. When -X Zn X O is used, the band gap of the p-type semiconductor layer 18 and the n-type semiconductor layer 20 can be made higher than that of the light emitting layer 19.

なお下部電極17上には、n型半導体層20、発光層19、及びp型半導体層18が、この順に積層されていてもよい。この場合は、p型半導体層18の膜厚は発光層19の膜厚より薄くする(100nm以上500nm以下)のが好ましく、特に1/2以下にするのが好ましい。   On the lower electrode 17, the n-type semiconductor layer 20, the light emitting layer 19, and the p-type semiconductor layer 18 may be stacked in this order. In this case, the thickness of the p-type semiconductor layer 18 is preferably smaller than the thickness of the light emitting layer 19 (100 nm or more and 500 nm or less), and particularly preferably 1/2 or less.

第4の凹部20a内及びその周囲に位置するn型半導体層20上には、上部電極21が形成されている。上部電極21は、Al等の金属から構成されており、第4の凹部20aの側面及び底面を構成するn型半導体層20の全面に接触している。ただし上部電極21は、基板10に垂直な方向から見た場合に、発光層19のうち基板10に略垂直な方向に延伸している部分とは重ならないようにする必要がある。つまり、基板10に垂直な方向から見た場合に、パターニングによって形成された上部電極21の端部が、第3の凹部19aの内側にくるように上部電極21を形成する。このようにすると、後述するように発光層19が発光した光が効率よく発光素子の上面から射出される。   An upper electrode 21 is formed on the n-type semiconductor layer 20 located in and around the fourth recess 20a. The upper electrode 21 is made of a metal such as Al and is in contact with the entire surface of the n-type semiconductor layer 20 constituting the side surface and the bottom surface of the fourth recess 20a. However, when viewed from the direction perpendicular to the substrate 10, the upper electrode 21 needs not to overlap a portion of the light emitting layer 19 that extends in a direction substantially perpendicular to the substrate 10. That is, when viewed from a direction perpendicular to the substrate 10, the upper electrode 21 is formed such that the end portion of the upper electrode 21 formed by patterning is located inside the third recess 19a. In this way, as will be described later, the light emitted from the light emitting layer 19 is efficiently emitted from the upper surface of the light emitting element.

本図に示す発光素子を発光させる場合、例えば上部電極21を接地させ、かつ下部電極17に正方向の電位を与える。これにより、発光層19で励起子が再結合し、結合時に放出されるエネルギーが光として放射される。上部電極21が発光層19のうち図中上方向に延伸している部分とは重なっていないため、図中上方に放射された光はn型半導体層20を透過した後に、発光素子の上面から射出される。また、図中下方に放射された光は下部電極17で反射し、発光素子の上面から射出される。なお、上記したようにn型半導体層20の膜厚は発光層19の膜厚より薄いため、発光層19からの光がn型半導体層20で吸収されることが抑制され、光が効率よく上面に射出する。   When the light-emitting element shown in the drawing emits light, for example, the upper electrode 21 is grounded and a positive potential is applied to the lower electrode 17. Thereby, excitons are recombined in the light emitting layer 19, and energy released at the time of coupling is emitted as light. Since the upper electrode 21 does not overlap the portion of the light emitting layer 19 that extends upward in the figure, the light emitted upward in the figure passes through the n-type semiconductor layer 20 and then passes through the upper surface of the light emitting element. It is injected. Further, light emitted downward in the figure is reflected by the lower electrode 17 and is emitted from the upper surface of the light emitting element. In addition, since the film thickness of the n-type semiconductor layer 20 is thinner than the film thickness of the light-emitting layer 19 as described above, the light from the light-emitting layer 19 is suppressed from being absorbed by the n-type semiconductor layer 20, and light is efficiently emitted. Inject on top.

なお、発光層19のうち発光する領域は、下部電極17及び上部電極21の間に挟まれた領域、すなわち第3の凹部19aを形成している部分である。このため、発光する領域を基板10に対して垂直な方向で稼ぐことができるため、上面に射出する光の単位面積あたりの強度が強くなる。   In addition, the area | region which light-emits among the light emitting layers 19 is an area | region pinched | interposed between the lower electrode 17 and the upper electrode 21, ie, the part which forms the 3rd recessed part 19a. For this reason, since the area | region which light-emits can be earned in the direction perpendicular | vertical with respect to the board | substrate 10, the intensity | strength per unit area of the light inject | emitted on an upper surface becomes strong.

次に、図1(A)、(B)に示した発光素子の製造方法について説明する。まず基板10上に絶縁膜16をCVD法により形成する。次いで、絶縁膜16上にレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜16を選択的にエッチングする。これにより、絶縁膜16には開口部16aが形成される。その後、レジストパターンを除去する。   Next, a method for manufacturing the light-emitting element shown in FIGS. 1A and 1B will be described. First, the insulating film 16 is formed on the substrate 10 by the CVD method. Next, a resist pattern is formed on the insulating film 16, and the insulating film 16 is selectively etched using the resist pattern as a mask. As a result, an opening 16 a is formed in the insulating film 16. Thereafter, the resist pattern is removed.

次いで、絶縁膜16の全面上及び開口部16aの底面及び側面に、下部電極17をスパッタリング法により形成する。ターゲットには、例えばAlターゲットが用いられる。次いで、下部電極17上にp型半導体層18をスパッタリング法により形成する。ターゲットには、例えばリンが含まれているZnOターゲットが用いられる。   Next, the lower electrode 17 is formed by sputtering on the entire surface of the insulating film 16 and on the bottom and side surfaces of the opening 16a. For example, an Al target is used as the target. Next, a p-type semiconductor layer 18 is formed on the lower electrode 17 by a sputtering method. As the target, for example, a ZnO target containing phosphorus is used.

次いで、p型半導体層18の全面上に発光層19をスパッタリング法により形成する。ターゲットには、例えばZnOターゲットが用いられ、雰囲気には窒素雰囲気が用いられる。次いで、発光層19の全面上にn型半導体層20をスパッタリング法により形成する。ターゲットには、例えばGa又はAlが含まれているZnOターゲットが用いられる。次いで、n型半導体層20の全面上に上部電極21をスパッタリング法により形成する。ターゲットには、例えばAlターゲットが用いられる。   Next, a light emitting layer 19 is formed on the entire surface of the p-type semiconductor layer 18 by sputtering. For example, a ZnO target is used as the target, and a nitrogen atmosphere is used as the atmosphere. Next, an n-type semiconductor layer 20 is formed on the entire surface of the light emitting layer 19 by a sputtering method. As the target, for example, a ZnO target containing Ga or Al is used. Next, the upper electrode 21 is formed on the entire surface of the n-type semiconductor layer 20 by sputtering. For example, an Al target is used as the target.

なお、p型半導体層18の形成方法は、半導体層をスパッタリング法で形成した後にリン等の不純物を導入する方法であってもよい。また、n型半導体層20の形成方法は、半導体から構成されるターゲット(例えばZnOターゲット)上に、導入すべき不純物から構成されるチップ(例えばAl片又はGa片)を載置して、これらを同時にスパッタリングする方法であってもよい。   The p-type semiconductor layer 18 may be formed by introducing impurities such as phosphorus after forming the semiconductor layer by sputtering. The n-type semiconductor layer 20 is formed by placing a chip (for example, an Al piece or a Ga piece) made of impurities to be introduced on a target made of a semiconductor (for example, a ZnO target). May be a method of sputtering simultaneously.

次いで、上部電極21上にレジストパターンを形成し、このレジストパターンをマスクとして上部電極21を選択的にエッチングする。これにより上部電極21は、第4の凹部20a内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。   Next, a resist pattern is formed on the upper electrode 21, and the upper electrode 21 is selectively etched using the resist pattern as a mask. As a result, the upper electrode 21 is removed except for portions located in and around the fourth recess 20a. Thereafter, the resist pattern is removed.

次いで、上部電極21上及びn型半導体層20上にレジストパターンを形成し、このレジストパターンをマスクとしてn型半導体層20、発光層19、p型半導体層18、及び下部電極17を選択的にエッチングする。これによりn型半導体層20、発光層19、p型半導体層18、及び下部電極17は、開口部16a内及びその周囲に位置する部分を除いて除去される。その後、レジストパターンを除去する。   Next, a resist pattern is formed on the upper electrode 21 and the n-type semiconductor layer 20, and the n-type semiconductor layer 20, the light emitting layer 19, the p-type semiconductor layer 18, and the lower electrode 17 are selectively selected using the resist pattern as a mask. Etch. Thereby, the n-type semiconductor layer 20, the light emitting layer 19, the p-type semiconductor layer 18, and the lower electrode 17 are removed except for portions located in and around the opening 16a. Thereafter, the resist pattern is removed.

以上、本発明の第1の実施形態によれば、発光素子を構成している下部電極17、p型半導体層18、発光層19、及びn型半導体層20が、絶縁膜16に形成された開口部16aの底面及び側面に沿って形成されている。また、上部電極21は、第4の凹部20a内及びその周囲に形成されているが、発光層19のうち図中上方向に延伸している部分とは重なっていない。このため、発光層19が発光した光はn型半導体層20を透過した後に、発光素子の上面から射出される。   As described above, according to the first embodiment of the present invention, the lower electrode 17, the p-type semiconductor layer 18, the light-emitting layer 19, and the n-type semiconductor layer 20 constituting the light-emitting element are formed on the insulating film 16. It is formed along the bottom and side surfaces of the opening 16a. The upper electrode 21 is formed in and around the fourth recess 20a, but does not overlap the portion of the light emitting layer 19 that extends upward in the drawing. For this reason, the light emitted from the light emitting layer 19 is emitted from the upper surface of the light emitting element after passing through the n-type semiconductor layer 20.

従って、発光層19が発光した光は、効率よく発光素子の上面から射出される。また、下部電極17を、発光層19が発光する光を反射する物質から形成しているため、発光層19が発光した光は、更に効率よく発光素子の上面から射出される。   Therefore, the light emitted from the light emitting layer 19 is efficiently emitted from the upper surface of the light emitting element. Further, since the lower electrode 17 is made of a material that reflects light emitted from the light emitting layer 19, the light emitted from the light emitting layer 19 is emitted from the upper surface of the light emitting element more efficiently.

また、発光層19のうち発光する領域を基板10に対して垂直な方向で稼ぐことができる。従って、上面に射出する光の単位面積あたりの強度を強くすることができる。   In addition, a region of the light emitting layer 19 that emits light can be earned in a direction perpendicular to the substrate 10. Therefore, the intensity per unit area of light emitted to the upper surface can be increased.

また、p型半導体層18、発光層19、及びn型半導体層20を、それぞれ、例えばp型ZnO層、不純物が導入されていないZnO層、及びn型ZnO層など、スパッタリング法で形成できる物質にした場合、これらの成膜温度を低くすることができるため、基板10としてガラス基板より耐熱温度が低い基板、例えばフレキシブル基板又はプラスチック基板を用いることができる。   Moreover, the substance which can form the p-type semiconductor layer 18, the light emitting layer 19, and the n-type semiconductor layer 20 by sputtering, such as a p-type ZnO layer, a ZnO layer into which no impurity is introduced, and an n-type ZnO layer, respectively. In this case, since these film formation temperatures can be lowered, a substrate having a lower heat resistant temperature than the glass substrate, such as a flexible substrate or a plastic substrate, can be used as the substrate 10.

なお、発光層19の屈折率をp型半導体層18の屈折率及びn型半導体層20の屈折率それぞれより高くすると、発光層19をレーザー発振させることができる。この場合、発光効率が高い半導体レーザー発振素子を得ることができる。   If the refractive index of the light emitting layer 19 is higher than the refractive index of the p-type semiconductor layer 18 and the refractive index of the n-type semiconductor layer 20, the light emitting layer 19 can be laser-oscillated. In this case, a semiconductor laser oscillation element with high luminous efficiency can be obtained.

(第2の実施形態)
図2は、本発明の第2の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図である。本実施形態において、発光素子904は、第1の実施形態で説明した発光素子と同様の構成を有しており、対向電極908は図1(A),(B)の上部電極21に相当する。下部電極17に相当する電極は、駆動用TFT(薄膜トランジスタ)901を介して電源線907に電気的に接続している。駆動用TFT901のゲート電極は、スイッチング用TFT902を介して信号線906に電気的に接続されている。スイッチング用TFT902のゲート電極は走査線905に電気的に接続されている。なお、駆動用TFT901のゲート電極は、容量素子903を介して電源線907にも接続している。
(Second Embodiment)
FIG. 2 is a circuit diagram for explaining a configuration of a drive circuit for a light emitting element according to the second embodiment of the present invention. In the present embodiment, the light emitting element 904 has the same configuration as that of the light emitting element described in the first embodiment, and the counter electrode 908 corresponds to the upper electrode 21 in FIGS. . An electrode corresponding to the lower electrode 17 is electrically connected to a power supply line 907 via a driving TFT (thin film transistor) 901. The gate electrode of the driving TFT 901 is electrically connected to the signal line 906 through the switching TFT 902. A gate electrode of the switching TFT 902 is electrically connected to the scanning line 905. Note that the gate electrode of the driving TFT 901 is also connected to the power supply line 907 through the capacitor 903.

このような回路において、走査線905に所定の信号が入力されると、スイッチング用TFT902がオンになり、信号線906と駆動用TFT901のゲート電極が接続される。この状態において信号線906に所定の信号が入力されると、駆動用TFT901がオンになり、電源線907と発光素子904が接続される。この状態において発光素子904が発光する。なお、容量素子903を設けたことにより、駆動用TFT901のゲート電極の電位が保持されやすくなる。   In such a circuit, when a predetermined signal is input to the scanning line 905, the switching TFT 902 is turned on, and the signal line 906 and the gate electrode of the driving TFT 901 are connected. In this state, when a predetermined signal is input to the signal line 906, the driving TFT 901 is turned on, and the power supply line 907 and the light emitting element 904 are connected. In this state, the light emitting element 904 emits light. Note that by providing the capacitor 903, the potential of the gate electrode of the driving TFT 901 can be easily held.

発光素子904は、第1の実施形態で説明した発光素子と同様の構成を有している。従って、本実施形態においても、第1の実施形態と同様の効果、例えば発光素子の上面から射出される光の強度が高いという効果を得ることができる。   The light emitting element 904 has the same configuration as the light emitting element described in the first embodiment. Therefore, also in this embodiment, the same effect as the first embodiment, for example, the effect that the intensity of light emitted from the upper surface of the light emitting element is high can be obtained.

(第3の実施形態)
図3(A)は、第3の実施形態に係る発光素子の構成を説明する為の断面図であり、図3(B)はこの発光素子の平面図である。なお、図3(A)は図3(B)のA−A´断面を示している。本実施形態に示す発光素子は、図1(A),(B)に示した発光素子において、絶縁膜16の表面より上方に突出している部分を除去した構造である。このため、第1の実施形態において説明した内容は、発光した光が発光層19の端面から直接射出される点を除いて、本実施形態においても適用される。以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。
(Third embodiment)
FIG. 3A is a cross-sectional view for explaining the configuration of the light emitting element according to the third embodiment, and FIG. 3B is a plan view of the light emitting element. FIG. 3A shows a cross section taken along the line AA ′ of FIG. The light-emitting element shown in this embodiment has a structure in which a portion protruding above the surface of the insulating film 16 is removed from the light-emitting element shown in FIGS. For this reason, the contents described in the first embodiment are also applied to this embodiment except that the emitted light is directly emitted from the end face of the light emitting layer 19. Hereinafter, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

本実施形態に係る発光素子の製造方法は、以下の通りである。まず、基板10上に絶縁膜16及び開口部16aを形成し、更に、下部電極17、p型半導体層18、発光層19、n型半導体層20、及び上部電極21を形成する。これらの形成方法は、第1の実施形態と同様である。   The method for manufacturing the light emitting device according to this embodiment is as follows. First, the insulating film 16 and the opening 16a are formed on the substrate 10, and further the lower electrode 17, the p-type semiconductor layer 18, the light emitting layer 19, the n-type semiconductor layer 20, and the upper electrode 21 are formed. These forming methods are the same as those in the first embodiment.

次いで、下部電極17、p型半導体層18、発光層19、n型半導体層20、及び上部電極21のうち絶縁膜16上に位置している部分を、CMP法又はエッチバックにより除去する。これにより、下部電極17、p型半導体層18、発光層19、n型半導体層20、及び上部電極21それぞれの端面が、絶縁膜16の表面に対して略面一になる。このため、絶縁膜16に垂直な方向から見た場合に、発光層19の端面が見える状態になり、発光層19から発光した光が発光層19の端面から直接上方に射出される。   Next, portions of the lower electrode 17, the p-type semiconductor layer 18, the light emitting layer 19, the n-type semiconductor layer 20, and the upper electrode 21 that are located on the insulating film 16 are removed by CMP or etchback. Thereby, the end surfaces of the lower electrode 17, the p-type semiconductor layer 18, the light emitting layer 19, the n-type semiconductor layer 20, and the upper electrode 21 are substantially flush with the surface of the insulating film 16. For this reason, when viewed from a direction perpendicular to the insulating film 16, the end face of the light emitting layer 19 becomes visible, and light emitted from the light emitting layer 19 is emitted directly upward from the end face of the light emitting layer 19.

なお、絶縁膜16の表面に対する発光層19の端面の角度は、本図においては180°である。ここで、「絶縁膜16の表面に対する発光層19の端面の角度」とは、例えば、「絶縁膜16の表面」と「発光層19の端面」に対して垂直な断面を考え、該断面における「絶縁膜16の表面」による線分と「発光層19の端面」による線分を考えた場合に、その一方を延長して他方と交わる点を頂点として上記2つの線分がなす角度をいうものとする。この角度が90°超270°未満である場合、すなわち、発光層19の端面が上方から視認できる角度である場合、上記した効果を得ることができる。   In addition, the angle of the end surface of the light emitting layer 19 with respect to the surface of the insulating film 16 is 180 ° in this figure. Here, “the angle of the end face of the light emitting layer 19 with respect to the surface of the insulating film 16” is, for example, a cross section perpendicular to the “surface of the insulating film 16” and the “end face of the light emitting layer 19”. Considering the line segment formed by the “surface of the insulating film 16” and the line segment formed by the “end face of the light emitting layer 19”, an angle formed by the two line segments with a point extending one of the line segments and intersecting the other as a vertex. Shall. When this angle is greater than 90 ° and less than 270 °, that is, when the end face of the light emitting layer 19 is visible from above, the above-described effects can be obtained.

以上、本実施形態よれば、第1の実施形態と同様の効果を得ることができる。また、発光層19から発光した光が発光層19の端面から直接上方に射出されるため、発光効率が更に向上する。   As described above, according to this embodiment, the same effect as that of the first embodiment can be obtained. Moreover, since the light emitted from the light emitting layer 19 is emitted directly upward from the end face of the light emitting layer 19, the light emission efficiency is further improved.

なお、絶縁膜16の厚さは、第1の実施形態より厚いのが好ましい。このようにすると、絶縁膜16上に位置している部分が除去されても、上部電極21がn型半導体層20に接触する面積を十分に大きくすることができる。
また、図2に示した回路において、発光素子904を本実施形態で説明した発光素子と同様の構成にしてもよい。
The insulating film 16 is preferably thicker than that of the first embodiment. In this way, even if the portion located on the insulating film 16 is removed, the area where the upper electrode 21 contacts the n-type semiconductor layer 20 can be made sufficiently large.
In the circuit shown in FIG. 2, the light-emitting element 904 may have a configuration similar to that of the light-emitting element described in this embodiment.

(第4の実施形態)
図4は、第4の実施形態に係る表示装置が有する画素42の構成を説明する為の斜視概略図である。本実施形態に係る表示装置では、複数の画素42がマトリックス状に配置されている。画素42には、複数の発光素子41がマトリックス状に配置されている。発光素子41は、第1〜第3の実施形態のいずれかに係る発光素子と同様の構成を有している。従って、第1〜第3の実施形態で説明した内容は、本実施形態においても適用が可能である。
(Fourth embodiment)
FIG. 4 is a schematic perspective view for explaining the configuration of the pixel 42 included in the display device according to the fourth embodiment. In the display device according to the present embodiment, the plurality of pixels 42 are arranged in a matrix. In the pixel 42, a plurality of light emitting elements 41 are arranged in a matrix. The light emitting element 41 has the same configuration as the light emitting element according to any one of the first to third embodiments. Therefore, the contents described in the first to third embodiments can be applied to this embodiment.

なお、画素42が一辺50μmの正方形であり、発光素子41が一辺4.5μmの正方形である場合、画素42には、6×6個の発光素子41を配置することができる。この場合、発光素子41の配置間隔は3.5μmとなる。発光素子41を一辺4.5μmの正方形とする場合、図1及び図3に示した開口部16aを一辺2.5μmの正方形として、下部電極17、p型半導体層18、発光層19、及びn型半導体層20の厚さを、それぞれ200nm、200nm、500nm、及び200nmとすればよい。   When the pixel 42 is a square with a side of 50 μm and the light emitting element 41 is a square with a side of 4.5 μm, 6 × 6 light emitting elements 41 can be arranged in the pixel 42. In this case, the arrangement interval of the light emitting elements 41 is 3.5 μm. When the light emitting element 41 is a square having a side of 4.5 μm, the opening 16a shown in FIGS. 1 and 3 is a square having a side of 2.5 μm, and the lower electrode 17, the p-type semiconductor layer 18, the light emitting layer 19, and n The thickness of the type semiconductor layer 20 may be 200 nm, 200 nm, 500 nm, and 200 nm, respectively.

本実施形態によれば、画素42の発光素子41は第1〜第3の実施形態のいずれかに示した発光素子と同様の構成を有しているため、発光効率が高い表示装置を得ることができる。   According to this embodiment, since the light emitting element 41 of the pixel 42 has the same configuration as the light emitting element shown in any of the first to third embodiments, a display device with high light emission efficiency can be obtained. Can do.

また、複数の発光素子41により画素42を構成しているため、発光素子41の明るさにばらつきがあっても、画素42の明るさにばらつきが生じることを抑制できる。なお、発光素子41の明るさにばらつきが生じる原因には、発光素子41そのもののばらつきと、発光素子41の発光を制御する素子(例えばTFT)のばらつきとが含まれる。   In addition, since the pixel 42 is configured by the plurality of light emitting elements 41, even when the brightness of the light emitting elements 41 varies, it is possible to suppress the variation in brightness of the pixels 42. Note that the causes of variations in the brightness of the light emitting elements 41 include variations in the light emitting elements 41 themselves and variations in elements that control light emission of the light emitting elements 41 (for example, TFTs).

(第5の実施形態)
図5、図6、図7及び図8は、本発明の第5の実施形態に係る半導体装置の製造方法を説明する為の図である。本製造方法では、第1の実施形態で説明した発光素子と、この発光素子の駆動用TFT(例えば図2で示した駆動用TFT901)及びスイッチング用TFT(例えば図2で示したスイッチング用TFT902)とが同一基板上に形成される。このため、第1の実施形態において説明した内容は本実施形態においても適用できる。以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。
(Fifth embodiment)
5, 6, 7 and 8 are views for explaining a method of manufacturing a semiconductor device according to the fifth embodiment of the present invention. In this manufacturing method, the light emitting element described in the first embodiment, the driving TFT (for example, the driving TFT 901 shown in FIG. 2) and the switching TFT (for example, the switching TFT 902 shown in FIG. 2) of this light emitting element. Are formed on the same substrate. For this reason, the content described in the first embodiment can also be applied to this embodiment. Hereinafter, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図5(A)の断面図に示すように、基板10上にタングステン膜をスパッタリング法により形成する。タングステン膜の厚さは、例えば150nmである。次いで、タングステン膜上にレジストパターンを形成し、このレジストパターンを用いてタングステン膜を選択的にエッチングする。これにより、基板10上には駆動用トランジスタのゲート電極11a、及びスイッチング用トランジスタのゲート電極11bが形成される。その後、レジストパターンを除去する。   First, as shown in the cross-sectional view of FIG. 5A, a tungsten film is formed over the substrate 10 by a sputtering method. The thickness of the tungsten film is, for example, 150 nm. Next, a resist pattern is formed on the tungsten film, and the tungsten film is selectively etched using the resist pattern. As a result, the gate electrode 11 a of the driving transistor and the gate electrode 11 b of the switching transistor are formed on the substrate 10. Thereafter, the resist pattern is removed.

次いで、図5(B)の断面図に示すように、ゲート電極11a,11b上及び基板10上に、ゲート絶縁膜12を、スパッタリング法又はCVD法により形成する。ゲート絶縁膜12の厚さは例えば100nmである。基板10としてフレキシブル基板又はプラスチック基板を用いる場合、成膜温度を基板10の耐熱温度より低くする必要があるため、スパッタリング法を用いるのが好ましい。ただし、成膜温度を基板10の耐熱温度より低くできる場合は、CVD法を用いることもできる。   Next, as shown in the cross-sectional view of FIG. 5B, a gate insulating film 12 is formed on the gate electrodes 11a and 11b and the substrate 10 by a sputtering method or a CVD method. The thickness of the gate insulating film 12 is, for example, 100 nm. When a flexible substrate or a plastic substrate is used as the substrate 10, it is preferable to use a sputtering method because the film formation temperature needs to be lower than the heat resistant temperature of the substrate 10. However, when the film formation temperature can be lower than the heat resistance temperature of the substrate 10, a CVD method can also be used.

次いで、図5(C)の断面図に示すように、ゲート絶縁膜12上にレジストパターンを形成し、このレジストパターンをマスクとしてゲート絶縁膜12を選択的にエッチングする。これにより、ゲート絶縁膜12には、ゲート電極11a上に位置する接続孔30が形成される。その後、レジストパターンを除去する。   Next, as shown in the cross-sectional view of FIG. 5C, a resist pattern is formed over the gate insulating film 12, and the gate insulating film 12 is selectively etched using the resist pattern as a mask. Thereby, the connection hole 30 located on the gate electrode 11a is formed in the gate insulating film 12. Thereafter, the resist pattern is removed.

次いで、ゲート絶縁膜12上に半導体膜を形成する。この半導体膜の厚さは、例えば100nmである。半導体膜は、例えばZnO膜であるが、ポリシリコン膜又はアモルファスシリコン膜であってもよい。半導体膜がZnO膜である場合、半導体膜はスパッタリング法により形成される。この場合、成膜温度が低いため、基板10としてフレキシブル基板又はプラスチック基板を用いることができる。   Next, a semiconductor film is formed over the gate insulating film 12. The thickness of this semiconductor film is, for example, 100 nm. The semiconductor film is, for example, a ZnO film, but may be a polysilicon film or an amorphous silicon film. When the semiconductor film is a ZnO film, the semiconductor film is formed by a sputtering method. In this case, since the film formation temperature is low, a flexible substrate or a plastic substrate can be used as the substrate 10.

次いで、半導体膜上にレジストパターンを形成し、半導体膜を選択的にエッチングする。半導体膜がZnO膜である場合、半導体膜は例えばフッ酸水溶液を用いたウェットエッチングによりエッチングされる。これにより、ゲート絶縁膜12上には、駆動用トランジスタとなる島状の半導体膜13a、スイッチング用トランジスタとなる島状の半導体膜13b、及び島状の半導体膜13cが形成される。半導体膜13bは、接続孔30を介してゲート電極11aに電気的に接続している。半導体膜13cは、ゲート電極11a及びゲート絶縁膜12と共に、容量素子23を構成する。なお、半導体膜13cは、本図に図示していない部分で半導体膜13aに繋がっている。その後、レジストパターンを除去する。   Next, a resist pattern is formed on the semiconductor film, and the semiconductor film is selectively etched. When the semiconductor film is a ZnO film, the semiconductor film is etched by wet etching using, for example, a hydrofluoric acid aqueous solution. Thus, an island-shaped semiconductor film 13a serving as a driving transistor, an island-shaped semiconductor film 13b serving as a switching transistor, and an island-shaped semiconductor film 13c are formed on the gate insulating film 12. The semiconductor film 13b is electrically connected to the gate electrode 11a through the connection hole 30. The semiconductor film 13 c constitutes a capacitor element 23 together with the gate electrode 11 a and the gate insulating film 12. The semiconductor film 13c is connected to the semiconductor film 13a at a portion not shown in the drawing. Thereafter, the resist pattern is removed.

次いで、図5(D)の断面図に示すように、半導体膜13a〜13cそれぞれ上及びゲート絶縁膜12上に第1層間絶縁膜14を、例えばスパッタリング法により形成する。第1層間絶縁膜14は例えば酸化シリコン膜であり、その厚さは例えば500nmである。次いで、第1層間絶縁膜14上にレジストパターンを形成し、このレジストパターンをマスクとして第1層間絶縁膜14を選択的にエッチングする。これにより、第1層間絶縁膜14には、半導体膜13b上に位置する接続孔31、及び半導体膜13c上に位置する接続孔32(図6に示す)が形成される。その後、レジストパターンを除去する。   Next, as shown in the cross-sectional view of FIG. 5D, a first interlayer insulating film 14 is formed on each of the semiconductor films 13a to 13c and on the gate insulating film 12 by, for example, a sputtering method. The first interlayer insulating film 14 is a silicon oxide film, for example, and has a thickness of 500 nm, for example. Next, a resist pattern is formed on the first interlayer insulating film 14, and the first interlayer insulating film 14 is selectively etched using the resist pattern as a mask. As a result, a connection hole 31 located on the semiconductor film 13b and a connection hole 32 (shown in FIG. 6) located on the semiconductor film 13c are formed in the first interlayer insulating film. Thereafter, the resist pattern is removed.

次いで、第1層間絶縁膜14上に導電膜をスパッタリング法により形成する。導電膜は例えばAl−Ti合金であるが、この場合スパッタリングターゲットとしてAl−Ti合金ターゲットが用いられる。導電膜の厚さは例えば200nmである。次いで、導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして導電膜を選択的にエッチングする。これにより、信号線15及び電源線22(図6に示す)が形成される。信号線15は接続孔31を介して半導体膜13bに電気的に接続し、電源線22は接続孔32を介して半導体膜13a,13cに電気的に接続する。その後、レジストパターンを除去する。   Next, a conductive film is formed on the first interlayer insulating film 14 by a sputtering method. The conductive film is, for example, an Al—Ti alloy. In this case, an Al—Ti alloy target is used as the sputtering target. The thickness of the conductive film is, for example, 200 nm. Next, a resist pattern is formed over the conductive film, and the conductive film is selectively etched using the resist pattern as a mask. Thereby, the signal line 15 and the power supply line 22 (shown in FIG. 6) are formed. The signal line 15 is electrically connected to the semiconductor film 13 b through the connection hole 31, and the power line 22 is electrically connected to the semiconductor films 13 a and 13 c through the connection hole 32. Thereafter, the resist pattern is removed.

このようにして、発光素子を制御するスイッチング用TFT及び駆動用TFTが形成される。これらのTFTはボトムゲート型のTFTであるが、トップゲート型のTFTであってもよい。   In this manner, a switching TFT and a driving TFT for controlling the light emitting element are formed. These TFTs are bottom gate type TFTs, but may be top gate type TFTs.

ここで、図6の平面図を用いて、スイッチング用TFT24及び駆動用TFT25の構成を説明する。スイッチング用TFT24は、ゲート電極11b、ゲート絶縁膜12(本図では図示を省略)及び半導体膜13bで構成されている。半導体膜13bは、複数の接続孔31を介して信号線15に接続しており、かつ複数の接続孔30を介してゲート電極11aに接続している。駆動用TFT25はゲート電極11a、ゲート絶縁膜12及び半導体膜13aで構成されている。半導体膜13aは半導体膜13cに繋がっている。半導体膜13cは、複数の接続孔32を介して電源線22に電気的に接続している。このように、半導体膜13aは、半導体膜13cを介して電源線22に電気的に接続している。なお、信号線15及び電源線22は互いに平行かつ並んでおり、ゲート電極11bは信号線15及び電源線22に直交している。   Here, the configuration of the switching TFT 24 and the driving TFT 25 will be described with reference to the plan view of FIG. The switching TFT 24 includes a gate electrode 11b, a gate insulating film 12 (not shown in the figure), and a semiconductor film 13b. The semiconductor film 13 b is connected to the signal line 15 through the plurality of connection holes 31 and is connected to the gate electrode 11 a through the plurality of connection holes 30. The driving TFT 25 includes a gate electrode 11a, a gate insulating film 12, and a semiconductor film 13a. The semiconductor film 13a is connected to the semiconductor film 13c. The semiconductor film 13 c is electrically connected to the power supply line 22 through the plurality of connection holes 32. Thus, the semiconductor film 13a is electrically connected to the power supply line 22 through the semiconductor film 13c. The signal line 15 and the power supply line 22 are parallel to each other, and the gate electrode 11b is orthogonal to the signal line 15 and the power supply line 22.

半導体膜13cの一部は、ゲート絶縁膜12を介してゲート電極11aの一部と重なっており、容量素子23として機能する。容量素子23は、電源線22とゲート電極11aに電気的に接続する容量として機能する。   A part of the semiconductor film 13 c overlaps with a part of the gate electrode 11 a with the gate insulating film 12 interposed therebetween, and functions as the capacitor 23. The capacitor 23 functions as a capacitor that is electrically connected to the power supply line 22 and the gate electrode 11a.

次いで、図7(A)に示すように、信号線15上、電源線22(図6に示す)上、及び第1層間絶縁膜14上に、絶縁膜16を、例えばスパッタリング法により形成する、絶縁膜16は例えば酸化シリコン膜であり、その厚さは例えば1000nm以上1500nm以下である。次いで、絶縁膜16にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして絶縁膜16をエッチングする。これにより、絶縁膜16には、半導体膜13aの上方に位置する凹部16bが形成される。凹部16bは、第1の実施形態における開口部16aの代わりになるものであり、その深さは例えば600nm以上1000nm以下である。その後、レジストパターンを除去する。   Next, as shown in FIG. 7A, the insulating film 16 is formed on the signal line 15, the power supply line 22 (shown in FIG. 6), and the first interlayer insulating film 14, for example, by sputtering. The insulating film 16 is, for example, a silicon oxide film, and the thickness thereof is, for example, not less than 1000 nm and not more than 1500 nm. Next, a resist pattern (not shown) is formed on the insulating film 16, and the insulating film 16 is etched using the resist pattern as a mask. As a result, a recess 16b is formed in the insulating film 16 above the semiconductor film 13a. The recess 16b is a substitute for the opening 16a in the first embodiment, and has a depth of, for example, 600 nm or more and 1000 nm or less. Thereafter, the resist pattern is removed.

次いで、凹部16b内及び絶縁膜16上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁膜16及び第1層間絶縁膜14をエッチングする。これにより、凹部16bの底面に位置する絶縁膜16及び第1層間絶縁膜14には、半導体膜13a上に位置する接続孔33が形成される。その後、レジストパターンを除去する。   Next, a resist pattern is formed in the recess 16b and on the insulating film 16, and the insulating film 16 and the first interlayer insulating film 14 are etched using the resist pattern as a mask. As a result, a connection hole 33 located on the semiconductor film 13a is formed in the insulating film 16 and the first interlayer insulating film 14 located on the bottom surface of the recess 16b. Thereafter, the resist pattern is removed.

次いで、図7(B)に示すように、凹部16b内に下部電極17を形成する。下部電極17の形成方法は第1の実施形態と同様である。なお、下部電極17を形成するときに、下部電極17の一部が接続孔33内に埋め込まれるため、下部電極17は接続孔33を介して半導体膜13aに電気的に接続する。   Next, as shown in FIG. 7B, the lower electrode 17 is formed in the recess 16b. The formation method of the lower electrode 17 is the same as that of the first embodiment. Note that when the lower electrode 17 is formed, a part of the lower electrode 17 is embedded in the connection hole 33, so that the lower electrode 17 is electrically connected to the semiconductor film 13 a through the connection hole 33.

その後、p型半導体層18、発光層19、n型半導体層20、及び上部電極21を形成する。これらの形成方法は第1の実施形態と同様である。   Thereafter, the p-type semiconductor layer 18, the light emitting layer 19, the n-type semiconductor layer 20, and the upper electrode 21 are formed. These forming methods are the same as those in the first embodiment.

次いで、図8に示すように、p型半導体層18、発光層19、n型半導体層20、及び上部電極21を選択的に除去する。これらの除去方法は第1の実施形態と同様である。   Next, as shown in FIG. 8, the p-type semiconductor layer 18, the light emitting layer 19, the n-type semiconductor layer 20, and the upper electrode 21 are selectively removed. These removal methods are the same as those in the first embodiment.

以上、第5の実施形態によれば、第1の実施形態と同様に、発光素子の発光効率を高くすることができる。また、TFTを構成する半導体膜13a,13bを、スパッタリング法で形成されるZnOにしたため、基板10に加わる熱負荷を小さくすることができる。このため、基板10としてフレキシブル基板又はプラスチック基板を用いることができる。基板10としてフレキシブル基板を用いた場合、シートディスプレイを実現できる。また、基板10としてプラスチック基板を用いた場合、プラスチック基板はガラス基板と比較して安価かつ軽量であるため、半導体装置の製造コストを低くすることができ、かつ半導体装置を軽量化することができる。   As described above, according to the fifth embodiment, the light emission efficiency of the light emitting element can be increased as in the first embodiment. Moreover, since the semiconductor films 13a and 13b constituting the TFT are made of ZnO formed by sputtering, the thermal load applied to the substrate 10 can be reduced. For this reason, a flexible substrate or a plastic substrate can be used as the substrate 10. When a flexible substrate is used as the substrate 10, a sheet display can be realized. Further, when a plastic substrate is used as the substrate 10, the plastic substrate is cheaper and lighter than a glass substrate, so that the manufacturing cost of the semiconductor device can be reduced and the semiconductor device can be reduced in weight. .

また、駆動用TFT25の半導体膜13a、及びスイッチング用TFT24の半導体膜13bは、それぞれZnOで形成されているが、ZnOのバンドギャップは3.4eVと高い。従って、Si系(バンドギャップが1.1eV)のTFTとは異なり、可視光が照射されても駆動用TFT25及びスイッチング用TFT24には、キャリアの光励起に起因した誤動作が生じない。   The semiconductor film 13a of the driving TFT 25 and the semiconductor film 13b of the switching TFT 24 are each formed of ZnO, but the band gap of ZnO is as high as 3.4 eV. Therefore, unlike a Si-based TFT (with a band gap of 1.1 eV), even if visible light is irradiated, the driving TFT 25 and the switching TFT 24 do not malfunction due to photoexcitation of carriers.

また、Znは地殻中に多く含まれ(70mg/kg)、入手が容易で安価であるため、TFT及び発光素子の双方にZnOを用いることにより、半導体装置の材料コストを低くすることができる。   In addition, a large amount of Zn is contained in the earth's crust (70 mg / kg) and is easily available and inexpensive. Therefore, by using ZnO for both the TFT and the light emitting element, the material cost of the semiconductor device can be reduced.

なお、基板10として耐熱性がある基板を用いる場合は、半導体膜13a,13bとしてポリシリコン膜又はアモルファスシリコン膜を用いることができる。また、半導体膜13a,13bとしてはペンタセン及びオリゴチオフェンなどの有機半導体膜を用いることもできる。   When a heat resistant substrate is used as the substrate 10, a polysilicon film or an amorphous silicon film can be used as the semiconductor films 13a and 13b. Further, as the semiconductor films 13a and 13b, organic semiconductor films such as pentacene and oligothiophene can be used.

また、ZnOは全透過率が90%以上と高いため、ゲート電極11a,11b、信号線15及び電源線22を透明導電体(例えばITO、GZO(Gaを導入したZnO)、又はAZO(Alを導入したZnO))で形成することにより、半導体装置を透明にすることができる。この場合、透明ディスプレイを実現できる。   In addition, since ZnO has a high total transmittance of 90% or more, the gate electrodes 11a and 11b, the signal line 15, and the power supply line 22 are made of a transparent conductor (for example, ITO, GZO (ZnO into which Ga is introduced), or AZO (Al. By forming with introduced ZnO)), the semiconductor device can be made transparent. In this case, a transparent display can be realized.

また、発光素子の構造を、第3の実施形態で示した構造にしてもよい。   The structure of the light emitting element may be the structure shown in the third embodiment.

(第6の実施形態)
図9は、第6の実施形態に係る表示装置の回路構成を説明する為の回路図であり、図10は各画素が有する蛍光フィルムの色の配列を説明する為の平面図である。この表示装置は、マトリックス状に配置された複数の画素を有する。各画素は、図9に示すように第2の実施形態と同様の構成を有する回路910を有し、かつ図10に示すように回路910内の発光素子904の上方に蛍光フィルム912r,912g,912bのいずれかを配置したものである。このため、第2の実施形態で説明した内容は本実施形態においても適用できる。各画素の具体的な構造は、例えば第5の実施形態で説明した構成と同様である。
(Sixth embodiment)
FIG. 9 is a circuit diagram for explaining the circuit configuration of the display device according to the sixth embodiment, and FIG. 10 is a plan view for explaining the color arrangement of the fluorescent film of each pixel. This display device has a plurality of pixels arranged in a matrix. Each pixel has a circuit 910 having the same configuration as that of the second embodiment as shown in FIG. 9, and fluorescent films 912r, 912g, and 912g above the light emitting element 904 in the circuit 910 as shown in FIG. Any one of 912b is arranged. For this reason, the content described in the second embodiment can also be applied to this embodiment. The specific structure of each pixel is the same as that described in the fifth embodiment, for example.

本実施形態において発光素子904は紫外光を発光し、蛍光フィルムは発光素子904が発光した紫外光を吸光して赤色、緑色、又は青色の光を発光する。以下、第2の実施形態と同様の構成については同一の符号を付し、説明を省略する。また、本実施形態に係る表示装置は、例えば第3の実施形態において説明した方法により、蛍光フィルム912r,912g,912b以外の構成が製造される。その後、蛍光フィルム912r,912g,912bを所定の位置に配置すればよい。   In this embodiment, the light emitting element 904 emits ultraviolet light, and the fluorescent film absorbs the ultraviolet light emitted by the light emitting element 904 and emits red, green, or blue light. Hereinafter, the same components as those of the second embodiment are denoted by the same reference numerals, and description thereof is omitted. In addition, the display device according to the present embodiment has a configuration other than the fluorescent films 912r, 912g, and 912b, for example, by the method described in the third embodiment. Thereafter, the fluorescent films 912r, 912g, and 912b may be disposed at predetermined positions.

なお、蛍光フィルム912rは赤色の光を発光するフィルムであり、例えばYS:Eu3+、LaS:Eu3+、Li(Eu,Sm)W、又はBaMgSi:Eu2+,Mn2+を用いることができる。また、蛍光フィルム912gは緑色の光を発光するフィルムであり、ZnS:Cu,Al、BaMgAl1017:Eu2+,Mn2+、又はSrGa:Eu2+を用いることができる。また、蛍光フィルム912bは青色の光を発光するフィルムであり、(Sr,Ca,Ba,Mg)10(POCl:Eu2+、又は(Ba,Sr)MgAl1017:Eu2+を用いることができる。 Note that the fluorescent film 912r is a film that emits red light, for example, Y 2 O 2 S: Eu 3+ , La 2 O 2 S: Eu 3+ , Li (Eu, Sm) W 2 O 8 , or Ba 3 MgSi. 2 O 8 : Eu 2+ , Mn 2+ can be used. The fluorescent film 912g is a film that emits green light, and ZnS: Cu, Al, BaMgAl 10 O 17 : Eu 2+ , Mn 2+ , or SrGa 2 S 4 : Eu 2+ can be used. Further, the fluorescent film 912b is a film that emits blue light, and (Sr, Ca, Ba, Mg) 10 (PO 4 ) 6 Cl 2 : Eu 2+ , or (Ba, Sr) MgAl 10 O 17 : Eu 2+. Can be used.

また、発光素子904は、例えば第1の実施形態と同様の構成であるが、第3の実施形態と同様の構成であってもよい。また、赤、青、緑の配列、すなわち蛍光フィルム912r,912g,912bの配列は、図10に示した例に限定されるものではなく、他の配列であってもよい。   The light emitting element 904 has the same configuration as that of the first embodiment, for example, but may have the same configuration as that of the third embodiment. Further, the arrangement of red, blue, and green, that is, the arrangement of the fluorescent films 912r, 912g, and 912b is not limited to the example shown in FIG. 10, and may be another arrangement.

本実施形態によれば、発光素子904が発光する光が効率よく上面から射出されるため、消費電力を抑えたまま表示装置を明るくすることができる。また、発光素子904、スイッチング用TFT902及び駆動用TFT901をZnOで形成した場合、製造時に基板に加わる温度を低くすることができるため、基板としてフレキシブル基板又はプラスチック基板を用いることができる。前者の場合、シートディスプレイを実現でき、後者の場合、表示装置の製造コストを安価にすることができる。   According to the present embodiment, light emitted from the light emitting element 904 is efficiently emitted from the upper surface, and thus the display device can be brightened while suppressing power consumption. In the case where the light-emitting element 904, the switching TFT 902, and the driving TFT 901 are formed using ZnO, a temperature applied to the substrate at the time of manufacturing can be reduced; therefore, a flexible substrate or a plastic substrate can be used as the substrate. In the former case, a sheet display can be realized, and in the latter case, the manufacturing cost of the display device can be reduced.

また、蛍光フィルム912r,912g,912bが紫外光を吸光して赤色、緑色、又は青色の光を発光するため、白色発光ダイオード又は白色EL素子等の白色光源上にカラーフィルターを設ける場合と比べて赤色、緑色、及び青色の発光効率が高い。また、無機材料で形成された発光素子904が発光源であるため、有機ELを用いた表示装置と比較して長寿命であり、かつ信頼性が高い。   Further, since the fluorescent films 912r, 912g, and 912b absorb ultraviolet light and emit red, green, or blue light, compared with a case where a color filter is provided on a white light source such as a white light emitting diode or a white EL element. The luminous efficiency of red, green and blue is high. In addition, since the light-emitting element 904 formed using an inorganic material is a light-emitting source, it has a longer lifetime and higher reliability than a display device using an organic EL.

また、有機ELを用いた表示装置は、各色を発光する発光層を形成する必要があるが、本実施形態において発光層は一種類の材料で形成される。従って、有機ELを用いる場合と比較して製造コストを低くすることができる。   In addition, in a display device using an organic EL, it is necessary to form a light emitting layer that emits light of each color. In this embodiment, the light emitting layer is formed of one kind of material. Therefore, the manufacturing cost can be reduced as compared with the case of using the organic EL.

また、本実施形態のように各画素にTFTを設けると低電圧駆動ができるため、画素密度が増えた場合に有利である。   Further, if a TFT is provided in each pixel as in this embodiment, low voltage driving can be performed, which is advantageous when the pixel density is increased.

なお、本実施形態では、各画素にTFTが設けられるアクティブマトリクス型の表示装置について説明したが、パッシブマトリクス型の発光装置としてもよい。パッシブマトリクス型の表示装置は、各画素にTFTが設けられていないため、高開口率にすることができる。発光した光が発光積層体の両側に射出する表示装置の場合、パッシブマトリクス型にすると透過率が高まる。   Note that although an active matrix display device in which a TFT is provided in each pixel has been described in this embodiment mode, a passive matrix light-emitting device may be used. A passive matrix display device can have a high aperture ratio because a TFT is not provided for each pixel. In the case of a display device in which emitted light is emitted to both sides of the light emitting laminate, the transmittance increases when the passive matrix type is used.

(第7の実施形態)
図11(A)は第7の実施形態に係るパネルの上面図であり、図11(B)は図11(A)のA−A´断面図である。このパネルは中央に、複数の画素がマトリックス状に配置された画素部4002を有している。画素部4002が有する各画素の構成は、例えば第6の実施形態が有する表示装置の画素と同様であり、各画素が有する発光素子4011の構成は、例えば第1又は第3の実施形態で示した発光素子と同様である。また、各画素は、第4の実施形態で示したように複数の発光素子4011を有していてもよい。なお、画素を駆動する回路の構成は、第2の実施形態で示した回路と同様である。
(Seventh embodiment)
FIG. 11A is a top view of a panel according to the seventh embodiment, and FIG. 11B is a cross-sectional view taken along the line AA ′ of FIG. This panel has a pixel portion 4002 in which a plurality of pixels are arranged in a matrix at the center. The configuration of each pixel included in the pixel portion 4002 is the same as the pixel of the display device included in the sixth embodiment, for example, and the configuration of the light emitting element 4011 included in each pixel is described in the first or third embodiment, for example. This is the same as the light emitting element. Each pixel may have a plurality of light emitting elements 4011 as shown in the fourth embodiment. Note that the configuration of the circuit for driving the pixels is the same as the circuit shown in the second embodiment.

発光素子4011は、層間絶縁膜4007に覆われている。層間絶縁膜4007上には透明電極4006が形成されている。透明電極4006は、層間絶縁膜4007に形成された接続孔を介して、発光素子4011の上部電極に電気的に接続している。また、透明電極4006上には蛍光フィルム4012が配置されている。蛍光フィルム4012上には対向基板4013が配置されている。   The light emitting element 4011 is covered with an interlayer insulating film 4007. A transparent electrode 4006 is formed on the interlayer insulating film 4007. The transparent electrode 4006 is electrically connected to the upper electrode of the light emitting element 4011 through a connection hole formed in the interlayer insulating film 4007. A fluorescent film 4012 is disposed on the transparent electrode 4006. A counter substrate 4013 is disposed on the fluorescent film 4012.

なお、層間絶縁膜4007としては酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を用いることができる。また、対向基板4013としてはガラス基板を用いることができる。また、透明電極4006としてはITO(Indium Tin Oxide:インジウム錫酸化物)、ITSO(酸化シリコンを含むインジウム錫合金)、IZO(酸化インジウム酸化亜鉛:Indium Zinc Oxide)、GZO(Gaを導入したZnO)、又はAZO(Alを導入したZnO)を用いることができる。   Note that as the interlayer insulating film 4007, a silicon oxide film, a silicon oxynitride film, or a silicon nitride oxide film can be used. Further, a glass substrate can be used as the counter substrate 4013. As the transparent electrode 4006, ITO (Indium Tin Oxide), ITSO (indium tin oxide containing silicon oxide), IZO (Indium Zinc Oxide), GZO (ZnO into which Ga is introduced) are used. Alternatively, AZO (ZnO into which Al is introduced) can be used.

また、基板4001には、画素部4002と、画素部4002の周囲に位置する信号線駆動回路4003及び走査線駆動回路4004が設けられている。画素部4002、信号線駆動回路4003、及び走査線駆動回路4004は、それぞれTFTを複数有している。図11(B)では、画素部4002が有するTFT4010と、信号線駆動回路4003が有するTFT4008が図示されている。なお、本図ではトップゲート型のTFTを図示しているが、ボトムゲート型のTFT(第5の実施形態に例示)としてもよい。なお、TFT4010のソース又はドレインは、発光素子4011の下部電極に電気的に接続している。   The substrate 4001 is provided with a pixel portion 4002 and a signal line driver circuit 4003 and a scan line driver circuit 4004 which are located around the pixel portion 4002. Each of the pixel portion 4002, the signal line driver circuit 4003, and the scan line driver circuit 4004 includes a plurality of TFTs. FIG. 11B illustrates a TFT 4010 included in the pixel portion 4002 and a TFT 4008 included in the signal line driver circuit 4003. In this figure, a top gate type TFT is shown, but a bottom gate type TFT (illustrated in the fifth embodiment) may be used. Note that the source or drain of the TFT 4010 is electrically connected to the lower electrode of the light emitting element 4011.

また、パネルには引き回し配線4014が設けられている。引き回し配線4014は、信号線駆動回路4003及び走査線駆動回路4004に、信号又は電源電圧を供給するための配線である。引き回し配線4014は、引き回し配線4015a,4015bを介して、基板4001の周辺部に位置する接続端子4016に接続している。接続端子4016は、FPC(フレキシブルプリントサーキット)4018が有する端子と異方性導電膜4019を介して電気的に接続している。   In addition, the wiring 4014 is provided on the panel. The lead wiring 4014 is a wiring for supplying a signal or a power supply voltage to the signal line driver circuit 4003 and the scanning line driver circuit 4004. The routing wiring 4014 is connected to the connection terminal 4016 located in the peripheral portion of the substrate 4001 through the routing wirings 4015a and 4015b. The connection terminal 4016 is electrically connected to a terminal included in an FPC (flexible printed circuit) 4018 through an anisotropic conductive film 4019.

本実施形態によれば、第6の実施形態と同様の効果、例えば発光効率が高いという効果を得ることができる。   According to the present embodiment, it is possible to obtain the same effect as that of the sixth embodiment, for example, the effect of high luminous efficiency.

なお、信号線駆動回路4003は基板4001上に形成されていなくてもよい。この場合、スイッチング機能を有するTFTが基板4001上に形成され、このTFTに接続するICがFPC等を用いてパネルに実装される構成(モジュール)になる。なお、このICは、TFTにビデオ信号を入力し、かつTFTを制御する機能を有している。   Note that the signal line driver circuit 4003 is not necessarily formed over the substrate 4001. In this case, a TFT having a switching function is formed over the substrate 4001, and an IC (module) connected to the TFT is mounted on the panel using an FPC or the like. This IC has a function of inputting a video signal to the TFT and controlling the TFT.

(第8の実施形態)
図12の各図及び図13のそれぞれは、第8の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図である。これらの図は、第7の実施形態で示したパネル又はモジュールの回路構成の変形例を示すものである。発光素子1405は、第7の実施形態における発光素子4011に相当する。また、スイッチング用TFT1401、駆動用TFT1404、及び容量素子1402は、それぞれ第2の実施形態におけるスイッチング用TFT902、駆動用TFT901、及び容量素子903に相当する。従って、第2の実施形態で説明した内容は本実施形態においても適用可能である。
(Eighth embodiment)
Each of FIG. 12 and FIG. 13 is a circuit diagram for explaining a circuit configuration of a panel or a module according to the eighth embodiment. These drawings show modifications of the circuit configuration of the panel or module shown in the seventh embodiment. The light emitting element 1405 corresponds to the light emitting element 4011 in the seventh embodiment. The switching TFT 1401, the driving TFT 1404, and the capacitor element 1402 correspond to the switching TFT 902, the driving TFT 901, and the capacitor element 903 in the second embodiment, respectively. Therefore, the contents described in the second embodiment can also be applied to this embodiment.

スイッチング用TFT1401は画素に対するビデオ信号の入力を制御するTFTであり、スイッチング用TFT1401がオンになると、画素内にビデオ信号が入力される。すると、入力されたビデオ信号の電圧が容量素子1402に保持される。なお、ビデオ信号の電圧を保持する容量がゲート容量等で十分な場合には、容量素子1402を設けなくてもよい。   The switching TFT 1401 is a TFT that controls input of a video signal to the pixel. When the switching TFT 1401 is turned on, the video signal is input into the pixel. Then, the voltage of the input video signal is held in the capacitor element 1402. Note that in the case where a gate capacity or the like is sufficient for holding a video signal voltage, the capacitor 1402 is not necessarily provided.

図12(A)に示す回路は、列方向に信号線1410及び電源線1411,1412が延伸しており、行方向に走査線1414が延伸している。また、駆動用TFT1404と発光素子1405の間に電流制御用TFT1403が直列に接続されている。電流制御用TFT1403のゲート電極は電源線1412に電気的に接続されている。   In the circuit illustrated in FIG. 12A, the signal line 1410 and the power supply lines 1411 and 1412 extend in the column direction, and the scanning line 1414 extends in the row direction. Further, a current control TFT 1403 is connected in series between the driving TFT 1404 and the light emitting element 1405. The gate electrode of the current control TFT 1403 is electrically connected to the power supply line 1412.

図12(B)に示す回路は、電源線1412が行方向に延伸している点を除いて、図12(A)に示す回路と同様の構成である。つまり、図12(B)は、図12(A)の等価回路図である。しかし、電源線1412が列方向に延伸する場合(図12(A)の場合)と行方向に延伸する場合(図12(B)の場合)とでは、電源線1412は互いに異なる層に設けられる。ここでは、電源線1412が異なる層に配置されていることを示すために、図12(A),(B)に分けて記載している。   The circuit illustrated in FIG. 12B has a structure similar to that of the circuit illustrated in FIG. 12A except that the power supply line 1412 extends in the row direction. That is, FIG. 12B is an equivalent circuit diagram of FIG. However, when the power supply line 1412 extends in the column direction (in the case of FIG. 12A) and in the case of extension in the row direction (in the case of FIG. 12B), the power supply line 1412 is provided in different layers. . Here, in order to show that the power supply line 1412 is arranged in a different layer, it is shown separately in FIGS. 12 (A) and 12 (B).

図12(A),(B)に示す回路の特徴として、画素内で駆動用TFT1404と電流制御用TFT1403が直列に接続されていることがある。電流制御用TFT1403は飽和領域で動作し、発光素子1405に流れる電流値を制御する機能を有している。電流制御用TFT1403のチャネル幅(W1)に対するチャネル長(L1)の比率(L1/W1)は、駆動用TFT1404のチャネル幅(W2)に対するチャネル長(L2)の比率(L2/W2)の5000倍以上6000倍以下にするのが好ましい。   A feature of the circuits shown in FIGS. 12A and 12B is that a driving TFT 1404 and a current control TFT 1403 are connected in series in a pixel. The current control TFT 1403 operates in a saturation region and has a function of controlling a current value flowing through the light emitting element 1405. The ratio (L1 / W1) of the channel length (L1) to the channel width (W1) of the current control TFT 1403 is 5000 times the ratio (L2 / W2) of the channel length (L2) to the channel width (W2) of the driving TFT 1404. It is preferable to make it 6000 times or less.

これら2つのTFT1403,1404は、同一の導電型(例えばnチャネル型TFT)を有しているのが製造工程上好ましい。また駆動用TFT1404はエンハンスト型TFTのみではなく、ディプレション型TFTも適用可能である。なぜならば、電流制御用TFT1403が飽和領域で動作するために、駆動用TFT1404のVgsの細かな変動は発光素子1405に流れる電流値に影響を及ぼさないためである。すなわち、発光素子1405の電流値は飽和領域で動作する電流制御用TFT1403により決定される。このような構成にすると、TFTの特性ばらつきに起因した発光特性のばらつきを抑制することができる。なお、第4の実施形態で示したように各画素を複数の発光素子で形成するようにすると、画素間の発光ばらつきを更に抑制できるため、パネルの画質と信頼性を更に向上させることができる。   These two TFTs 1403 and 1404 preferably have the same conductivity type (for example, an n-channel TFT) in terms of the manufacturing process. The driving TFT 1404 can be not only an enhanced TFT but also a depletion TFT. This is because, since the current control TFT 1403 operates in the saturation region, a minute change in Vgs of the driving TFT 1404 does not affect the value of the current flowing through the light emitting element 1405. That is, the current value of the light emitting element 1405 is determined by the current control TFT 1403 operating in the saturation region. With such a configuration, it is possible to suppress variation in light emission characteristics due to variation in TFT characteristics. If each pixel is formed of a plurality of light emitting elements as shown in the fourth embodiment, the variation in light emission between the pixels can be further suppressed, so that the image quality and reliability of the panel can be further improved. .

図12(C)に示す回路は、TFT1406及び走査線1415が追加されている点を除いて、図12(A)に示した回路と同様の構成である。また図12(D)に示す回路は、TFT1406及び走査線1415が追加されている点を除いて、図12(B)に示した回路と同様の構成である。走査線1415は行方向に延伸している。   The circuit illustrated in FIG. 12C has a structure similar to that of the circuit illustrated in FIG. 12A except that a TFT 1406 and a scanning line 1415 are added. The circuit illustrated in FIG. 12D has a structure similar to that of the circuit illustrated in FIG. 12B except that a TFT 1406 and a scanning line 1415 are added. The scanning line 1415 extends in the row direction.

TFT1406は、容量素子1402と並列に設けられている。またTFT1406は、ゲート電極が走査線1415に電気的に接続しており、走査線1415によりオンオフが制御される。TFT1406がオンになると、容量素子1402に保持された電荷が放電し、駆動用TFT1404がオフになる。すなわちTFT1406を設けることにより、発光素子1405に電流が流れない状態を強制的に作ることができる。このため、TFT1406を消去TFTと呼ぶことができる。   The TFT 1406 is provided in parallel with the capacitor 1402. In addition, the gate electrode of the TFT 1406 is electrically connected to the scanning line 1415, and on / off is controlled by the scanning line 1415. When the TFT 1406 is turned on, the charge held in the capacitor element 1402 is discharged, and the driving TFT 1404 is turned off. That is, by providing the TFT 1406, a state in which no current flows through the light-emitting element 1405 can be forcibly created. Therefore, the TFT 1406 can be called an erasing TFT.

このように図12(C),(D)に示す回路では、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティー比を向上させることができる。   As described above, in the circuits shown in FIGS. 12C and 12D, the lighting period can be started at the same time as or immediately after the start of the writing period without waiting for signal writing to all pixels. Can be improved.

図12(E)に示す回路は、電源線1412及び電流制御用TFT1403が設けられていない点を除いて、図12(C),(D)に示した回路と同様の構成である。このようにしても、図12(C),(D)に示した回路と同様にデューティー比を向上させることができる。   The circuit shown in FIG. 12E has the same structure as the circuit shown in FIGS. 12C and 12D except that the power supply line 1412 and the current control TFT 1403 are not provided. Even in this case, the duty ratio can be improved in the same manner as the circuits shown in FIGS.

図13に示す回路は、画素部1500にスイッチング用TFT1401、容量素子1402、駆動用TFT1404、及び発光素子1405が設けられている。信号線1410にはダイオード1561,1562が接続されている。ダイオード1561,1562は、例えばスイッチング用TFT1401及び駆動用TFT1404と同一工程で形成され、ゲート電極、半導体層、ソース電極及びドレイン電極等を有する。ダイオード1561,1562は、ゲート電極と、ドレイン電極又はソース電極とが互いに電気的に接続することにより、ダイオードとして動作する。   In the circuit illustrated in FIG. 13, a switching TFT 1401, a capacitor element 1402, a driving TFT 1404, and a light emitting element 1405 are provided in the pixel portion 1500. Diodes 1561 and 1562 are connected to the signal line 1410. The diodes 1561 and 1562 are formed in the same process as the switching TFT 1401 and the driving TFT 1404, for example, and include a gate electrode, a semiconductor layer, a source electrode, a drain electrode, and the like. The diodes 1561 and 1562 operate as diodes when a gate electrode and a drain electrode or a source electrode are electrically connected to each other.

ダイオード1561は、ゲート電極並びにドレイン電極及びソース電極の一方が共通電位線1554に電気的に接続しており、ドレイン電極及びソース電極の他方が信号線1410に接続している。ダイオード1562は、ゲート電極並びにドレイン電極及びソース電極の一方が信号線1410に電気的に接続しており、ドレイン電極及びソース電極の他方が共通電位線1555に接続している。共通電位線1554,1555はゲート電極と同じレイヤーに配置されており、ゲート電極と同一工程で形成されている。このため、ダイオード1561,1562のソース電極又はドレイン電極と共通電位線を接続するためには、ゲート絶縁膜に接続孔を形成する必要がある。   In the diode 1561, one of the gate electrode, the drain electrode, and the source electrode is electrically connected to the common potential line 1554, and the other of the drain electrode and the source electrode is connected to the signal line 1410. In the diode 1562, one of a gate electrode, a drain electrode, and a source electrode is electrically connected to the signal line 1410, and the other of the drain electrode and the source electrode is connected to a common potential line 1555. The common potential lines 1554 and 1555 are arranged in the same layer as the gate electrode, and are formed in the same process as the gate electrode. Therefore, in order to connect the source electrode or the drain electrode of the diodes 1561 and 1562 to the common potential line, it is necessary to form a connection hole in the gate insulating film.

また、走査線1414にもダイオード及び共通電位線が形成されているが、これらの構成は、ダイオード1561,1562及び共通電位線1554,1555と同様の構成である。   A diode and a common potential line are also formed in the scanning line 1414, and these configurations are the same as the diodes 1561 and 1562 and the common potential lines 1554 and 1555.

図13に示す回路によれば、保護ダイオードを各TFTと同一工程で形成することができる。なお、保護ダイオードを形成する位置はこれに限定されず、駆動回路と画素の間に形成することもできる。   According to the circuit shown in FIG. 13, the protection diode can be formed in the same process as each TFT. Note that the position where the protective diode is formed is not limited thereto, and the protective diode can be formed between the driver circuit and the pixel.

(第9の実施形態)
第9の実施形態に係る電子機器について、図14及び図15を参照しつつ説明する。この電子機器は、第6〜第8のいずれかの実施形態で説明した表示装置又はパネルを有している。この電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図14及び図15に示す。
(Ninth embodiment)
An electronic apparatus according to a ninth embodiment will be described with reference to FIGS. 14 and 15. This electronic apparatus has the display device or panel described in any of the sixth to eighth embodiments. As this electronic device, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio component, etc.), a computer, a game device, a portable information terminal (mobile computer, cellular phone, portable type) A game machine or an electronic book), an image playback device provided with a recording medium (specifically, a device provided with a display capable of playing back a recording medium such as a Digital Versatile Disc (DVD) and displaying the image). It is done. Specific examples of these electronic devices are shown in FIGS.

図14(A)はテレビ受像器又はパーソナルコンピュータのモニターである。筺体3001、表示部3003、スピーカー部3004等を含む。表示部3003にはアクティブマトリクス型の表示装置が設けられている。表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR(赤)、G(緑)、又はB(青)に発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いテレビ又はモニターを得ることができる。   FIG. 14A shows a monitor of a television receiver or a personal computer. A housing 3001, a display portion 3003, a speaker portion 3004, and the like are included. The display portion 3003 is provided with an active matrix display device. As the display device, the display device or panel described in the sixth to eighth embodiments is used. A light emitting element included in a display device or a panel is colored in R (red), G (green), or B (blue) through a fluorescent film, and thus has higher luminous efficiency than a color filter. . In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that when a structure having a plurality of light emitting elements for each pixel is used as shown in the fourth embodiment, variation in light emission between pixels is suppressed, display spots are reduced, and a television or monitor with high image quality and reliability is provided. Obtainable.

図14(B)は携帯電話機であり、本体3101、筐体3102、表示部3103、音声入力部3104、音声出力部3105、操作キー3106、アンテナ3108等を含む。表示部3103には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR、G、又はBに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯電話機を得ることができる。   FIG. 14B illustrates a mobile phone, which includes a main body 3101, a housing 3102, a display portion 3103, a sound input portion 3104, a sound output portion 3105, operation keys 3106, an antenna 3108, and the like. The display portion 3103 is provided with an active matrix display device. For this display device, the display device or panel described in the sixth to eighth embodiments is used. Since the light emitting element included in the display device or the panel is colored in R, G, or B through the fluorescent film, the light emitting efficiency is higher than that in the case of using a color filter. In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that, when a configuration having a plurality of light emitting elements for each pixel as shown in the fourth embodiment, variation in light emission between pixels is suppressed, display spots are reduced, and a mobile phone with high image quality and reliability is obtained. be able to.

図14(C)はコンピュータである。本体3201には、キーボード3204、外部接続ポート3205、ポインティングマウス3206等が設けられている。また、本体3201には、表示部3203を有する筐体3202が取り付けられている。表示部3203には、アクティブマトリクス型の表示装置が設けられている。この表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR、G、又はBに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いコンピュータを得ることができる。   FIG. 14C illustrates a computer. A main body 3201 is provided with a keyboard 3204, an external connection port 3205, a pointing mouse 3206, and the like. In addition, a housing 3202 having a display portion 3203 is attached to the main body 3201. The display portion 3203 is provided with an active matrix display device. For this display device, the display device or panel described in the sixth to eighth embodiments is used. Since the light emitting element included in the display device or the panel is colored in R, G, or B through the fluorescent film, the light emitting efficiency is higher than that in the case of using a color filter. In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that, when a configuration having a plurality of light emitting elements for each pixel as shown in the fourth embodiment, variation in light emission between pixels is suppressed, display spots are reduced, and a computer with high image quality and reliability can be obtained. Can do.

図14(D)はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。表示部3302にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR、G、又はBに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いモバイルコンピュータを得ることができる。   FIG. 14D illustrates a mobile computer, which includes a main body 3301, a display portion 3302, a switch 3303, operation keys 3304, an infrared port 3305, and the like. The display portion 3302 is provided with an active matrix display device. For this display device, the display device or panel described in the sixth to eighth embodiments is used. Since the light emitting element included in the display device or the panel is colored in R, G, or B through the fluorescent film, the light emitting efficiency is higher than that in the case of using a color filter. In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that, when a configuration having a plurality of light emitting elements for each pixel as shown in the fourth embodiment, variation in light emission between pixels is suppressed, display spots are reduced, and a mobile computer with high image quality and reliability is obtained. be able to.

図14(E)は携帯型のゲーム機であり、筐体3401、表示部3402、スピーカー部3403、操作キー3404、記録媒体挿入部3405等を含む。表示部3402にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR、G、又はBに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高い携帯型のゲーム機を得ることができる。   FIG. 14E illustrates a portable game machine, which includes a housing 3401, a display portion 3402, speaker portions 3403, operation keys 3404, a recording medium insertion portion 3405, and the like. The display portion 3402 is provided with an active matrix display device. For this display device, the display device or panel described in the sixth to eighth embodiments is used. Since the light emitting element included in the display device or the panel is colored in R, G, or B through the fluorescent film, the light emitting efficiency is higher than that in the case of using a color filter. In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that when a structure having a plurality of light-emitting elements for each pixel is used as shown in the fourth embodiment, variation in light emission between pixels is suppressed, display spots are reduced, and a portable game with high image quality and reliability. You can get a chance.

図15はペーパーディスプレイであり、本体3110、画素部3111、ドライバIC3112、受信装置3113、フィルムバッテリー3114等を含む。受信装置3113では図14(B)に示した携帯通信端末が有する赤外線通信ポート(図示せず)からの信号を受信することができる。画素部3111にはアクティブマトリクス型の表示装置が設けられている。この表示装置には、第6〜第8の実施形態で説明した表示装置又はパネルが用いられている。表示装置又はパネルが有する発光素子は、蛍光フィルムを介してR、G、又はBに発色しているため、カラーフィルターを用いる場合と比較して発光効率が高い。また、発光素子に無機半導体が用いられているため、有機ELを用いた場合と比較して長寿命である。なお、第4の実施形態で示したように画素ごとに発光素子を複数有する構成にすると、画素間の発光ばらつきが抑制されるため表示斑が小さくなり、画質と信頼性の高いペーパーディスプレイを得ることができる。   FIG. 15 shows a paper display, which includes a main body 3110, a pixel portion 3111, a driver IC 3112, a receiving device 3113, a film battery 3114, and the like. The receiving device 3113 can receive a signal from an infrared communication port (not shown) included in the mobile communication terminal illustrated in FIG. The pixel portion 3111 is provided with an active matrix display device. For this display device, the display device or panel described in the sixth to eighth embodiments is used. Since the light emitting element included in the display device or the panel is colored in R, G, or B through the fluorescent film, the light emitting efficiency is higher than that in the case of using a color filter. In addition, since an inorganic semiconductor is used for the light-emitting element, the lifetime is longer than that in the case where an organic EL is used. Note that, when a configuration having a plurality of light emitting elements for each pixel as shown in the fourth embodiment, variation in light emission between pixels is suppressed, so that display spots are reduced, and a paper display with high image quality and reliability is obtained. be able to.

このように本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に用いることが可能である。   Thus, the applicable range of the present invention is extremely wide and can be used for electronic devices in various fields.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

(A)は第1の実施形態に係る発光素子の構成を説明する為の断面図、(B)は平面図。(A) is sectional drawing for demonstrating the structure of the light emitting element which concerns on 1st Embodiment, (B) is a top view. 第2の実施形態に係る発光素子の駆動回路の構成を説明する為の回路図。The circuit diagram for demonstrating the structure of the drive circuit of the light emitting element which concerns on 2nd Embodiment. (A)は第3の実施形態に係る発光素子の構成を説明する為の断面図、(B)は平面図。(A) is sectional drawing for demonstrating the structure of the light emitting element which concerns on 3rd Embodiment, (B) is a top view. 第4の実施形態に係る表示装置が有する画素42の構成を説明する為の斜視概略図。The perspective schematic diagram for demonstrating the structure of the pixel 42 which the display apparatus which concerns on 4th Embodiment has. 第5の実施形態に係る半導体装置の製造方法を説明する為の図。The figure for demonstrating the manufacturing method of the semiconductor device which concerns on 5th Embodiment. 第5の実施形態に係る半導体装置の製造方法を説明する為の図。The figure for demonstrating the manufacturing method of the semiconductor device which concerns on 5th Embodiment. 第5の実施形態に係る半導体装置の製造方法を説明する為の図。The figure for demonstrating the manufacturing method of the semiconductor device which concerns on 5th Embodiment. 第5の実施形態に係る半導体装置の製造方法を説明する為の図。The figure for demonstrating the manufacturing method of the semiconductor device which concerns on 5th Embodiment. 第6の実施形態に係る表示装置の回路構成を説明する為の回路図。The circuit diagram for demonstrating the circuit structure of the display apparatus concerning 6th Embodiment. 各画素が有する蛍光フィルムの色の配列を説明する為の平面図。The top view for demonstrating the arrangement | sequence of the color of the fluorescent film which each pixel has. (A)は第7の実施形態に係るパネルの上面図、(B)は(A)のA−A´断面図。(A) is a top view of the panel which concerns on 7th Embodiment, (B) is AA 'sectional drawing of (A). 第8の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。The circuit diagram for demonstrating the circuit structure of the panel or module which concerns on 8th Embodiment. 第8の実施形態に係るパネル又はモジュールの回路構成を説明する為の回路図。The circuit diagram for demonstrating the circuit structure of the panel or module which concerns on 8th Embodiment. 第9の実施形態に係る電子機器の構成を説明する為の斜視図。The perspective view for demonstrating the structure of the electronic device which concerns on 9th Embodiment. 第9の実施形態に係る電子機器の構成を説明する為の斜視図。The perspective view for demonstrating the structure of the electronic device which concerns on 9th Embodiment. 従来の発光素子の構成を説明する為の断面図。Sectional drawing for demonstrating the structure of the conventional light emitting element.

符号の説明Explanation of symbols

10…基板、16…絶縁層、16a…開口部、16b…溝、17…下部電極、17a…第
1の凹部、18…p型半導体層、18a…第2の凹部、19…発光層、19a…第3の凹
部、20…n型半導体層、20a…第4の凹部、21…上部電極
DESCRIPTION OF SYMBOLS 10 ... Board | substrate, 16 ... Insulating layer, 16a ... Opening part, 16b ... Groove, 17 ... Lower electrode, 17a ... 1st recessed part, 18 ... P-type semiconductor layer, 18a ... 2nd recessed part, 19 ... Light emitting layer, 19a ... third recess, 20 ... n-type semiconductor layer, 20a ... fourth recess, 21 ... upper electrode

Claims (23)

絶縁膜に形成された第1の凹部又は開口部と、
前記第1の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第1の凹部又は開口部の底面及び側面に形成され、前記第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を具備する半導体装置。
A first recess or opening formed in the insulating film;
Formed on the insulating film located around the first recess or opening, and on the bottom and side surfaces of the first recess or opening, and located in the first recess or in the opening. A first electrode having a recess;
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
A semiconductor device comprising:
前記第2導電型の半導体層のバンドギャップは前記発光層のバンドギャップ以下であり、
前記第2導電型の半導体層の厚さは前記発光層の厚さより薄い請求項1に記載の半導体装置。
The band gap of the second conductivity type semiconductor layer is less than or equal to the band gap of the light emitting layer,
The semiconductor device according to claim 1, wherein a thickness of the second conductivity type semiconductor layer is thinner than a thickness of the light emitting layer.
絶縁膜に形成された第1の凹部又は開口部と、
前記第1の凹部又は開口部の底面及び側面に形成され、該第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が90°超270°未満である半導体装置。
A first recess or opening formed in the insulating film;
A first electrode having a second recess formed on a bottom surface and a side surface of the first recess or opening, and located in the first recess or opening;
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
And the angle of the end face of the light emitting layer with respect to the surface of the insulating film is more than 90 ° and less than 270 °.
前記発光層は、バンドギャップが3eV以上の物質から構成されている請求項1又は3に記載の半導体装置。 The EML semiconductor device according to claim 1 or 3 the band gap is composed of more materials 3 eV. 前記発光層を構成する物質は、ZnO、ZnS、GaN、SiC、又はMg1−XZnOである請求項4に記載の半導体装置。 The semiconductor device according to claim 4, wherein the material constituting the light emitting layer is ZnO, ZnS, GaN, SiC, or Mg 1-X Zn X O. 前記第1導電型の半導体層を構成する物質、及び前記第2導電型の半導体層を構成する物質それぞれは、前記発光層を構成する物質よりバンドギャップが大きい請求項1、3〜5のいずれか一項に記載の半導体装置。   The material constituting the first conductivity type semiconductor layer and the material constituting the second conductivity type semiconductor layer each have a larger band gap than the material constituting the light emitting layer. The semiconductor device according to claim 1. 前記発光層の厚さは10nm以下である請求項6に記載の半導体装置。   The semiconductor device according to claim 6, wherein the light emitting layer has a thickness of 10 nm or less. 前記発光層を構成する物質はZnOであり、前記第1導電型の半導体層を構成する物質、及び前記第2導電型の半導体層を構成する物質は、不純物が導入されたMg1−XZnOである請求項6又は7に記載の半導体装置。 The material constituting the light emitting layer is ZnO, and the material constituting the first conductivity type semiconductor layer and the material constituting the second conductivity type semiconductor layer are Mg 1-X Zn into which impurities are introduced. The semiconductor device according to claim 6, wherein the semiconductor device is X 2 O. 前記第1の電極は、前記発光層が発光した光の反射率が90%以上である請求項1〜8のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first electrode has a reflectance of 90% or more of light emitted from the light emitting layer. 基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第1の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第1の凹部又は開口部の底面及び側面に形成され、前記第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を具備する半導体装置。
A thin film transistor formed on a substrate;
An insulating film located above or above the thin film transistor;
A light emitting element formed on the insulating film and controlled in light emission by the thin film transistor;
Comprising
The light emitting element is
Formed on the insulating film located around the first recess or opening formed in the insulating film, and on the bottom and side surfaces of the first recess or opening, and in the first recess or opening A first electrode having a second recess located in
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
A semiconductor device comprising:
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、前記薄膜トランジスタによって発光が制御される発光素子と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第1の凹部又は開口部の底面及び側面に形成され、該第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を具備し、前記絶縁膜の表面に対する前記発光層の端面の角度が90°超270°未満である半導体装置。
A thin film transistor formed on a substrate;
An insulating film located above or above the thin film transistor;
A light emitting element formed on the insulating film and controlled in light emission by the thin film transistor;
Comprising
The light emitting element is
A first electrode having a second recess formed in a bottom surface and a side surface of the first recess or opening formed in the insulating film and positioned in the first recess or opening;
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
And the angle of the end face of the light emitting layer with respect to the surface of the insulating film is more than 90 ° and less than 270 °.
前記薄膜トランジスタは、
島状のZnO膜と、
前記ZnO膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項10又は11に記載の半導体装置。
The thin film transistor
An island-shaped ZnO film;
An impurity region formed in the ZnO film and serving as a source or drain of the thin film transistor;
The semiconductor device according to claim 10, comprising:
前記基板はフレキシブル基板又はプラスチック基板である請求項10〜12のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 10, wherein the substrate is a flexible substrate or a plastic substrate. 基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第1の凹部又は開口部の周囲に位置する前記絶縁膜上、並びに前記第1の凹部又は開口部の底面及び側面に形成され、前記第1の凹部内又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を有する表示装置。
A thin film transistor formed on a substrate;
An insulating film located above or above the thin film transistor;
A light emitting element that is formed on the insulating film, emits ultraviolet light, and the light emission is controlled by the thin film transistor;
A phosphor that is located above or above the light emitting element, absorbs ultraviolet light emitted by the light emitting element, and emits visible light; and
Comprising
The light emitting element is
Formed on the insulating film located around the first recess or opening formed in the insulating film, and on the bottom and side surfaces of the first recess or opening, and in the first recess or opening A first electrode having a second recess located in
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
A display device.
基板に形成された薄膜トランジスタと、
前記薄膜トランジスタの上又は上方に位置する絶縁膜と、
前記絶縁膜上に形成され、紫外光を発光し、前記薄膜トランジスタによって発光が制御される発光素子と、
前記発光素子の上又は上方に位置し、前記発光素子が発光した紫外光を吸光して可視光を発光する蛍光体と、
を具備し、
前記発光素子は、
前記絶縁膜に形成された第1の凹部又は開口部の底面及び側面に形成され、該第1の凹部又は開口部内に位置する第2の凹部を有する第1の電極と、
前記第1の電極上に形成され、前記第2の凹部内に位置する第3の凹部を有する第1導電型の半導体層と、
前記第1導電型の半導体層上に形成され、前記第3の凹部内に位置する第4の凹部を有する発光層と、
前記発光層上に形成され、前記第4の凹部内に位置する第5の凹部を有する第2導電型の半導体層と、
前記第5の凹部の底面及び側面を構成する前記第2導電型の半導体層上に形成された第2の電極と、
を有し、前記絶縁膜の表面に対する前記発光層の端面の角度が90°超270°未満である表示装置。
A thin film transistor formed on a substrate;
An insulating film located above or above the thin film transistor;
A light emitting element that is formed on the insulating film, emits ultraviolet light, and the light emission is controlled by the thin film transistor;
A phosphor that is located above or above the light emitting element, absorbs ultraviolet light emitted by the light emitting element, and emits visible light; and
Comprising
The light emitting element is
A first electrode having a second recess formed in a bottom surface and a side surface of the first recess or opening formed in the insulating film and positioned in the first recess or opening;
A first conductivity type semiconductor layer formed on the first electrode and having a third recess located in the second recess;
A light emitting layer formed on the first conductivity type semiconductor layer and having a fourth recess located in the third recess;
A second conductivity type semiconductor layer formed on the light emitting layer and having a fifth recess located in the fourth recess;
A second electrode formed on the second conductivity type semiconductor layer constituting the bottom and side surfaces of the fifth recess;
And the angle of the end face of the light emitting layer with respect to the surface of the insulating film is more than 90 ° and less than 270 °.
前記薄膜トランジスタは、
島状のZnO膜と、
前記ZnO膜に形成され、前記薄膜トランジスタのソース又はドレインとなる不純物領域と、
を具備する請求項14又は15に記載の表示装置。
The thin film transistor
An island-shaped ZnO film;
An impurity region formed in the ZnO film and serving as a source or drain of the thin film transistor;
The display device according to claim 14 or 15, further comprising:
前記基板はフレキシブル基板又はプラスチック基板である請求項14〜16のいずれか一項に記載の表示装置。   The display device according to claim 14, wherein the substrate is a flexible substrate or a plastic substrate. 請求項1〜13のいずれか一項に記載の半導体装置を具備する電子機器。   An electronic apparatus comprising the semiconductor device according to claim 1. 請求項14〜17のいずれか一項に記載の表示装置を具備する電子機器。   The electronic device which comprises the display apparatus as described in any one of Claims 14-17. 絶縁膜に第1の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第1の凹部又は開口部の底面及び側面に第1の導電膜を形成することにより、前記第1の凹部内又は開口部内に位置する第2の凹部を形成し、
前記第1の導電膜上に第1導電型の半導体層を形成することにより、前記第2の凹部内に位置する第3の凹部を形成し、
前記第1導電型の半導体層上に発光層を形成することにより、前記第3の凹部内に位置する第4の凹部を形成し、
前記発光層上に第2導電型の半導体層を形成することにより、前記第4の凹部内に位置する第5の凹部を形成し、
前記第2導電型の半導体層上に第2の導電膜を形成し、
前記第1及び第2の導電膜、前記第1導電型の半導体層、前記第2導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
Forming a first recess or opening in the insulating film;
Forming a first conductive film on the insulating film and on the bottom and side surfaces of the first recess or opening, thereby forming a second recess located in the first recess or in the opening;
Forming a first conductivity type semiconductor layer on the first conductive film to form a third recess located in the second recess;
Forming a light emitting layer on the semiconductor layer of the first conductivity type to form a fourth recess located in the third recess;
Forming a second conductivity type semiconductor layer on the light emitting layer, thereby forming a fifth recess located in the fourth recess;
Forming a second conductive film on the second conductive type semiconductor layer;
Of the first and second conductive films, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and the light emitting layer, a portion located on the insulating film is removed by selective etching. A method for manufacturing a semiconductor device.
絶縁膜に第1の凹部又は開口部を形成し、
前記絶縁膜上並びに前記第1の凹部又は開口部の底面及び側面に第1の導電膜を形成することにより、前記第1の凹部内又は開口部内に位置する第2の凹部を形成し、
前記第1の導電膜上に第1導電型の半導体層を形成することにより、前記第2の凹部内に位置する第3の凹部を形成し、
前記第1導電型の半導体層上に発光層を形成することにより、前記第3の凹部内に位置する第4の凹部を形成し、
前記発光層上に第2導電型の半導体層を形成することにより、前記第4の凹部内に位置する第5の凹部を形成し、
前記第2導電型の半導体層上に第2の導電膜を形成し、
前記第1及び第2の導電膜、前記第1導電型の半導体層、前記第2導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
Forming a first recess or opening in the insulating film;
Forming a first conductive film on the insulating film and on the bottom and side surfaces of the first recess or opening, thereby forming a second recess located in the first recess or in the opening;
Forming a first conductivity type semiconductor layer on the first conductive film to form a third recess located in the second recess;
Forming a light emitting layer on the semiconductor layer of the first conductivity type to form a fourth recess located in the third recess;
Forming a second conductivity type semiconductor layer on the light emitting layer, thereby forming a fifth recess located in the fourth recess;
Forming a second conductive film on the second conductive type semiconductor layer;
Of the first and second conductive films, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and the light emitting layer, a portion located on the insulating film is removed by polishing or etch back. A method for manufacturing a semiconductor device.
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第1の凹部を形成し、
前記第1の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第1の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第1の導電膜を形成することにより、前記第1の凹部内に位置する第2の凹部を形成し、
前記第1の導電膜上に第1導電型の半導体層を形成することにより、前記第2の凹部内に位置する第3の凹部を形成し、
前記第1導電型の半導体層上に発光層を形成することにより、前記第3の凹部内に位置する第4の凹部を形成し、
前記発光層上に第2導電型の半導体層を形成することにより、前記第4の凹部内に位置する第5の凹部を形成し、
前記第2導電型の半導体層上に第2の導電膜を形成し、
前記第1及び第2の導電膜、前記第1導電型の半導体層、前記第2導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を選択的なエッチングにより除去する、半導体装置の製造方法。
A thin film transistor is formed on the substrate,
Forming an insulating film on the thin film transistor;
Forming a first recess located above the thin film transistor in the insulating film;
Forming a connection hole located on a source or drain of the thin film transistor on a bottom surface of the first recess;
A first conductive film electrically connected to the source or drain via the connection hole is formed on the insulating film and on a bottom surface and a side surface of the first recess, thereby forming the first recess in the first recess. Forming a second recess located;
Forming a first conductivity type semiconductor layer on the first conductive film to form a third recess located in the second recess;
Forming a light emitting layer on the semiconductor layer of the first conductivity type to form a fourth recess located in the third recess;
Forming a second conductivity type semiconductor layer on the light emitting layer, thereby forming a fifth recess located in the fourth recess;
Forming a second conductive film on the second conductive type semiconductor layer;
Of the first and second conductive films, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and the light emitting layer, a portion located on the insulating film is removed by selective etching. A method for manufacturing a semiconductor device.
基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に絶縁膜を形成し、
前記絶縁膜に、前記薄膜トランジスタの上方に位置する第1の凹部を形成し、
前記第1の凹部の底面に、前記薄膜トランジスタのソース又はドレイン上に位置する接続孔を形成し、
前記絶縁膜上及び前記第1の凹部の底面及び側面に、前記接続孔を介して前記ソース又はドレインに電気的に接続する第1の導電膜を形成することにより、前記第1の凹部内に位置する第2の凹部を形成し、
前記第1の導電膜上に第1導電型の半導体層を形成することにより、前記第2の凹部内に位置する第3の凹部を形成し、
前記第1導電型の半導体層上に発光層を形成することにより、前記第3の凹部内に位置する第4の凹部を形成し、
前記発光層上に第2導電型の半導体層を形成することにより、前記第4の凹部内に位置する第5の凹部を形成し、
前記第2導電型の半導体層上に第2の導電膜を形成し、
前記第1及び第2の導電膜、前記第1導電型の半導体層、前記第2導電型の半導体層、及び前記発光層のうち、前記絶縁膜上に位置する部分を研磨又はエッチバックにより除去する、半導体装置の製造方法。
A thin film transistor is formed on the substrate,
Forming an insulating film on the thin film transistor;
Forming a first recess located above the thin film transistor in the insulating film;
Forming a connection hole located on a source or drain of the thin film transistor on a bottom surface of the first recess;
A first conductive film electrically connected to the source or drain via the connection hole is formed on the insulating film and on a bottom surface and a side surface of the first recess, thereby forming the first recess in the first recess. Forming a second recess located;
Forming a first conductivity type semiconductor layer on the first conductive film to form a third recess located in the second recess;
Forming a light emitting layer on the semiconductor layer of the first conductivity type to form a fourth recess located in the third recess;
Forming a second conductivity type semiconductor layer on the light emitting layer, thereby forming a fifth recess located in the fourth recess;
Forming a second conductive film on the second conductive type semiconductor layer;
Of the first and second conductive films, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and the light emitting layer, a portion located on the insulating film is removed by polishing or etch back. A method for manufacturing a semiconductor device.
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