JP6608269B2 - 半導体装置及び記録装置 - Google Patents

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Description

本発明は、アンチヒューズ素子を備えた半導体装置、及び記録装置に関するものである。
近年、半導体装置は、製品完成後に、チップＩＤや設定パラメータ等の製品固有情報を記録するためＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリが用いられている。ＯＴＰメモリには、ヒューズ素子とアンチヒューズ素子を用いた２種類がある。アンチヒューズ素子を用いた従来技術として、特許文献１の構成が示されている。
特開２０１４−５８１３０
上記装置において、アンチヒューズメモリにＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）により非常に大きなサージ電流が侵入するとメモリに記録した情報が変化する。
本発明の一様態は、アンチヒューズ素子と、前記アンチヒューズ素子に電圧を印加するための端子と、前記アンチヒューズ素子を介して前記端子に接続され、前記アンチヒューズ素子への電圧の印加を制御する高耐圧トランジスタと、前記端子と、ノードを介して接続されたＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、前記ノードと前記アンチヒューズ素子との間の電流経路に設けられた第１の抵抗素子と、前記アンチヒューズ素子と並列に接続された第２の抵抗素子と、を有し、前記第１の抵抗素子の抵抗値は電圧依存性を有し、前記第１の抵抗素子に印加される電圧が大きくなると、前記第１の抵抗素子の抵抗値は抵抗値も大きくなり、前記アンチヒューズ素子に情報を書き込む際に前記端子に印加する電圧より高い電圧を印加した際の抵抗の変化率が、前記第２の抵抗素子より前記第１の抵抗素子の方が大きいことを特徴とする半導体装置に関する。
また、本発明の別の一様態は、アンチヒューズ素子と、ソースおよびドレインの一方が、前記アンチヒューズ素子の一端と接続され、ソースおよびドレインの他方に第１電位が供給されるトランジスタと、前記アンチヒューズ素子の他端に一端が接続され、前記第１電位とは異なる第２電位が供給される端子に他端が接続された第１の抵抗素子と、前記端子と、前記第１の抵抗素子の他端との間の電気経路に接続されたＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、前記アンチヒューズ素子と並列に接続された第２の抵抗素子と、を有し、前記第１の抵抗素子は拡散抵抗であり、前記アンチヒューズ素子に情報を書き込む際に前記端子に印加する電圧より高い電圧を印加した際の抵抗の変化率が、前記第２の抵抗素子より前記第１の抵抗素子の方が大きいことを特徴とする半導体装置に関する。
アンチヒューズメモリのＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によるメモリ情報の変化を防ぐことができる。
第１の実施の形態における半導体装置の回路の一例を示す図 半導体装置の図１において破線で囲まれた部分の断面構造を示す図 第２の実施の形態における抵抗素子の構成例を示す図 図３において抵抗素子の破線で示された部分の断面構造を示す図 第２の実施の形態における抵抗素子の電圧依存度を示す図 第３の実施の形態における半導体装置の回路の一例を示す図 第３の実施の形態における抵抗素子の電圧依存度を示す図 半導体装置を有する記録ヘッド用基板の例を示す図 半導体装置を有する記録ヘッド用基板の例を示す図 記録ヘッド用基板とインク供給部の構成例の一部を示す図 記録ヘッドの構成例の一部を示す図 記録装置の構成例を示す図
（第１の実施の形態）
図１は、本発明の第１の実施の形態である半導体装置の回路構成であり、アンチヒューズ素子に情報が書込まれる前の状態を示している。
本実施の形態の半導体装置は、第１のトランジスタＭＰ１、第２のトランジスタＭＮ１、第３のトランジスタＭＤ１、及びアンチヒューズ素子１１を有するメモリ部１０、端子Ａ、及びＥＳＤ保護素子ＥＰを有する。ここでは、アンチヒューズ素子に情報が書き込まれる前のため、アンチヒューズ素子１１は、容量Ｃａで表す。
第１のトランジスタはＰ型トランジスタであり、第２のトランジスタはＮ型トランジスタであり、第１のトランジスタＭＰ１及び第２のトランジスタＭＮ１のゲートには制御信号Ｓｉｇが入力されるよう構成されている。また、第１のトランジスタＭＰ１の第１の端子ＴＰ１はロジック電源電圧ＶＤＤに配線され、第２の端子ＴＰ２は、第２のトランジスタＭＮ１の第１の端子ＴＮ１及び第３のトランジスタＭＤ１のゲートに接続されている。第２のトランジスタＭＮ１の第２の端子ＴＮ２は、グランド配線ＧＮＤに接続されている。
第３のトランジスタＭＤ１は、高耐圧トランジスタであり、アンチヒューズ素子１１への電圧の印加を制御する。第３のトランジスタＭＤ１の第１の端子ＴＤ１はアンチヒューズ素子１１の第１の端子Ｔ１１１に接続され、第３のトランジスタＭＤ１の第２の端子ＴＤ２はグランド配線ＧＮＤに接続されている。アンチヒューズ素子１１の第２の端子Ｔ１１２は、抵抗素子Ｒｓの第１の端子ＴＳ１に接続されている。ここで高耐圧トランジスタとは、制御部等の一般のロジック回路のトランジスタでは耐えられないような大きな電圧が印加されても故障しないよう形成されているトランジスタのことを指す。
端子Ａは、メモリ部１０と外部の素子を電気的に接続するためのパッドであり、アンチヒューズ素子１１に電圧を印加するための端子である。また、端子Ａは、ノードＢでＥＳＤ保護素子ＥＰの第１の端子ＴＥＰ１と接続され、ＥＳＤ保護素子ＥＰの第２の端子ＴＥＰ２はグランド配線ＧＮＤに接続されている。アンチヒューズ素子１１とノードＢの間の電流経路には抵抗素子Ｒｓが設けられており、抵抗素子Ｒｓの第１の端子ＴＳ１は、アンチヒューズ素子１１の第２の端子Ｔ１１２と接続され、抵抗素子Ｒｓの第２の端子ＴＳ２はノードＢに接続されている。
アンチヒューズ素子をメモリとして用いている半導体装置では、アンチヒューズ素子の導通、非導通により情報を記録している。このような半導体装置において、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）により、非常に大きなサージ電流が端子Ａから半導体装置内に侵入することがある。その場合、アンチヒューズ素子１１が導通し、アンチヒューズ素子１１を用いて半導体装置に記録されている情報が変化してしまうことがある。
すなわち、ＥＳＤにより、通常の書き込み電圧や読み出し電圧に比べて非常に大きいサージ電圧がアンチヒューズ素子１１に印加されるため、導通させる予定でなかったアンチヒューズ素子１１が導通しすることがある。これにより、半導体装置に記録されている情報が変化してしまうことがある。
そこで、ＥＳＤ保護素子ＥＰを端子Ａとアンチヒューズ素子１１の間に設け、ＥＳＤ対策を行う。この時、端子ＡとＥＳＤ保護装置ＥＰが接続されるノードＢと、アンチヒューズ素子１１との間に、抵抗素子Ｒｓを設けると、抵抗素子Ｒｓにより端子Ａとアンチヒューズ素子１１との間の電流経路に電流が流れにくくなる。これにより、大電流であるサージ電流がＥＳＤ保護素子に流れやすくなり、より効果的にアンチヒューズ素子をＥＳＤのサージ電流から保護することができる。
一方、アンチヒューズ素子１１に書き込みを行うために高電圧ＶＨが印加される場合や、情報読みだしのためアンチヒューズ素子１１の導通、非導通を検出する場合は、抵抗素子Ｒｓの影響が小さい方が好ましい。
そこで、抵抗素子Ｒｓとしては、抵抗値が電圧依存性を有し、抵抗素子Ｒｓにかかる電圧が大きくなると抵抗の値が大きくなる抵抗素子を用いることが好ましい。このような抵抗素子を用いることで、アンチヒューズ素子１１への書き込みや読み出しなどの通常動作の時よりも、ＥＳＤによるサージ電圧が半導体装置１に印加されたときの方が、抵抗素子Ｒｓの抵抗値が大きくなる。
これにより、サージ電流により通常動作時より著しく大きい電流が半導体装置に流れる場合には、抵抗素子Ｒｓの抵抗が大きくなる。すなわち、端子Ａからアンチヒューズ素子１１へより電流が流れにくくなる。よって、通常動作時に比べ、アンチヒューズ素子１１への電流の侵入をより防ぐことができ、ＥＳＤ保護素子ＥＰにより多くの電流が流れる。
一方、通常動作時の電圧下では、サージ電圧印加時よりも抵抗素子Ｒｓの抵抗値は小さい。よって、端子Ａとアンチヒューズ素子１１との間の電流経路に電流が流れやすくなり、抵抗素子Ｒｓによるアンチヒューズ素子１１への書き込みや読み込み動作に対する影響は小さくなる。
したがって、通常動作時のアンチヒューズ素子１１への書き込みや読み出しの阻害を低減しつつ、アンチヒューズ素子１１に記録された情報を効果的に保護することができる。半導体装置の具体的な構成を、図１を参照して説明する。第１のトランジスタＭＰ１は、例えば低耐圧ロジック回路を構成するＰＭＯＳトランジスタ、第２のトランジスタＭＮ１は、低耐圧ロジック回路を構成するＮＭＯＳトランジスタとすることができる。
ここで、低耐圧ロジック回路とは、構成する第１のトランジスタＭＰ１及び第２のトランジスタＭＮ１の耐圧が、高耐圧トランジスタＭＤ１より低いトランジスタであるロジック回路であり、通常のロジック回路に比べて耐圧が低いものではない。第１のトランジスタＭＰ１のソースとバックゲートはロジック電源電圧ＶＤＤに接続されており、第２のトランジスタのＭＮ１のソースとバックゲートはＧＮＤに接続されている。上述のように、第１のトランジスタＭＰ１のゲートと第２のトランジスタＭＮ１のゲートには、制御信号Ｓｉｇが入力されている。第１のトランジスタＭＰ１のドレインと第２のトランジスタＭＮ１のドレインは接続されており、第１のトランジスタＭＰ１と第２のトランジスタＭＮ１でインバータ回路を構成している。
該インバータ回路の出力信号Ｖｇは、アンチヒューズ素子１１への書込みを制御する第３のトランジスタＭＤ１のゲートに入力されている。ここで、第３のトランジスタＭＤ１は、例えば、高耐圧ＮＭＯＳトランジスタとすることができる。第３のトランジスタＭＤ１のソースおよびバックゲートはＧＮＤに接続されており、ドレインはアンチヒューズ素子である容量Ｃａの第１の端子に接続されている。容量Ｃａの第２の端子は抵抗素子Ｒｓの第１の端子に接続される。抵抗素子Ｒｓの第２の端子は、端子Ａに接続され、端子Ａには情報書込み時に印加する高電圧ＶＨが供給される。抵抗Ｒｓと端子Ａの間にはＥＳＤ保護素子ＥＰであるダイオードのカソード側が接続され、アノード側は接地される。
ＥＳＤ保護素子ＥＰは、このダイオードのブレイクダウン電圧が情報書き込み時に端子Ａに印加される電圧ＶＨよりも高くなるように構成されている。
次に、図２に図１で示す点線で囲んだ部分の断面構造を示す。
Ｐ型シリコン基板１００上に、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂが形成されている。Ｐウエル領域１０１は、低耐圧ロジック回路を構成するＮＭＯＳトランジスタのＰウエルと同じ工程で形成することができる。また、Ｎウエル領域１０２ａ、１０２ｂは、低耐圧ロジック回路を構成するＰＭＯＳトランジスタのＮウエルと同じ工程で形成することができる。
なお、Ｐ型シリコン基板１００に対するＮウエル領域の不純物濃度は、Ｎウエル領域１０２ａ、１０２ｂとＰ型シリコン基板１００とのブレイクダウン電圧が、高電圧ＶＨより高くなる濃度となっている。また、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂの不純物濃度は、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂとのブレイクダウン電圧が、高電圧ＶＨより高くなる濃度となっている。
Ｐウエル領域１０１及びＮウエル領域１０２ａ、１０２ｂに、ＬＯＣＯＳ構造を有するフィールド酸化膜１０３、高濃度Ｎ型拡散領域１０６ａ〜１０６ｃ、及び高濃度Ｐ型拡散領域１０７が形成されている。
高耐圧ＮＭＯＳトランジスタである第３のトランジスタＭＤ１の構成を説明する。ゲート電極１０５ａは、ゲート酸化膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル領域となる。
高濃度のＮ型拡散領域１０６ａは第３のトランジスタＭＤ１のソース電極であって、高濃度Ｐ型拡散領域１０７はバックゲート電極である。Ｎウェル領域１０２ａは、ドレインの電界緩和領域として、ゲート電極１０５ａの下部まで延在している部分を有する。Ｎウエル領域１０２ａ内に形成された高濃度Ｎ型拡散領域１０６ｂが、第３のトランジスタＭＤ１のドレイン電極となる。更に、ゲート電極１０５ａのドレイン側は、Ｎウエル１０２内に形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。
これにより、第３のトランジスタＭＤ１がＯＦＦ状態、すなわち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧ＶＨまで上昇しても、ゲート−ドレイン耐圧が確保できる。
次に、アンチヒューズ素子１１の構造を説明する。アンチヒューズ素子１１は、上部電極（第１の電極）、下部電極（第２の電極）、及びその間の絶縁層を有する。たとえば、Ｎウエル領域１０２ｂの上にゲート酸化膜１０４を介して設けられた電極１０５ｂが、アンチヒューズ素子１１の上部電極（第１の電極）として機能する。また、Ｎウェル領域１０２ｂにおいて、高濃度Ｎ型拡散領域１０６ｃに接続され、平面視で上部電極と重複する部分が、下部電極（第２の電極）として機能する。
図２では、Ｎウェル領域１０２ｂの、平面視において上部電極と重ならない領域のみに高濃度Ｎ型拡散領域１０６ｃが形成されているが、高濃度Ｎ型拡散領域１０６ｃはこれに限定されない。例えば、上部電極と重複する部分の一部、または重複する部分全域に高濃度Ｎ型拡散領域１０６ｂが形成されている工程としてもよい。平面視において上部電極と重なる領域に高濃度Ｎ型拡散領域１０６ｃも形成されている場合には、高濃度Ｎ型拡散領域１０６ｃの重複部分もアンチヒューズ素子１１の下部電極として機能する。
さらに、図２では、アンチヒューズ素子１１の下部電極が第３のトランジスタＭＤ１のドレインに接続されているが、上部電極が第３の第３のトランジスタＭＤ１のドレインに接続され、下部電極が高電圧ＶＨに接続されていてもよい。
ゲート酸化膜１０４は、低耐圧ロジック回路を構成する第１及び第２のトランジスタＭＰ１及びＭＮ１のゲート酸化膜の形成工程で形成することができる。また、電極１０５ａ、１０５ｂは、例えばポリシリコン層とすることができる。ポリシリコン層、高濃度Ｎ型拡散領域１０６ａ〜１０６ｃ、及び、高濃度Ｐ型拡散領域１０７は、低耐圧ロジック回路を構成する第１及び第２のトランジスタＭＰ１及びＭＮ１の、各要素の形成工程と同じ工程で形成することができる。
このように、アンチヒューズ素子１１をＭＯＳ構造を有するアンチヒューズ素子とし、アンチヒューズ素子への書き込みを制御するトラジスタをＭＯＳトランジスタとすることで、アンチヒューズ素子とトランジスタを同じ工程で形成することができる。このため、少ない工程数で安価に半導体装置を形成することができる。
高濃度Ｐ型拡散領域１０７、Ｎ型拡散領域１０６ａ〜１０６ｃ、及びフィールド酸化膜１０３上には複数のコンタクト部１０８が設けられた絶縁膜が設けられ、絶縁膜上には、金属配線１０９ａ〜１０９ｄが設けられている。なお、金属配線１０９ａ〜１０９ｄと各電極は、電気的に接続されていれば、その製造手法および構造は限定されない。
図２では、アンチヒューズ素子１１として、下部電極及び上部電極がＮウエル領域とポリシリコンで形成される容量を例として示しているが、アンチヒューズ素子１１はこの構造に限定されず、例えばＰＭＯＳトランジスタを用いた容量であってもよい。
次に、各電極の接続状態を説明する。
金属配線１０９ａは、コンタクト部１０８を介して第３のトランジスタＭＤ１のソース電極とバックゲート電極に接続されており、ＧＮＤ電位が与えられる。金属配線１０９ｂは、コンタクト部１０８を介して第３のトランジスタＭＤ１のゲート電極１０５ａに接続され、図１に示すインバータ回路の出力信号Ｖｇが入力される。金属配線１０９ｃは、コンタクト部１０８を介して第３のトランジスタＭＤ１のドレイン電極とアンチヒューズ素子１１の下部電極に接続されている。金属配線１０９ｄは、コンタクト部１０８を介してアンチヒューズ素子１１の上部電極に接続され、書込み時の高電圧ＶＨが与えられる。
次に、書込み時の動作を説明する。
アンチヒューズ素子１１に情報を書込みたいときは、制御信号ＳｉｇにＬｏレベルの信号を入力することにより、高耐圧ＮＭＯＳトランジスタである第３のトランジスタＭＤ１をＯＮ状態にする。これにより、アンチヒューズ素子１１を構成する上部電極及び下部電極の２つの電極に、高電圧ＶＨが印加される。したがって、２つの電極の間のゲート酸化膜１０４が絶縁破壊され、アンチヒューズ素子１１に情報が書込まれる。即ち書き込み前はアンチヒューズ素子１１は容量素子であったのに対し、書き込み後は抵抗素子となる。
よって、アンチヒューズ素子に書込まれた情報を読出す方法としては、例えば、アンチヒューズ素子のインピーダンスの変化を測定する方法がある。
アンチヒューズ素子に記録する情報は、チップＩＤや設定パラメータ等の製品固有情報であり、これらは、例えば製品出荷時に工場にて検査機等を用いて書込みが行われる。或は、製品本体に搭載され、ユーザが製品の使用開始後に情報を書込む場合は、製品本体から高電圧ＶＨに相当する電圧が供給される。
一方、製品製造工程やユーザが使用する際に静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）により非常に大きなサージ電流が端子Ａから半導体装置内に侵入する可能性がある。このような非常に大きなサージ電流が半導体装置内の、例えばアンチヒューズ素子１１に侵入すると、アンチヒューズ素子１１が導通し、記録されている情報が変化することがある。
本実施の形態では、抵抗素子Ｒｓを、端子ＡとＥＳＤ保護素子ＥＰが接続するノードとアンチヒューズ素子１１との間に設けることで、端子Ａに侵入したサージ電流をＥＳＤ保護素子ＥＰにより逃がすことができる。よって、アンチヒューズ素子１１となる容量Ｃａに流れ込むのを防ぐことが可能となる。これにより、アンチヒューズ素子となる容量Ｃａに書き込まれている情報が、静電気放電等により変化するのを防ぐことができる。
さらに、抵抗素子Ｒｓを、抵抗値が電圧依存性を有し、抵抗素子Ｒｓにかかる電圧が大きくなると抵抗値も大きくなる抵抗とすることで、通常動作の阻害を低減し、より効果的にＥＳＤ対策を行うことができる。
（第２の実施の形態）
第１の実施の形態で示した静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による高いサージに対する耐性をより向上させる例を示す。半導体装置の回路構成は図１と同じである。
ＥＳＤによる高いサージ電圧によるアンチヒューズ素子１１の破壊を防ぐためには、アンチヒューズ素子１１よりもＥＳＤ保護素子ＥＰに優先的にサージ電流が流れる構成であることが好ましいため、抵抗素子Ｒｓの抵抗値は高い方が好ましい。一方、抵抗素子Ｒｓの抵抗値が高いと通常の書き込み動作においては、アンチヒューズ素子１１のゲート酸化膜破壊の安定性が損なわれる。さらに、読出しの際には書き込み後のアンチヒューズの抵抗成分以外の抵抗成分は少ない方が好ましい。
したがって、抵抗素子Ｒｓとしては、アンチヒューズ素子１１への書き込みや読み出し等の通常動作時には抵抗値が小さく、ＥＳＤによるサージ電圧等の通常駆動時の電圧範囲を大きく超える電圧が印加される場合には抵抗地が大きくなる抵抗素子が好ましい。さらに、抵抗素子Ｒｓとして、印加される電圧が大きくなった場合に、抵抗値が単調増加し、かつその増加率も単調増加するような抵抗素子とすると、半導体装置としての通常動作の抑制をより低減しつつ、ＥＳＤ保護素子をより有効に機能させることができる。
図３に本実施の形態における抵抗素子Ｒｓの一例の平面図を示す。本実施形態の抵抗素子Ｒｓは拡散抵抗でありＰ型シリコン基板２０１中にＮ型拡散抵抗領域２０２を作製している。抵抗素子Ｒｓは、Ｎ型拡散抵抗領域２０２に加え、第１の接続領域２０３及び第２の接続領域２０４を有する。図４は図３の破線に沿った抵抗素子Ｒｓの断面構造を示すものである。この構造では、Ｎ型拡散抵抗領域２０２にかかる電圧の大きさによって抵抗値が変化する。これは、Ｎ型拡散抵抗領域２０２とＰ型シリコン基板２０１の接合部に生ずる空乏層領域が変化することで空乏層領域の幅も変化し、実質的な抵抗幅が変化することに起因する。高電圧が印加されると、実質的な抵抗幅は狭くなる。
図５にＮ型拡散抵抗領域２０２にかかる電圧と抵抗素子Ｒｓの抵抗値を示す。図５は電圧０Ｖの抵抗値で規格化したものである。本実施の形態ではアンチヒューズ素子１１に書き込みする際の端子Ａに印加する印加電圧を２０Ｖとする。図５に示すように、大きなサージ電流が侵入した場合、抵抗素子Ｒｓ自身により電圧が上昇し、それにより抵抗素子Ｒｓの抵抗値が、上昇する。ここでは、抵抗素子Ｒｓは、印加される電圧が大きくなると、抵抗値が単調増加し、また、その増加率も単調増加している。
したがって、通常の書き込み動作時及び読み出し動作時には、抵抗素子Ｒｓの抵抗は小さく、書き込み動作の安定性や読み出し動作への影響を小さいものとできる。加えて、ＥＳＤ等によりサージ電圧が発生した際には、抵抗素子Ｒｓの抵抗が単調増加し、その変化率も単調増加するため、サージ電流はアンチヒューズ素子１１よりも保護素子ＥＰに優先的に流れる。
よって、サージ電圧発生時、アンチヒューズ素子１１がサージ電流により破壊されるのを低減することができる。つまり、抵抗素子Ｒｓを本実施の形態に記載の抵抗素子Ｒｓとすることで、抵抗が一定の抵抗等を抵抗素子Ｒｓとして用いる場合に比べ、アンチヒューズ素子のサージに対する耐性を、より向上することができる。
以上より、本実施の形態で説明した抵抗素子を抵抗素子Ｒｓとして用いることで、半導体装置１の通常の書き込みや読み出し動作を、より安定的に効率化して行うことができ、かつ、ＥＳＤ保護素子による半導体装置１の保護を、より確実に行うことができる。
（第３の実施の形態）
第２の実施の形態で示した静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による高いサージに対する耐性をより向上させる例を示す。半導体装置１の一例の回路構成を図６に示す。
図６に示すように本実施の形態では、抵抗素子Ｒｓ（第１の抵抗素子）に加え、アンチヒューズ素子１１と並列に抵抗素子Ｒｐ（第２の抵抗素子）が配置されている。高耐圧ＮＭＯＳトランジスタＭＤ１がオフ状態にある場合、抵抗素子Ｒｐはアンチヒューズ素子１１である容量Ｃａの両端の電位を揃える効果があり、これによりサージに対する耐性をより向上させる。この両端電位を揃える効果は抵抗素子Ｒｐの抵抗値が低い方がよい。本実施の形態では抵抗素子ＲｓおよびＲｐは、例えば拡散抵抗で構成することができ、構造は図３および４で示したものを用いることができる。一方で、抵抗素子Ｒｓの幅Ｗｒｓと抵抗素子Ｒｐの幅Ｗｒｐの関係は次式の通りである。
Ｗｒｓ＜Ｗｒｐ （式１）
ここで、抵抗素子Ｒｓの幅Ｗｒｓは、抵抗素子Ｒｓにおいて抵抗素子として機能する領域の、電流経路に対して垂直な方向における長さである。また、抵抗素子Ｗｐｐの幅Ｗｒｐは、抵抗素子Ｒｐにおいて、抵抗素子として機能する領域の、電流経路に対して垂直な方向における長さである。
抵抗素子Ｒｓの幅を抵抗素子Ｒｐよりも狭くすることで、抵抗素子Ｒｓの方が抵抗の電圧依存度が高くなる。図７に規格化したＮ型拡散抵抗領域２０２にかかる電圧と抵抗素子ＲｓおよびＲｐの抵抗値を示す。実線が抵抗素子Ｒｓの抵抗値、破線が抵抗素子Ｒｐの抵抗値を示している。式１の関係となるように抵抗幅Ｗを調整することで抵抗素子ＲｓとＴｐの電圧依存度に差をつけることが可能となる。本実施の形態ではアンチヒューズ素子１１に書き込みする際の端子Ａに印加する印加電圧を２０Ｖとする。
抵抗素子Ｒｓは、書き込み電圧より高い電圧が印加される状態になると、書き込み電圧印加時より抵抗値が高くなるため、サージに対する耐性を向上させることができる。さらに抵抗素子Ｒｐは、書き込み電圧以上の電圧が印加されても抵抗値の上昇は少ない。そのためアンチヒューズ素子１１である容量Ｃａの両端電位を揃える効果が保たれ、サージに対する耐性をより向上させることができる。また、抵抗素子ＲｓとＲｐを同一の構造とすることでプロセスコストの増加を防ぐことが可能となる。
図６に示すＥＳＤ保護素子ＥＰは、高耐圧ＭＯＳトランジスタとすることができ、例えば高耐圧ＮＭＯＳトランジスタとすることができる。ＥＳＤ保護素子ＥＰである高耐圧ＮＭＯＳトランジスタのゲートとソースとバックゲートは接地され、ドレインが端子Ａと抵抗素子Ｒｓの間に接続されている。これにより高耐圧ＮＭＯＳトランジスタのブレイクダウンとスナップバック動作を利用して、ダイオードよりも多くの電流を逃がすことが可能となる。ＥＳＤ保護素子として高耐圧ＮＭＯＳトランジスタＭＤ１と同じ構造を用いることで、プロセスコストの増加を防ぐことができる。
（第４の実施の形態）
本実施の形態では、実施の形態１乃至３のいずれか１つに記載の半導体装置１の適用例として、半導体装置１を記録装置に適用した例について説明する。
図８は、実施の形態１乃至３のいずれかに記載の半導体装置１を有する記録ヘッド用基板の回路構成の一例を示す。記録ヘッド用基板は、メモリユニット３０２及び論理回路ＮＡＮＤ回路と、記録ユニット３０１を有する。
メモリユニット３０２は、第１のトランジスタＭＰ１及び第２のトランジスタＭＮ１からなるインバータ、第３のトランジスタＭＤ１、アンチヒューズ素子１１、抵抗素子Ｒｓ、ノードＢ、及びＥＳＤ保護素子ＥＰを有する。また、記録ユニット３０１は、ヒータＲｈ（電気熱変換素子）と、ヒータＲｈを駆動する駆動部（例えば、トランジスタＭＤ２及び論理積回路ＡＮＤ）と、を有する。ヒータＲｈを駆動することにより、即ち、ヒータＲｈを通電させて熱を発生させることにより、記録剤が吐出され、記録を行うことが可能である。
制御回路３０３は、例えば、不図示のシフトレジスタやラッチ回路等によって構成することができる。制御回路３０３には、例えば、不図示のホストＰＣ等を介して、クロック信号ＣＬＫ、画像データ信号ＤＡＴＡ、ラッチ信号ＬＴ、ヒータ制御信号ＨＥが入力されてもよい。また、論理積回路ＡＮＤ及びＮＡＮＤ、並びに制御回路３０３には、ロジック用の電源電圧として、第１の電源電圧ＶＤＤ（例えば、３〜５Ｖ）が供給される。よって、記録ユニット３０１のヒータＲｈとメモリユニット３０２（半導体装置）は、それぞれ制御回路３０３に電気的に接続されている。
ここで、制御回路３０３は、例えば、其々がｎ個の記録ユニット３０１を有するｍ個のグループについて、グループごとに記録ユニット３０１の動作を制御してヒータＲｈを駆動する時分割駆動を為しうる。時分割駆動は、制御回路３０３が、ｍビットのブロック選択信号３０４と、ｎビットの時分割選択信号３０５とを出力して為されうる。
論理積回路ＡＮＤには、対応するブロック選択信号３０４及び時分割選択信号３０５が入力され、それに応答してトランジスタＭＤ２を導通状態にし、トランジスタＭＤ２と直列に接続されたヒータＲｈを駆動する。ここで、記録ユニット３０１には、ヒータ駆動用の電源電圧として第２の電源電圧ＶＨ１（例えば、２４Ｖ）が供給され、接地電位をＧＮＤとする。
論理積回路ＮＡＮＤには、制御信号３０６及び時分割選択信号３０５が入力され、それに応じた信号がインバータからトランジスタＭＤ１に出力され、トランジスタＭＤ１の導通状態／非導通状態が切り替えられる。半導体装置１には、アンチヒューズ素子１１に情報を書き込むための第３の電源電圧ＶＨ２が供給され、接地電位をＧＮＤとする。
なお、図８では、メモリユニット３０２毎にＥＳＤ保護素子ＥＰを配置する構成としたが、図９に示すように、ＶＨ２端子と接地端子との間に少なくとも１つのＥＳＤ保護素子を配置する構成としてもよい。この場合、メモリユニットは、ＥＳＤ保護素子ＥＰを有さず、例えば、インバータ、第３のトランジスタＭＤ１、アンチヒューズ素子１１、及び抵抗素子Ｒｓを有する。
また、図８及び９では、記録ユニット３０１とメモリユニット３０２が、ともに制御回路３０３に接続されている構成を示したが、それぞれ、別の制御回路に接続される構成であってもよい。
図１０乃至１２を参照しながら、上記記録ヘッド用基板を記録装置に搭載した例について、インクジェット記録方式のものを例示して説明する。しかし、記録装置はこの形態には限定されず、例えば、溶融型や昇華型等の熱転写方式の記録装置についても同様である。記録装置は、例えば、記録機能のみを有するシングルファンクションプリンタであっても良いし、例えば、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタであっても良い。また、記録装置は、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であっても良い。
「記録」は、記録媒体上に画像、模様、パターン、構造物等、人間が視覚で知覚し得るように顕在化したものを形成する場合だけでなく、媒体の加工を行う場合をも含みうる。「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、布、プラスチック・フィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、記録剤を付することが可能なものをも含みうる。「記録剤」は、記録媒体に付されることにより、画像、模様、パターン等の形成又は記録媒体の加工に供されうるインク等の液体だけでなく、記録剤の処理（例えば、記録剤が含有する色剤の凝固又は不溶化）に供されうる液体をも含みうる。
図１０は、本実施の形態のインクジェット記録方式の記録ヘッド用の基板１５２及びインク供給部の構成例の一部を模式的に示している。記録ヘッド用の基板１５２は、インクを吐出するための各ノズル１５３（吐出口）に対応して配列された複数のヒータ１４１（電気熱変換素子）を有する。ヒータ１４１を駆動することによってインクを加熱し、発泡させ、ノズル１５３からインクを吐出する。記録ヘッド用基板１５２には、例えば図８を用いて説明した記録ヘッド用基板を用いることができる。
電極１５４は、ヒータ１４１を通電させるための電極であり、例えば、ヒータ１４１を駆動する駆動素子に電気的に接続されうる。各ノズル１５３は、吐出するためのインクが供給されるように、対応するインクの流路１５５を介して、共通液室１５７に連結されている。部材１５６は、これらノズル１５３、流路１５５、共通液室１５７を形成するように内部に溝を有する。
なお、ここでは例として、ヒータ１４１を用いて加熱することでインクを吐出する記録ヘッド用の基板の例を示したが、本発明の記録ヘッド用の基板は、これに限定されない。例えば、吐出用素子としてヒータ１４１の代わりにピエゾ素子を用いた構成としてもよい。
図１１は、記録ヘッド８１０の外観を例示している。記録ヘッド８１０は、複数のノズル１５３及び複数のノズル１５３と対向した設けられた記録ヘッド用基板１５２を有する記録ヘッド部８１１と、記録ヘッド部８１１に取り付けられたインクタンク８１２を備えうる。インクタンク８１２は、記録ヘッド部８１１に供給するためのインクを保持する。インクタンク８１２と記録ヘッド部８１１とは、例えば破線Ｋで分離することができ、インクタンク８１２を交換することができる。
記録ヘッド８１０は、キャリッジ９２０（図１２）からの電気信号を受け取るための電気的コンタクト（不図示）を備えており、当該電気信号にしたがってインクを吐出して上述の記録を行う。インクタンク８１２は、例えば繊維質状又は多孔質状のインク保持材（不図示）を有しており、当該インク保持材によってインクを保持しうる。
図１２は、記録装置９００の鳥瞰図を示している。記録ヘッド８１０は、図１１に一部を示した記録ヘッドであり、インクタンク（記録剤容器）と共に、キャリッジ９２０の上に搭載されうる。キャリッジ９２０は、螺旋溝９２１を有するリードスクリュー９０４に取り付けられうる。リードスクリュー９０４の回転により、記録ヘッド８１０は、キャリッジ９２０と共にガイド９１９に沿って矢印ａ又はｂ方向に移動しうる。リードスクリュー９０４の回転は、駆動力伝達ギア９０２及び９０３を介して、駆動モータ９０１の回転に連動する。
記録用紙Ｐは、搬送部（不図示）によってプラテン９０６の上に搬送されうる。紙押え板９０５は、キャリッジ移動方向に沿って、記録用紙Ｐをプラテン９０６に対して押えうる。記録装置９００は、フォトカプラ９０７及び９０８を介して、キャリッジ９２０に設けられたレバー９０９の位置を確認し、駆動モータ９０１の回転方向の切換等を行いうる。支持部材９１０は、記録ヘッド８１０の各ノズルをキャッピングするキャップ部材９１１を支持しうる。吸引手段９１２は、キャップ部材９１１の内部を吸引し、キャップ内開口９１３を介して記録ヘッド８１０の吸引回復処理を為しうる。
クリーニングブレード９１４には、周知のクリーニングブレードが用いられ、移動部材９１５がクリーニングブレード９１４を前後方向に移動させうる。本体支持板９１６は、移動部材９１５及びクリーニングブレード９１４を支持しうる。レバー９１７は、吸引回復処理を開始するために設けられうる。
キャリッジ９２０と係合するカム９１８の移動に伴って、レバー９１７が移動する。駆動モータ９０１からの駆動力はクラッチ切換等の公知の伝達手段によって制御されうる。記録装置９００には記録制御部（不図示）が設けられ、記録装置９００は、外部からの記録データ等の電気信号に従って、各機構のそれぞれの駆動を制御しうる。記録装置９００は、記録ヘッド８１０の往復移動と、搬送部（不図示）による記録用紙Ｐの搬送とを繰り返し、記録用紙Ｐへの記録を完成させうる。
また、上記記録装置は、３Ｄデータを有し、３次元の像を形成する装置としても用いることができる。
このように、実施の形態１乃至３のいずれかの半導体装置１を記録装置に適用することによって、アンチヒューズメモリの情報がＥＳＤによって変化するのを防ぐことができ、記録装置の信頼性を向上することができる。
１ 半導体装置
１１ アンチヒューズ素子
ＭＤ１ 第３のトランジスタ（高耐圧トランジスタ）
ＥＰ ＥＳＤ保護素子
Ｂ ノード
Ｒｓ 第１の抵抗素子
Ｒｐ 第２高濃度Ｎ型拡散領域

Claims (19)

  1. アンチヒューズ素子と、
    前記アンチヒューズ素子に電圧を印加するための端子と、
    前記アンチヒューズ素子を介して前記端子に接続され、前記アンチヒューズ素子への電圧の印加を制御するトランジスタと、
    前記端子と、ノードを介して接続されたＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、
    前記ノードと前記アンチヒューズ素子との間の電流経路に設けられた第１の抵抗素子と、
    前記アンチヒューズ素子と並列に接続された第２の抵抗素子と、
    を有し、
    前記第１の抵抗素子に印加される電圧が大きくなると、前記第１の抵抗素子の抵抗値は大きくなり、
    前記アンチヒューズ素子に情報を書き込む際に前記端子に印加する電圧より高い電圧を印加した際の抵抗の変化率が、前記第２の抵抗素子より前記第１の抵抗素子の方が大きいことを特徴とする半導体装置。
  2. 前記アンチヒューズ素子はＭＯＳ構造を有し、前記ＭＯＳ構造のゲート酸化膜を絶縁破壊することによって情報が書き込まれるように構成されている請求項１に記載の半導体装置。
  3. 前記トランジスタはＭＯＳトランジスタである請求項１または２に記載の半導体装置。
  4. ＭＯＳトランジスタを有し、前記トランジスタを駆動する駆動部を、さらに有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１の抵抗素子は、前記第１の抵抗素子に印加される電圧が大きくなると、抵抗値が単調増加し、前記抵抗値の変化率も単調増加する構成である請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の抵抗素子と前記第２の抵抗素子は拡散抵抗である請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第２の抵抗素子の幅が、前記第１の抵抗素子の幅より広いことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の抵抗素子と前記第２の抵抗素子は、印加される電圧によって前記拡散抵抗が形成されている拡散領域の空乏層領域が変化し、高電圧を加えると実質的な抵抗幅が狭くなる請求項６に記載の半導体装置。
  9. 前記ＥＳＤ保護素子はＭＯＳトランジスタから構成され、ゲートとソースとバックゲートは接地され、ドレインが前記端子と第１の抵抗素子の間に接続されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. アンチヒューズ素子と、
    ソースおよびドレインの一方が、前記アンチヒューズ素子の一端と接続され、ソースおよびドレインの他方に第１電位が供給されるトランジスタと、
    前記アンチヒューズ素子の他端に一端が接続され、前記第１電位とは異なる第２電位が供給される端子に他端が接続された第１の抵抗素子と、
    前記端子と、前記第１の抵抗素子の他端との間の電気経路に接続されたＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、
    前記アンチヒューズ素子と並列に接続された第２の抵抗素子と、
    を有し、
    前記第１の抵抗素子は拡散抵抗であり、
    前記アンチヒューズ素子に情報を書き込む際に前記端子に印加する電圧より高い電圧を印加した際の抵抗の変化率が、前記第２の抵抗素子より前記第１の抵抗素子の方が大きいことを特徴とする半導体装置。
  11. 前記アンチヒューズ素子はＭＯＳ構造を有し、前記ＭＯＳ構造のゲート酸化膜を絶縁破壊することによって情報が書き込まれるように構成されている請求項１０に記載の半導体装置。
  12. 前記トランジスタはＭＯＳトランジスタである請求項１０または１１に記載の半導体装置。
  13. ＭＯＳトランジスタを有し、前記トランジスタを駆動する駆動部を、さらに有する請求項１０乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１の抵抗素子は、前記第１の抵抗素子に印加される電圧が大きくなると、抵抗値が単調増加し、前記抵抗値の変化率も単調増加する構成である請求項１０乃至１３のいずれか１項に記載の半導体装置。
  15. 前記第２の抵抗素子の幅が、前記第１の抵抗素子の幅より広い請求項１０乃至１４のいずれか１項に記載の半導体装置。
  16. 前記第１の抵抗素子は、印加される電圧によって前記拡散抵抗が形成されている拡散領域の空乏層領域が変化し、高電圧を加えると実質的な抵抗幅が狭くなる請求項１０乃至１５のいずれか１項に記載の半導体装置。
  17. 前記ＥＳＤ保護素子はＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートとソースとバックゲートは接地され、ドレインが前記端子と第１の抵抗素子の間に接続されている請求項１０乃至１６のいずれか１項に記載の半導体装置。
  18. 複数の吐出口と記録ヘッド用基板とを有する記録ヘッド部と、
    前記記録ヘッド部に取り付けられたインクタンクと、
    を有し、
    前記記録ヘッド用基板は、
    前記複数の吐出口に対応するように設けられた吐出用素子と、
    前記吐出用素子と電気的に接続された制御回路と、
    前記制御回路と電気的に接続された請求項１乃至１７のいずれか１項に半導体装置と、を有することを特徴とする記録装置。
  19. 前記吐出用素子はヒータであることを特徴とする請求項１８に記載の記録装置。
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