JP6587994B2 - ブランキングアパーチャアレイ装置、荷電粒子ビーム描画装置、および電極テスト方法 - Google Patents

Description

本発明の実施形態は、ブランキングアパーチャアレイ装置、荷電粒子ビーム描画装置、および電極テスト方法に関する。

半導体デバイスの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。半導体デバイスに所望の回路パターンを形成するためには、高精度の原画パターンが必要となる。ここで、電子ビーム（ＥＢ）描画技術は本質的に優れた解像性を有しており、高精度の原画パターンの生産に用いられる。

例えば、マルチビーム描画方式のＥＢ（電子ビーム）描画装置は、描画用にマルチビームを用いることで一度に多くのビームを照射できるため、１本の電子ビームで描画を行う場合に比べて、スループットを大幅に向上させることができる。このようなＥＢ描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各ビームをブランキングアパーチャアレイ（ＢＡＡ）装置に通す。その際、各ビームはＢＡＡ装置によって個別に偏向制御され、偏向されたビームは遮蔽物に当たり遮蔽（ブランキング）される。偏向されなかったビームは、試料上に照射される。なお、偏向されなかったビームは、試料上の所望の位置に照射されるように、ＢＡＡ装置とは別の偏向器によって偏向制御される。

図１０は、従来のＢＡＡ装置の構成を模式的に示す模式図である。

図１０(ａ)は、ＢＡＡ装置のブランキング動作を制御する制御回路１と、ＢＡＡ装置の電極を駆動する駆動回路２と、電子ビームを通すためのアパーチャ３とを示している。図１０(ａ)に示すように、ＢＡＡ装置は、複数のアパーチャ３を有するアパーチャアレイを備えている。図１０(ａ)のアパーチャアレイは、アレイ状に配置されたｍ×ｎ個のアパーチャ３を有している（ｍ、ｎは正の整数）。ＢＡＡ装置は、半導体チップ（ＢＡＡチップ）で構成されている。

図１０(ｂ)は、アパーチャアレイを構成する１つのアパーチャ３の電極部分を上方から見たときのパターン構造を示している。具体的には、図１０(ｂ)は、このアパーチャ３の付近に設けられた配線４ａ、４ｂ、ビアプラグ５ａ、５ｂ、および電極６ａ、６ｂを示している。電極６ａは、このアパーチャ３を通過する電子ビームを偏向するための偏向電極である。電極６ｂは、グランド（ＧＮＤ）電位が印加されるグランド電極である。以下、電極６ａを適宜「偏向電極」と表記し、電極６ｂを適宜「グランド電極」と表記する。なお、電極６ａはブランキング電極とも呼ばれ、電極６ｂはアース電極とも呼ばれる。

このＢＡＡ装置において、制御回路１と駆動回路２は半導体製造工程で製造される。一方、アパーチャアレイは、電極部分、すなわち、電極６ａや電極６ｂの部分を厚くする必要があるため、一般にはＭＥＭＳ（Micro Electro Mechanical Systems）製造工程で製造される。

制御回路１は、計算機システムから高速で転送される描画データを受信するための受信回路と、受信したデータを各アパーチャ３での偏向制御用に配信する配信回路等で構成されている。駆動回路２は、ＬＳＩ（Large Scale Integrated circuit）の内部電圧レベルを偏向電極６ａにより電子ビームを偏向するのに必要な電圧レベルに変換するレベル変換回路と、変換された電圧レベルを有する駆動信号を出力して実際に偏向電極６ａを駆動するバッファ回路等で構成されている。半導体製造工程で製造される制御回路１と駆動回路２は、ＬＳＩの出荷テスト工程において例えばスキャンテスト回路によりテストされる。

偏向電極６ａは、電子ビームの偏向制御用の電圧を印加するために使用される。アパーチャ３は、電子ビームが通過できるように半導体基板に形成された穴であり、アパーチャ３を挟んでＭＥＭＳ電極である偏向電極６ａとグランド電極６ｂとが配置されている。偏向電極６ａは、ビアプラグ５ａと配線４ａを介して下層の駆動回路２の出力につながっている。一方、グランド電極６ｂは、ビアプラグ５ｂと配線４ｂを介してグランド電位につながっている。配線４ａ、４ｂの例は、アルミニウム配線等の金属配線である。

ブランキングの際には、偏向電極６ａとグランド電極６ｂとの間に電圧を印加し、これにより発生する電界により電子ビームを偏向する。偏向電極６ａは、電気的には駆動回路２の電圧が印加されるだけで他の回路を駆動することはない。そのため、偏向電極６ａをテストするには、偏向電極６ａに直接接触する必要がある。しかしながら、偏向電極６ａに直接接触して偏向電極６ａをテストすることは、偏向電極６ａのサイズが数１０ｎｍと小さいことから困難である。

そのため、偏向電極６ａの検査では、ＭＥＭＳ工程の終了時点に偏向電極６ａが剥離していないことを目視で確認したり、偏向電極６ａを駆動し配線４ａ、４ｂ間に流れる電流を測定することで配線４ａ、４ｂがショートしているかどうかをテストしたりする。しかしながら、この検査では、偏向電極６ａがオープンになっている不良は検出することができない。よって、偏向電極６ａのオープン不良は、ＢＡＡ装置をプリント基板に実装し、この基板をＥＢ描画装置に実際に搭載し、ＥＢ描画装置が電子ビームを適切に制御できるかどうかを確認することで判断されている。

特開２０１３−１２８０３１号公報 特開２０１３−１２８０３２号公報 特開２０１３−１９７４６９号公報

ＢＡＡ装置のアパーチャ３を通過する電子ビームの中に、電極６ａの不良等が原因で制御できない不良ビームが存在する場合、不良ビームを使用せず精度を落とさないで描画を行う方法がある。そして、この描画方法で使用する不良ビーム検出工程として、電子ビームが当たる位置にＸＹステージを移動し、ファラデーカップで電流を検出して電子ビームが不良かどうかをテストする方法が知られている。

このように、ＥＢ描画装置を使用して電極部分をテストする場合、ＢＡＡ装置の電極６ａの数が少なければテスト時間はさほど長くならない。しかしながら、ＥＢ描画装置の描画処理のスループット向上のためにＢＡＡ装置のアパーチャ３の数（電極６ａの数） が今後数万個以上に増えた場合には、長いテスト時間がかかることは問題である。

また、電極６ａの数が増えると、不良ビームの数が増えて不良の解析により時間がかかることになり、不良発生の影響が増大する。不良ビームを使用せず精度を落とさないで描画を行う上記方法は、不良ビームに近接するビームの近接効果を利用して不良ビーム位置の描画を行うため、さらに不良ビームが多い場合にはこの描画方法は限界となり、正常な描画が困難になる。この場合、ＢＡＡチップ（ＢＡＡ装置）が載った基板全体が使用できなくなり、基板全体を不良品として交換する必要があり、経済的に問題である。そのため、電極６ａを容易かつ完全にテストでき、ＢＡＡ装置の不良個所を特定できるテスト方法が必要とされている。

また、ＥＢ描画装置を使用して実施する不良ビーム箇所の特定は、通常数カ月に１回の定期点検で実施されることが多い。しかしながら、定期点検後のＥＢ描画装置の使用中に電極６ａが剥離した場合は、この剥離した電極６ａによるビームが不良ビームとして認識されていないため、描画されたマスクにパターンエラーが発生する。

ＥＢ描画装置の使用時の電極６ａの剥離の主な原因は、ＢＡＡチップを基板に実装する際に、ＢＡＡチップと基板との熱膨張率の違いのためにチップに反りが発生し、チップの反りにより電極６ａに応力が発生することにあると考えられる。

今後開発されるＢＡＡチップは、スループット向上のためにアパーチャ３の数が数万以上になるため、チップサイズが大きくなる傾向にある。チップサイズが大きくなると、熱膨張率の違いによるチップの反りも大きくなり、電極６ａが剥離しやすくなる。ＥＢ描画装置の使用中に電極６ａが剥離してパターンエラーが発生した場合には、パターンエラーの原因は多数考えられるため、原因を特定するのに時間がかかり、その間ＥＢ描画装置が使用できない。そのため、ＥＢ描画装置の使用時に電極６ａの剥離を検出できる手段が必要とされている。

そこで、本発明の実施形態は、ブランキングアパーチャアレイ装置の電極の数が多い場合にも電極を容易にテストすることが可能なブランキングアパーチャアレイ装置、荷電粒子ビーム描画装置、および電極テスト方法を提供することを目的とする。

一の実施形態によれば、ブランキングアパーチャアレイ装置は、アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャを備える。前記装置はさらに、前記複数のアパーチャに対してそれぞれ設けられた第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段であって、ブランキング制御を行う第１電極と、前記第１電極と対向し、グランド接続された第２電極と、前記第１電極に電気的に接続された第１ビアプラグと、前記第１電極に電気的に接続された第２ビアプラグと、前記第１電極を駆動する駆動信号を、前記第１ビアプラグを介して前記第１電極に供給する駆動手段と、前記第１電極に対応して設けられ、前記駆動信号と、前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する比較手段とを備える。

また、好適には、前記装置は、前記複数のアパーチャを複数のブロックに分け、前記比較手段からの比較結果信号の出力を前記ブロックごとに圧縮し、前記圧縮の結果を示す圧縮結果信号を出力する圧縮手段をさらに備える。

さらに、好適には、前記比較結果信号は、前記駆動信号の論理レベルと、前記第２ビアプラグから得られた信号の論理レベルとの排他的論理和の演算結果を示す。

別の実施形態によれば、荷電粒子ビーム描画装置は、アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャを備える。前記装置はさらに、前記複数のアパーチャに対してそれぞれ設けられた第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段であって、ブランキング制御を行う第１電極と、前記第１電極と対向し、グランド接続された第２電極と、前記第１電極に電気的に接続された第１ビアプラグと、前記第１電極に電気的に接続された第２ビアプラグと、前記第１電極を駆動する駆動信号を、前記第１ビアプラグを介して前記第１電極に供給する駆動手段と、前記第１電極に対応して設けられ、前記駆動信号と、前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する比較手段とを備える。前記装置はさらに、前記比較結果信号に基づいて、前記荷電粒子ビームによる描画を制御する制御手段を備える。

別の実施形態によれば、電極テスト方法は、アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャに対して、第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段がそれぞれ設けられたブランキングアパーチャアレイ装置についての電極テスト方法であって、前記第１電極を駆動する駆動信号を、前記第１電極に電気的に接続された前記第１ビアプラグを介して前記駆動手段から前記第１電極に供給する工程を備える。前記方法はさらに、前記第１電極に対応して設けられた比較手段が、前記駆動信号と、前記第１電極に電気的に接続された前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する工程を備える。前記方法はさらに、前記比較結果信号に基づいて、前記ブランキングアパーチャアレイ装置が不良であるかどうかを判定する工程を備える。

本発明の実施形態によれば、ブランキングアパーチャアレイ装置の電極の数が多い場合にも電極を容易にテストすることが可能となる。

一の実施形態のＥＢ描画装置の構成を示す模式図である。 本実施形態のアパーチャ部材の構成を示す模式図である。 本実施形態のＢＡＡ装置の構成を示す模式図である。 本実施形態のＢＡＡ装置の構成を示す断面図である。 本実施形態の比較回路の出力の利用方法を説明するための模式図である。 本実施形態のテスト出力回路の第１の例を示す回路図である。 本実施形態のテスト出力回路の第１の例の動作を説明するためのタイミングチャートである。 本実施形態のテスト出力回路の第２の例を示す回路図である。 本実施形態のテスト出力回路の第２の例の動作を説明するためのタイミングチャートである。 従来のＢＡＡ装置の構成を模式的に示す模式図である。

以下、本発明の実施形態を、図面を参照して説明する。

図１は、一の実施形態のＥＢ描画装置１００の構成を示す模式図である。図１に示すマルチビーム描画方式のＥＢ描画装置１００は、荷電粒子ビーム描画装置の一例であり、描画部１１０と制御部１２０とを備えている。

そして、描画部１１０は、電子鏡筒１１１、描画室１１２、ＸＹステージ１１３、およびミラー１１４を備え、電子鏡筒１１１内に電子銃２０１、照明レンズ２０２、アパーチャ部材２０３、ＢＡＡ装置２０４、縮小レンズ２０５、制限アパーチャ部材２０６、対物レンズ２０７、偏向器２０８、およびブランキングアパーチャステージ装置２０９を備えている。図１のＢＡＡ装置２０４は、基板に実装された半導体チップ（ＢＡＡチップ）であり、この基板がブランキングアパーチャステージ装置２０９上に載置されている。

また、制御部１２０は、制御計算機１２１、メモリ１２２、偏向制御回路１２３、ステージ位置検出器１２４、および記憶装置１２５、１２６と、これらを互いに接続するバスを備えている。制御計算機１２１は、制御手段の一例である。記憶装置１２５には、描画データが格納され、記憶装置１２６には、各ショットの照射時間データが格納される。

制御計算機１２１は、種々のデータの情報処理を行うデータ処理部１３１と、ＥＢ描画装置１００の描画動作を制御する描画制御部１３２とを備えている。データ処理部１３１と描画制御部１３２は、電気回路により実現されてもよいし、コンピュータプログラムをプロセッサにより実行することで実現されてもよい。データ処理部１３１および描画制御部１３２における入出力情報や演算中の情報は、メモリ１２２に都度格納される。

ＥＢ描画装置１００は、電子銃２０１から放出された電子ビーム２００を、照明レンズ２０２を介して、複数の穴を持ったアパーチャ部材２０３に照射する。電子ビーム２００は、荷電粒子ビームの一例である。電子ビーム２００がこれらの穴を通ることにより、マルチビーム２０ａ〜２０ｅが形成される。以下、マルチビーム２０ａ〜２０ｅの各々を、適宜「ビーム２０」と表記する。

ＥＢ描画装置１００はさらに、各ビーム２０をＢＡＡ装置２０４に通す。その際、各ビーム２０はＢＡＡ装置２０４によって個別に偏向制御され、偏向されたビーム２０は制限アパーチャ部材２０６に当たり遮蔽（ブランキング）される。この偏向制御は、偏向制御回路１２３を介して制御計算機１２１により行われる。図１では、符号２０ａで示すビーム２０が制限アパーチャ部材２０６に当たっている。

一方、ＢＡＡ装置２０４によって偏向されなかったビーム２０は、縮小レンズ２０５、制限アパーチャ部材２０６、および対物レンズ２０７を介して、ＸＹステージ１１３に載置された試料１０１上に照射される。試料１０１の例は、マスクブランクス、露光用マスク、半導体基板などである。図１では、符号２０ｂ〜２０ｄで示すビーム２０が試料１０１上に照射されている。

なお、ＢＡＡ装置２０４によって偏向されなかったビーム２０は、試料１０１上の所望の位置に照射されるように、偏向器２０８によって偏向制御される。

図２は、本実施形態のアパーチャ部材２０３の構成を示す模式図である。

図２の一例において、アパーチャ部材２０３の矩形領域２０３ａ内には、ｙ方向にｍ列、ｘ方向にｎ列の穴（開口部）２０３ｂが所定の配列ピッチでマトリクス状に形成されている。これらの穴２０３ｂの形状は、同じ寸法の矩形であるが、これらの形状は矩形に限られるものではなく、例えば同じ半径の円形としてもよい。これらの穴２０３ｂを電子ビーム２００の一部が通過することで、マルチビーム２０ａ〜２０ｅが形成されることになる。

図３は、本実施形態のＢＡＡ装置２０４の構成を示す模式図である。

図３(ａ)は、図１０(ａ)と同様に、ＢＡＡ装置２０４のブランキング動作を制御する制御回路１と、ＢＡＡ装置２０４の電極を駆動する駆動回路２と、電子ビーム２００（マルチビーム２０ａ〜２０ｅ）を通すためのアパーチャ３とを示している。駆動回路２は、駆動手段の一例である。図３(ａ)に示すように、ＢＡＡ装置２０４は、複数のアパーチャ３を有するアパーチャアレイを備えている。図３(ａ)のアパーチャアレイは、アレイ状に配置されたｍ×ｎ個のアパーチャ３を有している。このように、ＢＡＡ装置２０４は、アパーチャ部材２０３の穴２０３ｂと同数のアパーチャ３を有している。

図３(ａ)はさらに、比較手段の一例となる比較回路７を示している。本実施形態のＢＡＡ装置２０４は、アパーチャ３と同数の比較回路７を備えており、各比較回路７が１つのアパーチャ３に対応している。同様に、本実施形態のＢＡＡ装置２０４は、アパーチャ３と同数の駆動回路２を備えており、各駆動回路２が１つのアパーチャ３に対応している。比較回路７の詳細については後述する。

図３(ｂ)は、図１０(ｂ)と同様に、アパーチャアレイを構成する１つのアパーチャ３の電極部分を上方から見たときのパターン構造を示している。具体的には、図３(ｂ)は、このアパーチャ３に対して設けられた配線４ａ、４ｂ、４ｃ、ビアプラグ５ａ、５ｂ、５ｃ、および電極６ａ、６ｂを示している。ビアプラグ５ａ、５ｃはそれぞれ、第１および第２ビアプラグの一例である。また、電極６ａ、６ｂはそれぞれ、第１および第２電極の一例である。

電極６ａは、図３(ｂ)に示すアパーチャ３を通過するビーム２０を偏向するための偏向電極である。電極６ｂは、グランド（ＧＮＤ）電位が印加されるグランド電極である。ビアプラグ５ａ、５ｃは、互いに独立したビアプラグであり、互いに接触しないように電極６ａに電気的に接続されている。一方、ビアプラグ５ｂは、電極６ｂに電気的に接続されている。また、配線４ａ、４ｂ、４ｃはそれぞれ、ビアプラグ５ａ、５ｂ、５ｃに電気的に接続されている。上述のように、電極６ａは適宜「偏向電極」と表記し、電極６ｂは適宜「グランド電極」と表記する。

このＢＡＡ装置２０４において、制御回路１、駆動回路２、および比較回路７は半導体製造工程で製造される。一方、アパーチャアレイは、電極部分、すなわち、電極６ａや電極６ｂの部分を厚くする必要があるためＭＥＭＳ製造工程で製造することが望ましい。

制御回路１および駆動回路２の動作は、前述の通りである。制御回路１は、制御計算機１２１から受信した描画データを各アパーチャ３での偏向制御用に配信する。駆動回路２は、偏向電極６ａを駆動する駆動信号を出力する。駆動信号は、偏向電極６ａによりビーム２０を偏向するのに必要な電圧レベルを有し、配線４ａおよびビアプラグ５ａを介して偏向電極６ａに供給される。

偏向電極６ａは、アパーチャ３を通過するビーム２０の偏向制御用の電圧を印加するために使用される。駆動回路２から偏向電極６ａに駆動信号が供給されると、偏向電極６ａとグランド電極６ｂとの間に電圧が印加され、これにより発生する電界によりビーム２０が偏向される。偏向電極６ａは、ビアプラグ５ａと配線４ａとを介して駆動回路２の出力につながっており、ビアプラグ５ｃと配線４ｃとを介して比較回路７の入力につながっている。一方、グランド電極６ｂは、ビアプラグ５ｂと配線４ｂとを介してグランド電位につながっている。

比較回路７は、駆動回路２から出力された駆動信号の論理レベルと、ビアプラグ５ｃから得られた信号の論理レベルとを比較して、この比較の結果を示す比較結果信号Ｓを出力する。比較回路７は、ＢＡＡ装置２０４をＥＢ描画装置１００内に収容する前の電極テストで利用してもよいし、ＢＡＡ装置２０４がＥＢ描画装置１００内に収容されている状態での電極テストで利用してもよい。以下の説明は、前者の電極テストを想定して記載するが、後者の電極テストにも適用可能である。

電極６ａをテストする場合、テストパターンを保持する駆動信号を駆動回路２からビアプラグ５ａを介して電極６ａに入力する。この駆動信号は、駆動回路２とビアプラグ５ａとの間の配線４ａから比較回路７にも入力される。

ここで、電極６ａが正常に形成されていれば、この駆動信号と同じ信号が電極６ａからビアプラグ５ｃおよび配線４ｃを介して比較回路７に入力される。この場合、比較回路７は、配線４ａと配線４ｃから同じ論理レベルの信号を受信するため、両信号の論理レベルが一致した場合の論理レベルを有する比較結果信号Ｓを出力する。

例えば、比較回路７を排他的論理和（ＸＯＲ）で構成した場合、電極６ａが正常の場合、比較回路７は、両信号の一致を示す「論理０」を出力する。理由は、配線４ａからの駆動信号が「論理０」であれば、配線４ｃからの信号も「論理０」となり、比較回路７の出力はＸＯＲ（０，０）＝０となるからである。また、配線４ａからの駆動信号が「論理１」であれば、配線４ｃからの信号も「論理１」となり、比較回路７の出力はＸＯＲ（１，１）＝０となるからである。

一方、不良がある場合は、比較回路７は後述のように動作する。なお、ビアプラグ５ａとビアプラグ５ｃが正常に形成され、単純なショート不良であれば、半導体製造工程で製作した駆動回路２の出力とＭＥＭＳ工程で製作した偏向電極が繋がっており、通常のスキャンテスト等による駆動回路のテスト工程にて不良はリジェクトできる。従って以下、ビアプラグ５ａがオープンの場合で、かつ、配線４ｃがＶＤＤまたはＧＮＤにショートしている場合とオープンの場合とについて説明する。

先ず、ビアプラグ５ａがオープンで電極６ａがＶＤＤ電位（電源電位）とショートしている場合、配線４ａからの駆動信号が「論理０」のときには、比較回路７は、両信号の不一致を示す「論理１」を出力する。理由は、配線４ａからの駆動信号が「論理０」となっても、配線４ｃからの信号は常に「論理１」であるため、比較回路７の出力はＸＯＲ（０，１）＝１となるからである。ビアプラグ５ａがオープンで電極６ａがＶＤＤ電位とショートしている場合には、配線４ａからの駆動信号が「論理１」のときには、比較回路７は、両信号の一致を示す「論理０」を出力する。

また、ビアプラグ５ａがオープンで電極６ａがＧＮＤ電位（グランド電位）とショートしている場合、配線４ａからの駆動信号が「論理１」のときには、比較回路７は、両信号の不一致を示す「論理１」を出力する。理由は、配線４ａからの駆動信号が「論理１」となっても、配線４ｃからの信号は常に「論理０」であるため、比較回路７の出力はＸＯＲ（１，０）＝１となるからである。ビアプラグ５ａがオープンで電極６ａがＧＮＤ電位とショートしている場合には、配線４ａからの駆動信号が「論理０」のときには、比較回路７は、両信号の一致を示す「論理０」を出力する。

また、ビアプラグ５ａが正常に形成されていない等の理由で電極６ａがオープン状態の場合には、配線４ｃからの信号の論理レベルは「論理０」になるか「論理１」になるか不明である。しかしながら、電極６ａがＶＤＤ電位またはＧＮＤ電位とショートしている場合と同様に、配線４ａからの駆動信号が「論理０」と「論理１」のいずれかのときに、比較回路７の出力が「論理１」となる。

このように、本実施形態の電極テストでは、テストパターンを保持する駆動信号を駆動回路２から電極６ａに入力し、配線４ａからの駆動信号と配線４ｃから信号とを比較回路７に入力する。そして、比較回路７は、両信号の論理レベルの排他的論理和の演算結果を示す比較結果信号Ｓを出力する。

そのため、電極６ａが正常であれば、駆動信号が「論理０」でも「論理１」でも、比較結果信号Ｓは「論理０」となる。一方、電極６ａがショート状態またはオープン状態であれば、駆動信号が「論理０」または「論理１」のときに、比較結果信号Ｓが「論理１」となる。よって、本実施形態によれば、ビアプラグ５ａがオープンの場合の電極６ａの不良を比較結果信号Ｓから判定することが可能となる。

本実施形態の電極テストは、比較回路７からの比較結果信号Ｓを利用するため、ＢＡＡ装置２０４をＥＢ描画装置１００に実際に搭載しなくても実行可能である。そのため、本実施形態によれば、ＢＡＡ装置２０４をＥＢ描画装置１００に搭載して、アパーチャ３ごとに時間のかかるビームテストを行うことを回避することが可能となる。本実施形態の電極テストは、ＢＡＡ装置２０４の出荷テストに適用することができ、出荷テスト時に電極６ａの不良を検出することが可能となる。

なお、本実施形態では、いずれの電極６ａにも不良が発生していないＢＡＡ装置２０４を良品と判定し、いずれかの電極６ａに不良が発生しているＢＡＡ装置２０４を不良品と判定する。この判定は、比較結果信号Ｓに基づいて人間がマニュアルで行ってもよいし、比較結果信号Ｓに基づいて自動的に行ってもよい。

また、本実施形態の電極テストは、ＢＡＡ装置２０４をＥＢ描画装置１００内に収容する前に行ってもよいし、ＢＡＡ装置２０４がＥＢ描画装置１００内に収容されている状態で行ってもよい。前者の場合には、例えば比較結果信号Ｓをテスターで検出し、ＢＡＡ装置２０４が不良であるか否かをテスターが判定する。後者の場合には、例えば比較結果信号Ｓを制御計算機１２１に入力し、ＢＡＡ装置２０４が不良であるか否かを制御計算機１２１が判定する。この場合、制御計算機１２１は、ＥＢ描画装置１００の稼働前や稼働中にＢＡＡ装置２０４の不良が検出された場合には、試料１０１への描画を停止することにしてもよい。

なお、本実施形態の電極テストでは、各比較回路７からの比較結果信号Ｓの代わりに、複数の比較回路７からの比較結果信号Ｓを圧縮した圧縮結果信号に基づいて、ＢＡＡ装置２０４が不良であるか否かを判定してもよい。圧縮結果信号の詳細については後述する。

図４は、本実施形態のＢＡＡ装置２０４の構成を示す断面図である。

図４に示すように、ＢＡＡ装置２０４は、基板１１と、基板１１上に絶縁膜１２を介して形成された導電膜１３と、導電膜１３上に絶縁膜１４を介して形成された配線４ａ〜４ｃ、ビアプラグ５ａ〜５ｃ、および電極６ａ、６ｂとを備えている。配線４ａおよびビアプラグ５ａは、絶縁膜１５により、配線４ｃおよびビアプラグ５ｃと電気的に絶縁されている。

基板１１の例は、シリコン基板等の半導体基板である。図４は、基板１１等を貫通するように形成されたアパーチャ３を示している。電極６ａ、６ｂは、アパーチャ３を挟むように配置されている。電極６ａは、ビアプラグ５ａを介して配線４ａ上に形成され、ビアプラグ５ｃを介して配線４ｃ上に形成されている。一方、電極６ｂは、ビアプラグ５ｂを介して配線４ｂ上に形成されている。図４は、アパーチャ３を通過するビーム２０が電極６ａにより偏向されて制限アパーチャ部材２０６に当たる軌道を、点線で示している。

図４に示すように、ＢＡＡ装置２０４の電極部分、すなわち、電極６ａや電極６ｂの部分は、他の部分より厚く形成されている。そのため、本実施形態のアパーチャアレイは、ＭＥＭＳ製造工程で製造することが望ましいが、ＭＥＭＳ製造工程に限定されるものではない。

図５は、本実施形態の比較回路７の出力の利用方法を説明するための模式図である。

本実施形態のＢＡＡ装置２０４は、アパーチャ３と同数の比較回路７を備えており、各比較回路７が１つのアパーチャ３に対応している。図５では、これらのアパーチャ３を、符号３_１、１、３_１、２、・・・３_１、ｎ、・・・３_ｍ、ｎのように添字で区別している。同様に、これらのアパーチャ３用の比較回路７からの比較結果信号Ｓを、符号Ｓ_１、１、Ｓ_１、２、・・・Ｓ_１、ｎ、・・・Ｓ_ｍ、ｎのように添字で区別している。

ＢＡＡ装置２０４はさらに、ｍ個の第１圧縮回路２１_１〜２１_ｍと、１個の第２圧縮回路２２とを備えている。第１圧縮回路２１_１〜２１_ｍと第２圧縮回路２２は、圧縮手段の例である。図５はさらに、第１圧縮回路２１_１〜２１_ｍから出力される圧縮結果信号Ｃ_１〜Ｃ_ｍと、第２出力回路２２から出力される圧縮結果信号Ｄとを示している。なお、第１圧縮回路２１_１〜２１_ｍ同士や、圧縮結果信号Ｃ_１〜Ｃ_ｍ同士を互いに区別する必要がない場合には、第１圧縮回路２１や圧縮結果信号Ｃと表記する（他の添字付き符号についても同様）。

比較回路７はアパーチャ３ごとに存在するため、今後開発されるＢＡＡ装置２０４では数万個の比較回路７が設けられる。しかしながら、ＢＡＡ装置２０４の外部端子の個数には制限があるため、すべての比較結果信号Ｓを外部に出力することは難しい。

比較回路７用の外部端子数を減らすには、比較結果信号Ｓを所定のブロック単位で圧縮して出力すればよい。例えば、比較回路７がＸＯＲ（排他的論理和）ゲートの場合には、各ブロックの複数の比較結果信号ＳをＯＲ（論理和）ゲートに入力し、ＯＲゲートから１つの圧縮結果信号Ｃを出力することで、これらの比較結果信号Ｓを１つの圧縮結果信号Ｃに圧縮することができる。

この場合、これらの比較結果信号Ｓの論理レベルがすべて「論理０」であれば、圧縮結果信号Ｃの論理レベルは「論理０」となり、このブロックは不良の電極６ａを含まないことが判明する。一方、これらの比較結果信号Ｓの論理レベルの中に１つでも「論理１」があれば、圧縮結果信号Ｃの論理レベルは「論理１」となり、このブロックは不良の電極６ａを含むことが判明する。各ブロックがＫ個（Ｋは２以上の整数）の比較回路７を含む場合、比較回路７用の外部端子数は圧縮により１／Ｋに減らすことができる（各ブロックの詳細は後述する）。

よって、第１圧縮回路２１_１は、ｎ個の比較結果信号Ｓ_１、１〜Ｓ_１、ｎの論理和をとり、この論理和の演算結果を圧縮結果信号Ｃ_１として出力する。同様に、第１圧縮回路２１_２〜２１_ｍはそれぞれ、対応するｎ個の比較結果信号Ｓの論理和をとり、この論理和の演算結果を圧縮結果信号Ｃ_２〜Ｃ_ｍとして出力する。第１圧縮回路２１_１〜２１_ｍの各々は、複数の比較手段からの比較結果信号を圧縮する圧縮手段の一例であり、ここでは、各圧縮手段が、ｍ個の比較手段からの比較結果信号Ｓを圧縮結果信号Ｃに圧縮している。

さらに、第２圧縮回路２２は、ｍ個の圧縮結果信号Ｃ_１〜Ｃ_ｍの論理和をとり、この論理和の演算結果を圧縮結果信号Ｄとして出力する。これにより、比較回路７用の外部端子数を、１個に減らすことが可能となる。この場合、ｍ×ｎ個の比較結果信号Ｓの論理レベルがすべて「論理０」があれば、圧縮結果信号Ｄの論理レベルは「論理０」となり、ＢＡＡ装置２０４は不良の電極６ａを含まないことが判明する。一方、ｍ×ｎ個の比較結果信号Ｓの論理レベルの中に１つでも「論理１」があれば、圧縮結果信号Ｄの論理レベルは「論理１」となり、ＢＡＡ装置２０４は不良の電極６ａを含むことが判明する。第１圧縮回路２１_１〜２１_ｍおよび第２圧縮回路２２の組合せも、複数の比較手段からの比較結果信号を圧縮する圧縮手段の一例であり、ここでは、この圧縮手段が、ｍ×ｎ個の比較手段からの比較結果信号Ｓを圧縮結果信号Ｄに圧縮している。

なお、ｍ×ｎ個の比較回路７を分割するブロックは、図５とは異なる方式で設定してもよい。例えば、図５のように横列のｎ個の比較回路７を１ブロックに設定する代わりに、縦列のｍ個の比較回路７を１ブロックに設定してもよい。

以上の電極テストは例えば、ＢＡＡ装置２０４の出荷段階で不良品を検出するためにテスターを用いて実施される。この場合には、圧縮結果信号Ｄをテスターに出力し、ＢＡＡ装置２０４が不良であるか否かをテスターが判定する。

一方、この電極テストをＢＡＡ装置２０４がＥＢ描画装置１００内に収容されている状態で実行する場合には、圧縮結果信号ＤをＥＢ描画装置１００のポート入力または割り込み入力に入力する。これにより、ＥＢ描画動作状態において電極剥離等により電極６ａの不良が発生したことを、ＥＢ描画装置１００（制御計算機１２１）に認識させることが可能となる。

通常、ＥＢ描画装置１００には、不良の電極６ａのないＢＡＡ装置２０４が搭載されるが、電極剥離等によりＥＢ描画時にＢＡＡ装置２０４の電極６ａの不良が発生してしまうことがある。この場合、従来は描画したマスクにパターンエラーが発生した際に、原因を調査するためにＥＢ描画装置１００を停止していた。パターンエラーの原因は多数存在するため、パターンエラーによる停止は、ＥＢ描画装置１００の稼働率の低下の大きな原因となるおそれがある。

一方、本実施形態のＥＢ描画動作状態では、駆動回路２が駆動信号を都度出力し、電極剥離の発生時には、不良の電極６ａに対応する比較回路７が「論理１」の比較結果信号Ｓを出力する。この場合、第２圧縮回路２２は「論理１」の圧縮結果信号Ｄを出力することから、ＥＢ描画装置１００は、ＢＡＡ装置２０４の電極６ａの不良が発生したことを圧縮結果信号Ｄから認識することができる。

そして、本実施形態のＥＢ描画装置１００は、「論理１」の圧縮結果信号Ｄを受信した場合には、ワーニングやエラーを出力することで、電極６ａの不良が発生した段階でＥＢ描画装置１００の描画動作を停止させる。この場合、描画動作の停止の原因がＢＡＡ装置２０４にあることが判明しているため、ＢＡＡ基板２０４を交換して描画動作を再開することで、ＥＢ描画装置１００の稼働率の低下を最小限に抑えることができる。

図６は、本実施形態のテスト出力回路の第１の例を示す回路図である。

図６において、ＢＡＡ装置２０４は、駆動回路としてフリップフロップ回路２を備え、比較回路７としてＸＯＲゲートを備えると共に、比較回路７の後段にテスト出力回路２３を備えている。テスト出力回路２３は、ＯＲゲート２３ａとフリップフロップ回路２３ｂとを備えている。

なお、図６ではフリップフロップ２が直接電極電圧を駆動できるものとしているが、論理回路の電圧より電極電圧の方が高い場合には、フリップフロップ２とビアプラグ５ａとの間にレベル変換回路を挿入して駆動信号の電圧レベルを論理回路の電圧から電極電圧へ変換するとともに、電極電圧を入力可能で論理回路の電圧レベルを出力可能なレベル変換回路をビアプラグ５ｃとＸＯＲゲート７との間に挿入すると良い。

比較回路７は、駆動回路２からの駆動信号の論理レベルと、ビアプラグ５ｃからの信号の論理レベルとを比較する。この際、ビアプラグ５ｃからの信号の論理レベルの変化が、駆動信号の論理レベルの変化よりも遅いため、これらの信号の位相差に起因する髭状のパルスが、比較回路７からの比較結果信号Ｓに現れる。比較結果信号Ｓをそのまま圧縮する場合には、このパルスが圧縮結果信号Ｄにも反映されてしまう。

そこで、圧縮結果信号ＤをＥＢ描画装置１００に入力して電極剥離をモニタする場合に髭状のパルスが問題となるときには、比較結果信号Ｓの髭状のパルスをフリップフロップ回路によりマスクするか、あるいは駆動回路２の動作タイミングを制御する信号等で髭状のパルスをマスクすることが望ましい。テスト出力回路２３は、前者のマスキングのために設けられている（後述するテスト出力回路２４は、後者のマスキングのために設けられている）。テスト出力回路２３の動作については、図７を参照して説明する。

図７は、本実施形態のテスト出力回路の第１の例の動作を説明するためのタイミングチャートである。

図７(ａ)は、駆動回路２に入力される描画データを示し、図７(ｂ)は、駆動回路２に入力される描画データタイミング制御信号を示す。また、図７(ｃ)は、ビアプラグ５ａで計測される信号の変化を示し、図７(ｄ)は、ビアプラグ５ｃで計測される信号の変化を示す。

駆動回路２が描画データを取り込むタイミングは、描画データタイミング制御信号の立ち上がりにより規定される。時間ｔ_１、ｔ_３、ｔ_５、ｔ_７は、描画データタイミング制御信号が立ち上がる時間を示している。駆動回路２は、描画データおよび描画データタイミング制御信号に応じて駆動信号を出力し、その結果、図７(ｃ)の信号がビアプラグ５ａで計測される。さらには、図７(ｄ)の信号がビアプラグ５ｃで計測される。図７(ｄ)の信号の論理レベルの変化が、図７(ｃ)の信号の論理レベルの変化よりも遅いことに留意されたい。

比較回路７には、駆動回路２からの駆動信号と、ビアプラグ５ｃからの信号とが入力される。この際、図７(ｃ)および図７(ｄ)から理解されるように、ビアプラグ５ｃからの信号の論理レベルの変化が、駆動信号の論理レベルの変化よりも遅いため、これらの信号の位相差に起因する髭状のパルスが、比較回路７からの比較結果信号Ｓに現れる（図７(ｅ)）。

ここで、フリップフロップ回路２３ｂには、ＯＲゲート２３ａからの出力信号と、図７(ｆ)に示すクロック信号（ＣＬＫ）とが入力される。さらに、ＯＲゲート２３ａには、比較回路７からの比較結果信号Ｓと、フリップフロップ回路２３ｂからの出力信号とが入力される。そして、フリップフロップ回路２３ｂがＯＲゲート２３ａからの出力信号を取り込むタイミングは、クロック信号の立ち上がりにより規定される。時間ｔ_２、ｔ_４、ｔ_６、ｔ_８は、クロック信号が立ち上がる時間を示している。

図７(ｆ)に示すように、クロック信号は、時間ｔ_１、ｔ_３、ｔ_５、ｔ_７からそれぞれ十分に遅れた時間ｔ_２、ｔ_４、ｔ_６、ｔ_８に立ち上がる。具体的には、時間ｔ_２、ｔ_４、ｔ_６、ｔ_８はそれぞれ、髭状のパルスのパルス幅よりも長い時間だけ、時間ｔ_１、ｔ_３、ｔ_５、ｔ_７から遅れている。そのため、フリップフロップ回路２３ｂは、髭状のパルスの影響を受けないタイミングに、ＯＲゲート２３ａからの出力信号を取り込むことができる。よって、フリップフロップ回路２３ｂは、テスト出力信号として、髭状のパルスを除去した比較結果信号Ｓを出力することができる（図７(ｇ)）。テスト出力信号は、図５のいずれかの第１圧縮回路２１に入力される。

なお、フリップフロップ回路２３ｂには、比較結果信号Ｓそのものではなく、比較結果信号Ｓとこのテスト出力信号とのＯＲ演算結果が入力される。よって、テスト出力信号の論理レベルが一旦「論理１」に変化すると、テスト出力信号の論理レベルはその後、継続的に「論理１」となる。これにより、圧縮結果信号Ｄを検出するテスターや制御計算機１２１は、ＢＡＡ装置２０４の不良発生を確実に検出することが可能となる。

図８は、本実施形態のテスト出力回路の第２の例を示す回路図である。

図８において、ＢＡＡ装置２０４は、駆動回路２としてフリップフロップ回路を備え、比較回路７としてＸＯＲゲートを備えると共に、比較回路７の後段にテスト出力回路２４を備えている。テスト出力回路２４は、ＮＯＴゲート２４ａとＮＯＲゲート２４ｂとを備えている。

テスト出力回路２４は、上述のテスト出力回路２３と同様に、比較結果信号Ｓの髭状のパルスのマスキングのために設けられている。テスト出力回路２４の動作については、図９を参照して説明する。

図９は、本実施形態のテスト出力回路の第２の例の動作を説明するためのタイミングチャートである。

図９(ａ)は、駆動回路２に入力される描画データを示し、図９(ｂ)は、駆動回路２に入力される描画データタイミング制御信号を示す。また、図９(ｃ)は、ビアプラグ５ａで計測される信号の変化を示し、図９(ｄ)は、ビアプラグ５ｃで計測される信号の変化を示す。図９(ｅ)は、比較回路７から出力される比較結果信号Ｓを示す。図９(ａ)〜図９(ｅ)の信号の性質はそれぞれ、図７(ａ)〜図７(ｅ)の信号と同様である。

ここで、ＮＯＴゲート２４ａには、図９(ｅ)の比較結果信号Ｓが入力される。さらに、ＮＯＲゲート２４ｂには、ＮＯＴゲート２４ａからの出力信号と、図９(ｂ)の描画データタイミング制御信号とが入力される。そして、テスト出力回路２４は、テスト出力信号として、ＮＯＲゲート２４ｂからの出力信号を出力する（図９(ｆ)）。

ＮＯＲゲート２４ｂは、ＮＯＴゲート２４ａからの出力信号と、描画データタイミング制御信号とのＮＯＲ演算結果を、テスト出力信号として出力する。そのため、図９(ｂ)の描画データタイミング制御信号が「論理０」で、かつ、図９(ｅ)の比較結果信号Ｓが「論理１」の場合にのみ、図９(ｆ)のテスト出力信号が「論理１」になる。ここで、比較結果信号Ｓに髭状のパルスが現れると比較結果信号Ｓが「論理１」になるが、髭状のパルスが現れるタイミングは、描画データタイミング制御信号が「論理０」であるタイミングと異なっている（図９(ｂ)および図９(ｅ)を参照）。よって、ＮＯＴゲート２４ａは、テスト出力信号として、髭状のパルスを除去した比較結果信号Ｓを出力することができる（図９(ｆ)）。テスト出力信号は、図５のいずれかの第１圧縮回路２１に入力される。

なお、第１の例のテスト出力回路２３と、第２の例のテスト出力回路２４とを比較した場合、第２の例のテスト出力回路２４には、第１の例のテスト出力回路２３よりも構成がシンプルであるという利点がある。一方、第１の例のテスト出力回路２３では、テスト出力信号の論理レベルが一旦「論理１」に変化すると、テスト出力信号の論理レベルがその後、継続的に「論理１」となるため、ＢＡＡ装置２０４の不良発生を確実に検出できるという利点がある。

次に、図３を再び参照し、スキャンテスト回路によるＢＡＡ装置２０４のスキャンテストについて説明する。

不良解析や歩留まり向上のための解析のために、ＢＡＡ装置２０４のどのアパーチャ３の電極６ａが不良かを知りたい場合には、ＢＡＡ装置２０２にスキャンテスト回路を使用してもよい。

駆動回路２は例えば、あるサイクルごとに制御回路１から描画データを受け取り、同じサイクルの間は描画データの値を保持するためのフリップフロップ（Ｆ／Ｆ）回路を備えている。図６および図８に示す駆動回路２は、その一例である。この場合、ＢＡＡ装置２０４のテスト容易化のために、駆動回路２のＦ／Ｆ回路を、スキャンテスト用のスキャンＦ／Ｆ回路に置き換えてもよい。

スキャンテストでは、テストする状態をすべてのＦ／Ｆ回路に設定するためのシフトイン動作を行う。さらには、シフトインしたデータを通常動作状態で動作させて、Ｆ／Ｆ回路にテスト結果を取り込むキャプチャー動作を行う。さらには、各Ｆ／Ｆ回路の出力を１サイクル毎にシフトしてスキャンアウト端子から出力し、この出力を期待値と比較するスキャンアウト動作を行う。スキャンテストでは、これらの動作によりＢＡＡ装置２０４のテストを行う。

どのアパーチャ３の電極６ａが不良かを判別するために、ＢＡＡ装置２０４に、比較回路７からの比較結果信号ＳをスキャンＦ／Ｆ回路にキャプチャーするテストモードを設けてもよい。駆動回路２から電極テスト用のテストパターンを比較回路７に入力した後、キャプチャー動作によりスキャンＦ／Ｆ回路に比較結果信号Ｓを取り込み、その後シフトアウト動作を行うことで、すべての比較結果信号Ｓをスキャンアウト端子から１サイクルごとに出力することが可能となる。

スキャンＦ／Ｆ回路は、スキャンチェーンの繋ぎ方により、シフトアウトしたときの出力順番が予め決まっている。よって、何番目のシフトアウト動作で比較結果信号Ｓが「論理１」になったかを確認することで、どのアパーチャ３の電極６ａが不良かを判別することが可能となる。電極６ａの不良をピンポイントで特定することが可能になることで、ＭＥＭＳ製造工程の歩留まり改善や、電極不良発生時の不良解析の効率化を実現することが可能となる。

以上のように、本実施形態のＢＡＡ装置２０４は、駆動信号の論理レベルと、ビアプラグ５ｃから得られた信号の論理レベルとを比較して、この比較の結果を示す比較結果信号Ｓを出力する比較回路７を備えている。よって、本実施形態によれば、ＢＡＡ装置２０４の電極６ａの数が多い場合にも電極６ａを容易にテストすることが可能となる。

また、本実施形態のＢＡＡ装置２０４は、アパーチャを複数のブロックに分け、ブロックごとの複数の比較結果信号Ｓを圧縮して、この圧縮の結果を示す圧縮結果信号Ｃ_１〜Ｃ_ｍを出力する第１圧縮回路２１_１〜２１_ｍや、これらの圧縮結果信号Ｃ_１〜Ｃ_ｍを圧縮して、この圧縮の結果を示す圧縮結果信号Ｄを出力する第２圧縮回路２２を備えている。よって、本実施形態によれば、ＢＡＡ装置２０４から出力する信号の数を減らすことができ、ＢＡＡ装置２０４の外部端子数が少なくてもＢＡＡ装置２０４から比較結果（圧縮結果）を出力することが可能となる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１ 制御回路
２ 駆動回路
３ アパーチャ
４ａ、４ｂ、４ｃ 配線
５ａ、５ｂ、５ｃ ビアプラグ
６ａ 電極（偏向電極、ブランキング電極）
６ｂ 電極（グランド電極、アース電極）
７ 比較回路
１１ 基板
１２ 絶縁膜
１３ 導電膜
１４ 絶縁膜
１５ 絶縁膜
２０ ビーム
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ マルチビーム
２１ 第１圧縮回路
２２ 第２圧縮回路
２３ テスト出力回路
２３ａ ＯＲゲート
２３ｂ フリップフロップ回路
２４ テスト出力回路
２４ａ ＮＯＴゲート
２４ｂ ＮＯＲゲート
１００ ＥＢ描画装置
１０１ 試料
１１０ 描画部
１１１ 電子鏡筒
１１２ 描画室
１１３ ＸＹステージ
１１４ ミラー
１２０ 制御部
１２１ 制御計算機
１２２ メモリ
１２３ 偏向制御回路
１２４ ステージ位置検出器
１２５ 記憶装置
１２６ 記憶装置
１３１ データ処理部
１３２ 描画制御部
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ アパーチャ部材
２０３ａ 矩形領域
２０３ｂ 穴
２０４ ブランキングアパーチャアレイ装置
２０５ 縮小レンズ
２０６ 制限アパーチャ部材
２０７ 対物レンズ
２０８ 偏向器
２０９ ブランキングアパーチャステージ装置

Claims (5)

1. アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャと、
   前記複数のアパーチャに対してそれぞれ設けられた第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段であって、
   ブランキング制御を行う第１電極と、
   前記第１電極と対向し、グランド接続された第２電極と、
   前記第１電極に電気的に接続された第１ビアプラグと、
   前記第１電極に電気的に接続された第２ビアプラグと、
   前記第１電極を駆動する駆動信号を、前記第１ビアプラグを介して前記第１電極に供給する駆動手段と、
   前記第１電極に対応して設けられ、前記駆動信号と、前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する比較手段と、
   を備えるブランキングアパーチャアレイ装置。
2. 前記複数のアパーチャを複数のブロックに分け、前記比較手段からの比較結果信号の出力を前記ブロックごとに圧縮し、前記圧縮の結果を示す圧縮結果信号を出力する圧縮手段をさらに備える、請求項１に記載のブランキングアパーチャアレイ装置。
3. 前記比較結果信号は、前記駆動信号の論理レベルと、前記第２ビアプラグから得られた信号の論理レベルとの排他的論理和の演算結果を示す、請求項１または２に記載のブランキングアパーチャアレイ装置。
4. アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャと、
   前記複数のアパーチャに対してそれぞれ設けられた第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段であって、
   ブランキング制御を行う第１電極と、
   前記第１電極と対向し、グランド接続された第２電極と、
   前記第１電極に電気的に接続された第１ビアプラグと、
   前記第１電極に電気的に接続された第２ビアプラグと、
   前記第１電極を駆動する駆動信号を、前記第１ビアプラグを介して前記第１電極に供給する駆動手段と、
   前記第１電極に対応して設けられ、前記駆動信号と、前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する比較手段と、
   前記比較結果信号に基づいて、前記荷電粒子ビームによる描画を制御する制御手段と、
   を備える荷電粒子ビーム描画装置。
5. アレイ状に配置され、複数の荷電粒子ビームのブランキングがそれぞれ行われる複数のアパーチャに対して、第１電極、第２電極、第１ビアプラグ、第２ビアプラグ、駆動手段、および比較手段がそれぞれ設けられたブランキングアパーチャアレイ装置についての電極テスト方法であって、
   前記第１電極を駆動する駆動信号を、前記第１電極に電気的に接続された前記第１ビアプラグを介して前記駆動手段から前記第１電極に供給する工程と、
   前記第１電極に対応して設けられた比較手段が、前記駆動信号と、前記第１電極に電気的に接続された前記第２ビアプラグから得られた信号とを比較して、前記比較の結果を示す比較結果信号を出力する工程と、
   前記比較結果信号に基づいて、前記ブランキングアパーチャアレイ装置が不良であるかどうかを判定する工程と、
   を備える電極テスト方法。

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