JP6583812B2 - Manufacturing method of multi-layered thin film transistor - Google Patents
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Description
本発明は、多層構成の薄膜トランジスタ（以下、多層薄膜トランジスタとも略称する）及びその製造方法に関するものである。本発明は更にこのような多層薄膜トランジスタをスイッチング素子として使用したアクティブマトリクス駆動ディスプレイに関する。 The present invention relates to a thin film transistor having a multilayer structure (hereinafter also abbreviated as a multilayer thin film transistor) and a method for manufacturing the same. The invention further relates to an active matrix drive display using such a multilayer thin film transistor as a switching element.
薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、アクティブマトリクス駆動方式を採用する液晶ディスプレイや有機エレクトロルミネッセンス（Electro Luminescence（ＥＬ））ディスプレイのスイッチング素子として数多く利用されている。 Thin film transistors (TFTs) are widely used as switching elements for liquid crystal displays and organic electroluminescence (EL) displays that employ an active matrix drive system.
ＴＦＴとしては、半導体層（チャネル層）にアモルファスシリコンやポリシリコンを用いたものが知られている。近年では、種々の特性向上を図るため、金属酸化物半導体層にＩｎ（インジウム）−Ｚｎ（亜鉛）−Ｏ（ＩＺＯ）系、Ｉｎ−Ｇａ（ガリウム）−Ｚｎ−Ｏ（ＩＧＺＯ）系、あるいはＳｎ（錫）−Ｚｎ−Ｏ（ＳＺＯ）系の金属酸化物を用いたＴＦＴが検討されている（例えば、特許文献１参照）。 As the TFT, a semiconductor layer (channel layer) using amorphous silicon or polysilicon is known. In recent years, in order to improve various characteristics, an In (indium) -Zn (zinc) -O (IZO) system, an In-Ga (gallium) -Zn-O (IGZO) system, or Sn is used for a metal oxide semiconductor layer. A TFT using a (tin) -Zn-O (SZO) -based metal oxide has been studied (see, for example, Patent Document 1).
このような薄膜トランジスタはｎ型伝導であり、アモルファスシリコンよりも高い電子移動度を示すことから、高精細なディスプレイや大画面のディスプレイのスイッチング素子として好適に用いることができる。ｎ型伝導のメカニズムは諸説あるが、主に、酸化インジウム構造からの酸素脱離により酸素欠損が導入され、その結果、電荷を生成して半導体層として働くと言われている。また、金属酸化物を形成材料とする半導体層には、原理上ｐ型伝導を示さないためにｏｆｆ電流がきわめて小さくなることから、薄膜トランジスタを用いると消費電力を低減できるという利点を有する。 Such a thin film transistor has n-type conductivity and exhibits higher electron mobility than amorphous silicon, and thus can be suitably used as a switching element for a high-definition display or a large screen display. Although there are various theories on the mechanism of n-type conduction, it is said that oxygen vacancies are mainly introduced by desorption of oxygen from the indium oxide structure, and as a result, charge is generated to serve as a semiconductor layer. In addition, since a semiconductor layer made of a metal oxide does not exhibit p-type conduction in principle and has a very small off current, the use of a thin film transistor has an advantage that power consumption can be reduced.
また、薄膜トランジスタの半導体層を構成する金属酸化物としてＩＺＯやＩＧＺＯに代えて、錫、チタン、タングステンのいずれかをドープした酸化インジウムを用いることが提案されている（例えば、特許文献２参照）。 In addition, it has been proposed to use indium oxide doped with tin, titanium, or tungsten in place of IZO or IGZO as a metal oxide constituting a semiconductor layer of a thin film transistor (see, for example, Patent Document 2).
上述した薄膜トランジスタの半導体層材料の各種の特性・特徴をまとめた表を下に示す。 A table summarizing various characteristics and features of the semiconductor layer material of the thin film transistor described above is shown below.
さらに、薄膜トランジスタの性能を向上させる観点から、１つの金属酸化物半導体層に２つのゲート電極及びゲート絶縁膜を用いたダブルゲート構造が提案されている（例えば、特許文献３から６参照）。 Furthermore, from the viewpoint of improving the performance of the thin film transistor, a double gate structure in which two gate electrodes and a gate insulating film are used for one metal oxide semiconductor layer has been proposed (see, for example, Patent Documents 3 to 6).
薄膜トランジスタは、上述のように液晶ディスプレイや有機エレクトロルミネッセンスディスプレイのスイッチング素子として用いられる。この種のディスプレイを構成する各ピクセルは、図１に示すようにバックライト光を選択的に透過することによって全体として所望の画像を形成する。ディスプレイの高解像度化の進行に伴ってピクセルの面積はますます縮小している。ピクセル毎に配置される薄膜トランジスタはバックライト光を透過しないため、ディスプレイ表面中でバックライトを透過する部分の面積が占める割合（開口率）が減少して表示画面の輝度が低下するのを防止するためには、薄膜トランジスタを縮小してピクセル中にＴＦＴが占める面積の比率を維持、あるいは可能であれば減少させる必要がある。 As described above, the thin film transistor is used as a switching element of a liquid crystal display or an organic electroluminescence display. Each pixel constituting this type of display forms a desired image as a whole by selectively transmitting backlight light as shown in FIG. As the resolution of the display increases, the area of the pixel is increasingly reduced. Since the thin film transistor arranged for each pixel does not transmit the backlight, the ratio of the area of the backlight that transmits the backlight (aperture ratio) decreases to prevent the display screen brightness from being lowered. For this purpose, it is necessary to reduce the thin film transistor to maintain the ratio of the area occupied by the TFT in the pixel, or to reduce it if possible.
ピクセルサイズが小さくなれば、一つのピクセルのスイッチングのための駆動電力は原理的には小さくなるが、高解像度化のためにピクセルの総数が増加してディスプレイを制御するアクティブマトリクスの行数が増加すると、ピクセルのスイッチング周波数を高くする必要があるため（つまり、各ピクセルの静電容量をそれが選択されている短い時間内で大電流を注入して充電する必要があるため）、この点では駆動電力を大きくする必要がある。従って、例え同じ周波数での駆動電力がピクセル面積に比例する場合であっても、実際にはディスプレイの解像度を上げていくと、個々のピクセルのスイッチング用の駆動電力はピクセル面積程には減少しない。その結果、ディスプレイ表面でバックライト光を遮るのが薄膜トランジスタのチャネル部だけであるという理想的なモデルで考えても、高解像度化のためにピクセル面積を小さくするほど開口率は減少する。 If the pixel size is reduced, the driving power for switching one pixel is reduced in principle, but the total number of pixels is increased for higher resolution, and the number of rows in the active matrix that controls the display is increased. In this respect, the pixel switching frequency needs to be increased (that is, the capacitance of each pixel needs to be charged by injecting a large current within the short time it is selected). It is necessary to increase the driving power. Therefore, even if the driving power at the same frequency is proportional to the pixel area, the driving power for switching individual pixels does not decrease as much as the pixel area when the display resolution is actually increased. . As a result, the aperture ratio decreases as the pixel area is reduced in order to increase the resolution, even in the ideal model where only the channel portion of the thin film transistor blocks the backlight light on the display surface.
従って、解像度を上げても開口率が減少しないようにするには、薄膜トランジスタの専有面積当たりの供給可能なピクセルの駆動電流（以下、単に駆動電流と称する）を大きくすることで、薄膜トランジスタの専有面積を縮小しなければならない。このためには、使用する半導体の電子移動度を高くする必要がある。ディスプレイの高解像度化への要求その他を勘案するに、移動度は、所要ピクセルサイズ等によっても影響を受けるが、１００ｃｍ２／Ｖｓ程度あれば当面の技術的な要請を満たすと考えられる。上掲の表に挙げた材料ではＬＴＰＳが当該移動度の要件を満たすが、表に示すように、この材料は大面積化が不可能であり、また所要マスク枚数が多く、プロセス温度も高いなど、ディスプレイ用薄膜トランジスタ材料として広く使用するのは困難であると考えられる。上掲の表中でＬＴＰＳに次ぐ移動度を有するＩｎＳｉＯ／ＩｎＷＯ（特許文献２に開示された、錫、チタン、タングステンのいずれかをドープした酸化インジウム）でも移動度は今のところ高々２０ｃｍ２／Ｖｓ程度であり、これが２倍になったとしても、１００ｃｍ２／Ｖｓの移動度が要求されるとしたらそのような要求水準とはまだかなりの開きがある。 Therefore, in order to prevent the aperture ratio from decreasing even when the resolution is increased, the pixel driving area (hereinafter simply referred to as driving current) that can be supplied per area occupied by the thin film transistor is increased to increase the area occupied by the thin film transistor. Must be reduced. For this purpose, it is necessary to increase the electron mobility of the semiconductor used. Considering the demand for higher resolution of the display and the like, the mobility is affected by the required pixel size and the like, but if it is about 100 cm 2 / Vs, it is considered that the technical requirement for the time being will be satisfied. LTPS satisfies the mobility requirements for the materials listed in the above table, but as shown in the table, this material cannot be increased in area, requires a large number of masks, and has a high process temperature. It is considered difficult to use widely as a thin film transistor material for a display. Even in InSiO / InWO (indium oxide doped with either tin, titanium, or tungsten disclosed in Patent Document 2) having mobility next to LTPS in the above table, the mobility is 20 cm 2 / Even if this is doubled, if the mobility of 100 cm 2 / Vs is required, there is still a considerable difference from such a required level.
材料ではなく薄膜トランジスタの構造面の改善として、上述のダブルゲート構造の薄膜トランジスタを採用しても、既存の半導体材料を使用した場合には十分な駆動電力を確保するためにはまだ不十分であり（高々２倍にしかならない）、トランジスタのサイズを大きくせざるを得ない問題点がある。また、ダブルゲート構造では、１つの半導体層の両面を用いるが、作製条件に影響を受けて、両面のトランジスタ特性が互いに大きく異なり、全体として十分な駆動電流が得られない問題もある。
Even if the above-mentioned double-gate thin film transistor is adopted as an improvement in the structure of the thin film transistor rather than the material, it is still insufficient to secure sufficient driving power when using the existing semiconductor material ( However, there is a problem that the size of the transistor must be increased. In the double gate structure, both sides of one semiconductor layer are used. However, the transistor characteristics on both sides are greatly different from each other due to the manufacturing conditions, and there is a problem that a sufficient drive current cannot be obtained as a whole.
本発明は、このような事情に鑑みてなされたものであって、トランジスタ構造の変更によってトランジスタ性能を高めることができ、その結果、薄膜トランジスタの専有面積を低減した多層薄膜トランジスタ及びその製造方法を提供すること、またそのような多層薄膜トランジスタを使用したディスプレイを提供することを目的とする。 The present invention has been made in view of such circumstances, and provides a multilayer thin film transistor in which the transistor performance can be improved by changing the transistor structure, and as a result, the area occupied by the thin film transistor is reduced, and a method for manufacturing the same. Another object of the present invention is to provide a display using such a multilayer thin film transistor.
本発明者は鋭意検討の結果、薄膜トランジスタを形成した半導体層を縦方向に積み重ねた積層構造とした多層薄膜トランジスタにより上記課題を解決できることを見出し、本発明に至った。本発明の一側面によれば、基板と、前記基板上に、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタと、前記複数の薄膜トランジスタ上に設けられ、前記複数の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極に夫々接続されるゲート電極端子、ソース電極端子及びドレイン電極端子と
を設けた、多層構成の薄膜トランジスタが与えられる。
ここで、前記ゲート電極端子、前記ソース電極端子及び前記ドレイン電極端子はそれぞれ多層構成の薄膜トランジスタ表面から前記基板に垂直方向に伸びる貫通孔を介してそれぞれ各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に接続されてよい。
また、前記薄膜トランジスタの各々はボトムゲート型またはトップゲート型の薄膜トランジスタであってよい。
また、前記基板と前記薄膜トランジスタとの間に拡散バリア層が形成されてよい。
また、前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けてよい。
（ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された前記ゲート電極。
（ｂ）前記ゲート電極上に形成されたゲート絶縁層。
（ｃ）前記ゲート絶縁層上に形成された半導体層。
（ｄ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
あるいは、前記薄膜トランジスタの各々は以下の（ａ）〜（ｄ）を設けてよい。
（ａ）前記拡散バリア層上または直下に積層されている前記薄膜トランジスタ上の前記層間絶縁層上に形成された半導体層。
（ｂ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域に夫々接して形成された前記ソース電極及び前記ドレイン電極。
（ｃ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように形成されたゲート絶縁層。
（ｄ）前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させて設けられた前記ゲート電極。
ここで、前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状であってよい。
また、前記半導体が金属酸化物であってよい。
あるいは、前記半導体がカルコゲナイト系材料であってよい。
あるいは、前記半導体がグラファイト材料であってよい。
また、前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有してよい。
本発明の他の側面によれば、以下のステップ（ア）から（コ）を設けた、多層構成の薄膜トランジスタの製造方法が与えられる。
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上に金属層を形成してパターニングを行うことにより、ゲート電極を形成する。
（ウ）前記ゲート電極を覆うようにゲート絶縁層を形成する。
（エ）前記ゲート絶縁層の上にＩｎ−Ｓｉ−Ｏ系の金属酸化物からなり、前記金属酸化物の酸化ケイ素の含有量が０重量％より多く５重量％以下であるターゲットを用いて半導体層を形成する。
（オ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域上に夫々ソース電極及びドレイン電極を形成する。
（カ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成し、平坦化する。
（キ）酸素を含む雰囲気で１００℃以上２００℃以下の熱処理をする。
（ク）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（キ）を３回以上繰り返すことにより、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ケ）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（コ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
本発明の更に他の側面によれば、以下のステップ（ア）から（コ）を設けた、多層構成の薄膜トランジスタの製造方法が与えられる。
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上にＩｎ−Ｓｉ−Ｏ系の金属酸化物からなり、前記金属酸化物の酸化ケイ素の含有量が０重量％より多く５重量％以下であるターゲットを用いて半導体層を形成する。
（ウ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域にソース電極及びドレイン電極を形成する。
（エ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うようにゲート絶縁層を形成する。
（オ）前記ゲート絶縁層上に金属層を形成してパターニングを行うことにより、前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させてゲート電極を形成する。
（カ）前記ゲート電極及び前記ゲート絶縁層を覆うように層間絶縁層を形成し、平坦化する。
（キ）酸素を含む雰囲気で１００℃以上２００℃以下の熱処理をする。
（ク）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（キ）を３回以上繰り返すことにより、前記基板に垂直方向に前記層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ケ）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（コ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。
また、前記層間絶縁層を平坦化させるステップは化学機械研磨により行ってよい。
また、前記各半導体中の前記ゲート電極、前記ソース電極及び前記ドレイン電極が形成されている領域が、前記３個以上の薄膜トランジスタ間で互いに同一形状であってよい。
また、前記３個以上の薄膜トランジスタは互いに同一の入出力特性を有してよい。
本発明の更に他の側面によれば、上記何れかの多層構成の薄膜トランジスタをピクセルのスイッチング素子として使用した、アクティブマトリクス駆動ディスプレイが与えられる。
As a result of intensive studies, the present inventor has found that the above problem can be solved by a multilayer thin film transistor having a laminated structure in which semiconductor layers in which thin film transistors are formed are stacked in the vertical direction, and the present invention has been achieved. According to one aspect of the present invention, a substrate, three or more thin film transistors integrally stacked on the substrate via an interlayer insulating layer in a direction perpendicular to the substrate, and the plurality of thin film transistors are provided. A multi-layered thin film transistor is provided in which a gate electrode terminal, a source electrode terminal, and a drain electrode terminal respectively connected to the gate electrode, the source electrode, and the drain electrode of the plurality of thin film transistors are provided.
Here, the gate electrode terminal, the source electrode terminal, and the drain electrode terminal are respectively connected to the gate electrode, the source electrode, and the drain of each thin film transistor through through-holes extending in a direction perpendicular to the substrate from the surface of the thin film transistor having a multilayer structure. It may be connected to the drain electrode.
Each of the thin film transistors may be a bottom gate type or a top gate type thin film transistor.
A diffusion barrier layer may be formed between the substrate and the thin film transistor.
Each of the thin film transistors may be provided with the following (a) to (d).
(A) The gate electrode formed on the interlayer insulating layer on the thin film transistor laminated on or just below the diffusion barrier layer.
(B) A gate insulating layer formed on the gate electrode.
(C) A semiconductor layer formed on the gate insulating layer.
(D) The source electrode and the drain electrode formed in contact with the source contact region and the drain contact region of the semiconductor layer, respectively.
Alternatively, each of the thin film transistors may be provided with the following (a) to (d).
(A) A semiconductor layer formed on the interlayer insulating layer on the thin film transistor laminated on or just below the diffusion barrier layer.
(B) The source electrode and the drain electrode formed in contact with the source contact region and the drain contact region of the semiconductor layer, respectively.
(C) A gate insulating layer formed so as to cover the semiconductor layer, the source electrode, and the drain electrode.
(D) The gate electrode provided corresponding to the semiconductor layer between the source electrode and the drain electrode.
Here, the region where the gate electrode, the source electrode, and the drain electrode are formed in each of the semiconductors may have the same shape among the three or more thin film transistors.
The semiconductor may be a metal oxide.
Alternatively, the semiconductor may be a chalcogenite-based material.
Alternatively, the semiconductor may be a graphite material.
The three or more thin film transistors may have the same input / output characteristics.
According to another aspect of the present invention, there is provided a method for manufacturing a thin film transistor having a multi-layer structure, comprising the following steps (a) to (co).
(A) A diffusion barrier layer is provided on the substrate.
(A) A metal layer is formed on the diffusion barrier layer and patterned to form a gate electrode.
(C) forming a gate insulating layer so as to cover the gate electrode;
(D) a semiconductor using a target made of an In-Si-O-based metal oxide on the gate insulating layer, wherein the silicon oxide content of the metal oxide is more than 0 wt% and less than 5 wt%. Form a layer.
(E) A source electrode and a drain electrode are formed on the source contact region and the drain contact region of the semiconductor layer, respectively.
(F) An interlayer insulating layer is formed so as to cover the semiconductor layer, the source electrode, and the drain electrode, and is planarized.
(G) Heat treatment is performed at 100 ° C. or higher and 200 ° C. or lower in an atmosphere containing oxygen.
(H) Steps (a) to (g) for forming one thin film transistor and its interlayer insulating layer are repeated three times or more, thereby being laminated integrally with the substrate in the vertical direction via the interlayer insulating layer. One or more thin film transistors are formed.
(G) A through-hole extending from the three or more integrally laminated thin film transistors toward the gate electrode, the source electrode, and the drain electrode of each thin film transistor is provided.
(G) Filling the through hole with metal, thereby forming a gate electrode terminal, a source electrode terminal, and a drain electrode terminal that are electrically connected to the gate electrode, the source electrode, and the drain electrode of each thin film transistor.
According to still another aspect of the present invention, there is provided a method for manufacturing a thin film transistor having a multi-layer structure provided with the following steps (a) to (co).
(A) A diffusion barrier layer is provided on the substrate.
(A) A semiconductor layer using a target made of an In—Si—O-based metal oxide on the diffusion barrier layer, the silicon oxide content of the metal oxide being greater than 0% by weight and less than or equal to 5% by weight. Form.
(C) forming a source electrode and a drain electrode in the source contact region and the drain contact region of the semiconductor layer;
(D) forming a gate insulating layer so as to cover the semiconductor layer, the source electrode and the drain electrode;
(E) A metal layer is formed on the gate insulating layer and patterned to form a gate electrode corresponding to the semiconductor layer between the source electrode and the drain electrode.
(F) An interlayer insulating layer is formed so as to cover the gate electrode and the gate insulating layer, and is planarized.
(G) Heat treatment is performed at 100 ° C. or higher and 200 ° C. or lower in an atmosphere containing oxygen.
(G) Steps (a) to (g) for forming one thin film transistor and its interlayer insulating layer are repeated three or more times to be integrally laminated on the substrate in the vertical direction via the interlayer insulating layer. Three or more thin film transistors are formed.
(G) A through-hole extending from the three or more integrally laminated thin film transistors toward the gate electrode, the source electrode, and the drain electrode of each thin film transistor is provided.
(G) Filling the through hole with metal, thereby forming a gate electrode terminal, a source electrode terminal, and a drain electrode terminal that are electrically connected to the gate electrode, the source electrode, and the drain electrode of each thin film transistor.
Further, the step of planarizing the interlayer insulation layer may be performed by chemical mechanical polishing.
In addition, regions where the gate electrode, the source electrode, and the drain electrode are formed in each semiconductor may have the same shape among the three or more thin film transistors.
The three or more thin film transistors may have the same input / output characteristics.
According to still another aspect of the present invention, there is provided an active matrix drive display using any one of the multilayer thin film transistors as a pixel switching element.
本発明によれば、占有面積を低減することができ、従ってＴＦＴ型ディスプレイに適用した場合には解像度の向上、すなわち表示画面上のピクセル密度の増大による開口率の低下を抑えることができる多層薄膜トランジスタ、及びその製造方法が実現される。また、上記問題点が解消されたディスプレイを提供することができる。 According to the present invention, a multi-layered thin film transistor that can reduce the occupied area, and therefore, when applied to a TFT display, can improve the resolution, that is, can suppress a decrease in aperture ratio due to an increase in pixel density on the display screen. And the manufacturing method thereof. In addition, a display in which the above problems are solved can be provided.
以下、図面を参照しながら、本発明の実施形態に係る多層薄膜トランジスタ及び当該多層薄膜トランジスタの製造方法について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてあり、実寸やその比率とは必ずしも一致しない。また、図面間で対応する要素は、必ずしも完全に一致していなくても同一の参照番号を付してある。 Hereinafter, a multilayer thin film transistor and a method for manufacturing the multilayer thin film transistor according to an embodiment of the present invention will be described with reference to the drawings. In all the following drawings, in order to make the drawings easy to see, the dimensions and ratios of the constituent elements are appropriately changed, and the actual dimensions and the ratios do not necessarily match. Corresponding elements in the drawings are given the same reference numerals even if they do not necessarily coincide completely.
本発明では、１つの半導体層から構成された薄膜トランジスタを縦方向（基板に垂直な方向）に３個以上重ね、これらのトランジスタを互いに並列接続することでトランジスタ性能を高めることができ、その結果、単位面積当たりの薄膜トランジスタの専有面積を低減した薄膜トランジスタ及びその製造方法が提供される。 In the present invention, three or more thin film transistors composed of one semiconductor layer are stacked in the vertical direction (direction perpendicular to the substrate), and these transistors can be connected in parallel to improve transistor performance. Provided are a thin film transistor having a reduced area occupied by the thin film transistor per unit area and a method for manufacturing the same.
図２に本発明の多層薄膜トランジスタの一実施形態の概念的な構造を示す。その上面図（基板に垂直な方向から見た図）には、薄膜トランジスタの周囲にソース電極、ドレイン電極及びゲート電極が配置されている様子が示されている。上面図にはまた、図２に示されたｘ断面図及びｙ断面図にそれぞれ対応するｘ断面及びｙ断面を示す、たがいに直交する２本の線分が示されている。 FIG. 2 shows a conceptual structure of an embodiment of the multilayer thin film transistor of the present invention. In the top view (viewed from a direction perpendicular to the substrate), a state in which a source electrode, a drain electrode, and a gate electrode are arranged around the thin film transistor is shown. The top view also shows two line segments orthogonal to each other, showing the x and y cross sections corresponding to the x and y cross sectional views shown in FIG. 2, respectively.
図２のｘ断面及びｙ断面に示すように、この多層薄膜トランジスタは３つの半導体層が設けられ、それぞれの半導体層は必要に応じて高ドープ低移動度膜及び低ドープ高移動度膜の２層構造とすることができる。この２層構造を採用すれば、酸素移動度の抑制と高い移動度の両方を実現可能である。また、それぞれの半導体層にはゲート絶縁膜を介してゲート電極が設けられる。上面図に示されたゲート電極はこの多層構造中を縦方向に伸びて半導体層毎に設けられたゲート電極に接続される。また、上面図に示されたソース電極及びドレイン電極も同じく縦方向に伸びて、各半導体層上でゲート電極に対応して形成されるチャネルの両端のソース及びドレイン上に設けられた半導体層個別のソース電極及びドレイン電極に接続される。その結果、各半導体層上の個々のトランジスタのゲート同士、ドレイン同士及びソース同士がそれぞれ相互接続されて多層薄膜トランジスタの外部にそれぞれ単一のゲート電極、ソース電極及びドレイン電極として現れる。従って、この多層薄膜トランジスタは全体として複合化された単一の薄膜トランジスタとして動作し、そのスイッチング能力は、それぞれのトランジスタの特性が実質的に同等であれば、単一の半導体層上に形成された薄膜トランジスタのスイッチング能力×層数となる。実際、これらの個々のトランジスタは同一構造、同一サイズで作製することができ、また一連のプロセスで製造できるため、作製されたこれらのトランジスタの特性を揃えることは容易である。 As shown in the x cross section and the y cross section of FIG. 2, this multi-layer thin film transistor is provided with three semiconductor layers, each of which includes two layers of a highly doped low mobility film and a low doped high mobility film as required. It can be a structure. By adopting this two-layer structure, it is possible to realize both suppression of oxygen mobility and high mobility. Each semiconductor layer is provided with a gate electrode through a gate insulating film. The gate electrode shown in the top view extends in the vertical direction in the multilayer structure and is connected to the gate electrode provided for each semiconductor layer. Similarly, the source electrode and drain electrode shown in the top view also extend in the vertical direction, and the individual semiconductor layers provided on the source and drain at both ends of the channel formed corresponding to the gate electrode on each semiconductor layer. Connected to the source electrode and the drain electrode. As a result, the gates, drains, and sources of the individual transistors on each semiconductor layer are interconnected to appear as a single gate electrode, source electrode, and drain electrode, respectively, outside the multilayer thin film transistor. Therefore, the multilayer thin film transistor operates as a single composite thin film transistor as a whole, and its switching capability is a thin film transistor formed on a single semiconductor layer as long as the characteristics of each transistor are substantially equivalent. Switching capacity x number of layers. In fact, since these individual transistors can be manufactured with the same structure and the same size, and can be manufactured through a series of processes, it is easy to align the characteristics of these manufactured transistors.
なお、図２には層数が３の場合を例示したが、上の説明からも明らかなように、この多層薄膜トランジスタの半導体層の総数には原理上は制限がないため、層数を増加すれば、専有面積を増やすことなく、スイッチング能力を層数に応じて増加することができる。逆に言えば、層数を増加することにより、スイッチング能力を維持したままで専有面積を所望の値まで小さくすることができる。これは見方を変えれば、半導体層を重ねることにより、見掛けの移動度（ｃｍ２／Ｖｓ）を増大させることができ、結局は別個の半導体層上に形成された同じ特性のトランジスタを縦方向に所望個数積み上げて並列接続することにより、見掛け上は高移動度の半導体を使用した小専有面積で大スイッチング能力のトランジスタを作製することができるということにもなる。これについては、後述の実施例で、半導体の層数を１枚から３枚へ増加していったときの層数と複合化された薄膜トランジスタの総飽和移動度との関係を図７に示すので、参照されたい。 Although FIG. 2 illustrates the case where the number of layers is 3, as apparent from the above description, the total number of semiconductor layers of this multilayer thin film transistor is not limited in principle, so the number of layers can be increased. For example, the switching capability can be increased according to the number of layers without increasing the exclusive area. Conversely, by increasing the number of layers, the exclusive area can be reduced to a desired value while maintaining the switching capability. In other words, the apparent mobility (cm 2 / Vs) can be increased by stacking the semiconductor layers. Eventually, transistors with the same characteristics formed on separate semiconductor layers can be vertically aligned. By stacking the desired number and connecting them in parallel, it is possible to manufacture a transistor having a small switching area and a large switching capacity using a semiconductor having a high mobility. Regarding this, FIG. 7 shows the relationship between the number of semiconductor layers and the total saturation mobility of the composite thin film transistor when the number of semiconductor layers is increased from one to three in the examples described later. Please refer to.
また、後述する実施例で作成した多層薄膜トランジスタでは、図８に示すように、層数を増加するとサブシュレショルドスイング（Ｓ．Ｓ．）値が増加する傾向が見られた。しかし、層数の増加につれてＳ．Ｓ．値が増加する場合でも、これは層数を更に増加させていく際の大きな障害とはならない。その理由は、Ｓ．Ｓ．値の増加は主にゲート絶縁膜とチャネル層の界面の固定電荷に依存するので、この固定電荷を低減する熱処理を追加することで、Ｓ．Ｓ．値を良好とされる０．４Ｖ以下へ低減できるからである。 In addition, in the multilayer thin film transistor prepared in the example described later, as shown in FIG. 8, there was a tendency that the subthreshold swing (SS) value increased as the number of layers increased. However, as the number of layers increases, S.P. S. Even if the value increases, this does not constitute a major obstacle to further increasing the number of layers. The reason is as follows. S. Since the increase in the value mainly depends on the fixed charge at the interface between the gate insulating film and the channel layer, the heat treatment for reducing this fixed charge is added. S. This is because the value can be reduced to 0.4 V or less, which is considered good.
ここで、先に言及したダブルゲート構造の薄膜トランジスタについて、本発明との比較で更に説明を加えれば、ダブルゲート構造の薄膜トランジスタはトランジスタを半導体層の上下に設けているとは言え、これらトランジスタが形成される半導体層はただ一つであり、この点で基本的な薄膜トランジスタの範疇から外へ踏み出すものではない。そのため、ダブルゲート構造の薄膜トランジスタは理想的な場合であっても、見掛けの移動度は高々２倍にしかならない。上掲の表から明らかなように、将来のディスプレイの高解像度化に備えるには、この程度の移動度の増加は極めて不十分なものである。 Here, the double-gate thin film transistor mentioned above will be further described in comparison with the present invention. Although the double-gate thin film transistor includes transistors above and below the semiconductor layer, these transistors are formed. There is only one semiconductor layer, and in this respect it does not step out of the basic thin film transistor category. Therefore, even if a thin film transistor having a double gate structure is an ideal case, the apparent mobility is at most doubled. As is apparent from the above table, this degree of increase in mobility is extremely insufficient to prepare for future high resolution display.
更に、既に述べたように、これら２つのトランジスタは半導体層の表と裏と言う互いに異なる面に作成されるため、その構造、製造条件、動作条件を同じにすることは非常に困難であり、従って、これらのトランジスタの特性を揃えることも困難である。そのため、両者を並列接続してもそのスイッチング能力は単純に２倍にはならないという問題がある。一方、本発明の多層薄膜トランジスタは半導体の同じ向きの面にトランジスタを形成することができるので、互いの特性を揃えることが遙かに容易になる。もちろん、半導体層の表裏に形成されるトランジスタの特性を充分にそろえることができる場合には、本発明の複数の半導体層全部あるいは一部に更にダブルゲート構造を採用することも可能である点に注意されたい。 Furthermore, as already described, these two transistors are formed on different surfaces, ie, the front and back of the semiconductor layer, so it is very difficult to make the structure, manufacturing conditions, and operating conditions the same, Therefore, it is difficult to make the characteristics of these transistors uniform. Therefore, there is a problem that even if the two are connected in parallel, the switching capability is not simply doubled. On the other hand, in the multilayer thin film transistor of the present invention, transistors can be formed on the same surface of the semiconductor, so that it is much easier to align the characteristics of each other. Of course, when the characteristics of the transistors formed on the front and back sides of the semiconductor layer can be sufficiently aligned, it is possible to further employ a double gate structure for all or part of the plurality of semiconductor layers of the present invention. Please be careful.
また、半導体技術分野には、回路ブロックが形成された半導体チップなどを積層し、それらの間をビアと呼ばれる導電経路で接続することによって、狭い専有面積内に大規模な回路を高密度で集積する、三次元ＬＳＩと呼ばれる構造が知られている。しかし、三次元ＬＳＩは回路ブロックのレベルでの縦方向集積、つまり縦方向に相互接続されるものは回路ブロックであり、縦方向でこれらの回路ブロックを相互接続することにより、限られた専有面積内で複雑な回路を実現するという思想に基づく構造を提供する。本発明の多層薄膜トランジスタは、基本的に同じ構造の薄膜トランジスタを形成した層を複数積層し、縦方向に重なったこれらの薄膜トランジスタを相互接続して、大きな駆動電力を供給できる見掛け上単一のトランジスタを実現する点で本質的な相違がある。 Also, in the semiconductor technology field, by stacking semiconductor chips with circuit blocks and connecting them with conductive paths called vias, large-scale circuits are integrated at a high density within a small exclusive area. A structure called a three-dimensional LSI is known. However, 3D LSIs are vertically integrated at the level of circuit blocks, that is, those that are interconnected in the longitudinal direction are circuit blocks, and by interconnecting these circuit blocks in the longitudinal direction, a limited exclusive area A structure based on the idea of realizing a complicated circuit is provided. The multilayer thin film transistor of the present invention basically consists of a plurality of layers in which thin film transistors having the same structure are stacked, and these thin film transistors stacked in the vertical direction are interconnected so that an apparently single transistor capable of supplying a large driving power is obtained. There are essential differences in the realization.
本発明の多層薄膜トランジスタの製造プロセスは、基本的には単層の通常の薄膜トランジスタの製造プロセスを３回以上の所要の回数繰り返し、その後、このようにして形成された複数の薄膜トランジスタのゲート同士、ソース同士及びドレイン同士をそれぞれ導電材料により相互接続する。この導電材料による相互接続は、例えば図１の上側にある上面図に示すように、多層薄膜トランジスタの側面にゲート電極用、ソース電極用及びドレイン電極用の導電体を縦方向に取り付け、あるいは形成し、同図下側のｘ断面図及びｙ断面図に示すように、各半導体層上に形成された個別の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極の横方向延長部と上記導電体とをそれぞれ相互接続することにより実現することができる。あるいはこれらの導電体の一部あるいはすべてを多層薄膜トランジスタの側面ではなく、その上側から縦方向に形成された縦方向の孔内に設けて、同様な相互接続を行うなど、各種の変形が可能である。多層薄膜トランジスタの具体的な形状や内部構造、使用する製造プロセス等の都合、あるいはその周囲の諸要素のレイアウト等に合わせて、相互接続用の導体の多層薄膜トランジスタ内部／表面での引き回し及びその外部の配線との接続を適宜行うことができる。 The multi-layer thin film transistor manufacturing process of the present invention is basically a single-layer normal thin film transistor manufacturing process that is repeated three or more times, and then the gates and sources of the plurality of thin film transistors thus formed. And the drains are interconnected by a conductive material. For example, as shown in a top view on the upper side of FIG. 1, the interconnection by the conductive material is formed by attaching or forming conductors for the gate electrode, the source electrode, and the drain electrode in the vertical direction on the side surface of the multilayer thin film transistor. As shown in the x sectional view and the y sectional view on the lower side of the figure, the lateral extension portions of the gate electrode, the source electrode and the drain electrode of the individual thin film transistor formed on each semiconductor layer and the conductor are respectively connected. This can be realized by interconnecting. Alternatively, some or all of these conductors can be provided in a vertical hole formed in the vertical direction from the upper side of the multilayer thin film transistor rather than on the side surface thereof, and various modifications such as the same interconnection can be made. is there. According to the specific shape and internal structure of the multilayer thin film transistor, the convenience of the manufacturing process used, the layout of the surrounding elements, etc. Connection with wiring can be performed as appropriate.
上で概念的に構造を説明した多層薄膜トランジスタはボトムゲート型、トップゲート型の何れの構造の薄膜トランジスタによっても実現することができる。以下では、それぞれの型の薄膜トランジスタにより実現される多層薄膜トランジスタの概念的な構造をより詳しく説明し、併せてそれぞれの製造プロセスも説明する。 The multilayer thin film transistor conceptually described above can be realized by a thin film transistor having a bottom gate type or a top gate type. In the following, the conceptual structure of a multilayer thin film transistor realized by each type of thin film transistor will be described in more detail, and each manufacturing process will also be described.
［第１の実施形態の多層薄膜トランジスタ］
図３（ａ）ないし（ｃ）は、本発明の好ましい第１の実施形態に係る多層薄膜トランジスタ１の概略断面図である。本実施形態の薄膜トランジスタ１は、いわゆるボトムゲート型のトランジスタである。多層薄膜トランジスタ１は３個の薄膜トランジスタ２、３、４で構成され、ゲート電極３０、ソース電極６０及びドレイン電極７０は薄膜トランジスタ２、３、４のゲート電極、ソース電極及びドレイン電極とそれぞれ相互接続されている。第１層薄膜トランジスタ２は、基板１０全面を覆う拡散バリア層２０上に設けられたゲート電極３１と、ゲート電極３１を覆って設けられたゲート絶縁層４１と、ゲート絶縁層４１の上面に設けられた半導体層５１と、半導体層５１の上面において半導体層５１に接して設けられたソース電極６１及びドレイン電極７１、並びに層間絶縁層８１を有している。ゲート電極３１は、半導体層５１のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。第２層薄膜トランジスタ３は、平坦化させた層間絶縁層層８１上へ、第１薄膜トランジスタの様にゲート電極３２、ゲート絶縁層４２、半導体層５２、ソース電極６２、ドレイン電極７２及び層間絶縁層８２を同じレイアウトで設けた構造を有している。第３層薄膜トランジスタ４は、第２層薄膜トランジスタ３と同じく、平坦化させた層間絶縁層層８２上へ、第１薄膜トランジスタの様にゲート電極３３、ゲート絶縁層４３、半導体層５３、ソース電極６３、ドレイン電極７３及び層間絶縁層８３を下層側の薄膜トランジスタと同じレイアウトで設けている。また、これら３個の薄膜トランジスタのゲート電極３１、３２、３３、ソース電極６１、６２、６３及びドレイン電極７１、７２、７３は、貫通孔を介して各々１個のゲート電極３０、ソース電極６０及びドレイン電極７０に相互接続されている。なお、当然のことであるが、各ゲート電極、ソース電極及びドレイン電極が相互接続できる構造であれば貫通孔でなくてもよい。
[Multilayer Thin Film Transistor According to First Embodiment]
3A to 3C are schematic cross-sectional views of the multilayer thin film transistor 1 according to the preferred first embodiment of the present invention. The thin film transistor 1 of the present embodiment is a so-called bottom gate type transistor. The multilayer thin film transistor 1 includes three thin film transistors 2, 3, and 4. The gate electrode 30, the source electrode 60, and the drain electrode 70 are interconnected with the gate electrode, the source electrode, and the drain electrode of the thin film transistors 2, 3, and 4, respectively. Yes. The first layer thin film transistor 2 is provided on a gate electrode 31 provided on the diffusion barrier layer 20 covering the entire surface of the substrate 10, a gate insulating layer 41 provided so as to cover the gate electrode 31, and an upper surface of the gate insulating layer 41. The semiconductor layer 51, the source electrode 61 and the drain electrode 71 provided in contact with the semiconductor layer 51 on the upper surface of the semiconductor layer 51, and the interlayer insulating layer 81. The gate electrode 31 is provided corresponding to the channel region of the semiconductor layer 51 (at a position overlapping the channel region in a plan view). The second layer thin film transistor 3 is formed on the planarized interlayer insulating layer 81 on the gate electrode 32, the gate insulating layer 42, the semiconductor layer 52, the source electrode 62, the drain electrode 72, and the interlayer insulating layer 82 like the first thin film transistor. Are provided in the same layout. Similar to the second layer thin film transistor 3, the third layer thin film transistor 4 has a gate electrode 33, a gate insulating layer 43, a semiconductor layer 53, a source electrode 63, The drain electrode 73 and the interlayer insulating layer 83 are provided in the same layout as the lower layer thin film transistor. The gate electrodes 31, 32, 33, the source electrodes 61, 62, 63 and the drain electrodes 71, 72, 73 of the three thin film transistors are respectively connected to one gate electrode 30, the source electrode 60, and The drain electrode 70 is interconnected. Needless to say, a through hole is not necessary as long as each gate electrode, source electrode, and drain electrode can be interconnected.
［第２の実施形態の多層薄膜トランジスタ］
図４（ａ）ないし（ｃ）は、本発明の好ましい第２の実施形態に係る多層薄膜トランジスタ１の概略断面図である。本実施形態の多層薄膜トランジスタ１は、いわゆるトップゲート型のトランジスタである。この多層薄膜トランジスタ１は３個の薄膜トランジスタ２、３、４で構成され、ゲート電極３０、ソース電極６０及びドレイン電極７０は薄膜トランジスタ２、３、４のゲート電極、ソース電極及びドレイン電極とそれぞれ相互接続されている。第１層薄膜トランジスタ２は、基板１０全面を覆う拡散バリア層２０上に設けられた半導体層５１と、半導体層５１の上面において半導体層５１に接して設けられたソース電極６１及びドレイン電極７１と、これらを覆って設けられたゲート絶縁層４１と、半導体層５１のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられたゲート電極３１と、並びに層間絶縁層８１を有している。第２層薄膜トランジスタ３は、平坦化させた層間絶縁層層８１上へ、第１薄膜トランジスタの様にゲート電極３２、ゲート絶縁層４２、半導体層５２、ソース電極６２、ドレイン電極７２及び層間絶縁層８２を同じレイアウトで設けた構造を有している。第３層薄膜トランジスタ４は、第２層薄膜トランジスタ３と同じく、平坦化させた層間絶縁層層８２上へ、第１薄膜トランジスタの様にゲート電極３３、ゲート絶縁層４３、半導体層５３、ソース電極６３、ドレイン電極７３及び層間絶縁層８３を下層側の薄膜トランジスタと同じレイアウトで設けた構造を有している。また、これら３個の薄膜トランジスタ２、３、４のゲート電極３１、３２、３３、ソース電極６１、６２、６３及びドレイン電極７１、７２、７３は、貫通孔を介して各々１個のゲート電極３０、ソース電極６０及びドレイン電極７０と相互接続されている。なお、当然のことであるが、各ゲート電極、ソース電極及びドレイン電極が上述したような相互接続できる構造であれば、貫通孔でなくてもよい。
[Multilayer Thin Film Transistor According to Second Embodiment]
4A to 4C are schematic cross-sectional views of a multilayer thin film transistor 1 according to a preferred second embodiment of the present invention. The multilayer thin film transistor 1 of this embodiment is a so-called top gate type transistor. The multilayer thin film transistor 1 is composed of three thin film transistors 2, 3, and 4. The gate electrode 30, the source electrode 60, and the drain electrode 70 are interconnected with the gate electrode, the source electrode, and the drain electrode of the thin film transistors 2, 3, and 4, respectively. ing. The first layer thin film transistor 2 includes a semiconductor layer 51 provided on the diffusion barrier layer 20 covering the entire surface of the substrate 10, a source electrode 61 and a drain electrode 71 provided in contact with the semiconductor layer 51 on the upper surface of the semiconductor layer 51, A gate insulating layer 41 provided so as to cover them, a gate electrode 31 provided corresponding to the channel region of the semiconductor layer 51 (at a position overlapping the channel region in a plan view), and an interlayer insulating layer 81 ing. The second layer thin film transistor 3 is formed on the planarized interlayer insulating layer 81 on the gate electrode 32, the gate insulating layer 42, the semiconductor layer 52, the source electrode 62, the drain electrode 72, and the interlayer insulating layer 82 like the first thin film transistor. Are provided in the same layout. Similar to the second layer thin film transistor 3, the third layer thin film transistor 4 has a gate electrode 33, a gate insulating layer 43, a semiconductor layer 53, a source electrode 63, It has a structure in which the drain electrode 73 and the interlayer insulating layer 83 are provided in the same layout as the lower layer thin film transistor. Further, the gate electrodes 31, 32, 33, the source electrodes 61, 62, 63 and the drain electrodes 71, 72, 73 of the three thin film transistors 2, 3, 4 are each one gate electrode 30 through a through hole. The source electrode 60 and the drain electrode 70 are interconnected. Needless to say, the gate electrode, the source electrode, and the drain electrode are not necessarily through holes as long as they can be interconnected as described above.
［第１及び第２の実施形態に共通する事項］
好ましくは、各薄膜トランジスタ２，３、４において、ゲート電極、ソース電極及びドレイン電極が形成されている領域がおのおの同一形状であれば、同じマスクパターンを用いることができるのでコストの点で好ましい。
[Items common to the first and second embodiments]
Preferably, in each of the thin film transistors 2, 3, and 4, if the regions where the gate electrode, the source electrode, and the drain electrode are formed have the same shape, the same mask pattern can be used, which is preferable in terms of cost.
基板１０は、公知の形成材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板１０の厚さは、設計に応じて適宜設定することができる。 As the substrate 10, a substrate formed of a known forming material can be used, and any of those having light transmission properties and those having no light transmission properties can be used. For example, an inorganic substrate made of alkali silicate glass, quartz glass, silicon nitride, or the like; a silicon substrate; a metal substrate whose surface is insulated; acrylic resin, polycarbonate resin, PET (polyethylene terephthalate), or PBT (polybutylene) Various substrates such as a resin substrate made of a polyester resin such as terephthalate) or a paper substrate can be used. Further, the substrate may be a composite material formed by combining a plurality of these materials. The thickness of the substrate 10 can be appropriately set according to the design.
拡散バリア層は、窒化シリコン、酸窒化シリコンなどの、ガラス基板に含まれるボロン、カルシウム、ナトリウム等の拡散を抑制できる材料であれば良い。 The diffusion barrier layer may be any material that can suppress diffusion of boron, calcium, sodium, and the like contained in the glass substrate, such as silicon nitride and silicon oxynitride.
ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３は、それぞれ通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide、ＩＴＯ）、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。 The gate electrodes 30, 31, 32, 33, the source electrodes 60, 61, 62, 63, and the drain electrodes 70, 71, 72, 73 can each be formed of a generally known material. Examples of the material for forming these electrodes include aluminum (Al), gold (Au), silver (Ag), copper (Cu), nickel (Ni), molybdenum (Mo), tantalum (Ta), and tungsten (W). Examples thereof include metal materials such as these, alloys thereof, and conductive oxides such as indium tin oxide (ITO) and zinc oxide (ZnO). Moreover, these electrodes may form the laminated structure of two or more layers, for example by plating the surface with a metal material.
ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３は、同じ形成材料で形成されたものであってもよく、異なる形成材料で形成されたものであってもよい。製造が容易となることから、ソース電極６０、６１、６２、６３とドレイン電極７０、７１、７２、７３とは同じ形成材料であることが好ましい。 The gate electrodes 30, 31, 32, 33, the source electrodes 60, 61, 62, 63, and the drain electrodes 70, 71, 72, 73 may be made of the same forming material, but may be made of different forming materials. It may be formed. Since manufacture becomes easy, it is preferable that the source electrodes 60, 61, 62, and 63 and the drain electrodes 70, 71, 72, and 73 are made of the same material.
ゲート絶縁層４１、４２、４３は、絶縁性を有し、ゲート電極３０、３１，３２，３３、ソース電極６０、６１、６２、６３、及びドレイン電極７０、７１、７２、７３との間を電気的に絶縁することが可能であれば、無機材料及び有機材料のいずれを用いて形成してもよい。無機材料としては、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２などの通常知られた絶縁性の酸化物、窒化物、酸窒化物を挙げることができる。有機材料としては、例えば、アクリル樹脂、エポキシ樹脂、シリコン樹脂、フッ素系樹脂などを挙げることができる。有機材料としては、製造や加工が容易であることから、光硬化型の樹脂材料であることが好ましい。 The gate insulating layers 41, 42, and 43 have insulating properties, and are provided between the gate electrodes 30, 31, 32, 33, the source electrodes 60, 61, 62, 63, and the drain electrodes 70, 71, 72, 73. Any of an inorganic material and an organic material may be used as long as it can be electrically insulated. Examples of the inorganic material include normally known insulating oxides such as SiO 2 , SiN x , SiON, Al 2 O 3 , and HfO 2 , nitrides, and oxynitrides. Examples of the organic material include acrylic resin, epoxy resin, silicon resin, and fluorine resin. The organic material is preferably a photocurable resin material because it is easy to manufacture and process.
半導体層５１、５２、５３は例えば先に挙げた表中の半導体等各種の材料を使用できるが、例えば金属酸化物であり、酸素欠損が導入されることで電子キャリアを生成できる第１金属酸化物と、酸素とのかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きい第２酸化物とを含む複合酸化物で形成することが好ましい。ここで、第１金属酸化物は、好ましくは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）からなる群から選択された少なくとも１つを含む金属酸化物であり、第２酸化物は、好ましくはジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）、それ以外の希土類元素、アルミニウム（Ａｌ）、ボロン（Ｂ）及び炭素（Ｃ）からなる群から選択された少なくとも１つを含む酸化物である。 The semiconductor layers 51, 52, and 53 can be made of various materials such as the semiconductors listed above. For example, the semiconductor layers 51, 52, and 53 are metal oxides. For example, the first metal oxide that can generate electron carriers by introducing oxygen vacancies. It is preferable to form a composite oxide containing a material and a second oxide having a separation energy of oxygen of 200 kJ / mol or more higher than that of the first metal oxide. Here, the first metal oxide is preferably a metal oxide including at least one selected from the group consisting of indium (In), gallium (Ga), zinc (Zn), and tin (Sn). The second oxide is preferably zirconium (Zr), silicon (Si), titanium (Ti), tungsten (W), tantalum (Ta), hafnium (Hf), scandium (Sc), yttrium (Y), lanthanum. At least one selected from the group consisting of (La), praseodymium (Pr), neodymium (Nd), gadolinium (Gd), other rare earth elements, aluminum (Al), boron (B) and carbon (C) Oxide containing.
更に好ましくは、第１酸化物の元素がＩｎである場合、第２酸化物の元素は、Ｚｒ、Ｐｒ、Ｓｉ、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ｈｆ、Ｂ、Ｃからなる群から選択された少なくとも１つであり、第１酸化物の元素がＳｎである場合、第２酸化物の元素は、Ｓｃ、Ｔｉ、Ｗ、Ｎｄ、Ｇｄからなる群から選択された少なくとも１つの元素である。 More preferably, when the element of the first oxide is In, the element of the second oxide is selected from the group consisting of Zr, Pr, Si, Ti, W, Ta, La, Hf, B, and C. When at least one and the element of the first oxide is Sn, the element of the second oxide is at least one element selected from the group consisting of Sc, Ti, W, Nd, and Gd.
また、半導体層（５１、５２、５３）は、ＭｅＡで表されるＭｅがＭｏ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｔａ及びＡがＳ，Ｓｅ，Ｔｅのカルコゲナイド系材料であるとよい。当然ながら、電子移動度を有すれば、上記以外の元素からなるカルコゲナイド系材料であってもよい。 The semiconductor layers (51, 52, 53) are preferably chalcogenide-based materials in which Me represented by MeA is Mo, Ti, Zr, V, Nb, Ta and A is S, Se, Te. Of course, as long as it has electron mobility, the chalcogenide-type material which consists of elements other than the above may be sufficient.
また、半導体層（５１、５２、５３）は、電子移動度が１０００ｃｍ２／Ｖｓを超えるグラフェンであってもよい。 Further, the semiconductor layers (51, 52, 53) may be graphene having an electron mobility exceeding 1000 cm 2 / Vs.
［実施形態の多層薄膜トランジスタの製造方法］
次に、本実施形態の薄膜トランジスタ１の製造方法について説明する。本実施形態の薄膜トランジスタの半導体層を形成する方法には特に制限はないが、物理蒸着法（または物理気相成長法）を用いることにより形成することも可能である。
[Method of Manufacturing Multilayer Thin Film Transistor of Embodiment]
Next, a method for manufacturing the thin film transistor 1 of the present embodiment will be described. Although there is no restriction | limiting in particular in the method of forming the semiconductor layer of the thin-film transistor of this embodiment, It is also possible to form by using a physical vapor deposition method (or physical vapor deposition method).
ここで、物理蒸着法としては、蒸着法やスパッタ法などが挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタ法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。 Here, examples of physical vapor deposition include vapor deposition and sputtering. Examples of the vapor deposition method include vacuum vapor deposition, molecular beam vapor deposition (MBE), ion plating, and ion beam vapor deposition. Examples of the sputtering method include conventional sputtering, magnetron sputtering, ion beam sputtering, ECR (electron cyclotron resonance) sputtering, and reactive sputtering. When plasma is used in the sputtering method, a film forming method such as a reactive sputtering method, a DC (direct current) sputtering method, or a radio frequency (RF) sputtering method can be used.
［第１の実施形態の多層薄膜トランジスタの製造方法］
ここで、図３にその構造を示したいわゆるボトムゲート型の多層薄膜トランジスタの製造方法の好適な実施形態を図５Ａ及び図５Ｂの（ａ）ないし（ｏ）を参照して説明する。下記の製造方法を用いると、より高品質な多層薄膜トランジスタを製造することができる。本実施形態の多層薄膜トランジスタ１の製造方法においては、ガラス基板１０（ステップ（ａ））の上に拡散バリア層として膜厚１００ｎｍの窒化シリコンを形成する（ステップ（ｂ））。続いて、通常知られたフォトリソプロセスでゲート電極３１として膜厚１００ｎｍのＭｏＷ膜をパターニングする（ステップ（ｃ）、（ｄ））。次に、ゲート絶縁層４１として膜厚２００ｎｍの酸化シリコンをパターニングしたＭｏＷ膜を覆うように形成する（ステップ（ｅ））。
[Method of Manufacturing Multilayer Thin Film Transistor of First Embodiment]
Here, a preferred embodiment of a so-called bottom gate type multilayer thin film transistor manufacturing method whose structure is shown in FIG. 3 will be described with reference to FIGS. 5A and 5B (a) to (o). When the following manufacturing method is used, a higher quality multilayer thin film transistor can be manufactured. In the method for manufacturing the multilayer thin film transistor 1 of this embodiment, silicon nitride having a film thickness of 100 nm is formed as a diffusion barrier layer on the glass substrate 10 (step (a)) (step (b)). Subsequently, a MoW film having a thickness of 100 nm is patterned as the gate electrode 31 by a generally known photolithography process (steps (c) and (d)). Next, the gate insulating layer 41 is formed so as to cover the MoW film patterned with silicon oxide having a thickness of 200 nm (step (e)).
次に、例えば、半導体層５１として、フォトリソプロセスで加工した膜厚５０ｎｍのＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と酸化ケイ素の粉末との焼結体を採用するとよい。また、ターゲットには、酸化ケイ素の重量％以下での添加物（金属酸化物など）等の不純物が混入していてもよい。例えば、ターゲットに、意図しない不純物として、酸化インジウム及び酸化ケイ素以外の金属酸化物（酸化亜鉛など）が、ターゲット全体における酸化ケイ素含有量以下の割合（重量比）で混入することがあっても構わない。 Next, for example, when a 50 nm-thick In—Si—O-based metal oxide processed by a photolithography process is used as the semiconductor layer 51, the target is composed of indium oxide powder and silicon oxide powder. A sintered body may be used. Further, the target may be mixed with impurities such as an additive (metal oxide or the like) at a weight percent or less of silicon oxide. For example, metal oxides (such as zinc oxide) other than indium oxide and silicon oxide may be mixed into the target at a ratio (weight ratio) equal to or lower than the silicon oxide content in the entire target as unintended impurities. Absent.
その場合、焼結体に含まれる酸化ケイ素の含有量が、０重量％より多く５０重量％以下であることが好ましい。また、酸化ケイ素の含有量は、０重量％より多く５重量％以下であることが、より好ましい。 In that case, the content of silicon oxide contained in the sintered body is preferably more than 0 wt% and 50 wt% or less. Moreover, it is more preferable that the content of silicon oxide is more than 0 wt% and not more than 5 wt%.
通常知られた酸化物半導体であるＩｎ−Ｚｎ−Ｏ系やＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物では、酸化インジウムを「ホスト材料」、酸化亜鉛や酸化ガリウムを「ゲスト材料」とすると、ホスト材料（酸化インジウム）に対して、通常２割〜３割のゲスト材料（酸化亜鉛や酸化ガリウム）が混入されている。 In In-Zn-O-based and In-Ga-Zn-O-based metal oxides, which are generally known oxide semiconductors, when indium oxide is a "host material" and zinc oxide or gallium oxide is a "guest material" The guest material (zinc oxide or gallium oxide) is usually mixed with 20-30% of the host material (indium oxide).
これに対して、本実施形態の多層薄膜トランジスタ１の半導体層５１は、上述のような焼結体をターゲットに用いて薄膜形成する（ステップ（ｆ）、（ｇ））。本実施形態の製造方法で製造された多層薄膜トランジスタ１においては、上述したように酸化ケイ素の含有量は０重量％より多く５重量％以下であるとより好ましいので、この好ましい組成とした場合の半導体層５１の半導体は、通常知られた酸化物半導体と比べて、ホスト材料（酸化インジウム）に対するゲスト材料（酸化ケイ素）の含有量が、極めて少ないものとすることも可能である。 On the other hand, the semiconductor layer 51 of the multilayer thin film transistor 1 of the present embodiment is formed into a thin film using the sintered body as described above as a target (steps (f) and (g)). In the multilayer thin film transistor 1 manufactured by the manufacturing method of the present embodiment, the silicon oxide content is more preferably more than 0 wt% and not more than 5 wt% as described above. The semiconductor of the layer 51 can have an extremely small content of the guest material (silicon oxide) with respect to the host material (indium oxide) as compared with a conventionally known oxide semiconductor.
また、多層薄膜トランジスタ１の製造方法においては、プロセスガスとして希ガスと酸素との混合ガスを用いてもよい。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンが挙げられる。また、プロセスガスには、水素原子を有する化合物を含まないことが好ましい。 In the method for manufacturing the multilayer thin film transistor 1, a mixed gas of a rare gas and oxygen may be used as a process gas. Examples of the rare gas include helium, neon, argon, krypton, and xenon. The process gas preferably does not contain a compound having a hydrogen atom.
本実施形態の薄膜トランジスタの製造方法においては、発明者の検討により、酸化インジウムと酸化ケイ素とを含むターゲットを用いて半導体層を形成する場合、半導体層を構成する金属酸化物を非晶質膜とするために高温を必要としないことが分かっている。そのため、薄膜トランジスタの製造方法においては、半導体層を形成する工程を、１０℃以上２００℃以下で行うことで非晶質な半導体層を形成することができる。また、２００℃より高く４００℃以下で行うことで、結晶化した好適な半導体層を形成することもできる。さらには、半導体層を形成する工程を、室温で実施してもよい。ここで、「室温で実施」とは、半導体層を形成する工程のために非加熱であり、作業環境の温度調整が不要であることを意味する。 In the method for manufacturing a thin film transistor of this embodiment, according to the inventors' investigation, when a semiconductor layer is formed using a target containing indium oxide and silicon oxide, the metal oxide constituting the semiconductor layer is changed to an amorphous film. It has been found that it does not require high temperatures to do. Therefore, in the method for manufacturing a thin film transistor, an amorphous semiconductor layer can be formed by performing a step of forming a semiconductor layer at 10 ° C. or higher and 200 ° C. or lower. Further, by performing the treatment at a temperature higher than 200 ° C. and lower than or equal to 400 ° C., a suitable crystallized semiconductor layer can be formed. Further, the step of forming the semiconductor layer may be performed at room temperature. Here, “implemented at room temperature” means that the semiconductor layer is not heated for the step of forming the semiconductor layer, and the temperature adjustment of the working environment is unnecessary.
本実施形態の薄膜トランジスタの製造方法において採用されるスパッタリング法としては、ＲＦスパッタリング及びＤＣスパッタリングなど公知のものを用いることができる。 As a sputtering method employed in the method for manufacturing the thin film transistor of the present embodiment, known methods such as RF sputtering and DC sputtering can be used.
また、半導体層５１としてＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と、酸化ケイ素の粉末とを用いていればよく、これら粉末の混合物の焼結体であってもよく、それぞれの粉末の焼結体であってもよい。第２酸化物である酸化ケイ素の濃度分布の制御性の観点からは、後者が好ましい。この場合、複数の焼結体を用いた共スパッタリングにより半導体層を形成することができる。 When an In—Si—O-based metal oxide is employed as the semiconductor layer 51, the target may be indium oxide powder and silicon oxide powder, and a mixture of these powders may be sintered. A sintered body of each powder may be sufficient. The latter is preferable from the viewpoint of controllability of the concentration distribution of silicon oxide as the second oxide. In this case, the semiconductor layer can be formed by co-sputtering using a plurality of sintered bodies.
次に、ソース電極及びドレイン電極の元となる金属層として膜厚１０ｎｍのＴｉ及び膜厚１００ｎｍのＷ膜（以下、一般化して金属層９０とも称する）を連続成膜する（ステップ（ｈ））。その後、フォトリソプロセスを経て上記金属層９０からソース電極６１及びドレイン電極７１を形成する（ステップ（ｉ））。 Next, a 10 nm-thick Ti and 100 nm-thick W film (hereinafter also referred to as a metal layer 90 in general) are continuously formed as a metal layer serving as a source electrode and a drain electrode (step (h)). . Thereafter, a source electrode 61 and a drain electrode 71 are formed from the metal layer 90 through a photolithography process (step (i)).
全面を覆うように層間絶縁層８１として膜厚１０００ｎｍの酸化ケイ素を形成（ステップ（ｊ））した後に、表面形状を、研磨用スラリーを用いた化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、凹凸２０ｎｍ以下になるように平坦化する（ステップ（ｋ））。ここで、研磨後残存する膜厚は、ソース電極及びドレイン電極が隠れていれる厚さであればよい。 A silicon oxide film having a film thickness of 1000 nm is formed as an interlayer insulating layer 81 so as to cover the entire surface (step (j)), and then the surface shape is chemical mechanical polishing (CMP) using a polishing slurry. Thus, the surface is flattened so as to be 20 nm or less (step (k)). Here, the film thickness remaining after polishing may be a thickness that can hide the source electrode and the drain electrode.
次に、第２層薄膜トランジスタ３（図３）を第１層薄膜トランジスタ２（図３）上に、第１層薄膜トランジスタと同じ方法で形成する（ステップ（ｌ））。同じく、層間絶縁層８２を形成した後に、ＣＭＰ法で平坦化させる。 Next, the second layer thin film transistor 3 (FIG. 3) is formed on the first layer thin film transistor 2 (FIG. 3) by the same method as the first layer thin film transistor (step (l)). Similarly, after the interlayer insulating layer 82 is formed, it is planarized by the CMP method.
次に、第３層薄膜トランジスタ４（図３）を第２層薄膜トランジスタ３上に、第１層薄膜トランジスタと同じ方法で形成する。層間絶縁層８３を形成した後に、ＣＭＰ法で平坦化させてもよい（ステップ（ｍ））。 Next, the third layer thin film transistor 4 (FIG. 3) is formed on the second layer thin film transistor 3 by the same method as the first layer thin film transistor. After the interlayer insulating layer 83 is formed, it may be planarized by a CMP method (step (m)).
窒化ケイ素をハードマスクとしたフォトリソプロセス及びエッチングプロセスによって、ゲート電極、ソース電極及びドレイン電極領域に貫通孔を形成する（ステップ（ｎ））。次に、貫通孔に、化学気相成長法または原子層堆積法でＷ、ＴｉＮ、Ｃｕ電極を形成して、薄膜トランジスタを作製する（ステップ（ｏ））。 Through holes are formed in the gate electrode, source electrode, and drain electrode regions by a photolithographic process and an etching process using silicon nitride as a hard mask (step (n)). Next, W, TiN, and Cu electrodes are formed in the through holes by chemical vapor deposition or atomic layer deposition to produce a thin film transistor (step (o)).
以上のようにして、図３に例示したような第１の実施形態の３つの薄膜トランジスタを積み重ねた積層構造にすることで、専有面積を小さくした、かつ電子移動度が高くゲート制御性に優れるという、実用上好ましい特性を高いレベルで兼ね備えた積層薄膜トランジスタが提供される。 As described above, by forming a stacked structure in which the three thin film transistors of the first embodiment as illustrated in FIG. 3 are stacked, the exclusive area is reduced and the electron mobility is high and the gate controllability is excellent. Thus, a laminated thin film transistor having a practically desirable characteristic at a high level is provided.
また、以上のような多層薄膜トランジスタの製造方法によれば、本発明の効果を適切に実現した多層薄膜トランジスタを容易にかつ効率よく製造することができる。 Moreover, according to the manufacturing method of a multilayer thin film transistor as described above, it is possible to easily and efficiently manufacture a multilayer thin film transistor that appropriately realizes the effects of the present invention.
［第２の実施形態の多層薄膜トランジスタの製造方法］
ここで、図４にその構造を示したいわゆるトップゲート型の多層薄膜トランジスタの製造方法の好適な実施形態を図６Ａ及び図６Ｂの（ａ）ないし（ｏ）を参照して説明する。下記の製造方法を用いると、より高品質な多層薄膜トランジスタを製造することができる。なお、上述した第１の実施形態の多層薄膜トランジスタの製造方法の説明の冒頭付近で半導体層５１で使用可能な半導体及びその製造方法について縷々説明したが、これは第２の実施形態の多層薄膜トランジスタの製造方法についてもそのまま適用される。
[Method for Manufacturing Multilayer Thin Film Transistor of Second Embodiment]
Now, a preferred embodiment of a so-called top gate type multilayer thin film transistor manufacturing method whose structure is shown in FIG. 4 will be described with reference to FIGS. 6A and 6B (a) to (o). When the following manufacturing method is used, a higher quality multilayer thin film transistor can be manufactured. The semiconductor that can be used in the semiconductor layer 51 and the method for manufacturing the semiconductor layer 51 are often described near the beginning of the description of the method for manufacturing the multilayer thin film transistor of the first embodiment described above. The manufacturing method is also applied as it is.
本実施形態の薄膜トランジスタ１の製造方法においては、ガラス基板１０（ステップ（ａ））の上に拡散バリア層２０として膜厚１００ｎｍの窒化シリコンを形成する（ステップ（ｂ））。続いて、通常知られたフォトリソプロセスで半導体層５１として、膜厚５０ｎｍのＩｎ−Ｓｉ−Ｏ膜を形成する（ステップ（ｃ）、（ｄ））。 In the method for manufacturing the thin film transistor 1 of this embodiment, silicon nitride having a film thickness of 100 nm is formed as the diffusion barrier layer 20 on the glass substrate 10 (step (a)) (step (b)). Subsequently, an In—Si—O film having a thickness of 50 nm is formed as the semiconductor layer 51 by a generally known photolithography process (steps (c) and (d)).
次に、金属層９０として膜厚１０ｎｍのＴｉ及び膜厚１００ｎｍのＷ膜を連続成膜（ステップ（ｅ））した後に、フォトリソプロセスを経てソース電極６１及びドレイン電極７１を形成する（ステップ（ｆ））。 Next, after continuously forming a Ti film having a thickness of 10 nm and a W film having a thickness of 100 nm as the metal layer 90 (step (e)), a source electrode 61 and a drain electrode 71 are formed through a photolithography process (step (f) )).
全面を覆うように、ゲート絶縁層４１として膜厚２００ｎｍの酸化シリコンを形成(ステップ（ｇ）)した後に、ゲート電極３１として膜厚１００ｎｍのＭｏＷ膜を酸化シリコン上に形成する（ステップ（ｈ））。次に、フォトリソグラフィ―及びエッチングプロセスで加工する(ステップ（ｉ）)。 A silicon oxide film having a thickness of 200 nm is formed as the gate insulating layer 41 so as to cover the entire surface (step (g)), and then a MoW film having a thickness of 100 nm is formed on the silicon oxide as the gate electrode 31 (step (h)). ). Next, it is processed by photolithography and etching processes (step (i)).
全面を覆うように層間絶縁層８１として膜厚１０００ｎｍの酸化ケイ素を形成（ステップ（ｊ））した後に、その表面形状を、研磨用スラリーを用いたＣＭＰ法により、凹凸２０ｎｍ以下になるように平坦化する（ステップ（ｋ））。ここで、研磨した後に残る膜厚は、ソース電極及びドレイン電極が隠れていれる厚さであればよい。 After silicon oxide having a film thickness of 1000 nm is formed as an interlayer insulating layer 81 so as to cover the entire surface (step (j)), the surface shape is flattened so as to be 20 nm or less by a CMP method using a polishing slurry. (Step (k)). Here, the film thickness remaining after polishing may be a thickness that can hide the source electrode and the drain electrode.
次に、第２層薄膜トランジスタ３（図４）を第１層薄膜トランジスタ２（図４）上に、第１層薄膜トランジスタと同じ方法で形成し、同じく、層間絶縁層８２を形成した後に、ＣＭＰ法で平坦化させる（ステップ（ｌ））。 Next, the second layer thin film transistor 3 (FIG. 4) is formed on the first layer thin film transistor 2 (FIG. 4) by the same method as the first layer thin film transistor. Similarly, after forming the interlayer insulating layer 82, the CMP method is used. Flatten (step (l)).
次に、第３層薄膜トランジスタ４（図４）を第２層薄膜トランジスタ３上に、第１層薄膜トランジスタと同じ方法で形成する。層間絶縁層８３を形成した後に、ＣＭＰ法で平坦化させてもよい（ステップ（ｍ））。 Next, the third layer thin film transistor 4 (FIG. 4) is formed on the second layer thin film transistor 3 by the same method as the first layer thin film transistor. After the interlayer insulating layer 83 is formed, it may be planarized by a CMP method (step (m)).
窒化ケイ素をハードマスクとしたフォトリソプロセス及びエッチングプロセスによって、ゲート電極、ソース電極及びドレイン電極領域に貫通孔を形成する（ステップ（ｎ））。次に、貫通孔に、化学気相成長法及び原子層堆積法で、Ｗ、ＴｉＮ、Ｃｕ電極を形成して、薄膜トランジスタを作製する（ステップ（ｏ））。 Through holes are formed in the gate electrode, source electrode, and drain electrode regions by a photolithographic process and an etching process using silicon nitride as a hard mask (step (n)). Next, W, TiN, and Cu electrodes are formed in the through hole by chemical vapor deposition and atomic layer deposition to produce a thin film transistor (step (o)).
［第１及び第２の実施形態の多層薄膜トランジスタの製造方法に共通する事項］
以上、多層薄膜トランジスタの作製について説明してきたが、各層の薄膜トランジスタの作製段階で、ＣＭＰ法による層間絶縁層の平坦化処理の後、プロセス中に半導体層に導入された酸素欠陥等を補うために、酸素ガスを含む雰囲気で５０℃から５００℃の範囲内で熱処理すると、トランジスタ特性を向上できる。
[Matters common to the multilayer thin film transistor manufacturing methods of the first and second embodiments]
As described above, the fabrication of the multilayer thin film transistor has been described, but in order to compensate for oxygen defects introduced into the semiconductor layer during the process after the planarization treatment of the interlayer insulating layer by the CMP method in the fabrication stage of the thin film transistor of each layer, When heat treatment is performed in an atmosphere containing oxygen gas within a range of 50 ° C. to 500 ° C., transistor characteristics can be improved.
特に、熱処理温度が１００℃から２００℃の範囲内の場合が、特性向上に著しい効果が現れる。 In particular, when the heat treatment temperature is in the range of 100 ° C. to 200 ° C., a significant effect appears in improving the characteristics.
ボトムゲート型及びトップゲート型の３個の薄膜トランジスタを積層した構造について説明したが、４個以上の薄膜トランジスタを積層させてもよい。フォトリソグラフィ―及びエッチングプロセスであけられる貫通孔では、開口部の直径に対する孔の深さの比率が５０までの薄膜トランジスタの積層数まで重ねることができる。 Although a structure in which three bottom gate and top gate thin film transistors are stacked has been described, four or more thin film transistors may be stacked. In the through-holes formed by the photolithography and etching processes, the number of stacked thin film transistors having a ratio of the hole depth to the opening diameter of up to 50 can be stacked.
以上、添付図面を参照しながら本発明に係る好適な実施形態例について説明したが、本発明は斯かる例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。 The preferred embodiments of the present invention have been described above with reference to the accompanying drawings, but it goes without saying that the present invention is not limited to such examples. Various shapes, combinations, and the like of the constituent members shown in the above-described examples are examples, and various modifications can be made based on design requirements and the like without departing from the gist of the present invention.
以下に本発明を実施例により説明するが、本発明はこれらの実施例に限定されるものではない。 EXAMPLES The present invention will be described below with reference to examples, but the present invention is not limited to these examples.
［多層薄膜トランジスタの作製］
本実施例においては、図３に示すボトムゲート型の多層薄膜トランジスタを作製し、動作確認を行った。ゲート電極として膜厚１００ｎｍのＭｏＷ膜を、ゲート絶縁層として膜厚２００ｎｍのＳｉＯ２膜を、半導体層として、ＳｉＯ２濃度が１０重量％のＩｎ−Ｓｉ−Ｏターゲット及びＴｉ濃度が１０重量％のＩｎ−Ｔｉ−Ｏターゲットを用い、両ターゲットを同一チャンバーへ設置して、プロセスガス流量：Ｏ２／Ａｒ＝３ｓｃｃｍ／２０ｓｃｃｍ、真空度０．２５Ｐａ、加熱無しで、成膜された膜厚に応じてお互いターゲットについてのスパッタリングパワーを連続的に変えて、膜厚６０ｎｍのＩｎ−Ｔｉ−Ｓｉ−Ｏ膜を作製した。ソース電極及びドレイン電極として、Ｔｉ（１０ｎｍ）とＭｏ（５０ｎｍ）を連続成膜した。ソース電極とドレイン電極との離間距離（ゲート長）は１００μｍであり、対向している部分の長さは５００μｍであった。更に、比較例として、同じ条件で単層、及び二層の薄膜トランジスタも作製した。
[Production of multilayer thin-film transistors]
In this example, a bottom gate type multilayer thin film transistor shown in FIG. 3 was manufactured and the operation was confirmed. An MoW film with a thickness of 100 nm as a gate electrode, an SiO 2 film with a thickness of 200 nm as a gate insulating layer, an In—Si—O target with an SiO 2 concentration of 10 wt% and a Ti concentration of 10 wt% as a semiconductor layer In-Ti-O target is used, both targets are installed in the same chamber, process gas flow rate: O 2 / Ar = 3 sccm / 20 sccm, vacuum degree 0.25 Pa, no heating, depending on the film thickness formed Then, the sputtering power for each target was continuously changed to produce an In—Ti—Si—O film having a thickness of 60 nm. Ti (10 nm) and Mo (50 nm) were continuously formed as a source electrode and a drain electrode. The separation distance (gate length) between the source electrode and the drain electrode was 100 μm, and the length of the facing portion was 500 μm. Furthermore, as a comparative example, single-layer and double-layer thin film transistors were also manufactured under the same conditions.
［作製した多層薄膜トランジスタの評価］
実施例１において作製した実施例の多層Ｉｎ−Ｔｉ−Ｓｉ−Ｏ薄膜トランジスタ及び２つの比較例の特性を評価するため、評価環境２５℃、暗所で、Ｖｄｓ＝１５Ｖ一定で、Ｉｄ−Ｖｇ特性より電子移動度（ｃｍ２／Ｖｓ）を求めた。すなわち、薄膜トランジスタの積層数が１個から３個の薄膜トランジスタの特性を評価したことになる。薄膜トランジスタの積層数と総飽和移動度との関係を図７に示す。積層数に比例して総飽和移動度が増加する傾向を示す。また、積層数が多くなるに従ってバラツキが大きくなる傾向を示す。３個の薄膜トランジスタが積層された本発明の実施例では、約７５ｃｍ２／Ｖｓの総飽和移動度が得られた。
[Evaluation of fabricated multilayer thin film transistor]
In order to evaluate the characteristics of the multilayer In-Ti-Si-O thin film transistor of the example manufactured in Example 1 and the two comparative examples, Vds = 15 V is constant in the evaluation environment 25 ° C. in the dark, and the Id-Vg characteristic Electron mobility (cm 2 / Vs) was determined. That is, the characteristics of thin film transistors having 1 to 3 thin film transistors are evaluated. FIG. 7 shows the relationship between the number of stacked thin film transistors and the total saturation mobility. The total saturation mobility tends to increase in proportion to the number of stacks. Also, the variation tends to increase as the number of layers increases. In the example of the present invention in which three thin film transistors were stacked, a total saturation mobility of about 75 cm 2 / Vs was obtained.
更に、同じ試料を用いて、ゲート電圧とドレイン電流の関係からサブシュレショルドスイング（Ｓ．Ｓ．）値を求めた。薄膜トランジスタの積層数とＳ．Ｓ．値との関係を図８に示す。Ｓ．Ｓ．値は小さいほどトランジスタ特性としては優れている。薄膜トランジスタの積層数が多くなるに従ってＳ．Ｓ．値が大きくなる傾向を示したが、３個の積層を行った本発明の実施例でも０．４Ｖ以下の良好な値を維持した。 Furthermore, the sub-threshold swing (SS) value was calculated | required from the relationship between gate voltage and drain current using the same sample. The number of stacked thin film transistors and S.I. S. The relationship with values is shown in FIG. S. S. The smaller the value, the better the transistor characteristics. As the number of stacked thin film transistors increases, S.P. S. Although the value tended to increase, the example of the present invention in which three layers were laminated maintained a good value of 0.4 V or less.
以上の結果から、本発明の薄膜トランジスタの動作確認ができ、本発明の有用性が確かめられた。 From the above results, the operation of the thin film transistor of the present invention was confirmed, and the usefulness of the present invention was confirmed.
本発明は、薄膜トランジスタの専有面積を小さいままで、かつ電子移動度が高くゲート制御性に優れるという、実用上高い価値を有する特性を兼ね備えた薄膜トランジスタを提供することが可能であり、液晶ディスプレイや有機ＥＬディスプレイ等の表示機器をはじめとする産業の各分野において高い利用可能性を有する。 The present invention can provide a thin film transistor having a practically high value characteristic that a small area of the thin film transistor is kept small and has high electron mobility and excellent gate controllability. It has high applicability in various industrial fields including display devices such as EL displays.
１ 多層薄膜トランジスタ
２ 第１層薄膜トランジスタ
３ 第２層薄膜トランジスタ
４ 第３層薄膜トランジスタ
１０ 基板
２０ 拡散バリア層
３０、３１、３２、３３ ゲート電極
４１、４２、４３ ゲート絶縁層
５１、５２、５３ 半導体層
６０、６１、６２、６３ ソース電極
７０、７１、７２、７３ ドレイン電極
８１、８２、８３ 層間絶縁層
９０ 金属層
DESCRIPTION OF SYMBOLS 1 Multilayer thin film transistor 2 1st layer thin film transistor 3 2nd layer thin film transistor 4 3rd layer thin film transistor 10 Substrate 20 Diffusion barrier layers 30, 31, 32, 33 Gate electrodes 41, 42, 43 Gate insulating layers 51, 52, 53 Semiconductor layer 60, 61, 62, 63 Source electrodes 70, 71, 72, 73 Drain electrodes 81, 82, 83 Interlayer insulating layer 90 Metal layer
Claims (5)
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上に金属層を形成してパターニングを行うことにより、ゲート電極を形成する。
（ウ）前記ゲート電極を覆うようにゲート絶縁層を形成する。
（エ）前記ゲート絶縁層の上にＩｎ−Ｓｉ−Ｏ系の金属酸化物からなり、前記金属酸化物の酸化ケイ素の含有量が０重量％より多く５重量％以下であるターゲットを用いて半導体層を形成する。
（オ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域上に夫々ソース電極及びドレイン電極を形成する。
（カ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成し、平坦化する。
（キ）酸素を含む雰囲気で１００℃以上２００℃以下の熱処理をする。
（ク）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（キ）を３回以上繰り返すことにより、前記基板に垂直方向に層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ケ）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（コ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。 A method for producing a thin film transistor having a multilayer structure, comprising the following steps (a) to (ko).
(A) A diffusion barrier layer is provided on the substrate.
(A) A metal layer is formed on the diffusion barrier layer and patterned to form a gate electrode.
(C) forming a gate insulating layer so as to cover the gate electrode;
(D) the consist In-Si-O-based metal oxide on the gate insulating layer, a semi with a target content is more than 5% by weight than 0 wt% of silicon oxide of the metal oxide A conductor layer is formed.
(E) A source electrode and a drain electrode are formed on the source contact region and the drain contact region of the semiconductor layer, respectively.
(F) An interlayer insulating layer is formed so as to cover the semiconductor layer, the source electrode, and the drain electrode, and is planarized.
(G) Heat treatment is performed at 100 ° C. or higher and 200 ° C. or lower in an atmosphere containing oxygen.
(H) Steps (a) to (g) for forming one thin film transistor and its interlayer insulating layer are repeated three times or more, thereby being laminated integrally with the substrate in the vertical direction via the interlayer insulating layer. One or more thin film transistors are formed.
(G) A through-hole extending from the three or more integrally laminated thin film transistors toward the gate electrode, the source electrode, and the drain electrode of each thin film transistor is provided.
(G) Filling the through hole with metal, thereby forming a gate electrode terminal, a source electrode terminal, and a drain electrode terminal that are electrically connected to the gate electrode, the source electrode, and the drain electrode of each thin film transistor.
（ア）基板上に拡散バリア層を設ける。
（イ）前記拡散バリア層上にＩｎ−Ｓｉ−Ｏ系の金属酸化物からなり、前記金属酸化物の酸化ケイ素の含有量が０重量％より多く５重量％以下であるターゲットを用いて半導体層を形成する。
（ウ）前記半導体層のソースコンタクト領域及びドレインコンタクト領域にソース電極及びドレイン電極を形成する。
（エ）前記半導体層、前記ソース電極及び前記ドレイン電極を覆うようにゲート絶縁層を形成する。
（オ）前記ゲート絶縁層上に金属層を形成してパターニングを行うことにより、前記ソース電極と前記ドレイン電極との間の前記半導体層に対応させてゲート電極を形成する。
（カ）前記ゲート電極及び前記ゲート絶縁層を覆うように層間絶縁層を形成し、平坦化する。
（キ）酸素を含む雰囲気で１００℃以上２００℃以下の熱処理をする。
（ク）一つの薄膜トランジスタ及びその層間絶縁層を形成するステップ（イ）からステップ（キ）を３回以上繰り返すことにより、前記基板に垂直方向に前記層間絶縁層を介して一体的に積層された３個以上の薄膜トランジスタを形成する。
（ケ）前記一体的に積層された３個以上の薄膜トランジスタ上から前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極に夫々向かって伸びる貫通孔を設ける。
（コ）前記貫通孔に金属を充填することにより、前記各薄膜トランジスタの前記ゲート電極、前記ソース電極及び前記ドレイン電極にそれぞれ導通するゲート電極端子、ソース電極端子及びドレイン電極端子を形成する。 A method for producing a thin film transistor having a multilayer structure, comprising the following steps (a) to (ko).
(A) A diffusion barrier layer is provided on the substrate.
(A) A semiconductor layer using a target made of an In—Si—O-based metal oxide on the diffusion barrier layer, the silicon oxide content of the metal oxide being greater than 0% by weight and less than or equal to 5% by weight. Form.
(C) forming a source electrode and a drain electrode in the source contact region and the drain contact region of the semiconductor layer;
(D) forming a gate insulating layer so as to cover the semiconductor layer, the source electrode and the drain electrode;
(E) A metal layer is formed on the gate insulating layer and patterned to form a gate electrode corresponding to the semiconductor layer between the source electrode and the drain electrode.
(F) An interlayer insulating layer is formed so as to cover the gate electrode and the gate insulating layer, and is planarized.
(G) Heat treatment is performed at 100 ° C. or higher and 200 ° C. or lower in an atmosphere containing oxygen.
(G) Steps (a) to (g) for forming one thin film transistor and its interlayer insulating layer are repeated three or more times to be integrally laminated on the substrate in the vertical direction via the interlayer insulating layer. Three or more thin film transistors are formed.
(G) A through-hole extending from the three or more integrally laminated thin film transistors toward the gate electrode, the source electrode, and the drain electrode of each thin film transistor is provided.
(G) Filling the through hole with metal, thereby forming a gate electrode terminal, a source electrode terminal, and a drain electrode terminal that are electrically connected to the gate electrode, the source electrode, and the drain electrode of each thin film transistor.
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