JP5430846B2 - A method for manufacturing a semiconductor device - Google Patents

A method for manufacturing a semiconductor device

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JP5430846B2
JP5430846B2 JP2007311892A JP2007311892A JP5430846B2 JP 5430846 B2 JP5430846 B2 JP 5430846B2 JP 2007311892 A JP2007311892 A JP 2007311892A JP 2007311892 A JP2007311892 A JP 2007311892A JP 5430846 B2 JP5430846 B2 JP 5430846B2
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薫 土屋
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株式会社半導体エネルギー研究所
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Description

本発明は、多層構造を有する半導体装置の作製方法に関する。 The present invention relates to a method for manufacturing a semiconductor device having a multilayer structure.

半導体装置の技術分野では、より微細化及び高集積化により、高性能化、低消費電力化を図られてきた。 In the technical field of semiconductor devices, the finer and higher integration, higher performance has been achieved with low power consumption. 半導体集積回路の集積度を向上させるため、集積回路(半導体素子層)を多層構造とした多層集積回路が提案されている。 To improve the degree of integration of semiconductor integrated circuits, multilayer integrated circuit is proposed that the integrated circuit (semiconductor device layer) was a multi-layer structure.

このような多層集積回路の作製例としては、基板上に設けられた第1の半導体素子層上に有機材料の層間絶縁物を形成し、層間絶縁物上に第2の半導体素子層を積層して形成する方法が報告されている(例えば、特許文献1参照。)。 As a manufacturing example of such a multilayer integrated circuit, an interlayer insulator of the organic material is formed on the first semiconductor element layer provided on a substrate, the second semiconductor element layer are stacked on the interlayer insulator a method of forming Te have been reported (e.g., see Patent Document 1.).

また、他の多層集積回路の作製例としては、別基板上にそれぞれ形成された第1の半導体素子層と第2の半導体素子層とを素子層同士が接するように、エポキシ樹脂によって接着し、多層構造とする方法が報告されている(例えば、特許文献2参照。)。 As the example of manufacturing another multilayer integrated circuits, as a first semiconductor element layers formed on another substrate and the second semiconductor element layer element layer each other in contact, and bonded by epoxy resin, how a multilayer structure have been reported (e.g., see Patent Document 2.).

特開平5−335482号公報 JP-5-335482 discloses 特開2001−189419号公報 JP 2001-189419 JP

しかし、上記のように半導体素子層間に有機材料の層間絶縁物や樹脂などの接着層を設けると半導体装置が厚く、大型化してしまう。 However, the provision of an adhesive layer such as an interlayer insulator or a resin of the organic material in the semiconductor device layers as described above semiconductor device thicker, increased in size. また半導体素子層間の電気的接続も難しくなるといった問題がある。 The electrical connection between the semiconductor device layers is also a problem that it becomes difficult.

従って、より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。 Thus, a more highly integrated, it is an object to manufacture a semiconductor device which is thinner and smaller. また、半導体装置において、高性能化、低消費電力化を目的の一とする。 In the semiconductor device, higher performance, it is an object low power consumption.

半導体素子を含む層(以下、半導体素子層という)を複数積層し、多層構造を有する半導体装置を作製する。 Layer including a semiconductor element (hereinafter, the semiconductor that device layer) was stacked to manufacture a semiconductor device having a multilayer structure. 半導体素子層は、剥離層及び下地膜である無機絶縁膜が設けられた基板(以下、半導体素子を作製する基板であるので作製基板ともいう)上に形成され、剥離層を用いて作製基板より他の基板(一時的に半導体素子層を保持するために保持基板ともいう)側に剥離される。 The semiconductor element layer, the release layer and the substrate an inorganic insulating film as the underlying film is provided (hereinafter, since the substrate for producing a semiconductor device manufacturing substrate also referred to) is formed on, from the formation substrate by using the separation layer is peeled off side (holding the substrate also referred to hold temporarily the semiconductor device layer) another substrate. 上層の半導体素子層となる半導体素子層を作製基板より剥離後、半導体素子層側に残存する剥離層を除去し、半導体素子層の下地膜として機能する無機絶縁膜を露出する。 After peeling from the formation substrate a semiconductor element layer serving as the upper layer of the semiconductor element layer, removing the release layer remaining on the semiconductor element layer side, to expose the inorganic insulating layer serving as a base film of a semiconductor element layer. 露出した無機絶縁膜に平坦化処理を行ってもよい。 The exposed inorganic insulating film may be subjected to flattening treatment.

一方、下層の半導体素子層となる他の基板に形成された半導体素子層は、半導体素子層上に平坦化された無機絶縁層を形成する。 On the other hand, the semiconductor element layer formed on the other substrate serving as a lower layer of the semiconductor element layer, forming an inorganic insulating layer having a planarized semiconductor element layer.

平坦化された無機絶縁膜と無機絶縁層とを密着させることにより接合し、下層の半導体素子層と上層の半導体素子層とを積層する。 Joined by close contact with the flattened inorganic insulating film and the inorganic insulating layer, laminating a lower layer of the semiconductor element layer and the upper layer of the semiconductor element layer.

また、露出した無機絶縁膜及び平坦化された無機絶縁層の少なくともいずれか一方に活性化のためのプラズマ処理を行うことが好ましい。 Further, it is preferable to perform the plasma treatment for at least either one activation of the exposed inorganic insulating film and the planarization inorganic insulating layer. 勿論、無機絶縁膜及び平坦化された無機絶縁層両方にプラズマ処理を行ってもよい。 Of course, both inorganic insulating film and the planarization inorganic insulating layer may be subjected to plasma treatment.

表面を活性化するプラズマ処理によって、室温乃至400℃の温度であっても異種材料間の接合を形成することが容易となる。 By a plasma treatment to activate the surface, it becomes easy to form a bond between different kinds of materials even at a temperature of room temperature to 400 ° C.. 従って低温プロセスで多層構造の半導体装置を作製することができる。 Therefore it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。 Since the inorganic insulating layer provided in the semiconductor device layers to be stacked is a thin film, it is possible to increase the wiring layer formed through the inorganic insulating layer is also produced easily yield and productivity to provide the semiconductor layers. 従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。 Accordingly, the electrical connection between the semiconductor device to be stacked, to reduce and electrical failure due to a defective shape can be manufactured highly reliable semiconductor device.

さらに、異なる機能を持つ複数の回路を設ける半導体装置においては、複数設けられる半導体素子に対して、それぞれ用いられる用途によって要求される電気的特性や機能が様々に異なる。 Further, in the semiconductor device provided with a plurality of circuits having different functions, the semiconductor device is plurality, electrical characteristics and functions required by the application for use respectively different in different. よって、それぞれの必要とされる機能や電気特性を有する半導体素子を作製する必要がある。 Therefore, it is necessary to manufacture a semiconductor device having a function and electrical characteristics that are respectively required.

それぞれの半導体素子の必要とされる機能や電気特性を向上させるためには、半導体素子を構成する薄膜の材料や膜厚などの作製条件を最適化することが好ましい。 In order to improve the functions and electrical characteristics required for the semiconductor devices, it is preferable to optimize the manufacturing conditions such as the material and thickness of the thin film constituting the semiconductor element.

本発明では、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 In the present invention, respectively for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, film the thickness and the element structure), respectively can be formed with high semiconductor element layer characteristics. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。 As the planarization process may be performed a polishing treatment or an etching process, of course, it may be performed both polishing and etching. 研磨処理としては、化学的機械研磨(Chemical Mechanical Polishing:CMP)法や液体ジェット研磨法を用いることができる。 As the polishing treatment, chemical mechanical polishing (Chemical Mechanical Polishing: CMP) method or a liquid jet polishing method can be used. エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。 The etching treatment, or wet etching, dry etching, or both as appropriate. プラズマ処理によって平坦化処理を行ってもよい。 It may be subjected to flattening treatment by a plasma treatment. 例えば、逆スパッタリング法を用いることができる。 For example, it is possible to use a reverse sputtering.

また、基板上に剥離層を形成後、無機絶縁膜を成膜する前に、剥離層に平坦化処理を行ってもよい。 Further, after forming the release layer on the substrate, before forming the inorganic insulating film may be subjected to flattening treatment to the release layer. 平坦化処理を行った剥離層上に無機絶縁膜を形成すると、剥離層を除去することによって露出する無機絶縁膜の接合面の平坦性を高くすることができる。 By forming the inorganic insulating film to the subjected to flattening treatment peeling layer, it is possible to increase the flatness of the joint surface of the inorganic insulating film exposed by removing the release layer.

本明細書において、転置(転載ともいう)とはある基板に形成された半導体素子層を、該基板より剥離し、他の基板に移しかえることをいう。 In this specification, transposing the semiconductor element layer formed on the substrate with the (also referred to as reproduction), and separated from the substrate, means that transferring to another substrate. つまり半導体素子層を設ける場所を他の基板へ移動するとも言える。 That is also said to move the location of providing a semiconductor element layer to another substrate.

ゲート絶縁層、絶縁層、絶縁膜などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、無機絶縁層、及び無機絶縁膜を貫通する配線層によって電気的に接続する。 A gate insulating layer, an insulating layer, and the lower layer of the semiconductor layer and the upper layer of the semiconductor layer to be laminated by sandwiching the like between the insulating film, the gate insulating layer, an inorganic insulating layer, and electrically by a wiring layer that penetrates the inorganic insulating film to connect to. 下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。 If where the lower semiconductor layer and the upper layer of the semiconductor layer are laminated overlap, the wiring layer may be formed in contact with the underlying semiconductor layer through the upper layer of the semiconductor layer. 積層する半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。 When the semiconductor layer to be laminated are densely stacked so as to overlap, it can be more highly integrated semiconductor device.

半導体素子を積層構造とすることができるため、より高集積化された半導体装置とすることができる。 It is possible to make semiconductor devices and multilayer structure, can be more highly integrated semiconductor device. 高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。 Reduced circuit area by highly integrated, wiring capacitance can reduce the power consumption to decrease.

下層の半導体素子上に形成される上層の半導体素子の形成において、下層の半導体素子を覆う層間絶縁層を形成し、層間絶縁層上に半導体層と接合する絶縁層を形成する。 In the formation of the upper layer of the semiconductor element formed on the lower semiconductor element, an interlayer insulating layer covering the lower layer of the semiconductor element, an insulating layer to be bonded to the semiconductor layer on the interlayer insulating layer. よって上層の半導体素子の半導体層と絶縁層との接合を容易に行うことができ、半導体装置の信頼性を向上させることができ、歩留まりも良くなる。 Thus the bonding of the semiconductor layer of the upper semiconductor element and the insulating layer can be easily carried out, it is possible to improve the reliability of the semiconductor device, the yield is also improved.

本発明の半導体装置の作製方法の一形態は、第1の基板上に第1の剥離層を形成し、第1の剥離層上に第1の無機絶縁膜を形成し、第1の無機絶縁膜上に第1の半導体素子層を形成する。 One embodiment of a method for manufacturing a semiconductor device of the present invention, the first separation layer formed on the first substrate, the first inorganic insulating film formed on the first release layer, a first inorganic insulating forming a first semiconductor element layer on the membrane. 第1の半導体素子層上に無機絶縁層を形成し、無機絶縁層を平坦化処理する。 The inorganic insulating layer is formed on the first semiconductor element layer, it is flattened inorganic insulating layer. 第2の基板上に第2の剥離層を形成し、第2の剥離層上に第2の無機絶縁膜を形成し、第2の無機絶縁膜上に第2の半導体素子層を形成する。 The second release layer is formed on the second substrate, the second inorganic insulating film is formed on the second release layer, a second semiconductor element layer on the second inorganic insulating film. 第2の半導体素子層に保持基板を接着し、第2の半導体素子層、及び第2の無機絶縁膜を第2の基板より剥離する。 Bonding the holding substrate to the second semiconductor element layer, the second semiconductor element layer, and the second inorganic insulating film to the peeling from the second substrate. 第2の無機絶縁膜に残存する第2の剥離層を除去し第2の無機絶縁膜を露出する。 Removing the second separation layer remaining on the second inorganic insulating film to expose the second inorganic insulating film. 平坦化処理された無機絶縁層と露出された第2の無機絶縁膜とを接合して、第1の半導体素子層と第2の半導体素子層とを無機絶縁層及び第2の無機絶縁膜を介して積層する。 By joining a second inorganic insulating layer exposed and planarized treated inorganic insulating layer, the first semiconductor element layer and the second semiconductor element layer and the inorganic insulating layer and the second inorganic insulating film through to be stacked.

また、本発明の半導体装置の作製方法の他の一形態は、第1の半導体素子層と第2の半導体素子層とを無機絶縁層及び第2の無機絶縁膜を介して積層した後、保持基板を第2の半導体素子層より剥離する。 Further, another embodiment of a method for manufacturing a semiconductor device of the present invention, after the first semiconductor element layer and a second semiconductor element layer laminated through an inorganic insulating layer and the second inorganic insulating film, the holding the substrate is separated from the second semiconductor element layer. 次に無機絶縁層及び第2の無機絶縁膜を貫通し積層された第1の半導体素子層及び第2の半導体素子層を電気的に接続する配線層を形成する。 Then a wiring layer for electrically connecting the first semiconductor element layer and the second semiconductor element layer which is through the inorganic insulating layer and the second inorganic insulating film lamination.

また、本発明の半導体装置の作製方法の他の一形態は、無機絶縁層及び第2の無機絶縁膜を貫通し積層された第1の半導体素子層及び第2の半導体素子層を電気的に接続する配線層を形成した後、第2の半導体素子層及び配線層上に樹脂層を形成する。 Further, another embodiment of a method for manufacturing a semiconductor device of the present invention, the first semiconductor element layer and the second semiconductor element layer which is through the inorganic insulating layer and the second inorganic insulating film stacked electrically after forming the wiring layer to be connected to form a resin layer on the second semiconductor element layer and the wiring layer. 次に、樹脂層に第2の保持基板を接着し、第1の基板より第2の保持基板側に第1の無機絶縁膜を剥離する。 Then, the second holding substrate bonded to the resin layer is peeled off first inorganic insulating film from the first substrate to the second holding substrate side.

なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。 In the present invention, a semiconductor device refers to a device which can function by utilizing semiconductor characteristics. 本発明を用いて半導体素子(トランジスタ、メモリ素子やダイオードなど)を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。 It can be manufactured device having a circuit including a semiconductor element (such as a transistor, a memory element or a diode) using the present invention, a semiconductor device such as a chip having a processor circuit.

低温プロセスで多層構造の半導体装置を作製することができる。 So that a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。 Since the inorganic insulating layer provided in the semiconductor device layers to be stacked is a thin film, it is possible to increase the wiring layer formed through the inorganic insulating layer is also produced easily yield and productivity to provide the semiconductor layers. 従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。 Accordingly, the electrical connection between the semiconductor device to be stacked, to reduce and electrical failure due to a defective shape can be manufactured highly reliable semiconductor device.

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Moreover, each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and respectively element structure) can be formed with high semiconductor element layer characteristics. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

本発明の実施の形態について、図面を用いて詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the drawings. 但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention is not limited to the following description, it may be various changes and modifications without departing from the spirit and scope of the present invention will be readily understood by those skilled in the art. 従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the embodiments below. なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 In the structure of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

(実施の形態1) (Embodiment 1)
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図1乃至図4、及び図10を用いて詳細に説明する。 In this embodiment, higher integration, thinner, and a semiconductor device for the purpose of applying the size, and a method for manufacturing a semiconductor device, FIGS. 1 to 4, and with reference to FIG. 10 in detail explain.

本実施の形態における半導体装置は半導体素子層の積層による多層構造である。 The semiconductor device in this embodiment is a multi-layer structure of the laminate of the semiconductor element layer. 半導体素子層は作製時の基板より剥離され、他の半導体素子層上に絶縁層同士の接合によって積層される。 The semiconductor element layer is separated from the substrate during manufacturing, it is laminated by bonding between the insulating layer on another semiconductor element layer. なお、本明細書では半導体素子層が作製される基板を作製基板ともいう。 Incidentally, also referred to as a formation substrate a substrate of semiconductor device layers is fabricated herein. 従って、半導体素子層は作製基板に剥離層を介して形成される。 Accordingly, the semiconductor element layer is formed through a separation layer formation substrate. 本実施の形態では、2層の積層構造を有する半導体装置を例に示す。 In this embodiment, a semiconductor device having a two-layer structure of an example. 積層する上層及び下層の半導体素子層は積層構造を貫通する配線層によって電気的に接続する。 Upper and lower semiconductor element layer stacked is electrically connected by a wiring layer that penetrates the laminated structure.

本実施の形態では、半導体装置の一例としてCMOS(相補型金属酸化物半導体:Complementary Metal Oxide Semiconductor)に関して説明する。 In this embodiment, CMOS as an example of a semiconductor device (complementary metal oxide semiconductor: Complementary Metal Oxide Semiconductor) with respect to be described.

作製基板である絶縁表面を有する基板200上に剥離層201を介して、無機絶縁膜202、トランジスタ211、絶縁膜212、絶縁膜213が設けられ、半導体素子層250が形成されている。 Through the peeling layer 201 on the substrate 200 having a formation substrate insulating surface, an inorganic insulating film 202, the transistors 211, insulating film 212, insulating film 213 is formed, the semiconductor element layer 250 is formed. トランジスタ211は薄膜トランジスタであり、ソース領域又はドレイン領域204a、204b、ソース領域又はドレイン領域204a、204bより低濃度不純物領域である不純物領域205a、205b、チャネル形成領域206、ゲート絶縁層207、ゲート電極層208、サイドウォール構造の絶縁層209a、209bを含む。 Transistor 211 is a thin film transistor, the source and drain regions 204a, 204b, the source and drain regions 204a, the impurity region 205a which is a low concentration impurity region than 204b, 205b, the channel formation region 206, a gate insulating layer 207, a gate electrode layer 208, including a sidewall structure insulating layer 209a, a 209 b. ソース領域又はドレイン領域204a、204bはソース電極層又はドレイン電極層として機能する配線層210a、210bと接し、電気的に接続している。 Source and drain regions 204a, 204b are wiring layer 210a functioning as a source electrode layer or the drain electrode layer, and 210b in contact are electrically connected. 本実施の形態では、トランジスタ211はnチャネル型薄膜トランジスタであり、ソース領域又はドレイン領域204a、204b、LDD(LightlyDoped Drain)領域である不純物領域205a、205bにn型を付与する不純物元素(例えばリン(P)やヒ素(As)等)を含む。 In this embodiment, the transistor 211 is an n-channel thin film transistor, the source and drain regions 204a, 204b, LDD (LightlyDoped Drain) region at which the impurity regions 205a, the impurity element (e.g., phosphorus for imparting an n-type conductivity to 205b ( including a P) and arsenic (As), or the like).

半導体素子層250のトランジスタ211等によって生じる凹凸を平坦化するため、無機絶縁層214を形成する(図3(B)参照。)。 For flattening the unevenness generated by the transistor 211 of the semiconductor element layer 250, forming an inorganic insulating layer 214 (see FIG. 3 (B).). 無機絶縁層214に平坦化処理を行い、平坦化処理された無機絶縁層215を形成する(図3(C)参照。)。 Planarization treatment is performed on the inorganic insulating layer 214, forming an inorganic insulating layer 215 is planarized (see FIG. 3 (C).).

平坦化処理された無機絶縁層215は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では無機絶縁層215に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁層216を形成する(図3(D)参照。)。 Inorganic insulating layer 215 planarized, since the junction surface of the semiconductor element layer made of another substrate, in the present embodiment performs a plasma treatment for activation of the inorganic insulating layer 215, the surface forming an inorganic insulating layer 216 reforming process (see FIG. 3 (D).). 以上の工程で下層となる半導体素子層250の接合前の工程が完了する。 Step before bonding of the semiconductor element layer 250 to be a lower layer in the above process is completed.

一方、半導体素子層250上に積層する上層の半導体素子層251の作製工程を、図4を用いて説明する。 On the other hand, the manufacturing process of the upper layer of the semiconductor element layer 251 to be stacked on the semiconductor element layer 250 will be described with reference to FIG.

作製基板である絶縁表面を有する基板220上に剥離層221を介して、無機絶縁膜222、トランジスタ230、絶縁膜223、絶縁膜224が設けられ、半導体素子層251が形成されている。 Through the peeling layer 221 on the substrate 220 having an insulating surface is prepared substrate, the inorganic insulating film 222, the transistors 230, insulating film 223, insulating film 224 is formed, the semiconductor element layer 251 is formed. トランジスタ230は、トランジスタ211と同様な構成を有する薄膜トランジスタであるが、本実施の形態では、トランジスタ211と逆導電型のpチャネル型薄膜トランジスタとする。 Transistor 230 is a thin film transistor having the same structure as the transistor 211, in this embodiment, the p-channel thin film transistor of the transistor 211 and the opposite conductivity type. 従って、トランジスタ230は、ソース領域又はドレイン領域、LDD領域である不純物領域にp型を付与する不純物元素(例えばボロン(B)やアルミニウム(Al)やガリウム(Ga)等)を含む。 Thus, the transistor 230 includes an impurity element imparting p-type source region and a drain region, the impurity region is an LDD region (for example, boron (B), aluminum (Al), gallium (Ga), or the like).

半導体素子層251上に樹脂層231を設け、粘着層232によって保持基板233を接着する(図4(B)参照。)。 The resin layer 231 formed on the semiconductor element layer 251, to bond the holding substrate 233 by an adhesive layer 232 (see FIG. 4 (B).). なお、本明細書において、粘着層とは、一時的に異種材料同士を接着する機能を有する膜をいい、粘着層は光又は熱により剥離可能なものとする。 In the present specification, the adhesive layer means a layer having a function to temporarily bond the dissimilar materials together, the adhesive layer is assumed peelable by light or heat.

剥離層221を用いて半導体素子層251を基板220より剥離する。 A semiconductor element layer 251 is separated from the substrate 220 by using the separation layer 221. よって半導体素子層251は、保持基板233側に設けられる(図4(C)参照。)。 Therefore the semiconductor element layer 251 is provided on the holding substrate 233 side (see FIG. 4 (C).).

なお、他の基板への転置工程は、基板と半導体素子層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該半導体素子層を剥離する方法、耐熱性の高い基板と半導体素子層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該半導体素子層を剥離する方法、基板と半導体素子層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やNF 、BrF 、ClF 等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、素子形層が形成された基板を機械的 Incidentally, the transfer process to another substrate, forming a peeling layer and an insulating layer between the substrate and the semiconductor element layer, a metal oxide film is provided between the release layer and the insulating layer, by crystallization the metal oxide film and weakening, a method for peeling the semiconductor element layer, a method in which an amorphous silicon film containing hydrogen between the high heat resistance substrate and the semiconductor element layer, the amorphous silicon film by laser light irradiation or etching by removing, a method of peeling the semiconductor element layer, a peeling layer and the insulating layer is formed between the substrate and the semiconductor element layer, a metal oxide film is provided between the release layer and the insulating layer, the metal oxide film weakened by crystallization, a part of the solution and NF 3 in the peeling layer, BrF 3, was removed by etching by a halogen fluoride gas such as ClF 3, a method of peeling the metal oxide film which is weakened, the element type layer mechanically substrate but formed 削除又は溶液やNF 、BrF 、ClF 等のフッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。 Delete or solutions or NF 3, BrF 3, a method for removing by etching with halogen fluoride gas such as ClF 3 may be used as appropriate. また、剥離層として窒素、酸素や水素等を含む膜(例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など)を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ半導体素子層と基板との剥離を促進する方法を用いてもよい。 Further, nitrogen as the release layer, oxygen or film containing hydrogen or the like (e.g., an amorphous silicon film containing hydrogen, hydrogen-containing alloy film, such as oxygen-containing alloy film) with, by irradiating a laser beam to the release layer peeling nitrogen contained in the layer, oxygen or hydrogen may be used a method of promoting the release of the semiconductor element layer and the substrate is released as a gas.

上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。 It can be performed more easily transfer process by combining the above-described separation method. つまり、レーザ光の照射、ガスや溶液などによる剥離層へのエッチング、鋭いナイフやメスなどによる機械的な削除を行い、剥離層と半導体素子層とを剥離しやすい状態にしてから、物理的な力(機械等による)によって剥離を行うこともできる。 That is, laser light irradiation, etching the like by peeling layer gas and solution, and mechanical deleted due sharp knife or scalpel, after the easy peel state between separation layer and the semiconductor element layer, physical it is also possible to perform the peeling by a force (by the machine, etc.).

また、剥離層及び無機絶縁膜との界面に液体を浸透させて作製基板から半導体素子層を剥離してもよい。 Further, the semiconductor element layer from the formation substrate by the liquid to penetrate the interface between the peeling layer and the inorganic insulating film may be peeled off.

半導体素子層251と剥離層221との間に形成される無機絶縁膜222に残存する剥離層221を除去し、無機絶縁膜222の平坦な面を露出する(図4(D)参照。)。 The peeling layer 221 is removed remaining inorganic insulating film 222 formed between the semiconductor element layer 251 and the peeling layer 221 to expose a flat surface of the inorganic insulating film 222 (see FIG. 4 (D).). 凹凸形状に残存する剥離層221を無機絶縁膜222表面より除去することによって、無機絶縁膜222表面は平坦化されるが、さらに無機絶縁膜222表面に平坦化処理を行ってもよい。 The peeling layer 221 remaining on the concavo-convex shape by removing an inorganic insulating film 222 surface, an inorganic insulating film 222 surface is planarized, planarization treatment may be performed to further the inorganic insulating film 222 surface. 例えば、剥離層221としてタングステン膜を用いて、無機絶縁膜222表面に平坦化処理としてフッ化三塩素ガスによるエッチング処理などを行うことができる。 For example, using a tungsten film as the peeling layer 221, an etching treatment with fluoride trichlorinated gas as a planarized inorganic insulating film 222 surface can be performed.

また、基板220上に剥離層221を形成後、無機絶縁膜222を成膜する前に、剥離層221に平坦化処理を行ってもよい。 Further, after forming a release layer 221 on the substrate 220, before forming the inorganic insulating film 222 may be subjected to flattening treatment to the peeling layer 221. 平坦化処理を行った剥離層221上に無機絶縁膜222を形成すると、剥離層221を除去することによって露出する無機絶縁膜222の表面の平坦性を高くすることができる。 By forming the inorganic insulating film 222 over the separation layer 221 subjected to flattening treatment, it is possible to increase the flatness of the surface of the inorganic insulating film 222 which is exposed by removing the release layer 221.

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。 As the planarization process may be performed a polishing treatment or an etching process, of course, it may be performed both polishing and etching. 研磨処理としては、化学的機械研磨(CMP)法や液体ジェット研磨法を用いることができる。 As the polishing treatment, or chemical mechanical polishing (CMP) method or a liquid jet polishing method. エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。 The etching treatment, or wet etching, dry etching, or both as appropriate.

またプラズマ処理によって平坦化処理を行ってもよい。 Or it may be subjected to flattening processing by a plasma treatment. 例えば、逆スパッタリング法を用いることができる。 For example, it is possible to use a reverse sputtering. 逆スパッタリング法にて平坦化処理を行うと、無機絶縁膜や無機絶縁層の形成から平坦化までを同一装置内にて行うことができるため、スループットが向上し、好ましい。 If planarization treatment is performed by reverse sputtering, for from formation of an inorganic insulating film or an inorganic insulating layer to the planarization it can be performed in the same apparatus, improve throughput, preferred.

逆スパッタリング法は、例えば、高真空のチャンバーに不活性ガス、例えばArガスを導入し、被処理面に対して電界をかけることでプラズマ状態として行う。 Reverse sputtering method, for example, a high vacuum chamber in an inert gas, is introduced, for example, Ar gas is performed as a plasma state by applying an electric field to the treated surface. プラズマ中には電子とArの陽イオンが存在し、陰極方向にArの陽イオンが加速される。 The present in plasma and cations of electrons and Ar, the cation of Ar are accelerated in a cathode direction. 加速されたArの陽イオンは被処理面をスパッタする。 Cations accelerated Ar is sputter treated surface. このとき、該被処理面の凸部から優先的にスパッタされる。 In this case, it is preferentially sputtered from the convex portion of the surface to be processed. 被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。 Sputtered from the surface to be processed particles adhere to a different location of the processed surface. このとき、該被処理面の凹部に優先的に付着する。 In this case, preferentially adhere to the concave portion of the surface to be processed. このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上すると考えられる。 Thus scraping protrusions are believed to improve the flatness of the processed surface by filling the recesses.

露出された無機絶縁膜222は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では、無機絶縁膜222に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁膜234を形成する(図4(E)参照。)。 Exposed inorganic insulating film 222, since the junction surface of the semiconductor element layer made of another substrate, in this embodiment, plasma treatment is performed for activation of the inorganic insulating film 222, the surface is modified forming an inorganic insulating film 234 quality process (see FIG. 4 (E).). 以上の工程で上層となる半導体素子層251の接合前の工程が完了する。 Step before bonding of the semiconductor element layer 251 serving as the upper layer in the above process is completed.

基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。 A semiconductor element layer formed over the inorganic insulating film on the substrate is separated from the formation substrate by the peeling layer, an inorganic insulating film is exposed. 露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。 Bonding the exposed inorganic insulating film and the lower flat inorganic insulating layer provided on the semiconductor element layer, and bonding the lower layer of the semiconductor element layer and the upper layer of the semiconductor element layer. 露出した無機絶縁膜222と下層の半導体素子層250上に設けられた平坦な無機絶縁層215の接合面は少なくともどちらか一方に活性化のためのプラズマ処理を行うことが好ましい。 Bonding surface of the exposed inorganic insulating film 222 and the lower semiconductor element layer 250 flat inorganic insulating layer 215 provided over, it is preferable to perform the plasma treatment for activation for at least one. 本実施の形態では、接合面両方にプラズマ処理を行う例を示す。 In this embodiment, an example in which plasma treatment is performed on the both joint surfaces.

平坦化され、活性化のためのプラズマ処理を施された無機絶縁膜234と無機絶縁層216とを密着させることにより接合し、下層の半導体素子層250と上層の半導体素子層251とを積層する(図1(A)参照。)。 It is flattened, joined by close contact with the inorganic insulating film 234 is subjected to a plasma treatment for activation and the inorganic insulating layer 216, laminating a lower layer of the semiconductor element layer 250 and the upper semiconductor element layer 251 (see FIG. 1 (A).).

表面を活性化するプラズマ処理によって、室温乃至400℃の温度であっても異種材料間の接合を形成することが容易となる。 By a plasma treatment to activate the surface, it becomes easy to form a bond between different kinds of materials even at a temperature of room temperature to 400 ° C.. 従って低温プロセスで多層構造の半導体装置を作製することができる。 Therefore it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

また、無機絶縁膜234、無機絶縁層216、絶縁層において、接合を形成する面は、十分に清浄化しておくことが好ましい。 The inorganic insulating film 234, an inorganic insulating layer 216, the insulating layer, the surface forming the bonding is preferably cleaned sufficiently. なお、メガソニック洗浄などによって清浄化することができる。 It should be noted, can be cleaned by megasonic cleaning or the like. また、メガソニック洗浄後にオゾン水で洗浄し、有機物の除去と表面の親水性向上を行ってもよい。 Further, washing with ozone water after megasonic cleaning, it may be subjected to the hydrophilicity boosting removal and the surface of the organic material.

この接合はファン・デル・ワールス力が作用しており、無機絶縁膜234と無機絶縁層216とを圧接することで水素結合により強固な接合を形成することが可能である。 The bonding is by Van der Waals forces, it is possible to form a strong bond by hydrogen bonding by pressing an inorganic insulating film 234 and the inorganic insulating layer 216.

圧接する際に、接合面の四隅の一ヶ所を100kPa〜5000kPaの圧力で抑えると、接合面同士が近づき、ファン・デル・ワールス力から水素結合へ移行することができる。 When pressed, the suppress one location of four corners of the bonding surface at a pressure of 100KPa~5000kPa, joint faces approached, it is possible to shift from the van der Waals forces to the hydrogen bond. 接合面内において一ヶ所の接合面が近接すると、隣接する接合面も近接し水素結合へ移行するため、接合面全域が水素結合へ移行することができる。 The junction surface of the one place in the junction surface is adjacent, to migrate even bonding surface adjacent proximity to the hydrogen bond, can be the entire bonding surfaces is shifted to hydrogen bonds.

良好な接合を形成するために、表面を活性化する他の方法として、接合を形成する面に原子ビーム若しくはイオンビームを照射してもよい。 In order to form a favorable bond, as another method of activating the surface, the surface on an atomic beam or an ion beam to form a bond may be irradiated. 原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。 When an atomic beam or an ion beam can be used an inert gas neutral atom beam or inert gas ion beam of argon or the like. その他に、ラジカル処理を行ってもよい。 The other, may be subjected to radical treatment.

また、無機絶縁膜234と無機絶縁層216との接合界面の接合強度を向上させるために、加熱処理を行うと好ましい。 In order to improve the bonding strength of the bonding interface between the inorganic insulating film 234 and the inorganic insulating layer 216, the heat treatment is performed preferably. 例えば、オーブンや炉などで70℃〜350℃(例えば200℃で2時間)の温度条件で熱処理を行うとよい。 For example, it may be performed heat treatment at a temperature such as 70 ° C. to 350 ° C. in an oven or furnace (e.g. 2 hours at 200 ° C.).

また、無機絶縁膜234と無機絶縁層216との間に絶縁層を形成してもよい。 Further, an insulating layer may be formed between the inorganic insulating film 234 and the inorganic insulating layer 216. 絶縁層は無機絶縁膜234側、あるいは無機絶縁層側どちらか一方でもよいし、両方に形成してもよい。 Insulating layer is an inorganic insulating film 234 side, or may be a either to the inorganic insulating layer side, may be formed on both. この場合、平坦化処理及び活性化のプラズマ処理は接合面となる絶縁層に行う。 In this case, plasma treatment of the planarization process and activation is done in an insulating layer serving as a bonding surface. 接合を形成する面に形成する絶縁層は平滑面を有し親水性表面を形成する。 Insulating layer formed on a surface to form a junction forms a smooth surface and has a hydrophilic surface. 該絶縁層としては、酸化シリコン膜を用いることができる。 The insulating layer may be a silicon oxide film. 酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。 The silicon oxide film formed by a chemical vapor deposition method using an organic silane gas is preferable. その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。 Alternatively, it is also possible to apply a silicon oxide film formed by a chemical vapor deposition method using a silane gas.

有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC )、トリメチルシラン(TMS:(CH SiH)、テトラメチルシラン(化学式Si(CH )、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC )、トリスジメチルアミノシラン(SiH(N(CH )等のシリコン含有化合物を用いることができる。 As the organosilane gas, tetraethoxysilane (TEOS: Si (OC 2 H 5) 4 ), trimethylsilane (TMS: (CH 3) 3 SiH), tetramethylsilane (chemical formula Si (CH 3) 4), tetramethyl cyclo cyclotetrasiloxane (TMCTS), octamethylcyclotetrasiloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5) 3), or trisdimethylaminosilane (SiH (N (CH 3) 2) 3) a silicon-containing compound such as can be used. なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合させることが好ましい。 In the case where the raw material gas using the organic silane to form a silicon oxide layer by a chemical vapor deposition method, it is preferable to mix a gas which provides oxygen. 酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。 The gas which provides oxygen, may be used oxygen, nitrous oxide, nitrogen dioxide, or the like. さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混合させてもよい。 Further, argon, helium may be mixed with an inert gas such as nitrogen or hydrogen or the like.

また、接合を形成する面に形成する絶縁層として、モノシラン、ジシラン、又はトリシラン等のシランを原料ガスに用いて化学気相成長法により形成される酸化シリコン膜を適用することもできる。 Furthermore, it as an insulating layer formed on the surface which is to form a bond, monosilane, disilane, or a silane such as trisilane applying a silicon oxide film formed by a chemical vapor deposition method using a source gas. この場合も、酸素を付与するガスや不活性ガス等を混合させることが好ましい。 Again, it is preferable to mix the gas and the inert gas or the like which provides oxygen. また、半導体層と接合する絶縁層となる酸化シリコン膜は、塩素を含んでいてもよい。 Further, a silicon oxide film serving as the insulating layer to be bonded to the semiconductor layer may contain chlorine. なお、本明細書において、化学気相成長(CVD;Chemical Vapor Deposition)法は、プラズマCVD法、熱CVD法、光CVD法を範疇に含む。 In this specification, chemical vapor deposition (CVD; Chemical Vapor Deposition) method includes a plasma CVD method, thermal CVD method, a photo CVD method in its category.

その他、接合を形成する面に形成する絶縁層として、酸化性雰囲気下において熱処理することにより形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを適用することもできる。 As other insulating layer formed on a surface to form a bonded, silicon oxide formed by heat treatment under an oxidizing atmosphere, silicon oxide which grows by reaction of oxygen radicals, such as chemical oxide formed by oxidation of the chemical It can also be applied. 絶縁層として、シロキサン(Si−O−Si)結合を含む絶縁層を適用してもよい。 As the insulating layer, a siloxane (Si-O-Si) may be applied an insulating layer containing binding. また、前記有機シランガスと、酸素ラジカル又は窒素ラジカルとを反応させて絶縁層を形成してもよい。 Moreover, said organic silane gas, an insulating layer may be formed by reacting oxygen radicals or nitrogen radicals.

無機絶縁膜、無機絶縁層、絶縁層において、接合を形成する面の表面は、算術平均粗さRaが0.8nm未満、二乗平均平方根粗さRmsが0.9nm未満が望ましく、Raが0.4nm以下、Rmsが0.5nm以下がより望ましく、さらにはRaが0.3nm以下、Rmsが0.4nm以下がより望ましい。 Inorganic insulating film, an inorganic insulating layer, the insulating layer, the surface of the surface which is to form a bond, the arithmetic mean roughness Ra is less than 0.8 nm, the root-mean-square roughness Rms is desirably less than 0.9 nm, Ra is 0. 4nm or less, Rms is less and more preferably 0.5 nm, more Ra of 0.3nm or less, Rms is less and more preferably 0.4 nm. 例えば、Raが0.27nm、Rmsが0.34nmである。 For example, Ra is 0.27 nm, Rms is 0.34 nm. 本明細書においてRaは算術平均粗さであり、Rmsは二乗平均平方根粗さであり、測定範囲は2μm 、又は10μm である。 In this specification, Ra is arithmetic mean roughness, Rms is root-mean-square roughness, and the measurement range is 2 [mu] m 2, or 10 [mu] m 2.

無機絶縁膜234と無機絶縁層216とを接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる絶縁層を設けると強固な接合を形成することができる。 Upon joining the inorganic insulating film 234 and the inorganic insulating layer 216, on one or both surfaces that are to form a bond, preferably strong bonding when an insulating layer made of a silicon oxide film and the organic silane as a raw material it can be formed.

次に、樹脂層231、粘着層232、及び保持基板233を半導体素子層250及び半導体素子層251積層より剥離し除去する(図1(B)参照。)。 Next, the resin layer 231, adhesive layer 232, and a holding substrate 233 is peeled off from the semiconductor element layer 250 and the semiconductor element layer 251 stacked is removed (see FIG. 1 (B).). 本実施の形態では、樹脂層231に水溶性樹脂を用い、樹脂層を溶解させて除去することによって粘着層232及び保持基板233を剥離する。 In this embodiment, a water-soluble resin in the resin layer 231 is peeled off the adhesive layer 232 and the holding substrate 233 by removing by dissolving the resin layer. 樹脂層231には他の可溶性樹脂や可塑性樹脂なども用い、化学的、又は物理的に樹脂層231を半導体素子層251より剥離すればよい。 It is also used, such as other soluble resin or thermoplastic resin in the resin layer 231, chemical, or physical can be peeled off the resin layer 231 from the semiconductor element layer 251.

絶縁膜224、絶縁膜223、無機絶縁膜234、無機絶縁層216を貫通する開口(コンタクトホール)を形成し、トランジスタ230とトランジスタ211とを電気的に接続する配線層235を形成する(図1(C)参照。)。 Insulating film 224, insulating film 223, an inorganic insulating film 234, to form an opening through the inorganic insulating layer 216 (contact hole), a wiring layer 235 for electrically connecting the transistor 230 and the transistor 211 (FIG. 1 (C) reference.).

半導体素子層251及び配線層235上に樹脂層236を形成し、樹脂層236上に可撓性基板237を設ける(図2(A)参照。)。 The resin layer 236 is formed on the semiconductor element layer 251 and the wiring layer 235, a flexible substrate 237 provided on the resin layer 236 (see FIG. 2 (A).). 剥離層201を用いて基板200を剥離し、除去する(図2(B)参照。)。 Peeling the substrate 200 by using the separation layer 201 is removed (see FIG. 2 (B).). 無機絶縁膜202表面に残存する剥離層はエッチングなどによって除去し、平坦化してもよい。 Release layer remaining on the inorganic insulating film 202 surface is removed by etching, it may be planarized. 無機絶縁膜202を更に他の半導体素子層上に設けられた無機絶縁層と接合する場合は、平坦化することが好ましい。 When joining an inorganic insulating film 202 further inorganic insulating layer provided on the other semiconductor element layer is preferably flattened. 本実施の形態では、無機絶縁膜202と接して可撓性基板238を設け、多層構造の半導体素子層を封止する(図2(C)参照。)。 In this embodiment, in contact with the inorganic insulating film 202 is provided a flexible substrate 238, sealing the semiconductor element layer of the multilayer structure (see FIG. 2 (C).). 可撓性基板は接着層によって接着して設けてもよい。 The flexible substrate may be provided with adhesive by the adhesive layer.

本実施の形態で作製した半導体装置は、可撓性基板上に設けることで、可撓性を有する半導体装置とすることができる。 The semiconductor device manufactured in this embodiment, by providing the flexible substrate may be a semiconductor device having flexibility.

なお、半導体素子層の多層構造において、最下層の半導体素子層を作製する基板より剥離せず、そのまま支持基板(封止基板)として用いる場合、最下層の半導体素子層と基板間に剥離層を設けなくてもよい。 Incidentally, in the multilayer structure of the semiconductor element layer, without peeling off from the substrate to produce the bottom layer of the semiconductor element layer, when used as it is as a support substrate (a sealing substrate), a release layer between the lowermost semiconductor element layer and the substrate it may not be provided.

作製基板である基板200、220、保持基板233としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。 Substrate 200, 220 is a formation substrate, as the holding substrate 233 may be a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or a metal substrate with an insulating layer formed on the surface. また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。 Further, it is possible to use a plastic substrate having heat resistance against the treatment temperature of this embodiment may be used a flexible substrate such as a film.

基板上で平坦化処理を行う場合、基板の平坦性が高い方が好ましいので、たわみの少なく平坦性の高い石英基板や、シリコン基板などの金属基板などを用いることが好ましい。 When performing planarization treatment on the substrate, since better flatness of the substrate is preferably high, less expensive, quartz substrate flatness of deflection, or the like is preferably used a metal substrate such as a silicon substrate. 逆に作製基板より剥離層を用いて半導体素子層を剥離する場合、形状が半導体素子層にあわせて変形しやすいフィルムやシートなどの可撓性基板を用いることが好ましい。 When peeling the semiconductor element layer by using a peeling layer from the formation substrate to the contrary, the shape it is preferable to use a flexible substrate such as easy film or sheet which is deformed in accordance with the semiconductor device layer. 作製基板より可撓性のフィルムに半導体素子層を一旦剥離して、再度平坦性が高くたわみにくい金属基板などに半導体素子を剥離し、接着してもよい。 It is once peeled off the semiconductor element layer on a film of flexible from the formation substrate, and peeling the semiconductor element such as a hard metal substrate deflection high flatness again, may be bonded. 半導体装置の作製工程において、その行う工程に合わせて作製基板及び保持基板を適宜選択することができる。 In the manufacturing process of the semiconductor device, it can be appropriately selected formation substrate and the holding substrate in accordance with the process of performing its.

可撓性基板237、238のような、可撓性基板(フレキシブルな基板ともいう)としては、PET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルスルホン)、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と、接着性合成樹脂フィルム(アクリル系合成樹脂、エポキシ系合成樹脂等)との積層フィルムなどを用いることができる。 Such as a flexible substrate 237 and 238, as the flexible substrate (also referred to as a flexible substrate) is, PET (polyethylene terephthalate), PEN (polyethylene naphthalate), PES (polyethersulfone), polypropylene, polypropylene sulfide, polycarbonate, polyetherimide, polyphenylene sulfide, polyphenylene oxide, polysulfone, substrate made of polyphthalamide such as polypropylene, polyester, vinyl, polyvinyl fluoride, a film made of polyvinyl chloride, paper of a fibrous material, a base film can be used (polyester, polyamide, an inorganic vapor deposition film, paper, or the like) and, adhesive synthetic resin film (acrylic synthetic resin, epoxy synthetic resin, or the like) such as a multilayer film comprising a. フィルムが被処理体と接着する際は、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層(接着層ではない)を用いて接着する。 Film when bonding and the object, either the adhesive layer is provided on the outermost surface of the film, or bonded using a layer provided on the outermost layer (not an adhesive layer). フィルムの種類によって条件を選択し、加熱処理や加圧により接着することができる。 Select the condition according to the type of the film can be adhered by heat treatment or pressure. また、基板に接着層が設けられていてもよい。 Further, it may also be an adhesive layer provided on the substrate. 接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。 The adhesive layer is a thermosetting resin, an ultraviolet curable resin, an epoxy resin adhesive, which corresponds to a layer containing an adhesive such as a resin additive.

また、可撓性基板としては、プリプレグを用いることで、後に作製される半導体装置の点圧、線圧による破壊を防ぐことが可能である。 Also, as the flexible substrate, by using the prepreg, point pressure of the semiconductor device manufactured after, it is possible to prevent the destruction by linear pressure. プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、フッ素樹脂等のマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。 Representative examples of prepreg, polyvinyl alcohol fiber, polyester fiber, polyamide fiber, polyethylene fiber, aramid fiber, polyparaphenylene benzobisoxazole fiber, glass fiber or a fibrous body such as carbon fiber, epoxy resin , after impregnating the unsaturated polyester resin, polyimide resin, the varnish was diluted with an organic solvent with a matrix resin such as fluorine resin, drying the organic solvent is volatilized by in which the matrix resin is semi-cured.

ゲート絶縁層、無機絶縁層、無機絶縁膜などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、無機絶縁層、無機絶縁膜を貫通する配線層によって電気的に接続する。 A gate insulating layer, an inorganic insulating layer, and the lower layer of the semiconductor layer and the upper layer of the semiconductor layer to be laminated by sandwiching the like between the inorganic insulating film, the gate insulating layer, an inorganic insulating layer, electrically by a wiring layer that penetrates the inorganic insulating film to be connected. 下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。 If where the lower semiconductor layer and the upper layer of the semiconductor layer are laminated overlap, the wiring layer may be formed in contact with the underlying semiconductor layer through the upper layer of the semiconductor layer. 積層する半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。 When the semiconductor layer to be laminated are densely stacked so as to overlap, it can be more highly integrated semiconductor device.

下層の半導体層と上層の半導体層とが重なって積層する半導体装置の例を図10(A)(B)に示す。 An example of a semiconductor device to be laminated overlap the lower semiconductor layer and the upper layer of the semiconductor layer shown in FIG. 10 (A) (B). 図10(A)において、下層の半導体素子であるトランジスタ211の半導体層のソース領域又はドレイン領域、及び上層の半導体素子であるトランジスタ211の半導体層のソース領域又はドレイン領域は重なって積層している。 In FIG. 10 (A), the source or drain region of the semiconductor layer of the source region or the drain region of the semiconductor layer of the transistor 211 is a lower layer of the semiconductor element, and a semiconductor device of the upper layer transistors 211 are stacked to overlap . トランジスタ211及びトランジスタ230を電気的に接続する配線層240は、絶縁膜224、223、無機絶縁膜234、トランジスタ230の半導体層のソース領域又はドレイン領域、無機絶縁層216、及び絶縁膜213、212を貫通し、トランジスタ211の半導体層のソース領域又はドレイン領域に達して形成されている。 Wiring layer 240 for electrically connecting the transistor 211 and the transistor 230, the insulating film 224 and 223, a source region or a drain region of the inorganic insulating film 234, the semiconductor layer of the transistor 230, the inorganic insulating layer 216, and the insulating film 213,212 through the, and is formed to reach the source region or the drain region of the semiconductor layer of the transistor 211.

図10(A)のトランジスタ211の半導体層とトランジスタ230の半導体層とは一部重なるように形成する例であるが、図10(B)に示すように同じマスクなどを用いて、半導体層同士をほぼ重ねて形成してもよい。 Although Figure 10 is a semiconductor layer of the semiconductor layer and the transistor 230 of the transistor 211 of the (A) is an example of forming partially overlapping, by using a same mask, as shown in FIG. 10 (B), the semiconductor layer between the may be formed by substantially overlapping. 半導体層同士が重なる領域が大きいほどより高集積化することはできる。 It is highly integrated than enough region where the semiconductor layer overlap each other is large can. 図10(B)の半導体装置においては、トランジスタ211とトランジスタ230とは絶縁層を介してほぼ同位置に重なるように積層している。 In the semiconductor device of FIG. 10 (B), the transistor 211 and the transistor 230 are stacked so as to overlap at substantially the same position through the insulating layer. トランジスタ211及びトランジスタ230を電気的に接続する配線層241も、絶縁膜224、223、無機絶縁膜234、トランジスタ230の半導体層のソース領域又はドレイン領域、無機絶縁層216、及び絶縁膜213、212を貫通し、トランジスタ211の半導体層のソース領域又はドレイン領域に達して形成されている。 Wiring layer 241 for electrically connecting the transistor 211 and the transistor 230 is also an insulating film 224 and 223, a source region or a drain region of the inorganic insulating film 234, the semiconductor layer of the transistor 230, the inorganic insulating layer 216, and the insulating film 213,212 through the, and is formed to reach the source region or the drain region of the semiconductor layer of the transistor 211.

本発明の半導体装置は、3次元的に半導体素子を積層し高集積化した構造を有するため、半導体素子は同一絶縁層に接して隣接して配置される他、上下方向に層間絶縁層を介して異なる絶縁層に接して積層することができる。 The semiconductor device of the present invention has a three-dimensional semiconductor device by laminating highly integrated structure, other semiconductor devices which are adjacently disposed in contact with the same insulating layer, an interlayer insulating layer in the vertical direction it can be laminated in contact with different insulation layers Te. 従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。 Therefore, it is possible degree of freedom of the arrangement of the semiconductor element in the semiconductor device is wide, to achieve higher integration, higher performance. 半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。 Field effect transistor as a semiconductor element, of course, such as a storage device using a semiconductor layer can be applied, to prepare a semiconductor device that satisfies the functions required for various applications can be provided.

剥離層201、221は、スパッタリング法やプラズマCVD法、塗布法、印刷法等により、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)、珪素(Si)から選択された元素、又は元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。 The release layer 201 and 221 is a sputtering method or a plasma CVD method, a coating method, a printing method, or the like, tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), niobium (Nb), nickel (Ni ), cobalt (Co), zirconium (Zr), zinc (Zn), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), selected from iridium (Ir), silicon (Si) element or element alloy material mainly containing, or a layer made of a compound material containing the element as its main component is formed in a single layer or multilayer. 珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。 The crystal structure of a layer containing silicon, amorphous, microcrystalline, may in any case of polycrystalline. なお、ここでは、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。 Note that a coating method includes a spin-coating method, a droplet discharge method, a dispensing method.

剥離層201、221が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。 When the separation layer 201 and 221 has a single-layer structure, preferably, a tungsten layer, a layer containing a molybdenum layer, or a mixture of tungsten and molybdenum. 又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。 Alternatively, a layer containing oxide or oxynitride of tungsten, a layer containing oxide or oxynitride of an oxide or a layer containing an oxynitride, or a mixture of tungsten and molybdenum molybdenum. なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。 Note that the mixture of tungsten and molybdenum corresponds to, for example, an alloy of tungsten and molybdenum.

剥離層201、221が積層構造の場合、好ましくは、1層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、2層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。 When the separation layer 201 and 221 has a stacked structure, preferably, the tungsten layer as a first layer, a molybdenum layer, or a layer containing a mixture of tungsten and molybdenum, as a second layer, tungsten, molybdenum or tungsten and molybdenum oxides of the mixture to form a nitride, oxynitride or nitride oxide.

剥離層201、221として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。 As the peeling layer 201 and 221, when forming a laminated structure of a layer containing an oxide of a layer containing tungsten and a layer containing tungsten is formed, to form an insulating layer formed of an oxide thereon in the interface between the tungsten layer and the insulating layer may utilize a layer containing an oxide of tungsten is formed. さらには、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。 Further, the surface of the layer containing tungsten, thermal oxidation treatment, oxygen plasma treatment, by performing the processing of at strong oxidizing solution such as ozone water to form a layer containing an oxide of tungsten. またプラズマ処理や加熱処理は、酸素、窒素、一酸化二窒素、一酸化二窒素単体、あるいは前記ガスとその他のガスとの混合気体雰囲気下で行ってもよい。 The plasma treatment or heat treatment, oxygen, nitrogen, dinitrogen monoxide, dinitrogen monoxide alone, or may be conducted under a mixed gas atmosphere of the gas and another gas. これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。 This, oxynitride of tungsten, The same applies to the case of forming a layer containing an oxynitride and a nitride oxide, after a layer containing tungsten is formed, a silicon nitride layer on the upper layer, silicon oxynitride layer, silicon nitride oxide it may form a layer.

また、上記の工程によると、基板200、220に接するように剥離層201、221を形成しているが、本発明はこの工程に制約されない。 Further, according to the above process, but to form a release layer 201 and 221 in contact with the substrate 200, 220, the present invention is not limited to this process. 基板200、220に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層201、221を設けてもよい。 Forming an insulating layer to be a base so as to be in contact with the substrate 200, 220, the release layer 201 and 221 may be provided in contact with the insulating layer.

無機絶縁膜202、222は、スパッタリング法やプラズマCVD法、塗布法、印刷法等により、無機化合物を用いて単層又は積層で形成する。 Inorganic insulating films 202 and 222, a sputtering method or a plasma CVD method, a coating method, a printing method, or the like, formed as a single layer or stacked layers using an inorganic compound. 無機化合物の代表例としては、珪素酸化物又は珪素窒化物が挙げられる。 Representative examples of the inorganic compound, silicon oxide or silicon nitride and the like. 珪素酸化物及び珪素窒化物の代表例としては、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素等が該当する。 Representative examples of the silicon oxide and silicon nitride, silicon oxide, silicon oxynitride, silicon nitride, silicon nitride oxide or the like. なお、本明細書において酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が55〜65原子%、窒素が1〜20原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。 Note that a silicon oxynitride film in the present specification, as the composition, there is more oxygen than nitrogen, oxygen 55 to 65 atomic% as the concentration range, nitrogen 20 atom%, Si is 25 to 35 atomic%, hydrogen refers to those contained in the range of 0.1 to 10 atomic%. また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が15〜30原子%、窒素が20〜35原子%、Siが25〜35原子%、水素が15〜25原子%の範囲で含まれるものをいう。 Further, a silicon nitride oxide film, as the composition thereof, there is more nitrogen than oxygen, oxygen 15 to 30 atomic% as the concentration range, nitrogen 20-35 atomic%, Si is 25 to 35 atomic%, hydrogen refers to those contained in the range of 15 to 25 atomic%.

さらには、無機絶縁膜202、222を積層構造としても良い。 Furthermore, an inorganic insulating film 202, 222 may have a stacked structure. 例えば、無機化合物を用いて積層してもよく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成しても良い。 For example, it may be laminated using an inorganic compound. Typically, silicon oxide, may be formed by stacking silicon nitride oxide, and silicon oxynitride.

トランジスタ211及びトランジスタ230が有する半導体層を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質(アモルファス、以下「AS」ともいう。)半導体、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いは微結晶(セミアモルファス若しくはマイクロクリスタルとも呼ばれる。以下「SAS」ともいう。)半導体などを用いることができる。 Material forming the semiconductor layer transistors 211 and transistor 230 has an amorphous manufactured by a vapor phase growth method or a sputtering method using a semiconductor material gas typified by silane or germane (amorphous, both the "AS" say.) semiconductor, a polycrystalline semiconductor that is formed by crystallizing the amorphous semiconductor by utilizing light energy or thermal energy, or also referred to as a microcrystalline (semi-amorphous or micro crystal. hereinafter also referred to as "SAS".) semiconductor, etc. it can be used. 半導体層はスパッタ法、LPCVD法、またはプラズマCVD法等により成膜することができる。 The semiconductor layer can be formed by sputtering, LPCVD, or plasma CVD method, or the like.

微結晶半導体膜は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。 Microcrystalline semiconductor film belongs to a metastable state of an intermediate between amorphous and single crystalline when Gibbs free energy. すなわち、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。 That is, a semiconductor having a free energy stable third state, has a short range order and lattice distortion. 柱状または針状結晶が基板表面に対して法線方向に成長している。 Columnar-like or needle-like crystals grow in a normal direction to the substrate surface. 微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm −1よりも低周波数側に、シフトしている。 Microcrystalline silicon, which is a typical example of a microcrystalline semiconductor, has a Raman spectrum in the lower frequency side than 520 cm -1 which represents single crystal silicon, is shifted. 即ち、単結晶シリコンを示す520cm −1とアモルファスシリコンを示す480cm −1の間に微結晶シリコンのラマンスペクトルのピークがある。 That is, the peak of the Raman spectrum of the microcrystalline silicon exists between 480 cm -1 indicating the 520 cm -1 and the amorphous silicon which represents single crystal silicon. また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。 The semiconductor includes at least 1 atom% or more of hydrogen or halogen to terminate a dangling bond. さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。 Furthermore, helium, argon, krypton, that contains a rare gas element such as neon to further promote lattice distortion, stability is enhanced and a favorable microcrystalline semiconductor film can be obtained.

この微結晶半導体膜は、周波数が数十MHz〜数百MHzの高周波プラズマCVD法、または周波数が1GHz以上のマイクロ波プラズマCVD装置により形成することができる。 The microcrystalline semiconductor film can be a frequency of several tens MHz~ several hundred MHz high-frequency plasma CVD method, or frequency is a microwave plasma CVD apparatus of the above 1 GHz. 代表的には、SiH 、Si 、SiH Cl 、SiHCl 、SiCl 、SiF などの水素化珪素を水素で希釈して形成することができる。 Typically, it can be formed by diluting with SiH 4, Si 2 H 6, SiH 2 Cl 2, SiHCl 3, SiCl 4, hydrogen silicon hydride such as SiF 4. また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。 Further, in addition to silicon hydride and hydrogen, helium, argon, krypton, it may be diluted with one or more rare gas elements selected from neon forming a microcrystalline semiconductor film. これらのときの水素化珪素に対して水素の流量比を5倍以上200倍以下、好ましくは50倍以上150倍以下、更に好ましくは100倍とする。 200 times 5, the flow ratio of hydrogen to silicon hydride when these less, preferably 50: 1 to 150: 1, more preferably 100: 1.

アモルファス半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。 The amorphous semiconductor, typically hydrogenated amorphous silicon, polysilicon and the like typically has a crystalline semiconductor. ポリシリコン(多結晶シリコン)には、800℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、600℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。 Polysilicon (polycrystalline silicon), a polysilicon formed at a process temperature above 800 ° C. so-called high-temperature polysilicon which uses as a main material, polysilicon which is formed at 600 ° C. below the process temperature main material so-called low-temperature polysilicon was used as, also by using a element which promotes crystallization, it contains polysilicon which the amorphous silicon is crystallized. もちろん、前述したように、微結晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。 Of course, as described above, it is also possible to use a semiconductor containing a crystal phase in a part of the microcrystalline semiconductor or a semiconductor layer.

また、半導体の材料としてはシリコン(Si)、ゲルマニウム(Ge)などの単体のほかGaAs、InP、SiC、ZnSe、GaN、SiGeなどのような化合物半導体も用いることができる。 The silicon as the semiconductor material (Si), addition of GaAs single such germanium (Ge), it is possible to use InP, SiC, ZnSe, GaN, a compound semiconductor such as SiGe. また酸化物半導体である酸化亜鉛(ZnO)、酸化スズ(SnO )なども用いることができ、ZnOを半導体層に用いる場合、ゲート絶縁層をY 、Al 、TiO 、それらの積層などを用いるとよく、ゲート電極層、ソース電極層、ドレイン電極層としては、ITO、Au、Tiなどを用いるとよい。 The oxide semiconductor such as zinc oxide (ZnO), or tin oxide (SnO 2) can also be used, when using ZnO for the semiconductor layer, a gate insulating layer Y 2 O 3, Al 2 O 3, TiO 2, good with such a stack thereof, the gate electrode layer, the source electrode layer, the drain electrode layer, ITO, Au, or the like may be used Ti. また、ZnOにInやGaなどを添加することもできる。 It is also possible to add In, Ga, or the like to ZnO.

半導体層に、結晶性半導体層を用いる場合、その結晶性半導体層の作製方法は、種々の方法(レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等)を用いれば良い。 The semiconductor layer, the case of using a crystalline semiconductor layer, a method for manufacturing the crystalline semiconductor layer, a variety of methods (a laser crystallization method, a thermal crystallization method, or using an element promoting crystallization such as nickel heat crystallization method, or the like) may be used. また、SASである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。 Also, crystallized by laser irradiation a microcrystalline semiconductor which is an SAS, it can be to improve the crystallinity. 結晶化を助長する元素を導入しない場合は、非晶質珪素膜にレーザ光を照射する前に、窒素雰囲気下500℃で1時間加熱することによって非晶質珪素膜の含有水素濃度を1×10 20 atoms/cm 以下にまで放出させる。 Case where an element which promotes crystallization, prior to irradiating an amorphous silicon film with laser light, 1 × the hydrogen concentration of the amorphous silicon film by heating 1 hour at 500 ° C. Nitrogen atmosphere 10 20 atoms / cm 3 is released to below. これは水素を多く含んだ非晶質珪素膜にレーザ光を照射すると非晶質珪素膜が破壊されてしまうからである。 This is because when irradiated with laser light an amorphous silicon film contains much hydrogen, the amorphous silicon film is destroyed.

非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、CVD法、プラズマ処理法(プラズマCVD法も含む)、吸着法、金属塩の溶液を塗布する方法を使用することができる。 A method for introducing a metal element into the amorphous semiconductor layer is not particularly limited as long as it is a method for making the metal element exist on the surface of or inside the amorphous semiconductor layer, for example a sputtering method, CVD method, plasma treatment (including plasma CVD), can be used adsorption method, or a method of applying a metal salt solution. このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。 Among them, the method using a solution is convenient and has an advantage of easily adjusting the concentration of the metal element. また、このとき非晶質半導体層の表面の濡れ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。 Further, in order to improve the wettability of the surface of the amorphous semiconductor layer to spread an aqueous solution on the entire surface of the amorphous semiconductor layer, UV light irradiation in an oxygen atmosphere, a thermal oxidation method, the hydroxyl radical the treatment by ozone water or hydrogen peroxide including, I am desirable that an oxide film.

また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素(触媒元素、金属元素とも示す)を添加し、熱処理(550℃〜750℃で3分〜24時間)により結晶化を行ってもよい。 Further, an amorphous semiconductor layer is crystallized in the crystallization step of forming a crystalline semiconductor layer, by adding an element which promotes crystallization in the amorphous semiconductor layer (catalyst element also shows a metal element), heat treatment ( it may be crystallized by 3 minutes to 24 hours) at 550 ° C. to 750 ° C.. 結晶化を助長(促進)する元素としては、鉄(Fe)、ニッケル(Ni)、コバルト(Co)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、銅(Cu)及び金(Au)から選ばれた一種又は複数種類を用いることができる。 As the element which promotes (accelerates) the crystallization, iron (Fe), nickel (Ni), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir ), can be used platinum (Pt), copper (Cu) and one or more kinds selected from gold (Au).

結晶化を助長する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。 Removing an element which promotes crystallization from the crystalline semiconductor layer or in contact with the crystalline semiconductor layer, forming a semiconductor layer containing an impurity element, to function as a gettering sink. 不純物元素としては、n型を付与する不純物元素、p型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン(P)、窒素(N)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)、ボロン(B)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、Kr(クリプトン)、Xe(キセノン)から選ばれた一種または複数種を用いることができる。 As the impurity element, an impurity element imparting n-type, may be used an impurity element or a rare gas element imparting p-type, phosphorus (P), nitrogen (N), arsenic (As), antimony (Sb ), bismuth (Bi), boron (B), selected from helium (He), neon (Ne), argon (Ar), Kr (krypton), Xe (can be used one or more selected from xenon). 結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理(550℃〜750℃で3分〜24時間)を行う。 The crystalline semiconductor layer containing an element which promotes crystallization, to form a semiconductor layer containing a rare gas element, heat treatment is performed (3 minutes to 24 hours at 550 ° C. to 750 ° C.). 結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。 The element which promotes crystallization contained in the crystalline semiconductor layer moves into the semiconductor layer containing a rare gas element, the element which promotes crystallization in the crystalline semiconductor layer is removed or reduced. その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。 Then, to remove the semiconductor layer containing a rare gas element, which serves as a gettering sink.

非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。 Crystallization of the amorphous semiconductor layer may be a combination of crystallization by heat treatment and laser light irradiation, or heat treatment or laser light irradiation may be performed plural times.

また、結晶性半導体層を、直接基板にプラズマ法により形成しても良い。 Further, a crystalline semiconductor layer may be formed directly over the substrate by a plasma method. また、プラズマ法を用いて、結晶性半導体層を選択的に基板に形成してもよい。 Further, by using a plasma method, a crystalline semiconductor layer may be selectively formed on the substrate.

ゲート絶縁層207は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。 The gate insulating layer 207 may be formed of a stacked structure of silicon oxide, or silicon oxide nitride. ゲート絶縁層207は、プラズマCVD法や減圧CVD法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。 The gate insulating layer 207 may by a plasma CVD method or a low pressure CVD method or may be formed by depositing an insulating film is formed by solid phase oxidation or solid phase nitridation by plasma treatment. 単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。 A single crystal semiconductor layer, a gate insulating layer formed by oxidizing or nitriding by plasma treatment is dense, dielectric strength is superior in reliability. 例えば、亜酸化窒素(N O)をArで1〜3倍(流量比)に希釈して、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して半導体層の表面を酸化若しくは窒化させる。 For example, nitrous oxide (N 2 O) is diluted 1-3 fold with Ar (flow rate), a semiconductor by applying a microwave (2.45 GHz) power of 3~5kW at a pressure of 10~30Pa oxide or nitride the surfaces of the layer. この処理により1nm〜10nm(好ましくは2nm〜6nm)の絶縁膜を形成する。 The process 1 nm to 10 nm (preferably 2 nm to 6 nm) is formed an insulating film. さらに亜酸化窒素(N O)とシラン(SiH )を導入し、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁層を形成する。 Further introducing nitrous oxide (N 2 O) and silane (SiH 4), microwave 3~5kW at a pressure of 10 Pa to 30 Pa (2.45 GHz) silicon oxynitride by a vapor deposition method by applying a power forming a film to form the gate insulating layer. 固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を形成することができる。 Interface state density by combination of solid-phase reaction and vapor deposition method can form a good gate insulating layer with a low withstand voltage.

また、ゲート絶縁層207として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。 Further, as the gate insulating layer 207, zirconium dioxide, hafnium oxide, titanium dioxide, may be used a high dielectric constant material such as tantalum pentoxide. ゲート絶縁層205に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。 By using a high dielectric constant material for the gate insulating layer 205, it is possible to reduce the gate leakage current.

ゲート電極層208は、CVD法やスパッタ法、液滴吐出法などを用いて形成することができる。 The gate electrode layer 208 can be formed by a CVD method, a sputtering method, a droplet discharge method, or the like. ゲート電極層は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr、Baから選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。 The gate electrode layer is, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, selected from Ba element, or the element may be an alloy material or a compound material mainly containing. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。 Further, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an AgPdCu alloy may be used. また、単層構造でも複数層の構造でもよく、例えば、窒化タングステン膜とモリブデン膜との2層構造としてもよいし、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。 It is also possible in the structure of the plurality of layers have a single-layer structure, for example, may be a two-layer structure of a tungsten nitride film and a molybdenum film, a tungsten film with a thickness of 50 nm, a film thickness 500nm of aluminum-silicon alloy (Al- Si) film may be sequentially stacked titanium nitride film having a thickness of 30 nm. また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。 In the case of the three-layer structure, tungsten nitride may be used instead of tungsten of the first conductive film, and an aluminum in place of the second conductive film of aluminum and silicon alloy (Al-Si) film may be used an alloy film (Al-Ti) of titanium, a titanium film may be used in place of the third conductive titanium nitride layer of the membrane.

ゲート電極層に可視光に対して透光性を有する透光性の材料を用いることもできる。 It is also possible to use a light-transmitting material having a light-transmitting property with respect to visible light to a gate electrode layer. 透光性の導電材料としては、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。 As the light-transmitting conductive material, indium tin oxide (ITO), indium tin oxide containing silicon oxide (ITSO), organic indium, organic tin, can be used zinc oxide. また、酸化亜鉛(ZnO)を含むインジウム亜鉛酸化物(IZO(Indium Zinc Oxide))、酸化亜鉛(ZnO)、ZnOにガリウム(Ga)をドープしたもの、酸化スズ(SnO )、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物なども用いてもよい。 Also, indium zinc oxide containing zinc oxide (ZnO) (IZO (Indium Zinc Oxide)), zinc oxide (ZnO), doped with gallium (Ga) to ZnO, tin oxide (SnO 2), comprising a tungsten oxide indium oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, may also be used such as indium tin oxide containing titanium oxide.

ゲート電極層を形成するのにエッチングにより加工が必要な場合、マスクを形成し、ドライエッチングまたはドライエッチングにより加工すればよい。 If etching processing to form the gate electrode layer is required, a mask, may be processed by dry etching or dry etching. ICP(Induatively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節することにより、電極層をテーパー形状にエッチングすることができる。 ICP: using (Induatively Coupled Plasma inductively coupled plasma) etching method, etching conditions (the amount of power applied to a coiled electrode, the amount of electric power applied to the electrode on the substrate side, the substrate-side electrode temperature, etc.) the appropriate by adjusting, it is possible to etch the electrode layer is tapered. なお、エッチング用ガスとしては、Cl 、BCl 、SiCl もしくはCCl などを代表とする塩素系ガス、CF 、SF もしくはNF などを代表とするフッ素系ガス又はO を適宜用いることができる。 As an etching gas, using Cl 2, BCl 3, SiCl 4 or a chlorine-based gas typified by CCl 4, fluorine-based gas or O 2 and typified by CF 4, SF 6 or NF 3 as appropriate be able to.

絶縁層209a、209bは、ゲート電極層、半導体層を覆う絶縁層を形成した後、これをRIE(Reactive ion Etching:反応性イオンエッチング)法による異方性のエッチングによって加工し自己整合的にサイドウォール構造の絶縁層209a、209bを形成すればよい。 Insulating layer 209a, 209 b is a gate electrode layer, after forming the insulating layer covering the semiconductor layer, which RIE: processing a self-aligned manner side-by anisotropic etching by (Reactive ion Etching reactive ion etching) method insulating layer 209a of the wall structure may be formed to 209 b. ここで、絶縁層について特に限定はなく、TEOS(Tetra−Ethyl−Ortho−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。 Here, the insulating layer is not particularly limited, TEOS and (Tetra-Ethyl-Ortho-Silicate) or silane, it is reacted with oxygen or nitrous oxide and the like is a good silicon oxide step coverage, which is formed by preferable. 絶縁層は熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD、スパッタリング等の方法によって形成することができる。 Insulating layer can be formed by a thermal CVD, plasma-enhanced CVD, atmospheric pressure CVD, bias ECRCVD, by a method such as sputtering.

本実施の形態では、シングルゲート構造を説明したが、ダブルゲート構造などのマルチゲート構造でもよい。 In the present embodiment has been described a single-gate structure or a multi-gate structure such as a double gate structure. この場合、半導体層の上方、下方にゲート電極層を設ける構造でも良く、半導体層の片側(上方又は下方)にのみ複数ゲート電極層を設ける構造でもよい。 In this case, the upper semiconductor layer, may be a structure in which a gate electrode layer on the lower, or a structure in which a plurality gate electrode layer on only one side of the semiconductor layer (above or below).

また、トランジスタのソース領域及びドレイン領域にシリサイドを設ける構造としてもよい。 Further, a structure may be employed to provide a silicide in the source region and the drain region of the transistor. シリサイドは半導体層のソース領域及びドレイン領域上に導電膜を形成し、加熱処理、GRTA法、LRTA法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜とを反応させて形成する。 Silicide a conductive film is formed over the source and drain regions of the semiconductor layer, heat treatment, GRTA method, the LRTA method, or the like, is reacted with silicon and the conductive film in the semiconductor layer of the exposed source and drain regions to form Te. レーザ照射やランプによる光照射によってシリサイドを形成しても良い。 Laser irradiation or silicide may be formed by light irradiation by the lamp. シリサイドを形成する導電膜の材料としては、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、ジルコニウム(Zr)、Ha(ハフニウム)、タンタル(Ta)、バナジウム(V)、ネオジム(Nb)、クロム(Cr)、白金(Pt)、パラジウム(Pd)等を用いることができる。 As a material for the conductive film for forming the silicide, titanium (Ti), nickel (Ni), tungsten (W), molybdenum (Mo), cobalt (Co), zirconium (Zr), Ha (hafnium), tantalum (Ta) , vanadium (V), neodymium (Nb), chromium (Cr), platinum (Pt), it can be used palladium (Pd) or the like.

配線層210a、配線層210b、配線層235は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。 Wiring layers 210a, the wiring layer 210 b, the wiring layer 235, PVD method, CVD method, after forming a conductive film by vapor deposition or the like, can be formed by etching into a desired shape. また、印刷法、電解メッキ法等により、所定の場所に選択的にソース電極層又はドレイン電極層を形成することができる。 Also, a printing method, an electroplating method, or the like can be selectively form the source and drain electrode layers in place. 更にはリフロー法、ダマシン法を用いても良い。 In addition, a reflow method or a damascene method may be used. ソース電極層又はドレイン電極層の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、Si、Ge等の半導体又はその合金、若しくはその窒化物を用いて形成すればよい。 The source electrode layer or the drain electrode layer, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, or Ba or the like, Si, a semiconductor or an alloy such as Ge, or may be formed using the nitride. また透光性の材料も用いることができる。 It can also be used a light-transmitting material.

また、透光性の導電性材料であれば、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)を含むインジウム亜鉛酸化物(IZO(indium zinc oxide))、酸化亜鉛(ZnO)、ZnOにガリウム(Ga)をドープしたもの、酸化スズ(SnO )、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。 Further, if the light-transmitting conductive material, indium tin oxide (ITO), indium tin oxide containing silicon oxide (ITSO), indium zinc oxide containing zinc oxide (ZnO) (IZO (indium zinc oxide )), zinc oxide (ZnO), doped with gallium (Ga) to ZnO, tin oxide (SnO 2), indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide object, or the like can be used indium tin oxide containing titanium oxide.

絶縁膜212、213、223、224、無機絶縁層214は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料を用いることができる。 Insulating film 212,213,223,224, the inorganic insulating layer 214, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, an aluminum oxynitride other inorganic insulating material.

積層する半導体素子(例えばCMOS構造におけるnチャネル型トランジスタとpチャネル型トランジスタの積層順)の積層順は限定されず、導電型の種類も時自由に組み合わすことができる。 Stacking order of the semiconductor device to be stacked (e.g., the stacking order of the n-channel transistor and a p-channel transistor in a CMOS structure) is not limited, the type of conductivity types can be freely combining it up. 積層するトランジスタは両方n型であってもよく、両方p型であってもよい。 Transistor to be laminated may be both n-type, it may be both p-type. また同じ層に複数のトランジスタを設け、同じ層に導電型の異なるnチャネル型トランジスタ及びpチャネル型トランジスタを両方設けてもよい。 Also a plurality of transistors in the same layer, may be provided both with different n-channel transistor and the p-channel transistor conductivity types in the same layer.

本実施の形態では2層の積層構造を示すが、より多層の積層構造としてもよい。 In this embodiment shows a two-layer structure of, or a more multi-layered structure. 複数の半導体素子は基板上に設けられた絶縁層と半導体層を接合することによって、積層することができる。 A plurality of semiconductor elements by bonding an insulating layer and a semiconductor layer provided over a substrate, can be laminated.

多層構造の例として3層の半導体素子層を積層する例を図17に示す。 An example of laminating a semiconductor element layer having a three-layer as an example of a multi-layer structure shown in FIG. 17. 図17の半導体装置は、基板270側より、トランジスタ260を含む半導体素子層271、トランジスタ261を含む半導体素子層272、及びトランジスタ262を含む半導体素子層273の積層構造を有している。 The semiconductor device of FIG. 17, from the substrate 270 side, and has the semiconductor element layer 271 including a transistor 260, the semiconductor element layer 272 including transistors 261, and a stacked structure of the semiconductor element layer 273 including a transistor 262. 半導体素子層271、半導体素子層272、及び半導体素子層273は、3層を貫通する配線層268によって電気的に接続されている。 A semiconductor element layer 271, the semiconductor element layer 272 and the semiconductor element layer 273, is electrically connected by a wiring layer 268 through the three layers. 配線層268は、トランジスタ260の配線層263、トランジスタ261の配線層264、及びトランジスタ262の配線層265に接して形成され、コンタクトホールである開口を埋めるように埋込配線層である配線層267aを形成した後、埋込配線層上に引き回し配線層である配線層267bを形成した積層構造となっている。 Wiring layer 268, the wiring layer 263 of the transistor 260, the wiring layer 264 of the transistor 261, and is formed in contact with the wiring layer 265 of the transistor 262, a wiring layer 267a is embedded wiring layers to fill the opening is a contact hole after forming the, it has a laminated structure in which a wiring layer 267b is lead wiring layer buried wiring layer. 埋込配線層は、開口にバリアメタル膜やシード膜を形成しても良い。 Embedded wiring layer may be a barrier metal film and a seed film in the opening.

配線層を形成するコンタクトホールが多層の積層構造にわたって形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。 When the contact hole for forming the wiring layer is formed over the layered structure of a multilayer, there are cases where the side surface of the contact hole has a plurality of taper angles. 例えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッチング条件によって開口のテーパー角や径などの形状が異なる場合がある。 For example, if you divide the etching process to a plurality of stages performed by changing the etching gas, there is a case where by the etching condition is shaped like a taper angle and diameter of the opening different.

従って、本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。 Thus, in this embodiment using the present invention, it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。 Since the inorganic insulating layer provided in the semiconductor device layers to be stacked is a thin film, it is possible to increase the wiring layer formed through the inorganic insulating layer is also produced easily yield and productivity to provide the semiconductor layers. 従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。 Accordingly, the electrical connection between the semiconductor device to be stacked, to reduce and electrical failure due to a defective shape can be manufactured highly reliable semiconductor device.

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Moreover, each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and respectively element structure) can be formed with high semiconductor element layer characteristics. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

従って、本発明の半導体装置は、3次元的に半導体素子を積層し高集積化した構造を有する。 Accordingly, the semiconductor device of the present invention has a three-dimensionally semiconductor elements are stacked highly integrated structure. 従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。 Therefore, it is possible degree of freedom of the arrangement of the semiconductor element in the semiconductor device is wide, to achieve higher integration, higher performance. 半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。 Field effect transistor as a semiconductor element, of course, such as a storage device using a semiconductor layer can be applied, to prepare a semiconductor device that satisfies the functions required for various applications can be provided.

(実施の形態2) (Embodiment 2)
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法においてメモリを有する半導体装置の一例に関して図面を用いて説明する。 In the present embodiment will be described with reference to the drawings higher integration, thinner, and a semiconductor device for the purpose of applying the size, and a method for manufacturing a semiconductor device with respect to an example of a semiconductor device having a memory.

本実施の形態の半導体装置はメモリにメモリセルアレイ及びメモリセルアレイを駆動する駆動回路部を有する。 The semiconductor device of this embodiment has a driver circuit portion for driving the memory cell array and a memory cell array in the memory. メモリセルアレイに設けられるメモリ素子及び制御用薄膜トランジスタは駆動電圧が高く電圧に対して高耐性を求められ、一方駆動回路部に設けられる薄膜トランジスタは高速動作を求められるため、メモリアルアレイの半導体素子層と駆動回路部の半導体素子層とを別々の基板で作製する。 Memory device and controlling thin film transistor provided in the memory cell array prompted high resistance to high voltage driving voltage, whereas the thin film transistor provided in the driver circuit portion for determined high speed operation, the driving semiconductor element layer Memorial array producing a semiconductor element layer in the circuit portion on separate substrates. 別々な基板で作製されたメモリアルアレイの半導体素子層と駆動回路部の半導体素子層とを、本発明を用いて積層して多層構造の半導体装置を作製する。 A semiconductor element layer Memorial array made with separate substrate and the semiconductor element layer in the driver circuit portion, to manufacture a semiconductor device with a multilayer structure formed by stacking a present invention.

本実施の形態では、駆動回路部の半導体素子層を下層に、メモリアルアレイの半導体素子層を上層にして半導体装置を作製する。 In this embodiment, the lower layer of the semiconductor element layer in the driver circuit portion, a semiconductor device is manufactured by the semiconductor device layer of the Memorial array layer. まず、下層の駆動回路部の半導体素子層の作製工程を図5及び図6を用いて説明する。 First, the manufacturing process of the lower layer of the driver circuit portion of the semiconductor element layer will be described with reference to FIGS.

絶縁表面を有する作製基板である基板100の上に剥離層101を形成し、剥離層101上に無機絶縁膜102を形成する。 The peeling layer 101 is formed on the substrate 100 is a formation substrate having an insulating surface, forming an inorganic insulating film 102 over the separation layer 101. 無機絶縁膜102は下地膜としても機能する。 Inorganic insulating film 102 also functions as a base film.

次いで、無機絶縁膜102上に半導体膜を形成する。 Then, a semiconductor film on the inorganic insulating film 102. 半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。 Semiconductor film formed with a thickness of 25 to 200 nm (preferably 30 to 150 nm) may be (sputtering, LPCVD or plasma CVD) deposited by.

本実施の形態では、無機絶縁膜102上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜を形成する。 In this embodiment, on the inorganic insulating film 102, forming an amorphous semiconductor film, a semiconductor film is a crystalline semiconductor film by laser crystallization of the amorphous semiconductor film.

このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを選択的に行う。 The semiconductor film obtained in this way, selectively a very small amount of an impurity element for controlling the threshold voltage of the thin film transistor (boron or phosphorus). この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。 Doping of the impurity element may be performed to the amorphous semiconductor film before crystallization. 非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。 When doped with an impurity element is performed to the amorphous semiconductor film, by subsequent heat treatment for crystallization, can be carried out also activate the impurity. また、ドーピングの際に生じる欠陥等も改善することができる。 Further, it can also improve defects and the like caused by doping.

次に半導体膜を、マスクを用いて所望の形状に加工する。 The next semiconductor film is processed into a desired shape using a mask. 本実施の形態では半導体膜上に形成された酸化膜を除去した後、新たに酸化膜を形成する。 After removing the oxide film formed on the semiconductor film in this embodiment, to form a new oxide film. そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層103、半導体層104を形成する。 Then, a photomask, a machining process using a photolithography method, the semiconductor layer 103, the semiconductor layer 104.

駆動回路部に設けられる半導体層103、及び半導体層104の膜厚は、メモリセルアレイに設けられる半導体層より薄く、5nm以上30nm以下、より好ましくは10nm以上20nm以下とすればよい。 The film thickness of the semiconductor layer 103, and a semiconductor layer 104 provided in the driver circuit portion is thinner than the semiconductor layer provided in the memory cell array, 5 nm or more 30nm or less, more preferably if 10nm or 20nm or less.

半導体層を薄膜化することで、短チャネル効果を抑制しすることが可能となる。 By thinning the semiconductor layer, it is possible to suppress the short channel effect. また、トランジスタのしきい値電圧を小さくすることが可能であり、低電圧駆動をすることができる。 Further, it is possible to reduce the threshold voltage of the transistor can be driven at a low voltage. 半導体層の端部には傾斜角(テーパー角)を設けてもよい。 It may be provided a tilt angle (taper angle) of the edge of the semiconductor layer.

エッチング加工は、プラズマエッチング(ドライエッチング)又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。 Etching process, plasma etching may be employed (dry etching) or wet etching, but plasma etching is suitable for processing a large area substrate. エッチングガスとしては、CF 、NF 、Cl 、BCl 、などのフッ素系又は塩素系のガスを用い、HeやArなどの不活性ガスを適宜加えても良い。 As an etching gas, CF 4, NF 3, Cl 2, BCl 3, using a fluorine-based or chlorine-based gas such as may be appropriately added an inert gas such as He or Ar. また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを形成する必要はない。 When an etching process by atmospheric pressure discharge, are also possible local discharge process, there is no need to form a mask on the entire surface of the substrate.

半導体層上の酸化膜を除去し、半導体層103、半導体層104を覆うゲート絶縁層108を形成する(図5(A)参照。)。 Removing the oxide film on the semiconductor layer, a semiconductor layer 103, the gate insulating layer 108 covering the semiconductor layer 104 (see FIG. 5 (A) reference.). ゲート絶縁層108はプラズマCVD法またはスパッタ法などを用いて形成することができる。 The gate insulating layer 108 can be formed by a plasma CVD method or a sputtering method. 駆動回路部に設けられる薄膜トランジスタのゲート絶縁層108の膜厚は、1nm以上10nm以下、より好ましくは5nm程度とすればよい。 The thickness of the gate insulating layer 108 of the thin film transistors provided in the driver circuit portion, 1 nm or more 10nm or less, more preferably may be about 5 nm. ゲート絶縁層108の薄膜化すると、駆動回路部においてトランジスタを低電圧で高速に動作させる効果がある。 When thickness of the gate insulating layer 108 is effective to operate a high speed transistor at a low voltage in the driver circuit portion.

ゲート絶縁層108は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。 The gate insulating layer 108 may be formed using a stacked structure of silicon oxide, or silicon oxide nitride. ゲート絶縁層108は、プラズマCVD法や減圧CVD法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。 The gate insulating layer 108, may by a plasma CVD method or a low pressure CVD method or may be formed by depositing an insulating film is formed by solid phase oxidation or solid phase nitridation by plasma treatment. 半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。 The semiconductor layer, a gate insulating layer formed by oxidizing or nitriding by plasma treatment is dense, dielectric strength is superior in reliability.

また、ゲート絶縁層108として、高誘電率材料を用いても良い。 Further, as the gate insulating layer 108, it may be used a high dielectric constant material. ゲート絶縁層108に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。 By using a high dielectric constant material for the gate insulating layer 108, it is possible to reduce the gate leakage current. 高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。 The high dielectric constant material can be used, zirconium dioxide, hafnium oxide, titanium dioxide, tantalum pentoxide, or the like. また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。 Further, by solid-phase oxidation by the plasma treatment may be a silicon oxide layer.

また、薄い酸化珪素膜の形成方法としては、GRTA法、LRTA法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。 Further, as a method for forming a thin silicon oxide film, GRTA method, the surface of the semiconductor region is oxidized with LRTA method, or the like, by forming a thermal oxide film, it is also possible to form a thin silicon oxide film having a thickness . なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。 In order to form a dense insulating film with little gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably included in a reactive gas, it is formed may be mixed into the insulating film.

次いで、ゲート絶縁層108上にゲート電極層として用いる膜厚20〜100nmの第1の導電膜と、膜厚100〜400nmの第2の導電膜とを積層して形成する。 Then, formed by stacking a first conductive film having a thickness of 20~100nm used as a gate electrode layer over the gate insulating layer 108, and a second conductive film with a thickness of 100 to 400 nm. 第1の導電膜及び第2の導電膜は、スパッタリング法、蒸着法、CVD法等の手法により形成することができる。 The first conductive film and the second conductive film, a sputtering method, an evaporation method, may be a CVD method, or the like. 第1の導電膜及び第2の導電膜はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジム(Nd)から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。 The first conductive film and the second conductive film of tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), neodymium (Nd an element selected from), or the element may be an alloy material or a compound material mainly containing. また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。 Further, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus as the first conductive film and the second conductive film, an AgPdCu alloy may be used. また、2層構造に限定されず、例えば、第1の導電膜として膜厚50nmのタングステン膜、第2の導電膜として膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、第3の導電膜として膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。 Further, not limited to a two-layer structure, for example, a film thickness 50nm tungsten film as the first conductive film, a film thickness of 500nm as a second conductive film of aluminum and silicon alloy (Al-Si) film, a third conductive film as film thickness 30nm titanium nitride film may be sequentially stacked. また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。 In the case of the three-layer structure, tungsten nitride may be used instead of tungsten of the first conductive film, and an aluminum in place of the second conductive film of aluminum and silicon alloy (Al-Si) film may be used an alloy film (Al-Ti) of titanium, a titanium film may be used in place of the third conductive titanium nitride layer of the membrane. また、単層構造であってもよい。 Further, it may be a single-layer structure. 本実施の形態では、第1の導電膜として窒化タンタルを膜厚30nm形成し、第2の導電膜としてタングステン(W)を膜厚370nm形成する。 In this embodiment, a tantalum nitride with a thickness of 30nm is formed as the first conductive film, tungsten (W) to a thickness of 370nm is formed as the second conductive film.

本実施の形態の駆動回路部に設けられる薄膜トランジスタは、メモリセルアレイに設けられる薄膜トランジスタよりチャネル長が短い方が好ましい。 Thin film transistors provided in the driver circuit portion of the present embodiment, it channel length is shorter than the thin film transistor provided in the memory cell array is preferred. 本実施の形態の駆動回路部に設けられる薄膜トランジスタのチャネル長は0.1μm〜1μmが好ましい。 The channel length of the thin film transistor provided in the driver circuit portion of the embodiment 0.1μm~1μm is preferred.

次に、半導体層104を覆うマスク121を形成する。 Next, a mask 121 covering the semiconductor layer 104. マスク121、第1のゲート電極層112、第2のゲート電極層116をマスクとしてp型を付与する不純物元素120を添加し、p型不純物領域122a、p型不純物領域122bを形成する。 Mask 121, the first gate electrode layer 112, a p-type by adding an impurity element 120 imparting the second gate electrode layer 116 as a mask, p-type impurity regions 122a, to form a p-type impurity regions 122b. 本実施の形態では、不純物元素としてボロン(B)を用いる。 In this embodiment, boron (B) is used as the impurity element. ここでは、p型不純物領域122a、p型不純物領域122bにp型を付与する不純物元素が1×10 20 〜5×10 21 /cm 程度の濃度で含まれるように添加する。 Here, added as p-type impurity region 122a, the impurity element imparting p-type to p-type impurity regions 122b in a concentration of about 1 × 10 20 ~5 × 10 21 / cm 3. また、半導体層103にチャネル形成領域123が形成される(図5(C)参照。)。 Further, a channel forming region 123 is formed in the semiconductor layer 103 (FIG. 5 (C) reference.).

p型不純物領域122a、p型不純物領域122bは高濃度p型不純物領域であり、ソース領域、ドレイン領域として機能する。 p-type impurity regions 122a, p-type impurity region 122b are high-concentration p-type impurity region functions as a source region, a drain region.

次に半導体層103を覆うマスク125を形成する。 Then a mask 125 covering the semiconductor layer 103. マスク125、第1のゲート電極層113、第2のゲート電極層117をマスクとしてn型を付与する不純物元素124を添加し、n型不純物領域126aを形成する。 Mask 125, the first gate electrode layer 113, an impurity element 124 that imparts n-type and the second gate electrode layer 117 as a mask is added to form an n-type impurity regions 126a. 本実施の形態では、不純物元素としてリン(P)を用いる。 In this embodiment, phosphorus (P) is used as the impurity element. ここでは、n型不純物領域126a、n型不純物領域126bにn型を付与する不純物元素が5×10 19 〜5×10 20 /cm 程度の濃度で含まれるように添加する。 Here, it added as n-type impurity regions 126a, the impurity element imparting n-type n-type impurity region 126b is contained in a concentration of approximately 5 × 10 19 ~5 × 10 20 / cm 3. また、半導体層104にチャネル形成領域129が形成される(図5(D)参照。)。 Further, a channel forming region 129 is formed in the semiconductor layer 104 (FIG. 5 (D) references.).

n型不純物領域126a、n型不純物領域126bは高濃度n型不純物領域であり、ソース領域、ドレイン領域として機能する。 n-type impurity regions 126a, n-type impurity region 126b are high-concentration n-type impurity regions function as source regions, drain regions.

マスク125をO アッシングやレジスト剥離液により除去し、酸化膜も除去する。 The mask 125 is removed by O 2 ashing or resist stripping solution, the oxide film is also removed. その後、ゲート電極層の側面を覆うように、絶縁膜、いわゆるサイドウォールを形成してもよい。 Then, so as to cover the side surfaces of the gate electrode layer, the insulating film may be formed a so-called sidewalls. サイドウォールは、プラズマCVD法や減圧CVD(LPCVD)法を用いて、珪素を有する絶縁膜により形成することができる。 Sidewalls, by a plasma CVD method or a low pressure CVD (LPCVD) method, can be formed by an insulating film containing silicon.

不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。 Heat treatment in order to activate the impurity element, strong light irradiation, or irradiation may be performed laser beam. 活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。 Plasma damage to the interface between the plasma damage or the gate insulating layer and the semiconductor layer of the same time as the activation gate insulating layer can be recovered.

次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。 Then, a gate electrode layer, an interlayer insulating layer covering the gate insulating layer. 本実施の形態では、絶縁膜167と絶縁膜168との積層構造とする。 In this embodiment, a stacked-layer structure of insulating films 167 and 168. 絶縁膜167と絶縁膜168は、スパッタ法、またはプラズマCVDを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または3層以上の積層構造として用いても良い。 Insulating films 167 and 168, a sputtering method, a plasma CVD silicon nitride film using, a silicon nitride oxide film, a silicon oxynitride film may be a silicon oxide film, a single layer insulating film containing silicon or 3 it may be used as or more layered structure layers.

さらに、窒素雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。 Further, heat treatment is performed in a nitrogen atmosphere for 1 to 12 hours at 300 to 550 ° C., a step of hydrogenating the semiconductor layers. 好ましくは、400〜500℃で行う。 Preferably carried out at 400 to 500 ° C.. この工程は層間絶縁層である絶縁膜167に含まれる水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by hydrogen contained in the insulating film 167 is an interlayer insulating layer. 本実施の形態では、410度(℃)で1時間加熱処理を行う。 In this embodiment, for one hour heat treatment at 410 ° (° C.).

絶縁膜167、絶縁膜168としては他に窒化アルミニウム(AlN)、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。 Insulating film 167 and the aluminum nitride as the insulating film 168 (AlN), aluminum oxynitride (AlON), the nitrogen content is more aluminum nitride oxide than oxygen content (AlNO), aluminum oxide, diamond-like carbon (DLC) it can be formed of a material selected from substances containing nitrogen-containing carbon film (CN) other inorganic insulating material. また、シロキサン樹脂を用いてもよい。 Further, a siloxane resin may be used. なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。 Note that a siloxane resin corresponds to a resin including a Si-O-Si bond.

次いで、レジストからなるマスクを用いて絶縁膜167、絶縁膜168、ゲート絶縁層108に半導体層に達するコンタクトホール(開口部)を形成する。 Then, the insulating film 167 using a resist mask, the insulating film 168, a contact hole (opening) reaching the semiconductor layer on the gate insulating layer 108. エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。 Etching, by selection of a material to be used may be performed plural times be carried out in one. エッチングによって、絶縁膜168、絶縁膜167、ゲート絶縁層108を除去し、ソース領域又はドレイン領域であるp型不純物領域122a、p型不純物領域122b、n型不純物領域126a、n型不純物領域126bに達する開口部を形成する。 By etching, the insulating film 168, insulating film 167, to remove the gate insulating layer 108, p-type impurity region 122a is a source region and a drain region, p-type impurity region 122b, the n-type impurity regions 126a, the n-type impurity regions 126b reached to form an opening. エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。 Etching may be wet etching, dry etching, both may be used. ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。 An etchant of wet etching, a hydrofluoric acid based solution may be used similar to the mixed solution of ammonium hydrogen fluoride and ammonium fluoride. エッチング用ガスとしては、Cl 、BCl 、SiCl もしくはCCl などを代表とする塩素系ガス、CF 、SF もしくはNF などを代表とするフッ素系ガス又はO を適宜用いることができる。 As an etching gas, Cl 2, BCl 3, SiCl 4 or a chlorine-based gas typified by CCl 4, be appropriately used CF 4, SF 6 or a fluorine-based gas or O 2 such as a representative NF 3 it can. また用いるエッチング用ガスに不活性気体を添加してもよい。 Or it may be added an inert gas to the etching gas to be used. 添加する不活性元素としては、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用いることができる。 As an inert element to be added may be He, Ne, Ar, Kr, and one selected from a Xe or more elements.

開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層169a、配線層169b、配線層170a、配線層170bを形成する。 A conductive film is formed so as to cover the opening, the conductive film by etching the source electrode layer with a portion electrically connected to each of the source region or the drain region or the drain electrode layer and a wiring layer 169a, the wiring layer 169b , the wiring layer 170a, a wiring layer 170b. また、配線層169a、配線層169b、配線層170a、配線層170bと同じ工程で配線層154を形成する。 The wiring layers 169a, the wiring layer 169b, the wiring layers 170a, a wiring layer 154 in the same process as the wiring layer 170b. 配線層154は、後工程で上層の半導体素子層151と下層の半導体素子層150とを電気的に接続するための配線として機能する。 Wiring layer 154 functions an upper layer of the semiconductor element layer 151 in a subsequent step and the lower semiconductor element layer 150 as an electrical wiring for connecting. 配線層は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。 Wiring layers, PVD method, CVD method, after forming a conductive film by vapor deposition or the like, can be formed by etching into a desired shape. また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。 Further, a droplet discharging method, a printing method, an electroplating method, or the like, it is possible to selectively form the conductive layer in place. 更にはリフロー法、ダマシン法を用いても良い。 In addition, a reflow method or a damascene method may be used. ソース電極層又はドレイン電極層の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくはその窒化物を用いて形成する。 The source electrode layer or the drain electrode layer, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, or Ba or the like, and Si, Ge, or formed by using the alloy or nitride thereof. また、これらの積層構造としても良い。 Further, it may have a stacked structure thereof. 本実施の形態では、チタン(Ti)を膜厚60nm形成し、窒化チタン膜を膜厚40nm形成し、アルミニウムを膜厚700nm形成し、チタン(Ti)を膜厚200nm形成して積層構造とし、所望な形状に加工する。 In this embodiment, titanium (Ti) with a thickness of 60nm formed, a titanium nitride film with a thickness of 40nm formed, aluminum thickness 700nm formed, a layered structure of titanium (Ti) is in a thickness of 200nm is formed, processed into a desired shape.

以上の工程で駆動回路部として、p型不純物領域を有するpチャネル型薄膜トランジスタである薄膜トランジスタ173、nチャネル型不純物領域を有するnチャネル型薄膜トランジスタである薄膜トランジスタ174を有する半導体素子層150を作製することができる(図5(E)参照。)。 That a semiconductor element layer 150 having a thin film transistor 174 is an n-channel thin film transistor having the above as a drive circuit section in step, the thin film transistor 173, n-channel type impurity region is a p-channel type thin film transistor having a p-type impurity regions it (see FIG. 5 (E).).

半導体素子層150の薄膜トランジスタ173、174等によって生じる凹凸を平坦化するため、無機絶縁層145を形成する(図6(A)参照。)。 For flattening the unevenness caused by the thin film transistors 173 and 174 of the semiconductor element layer 150, forming an inorganic insulating layer 145 (see FIG. 6 (A).). 無機絶縁層145に平坦化処理を行い、平坦化処理された無機絶縁層146を形成する(図6(B)参照。)。 Planarization treatment is performed on the inorganic insulating layer 145, forming an inorganic insulating layer 146 is planarized (see FIG. 6 (B).). 本実施の形態では、平坦化処理としてCMP法による研磨処理を行う。 In this embodiment, performing the polishing by the CMP method as planarization process.

平坦化処理された無機絶縁層146は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では、無機絶縁層146に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁層147とする(図6(CD)参照。)。 Inorganic insulating layer 146 planarized, since the junction surface of the semiconductor element layer made of another substrate, in this embodiment, plasma treatment is performed for activation of the inorganic insulating layer 146, the surface There is an inorganic insulating layer 147 which is processed reforming (see FIG. 6 (CD).). 以上の工程で下層となる半導体素子層150の接合前の工程が完了する。 Step before bonding of the semiconductor element layer 150 as a lower layer in the above process is completed.

次に、上層のメモリアルアレイの半導体素子層の作製工程を図7及び図8を用いて説明する。 Next, manufacturing steps of the semiconductor device layer of the upper layer of the Memorial array will be described with reference to FIGS. なお、駆動回路部の半導体素子層と同様な機能を有する部分には同様の材料及び工程を用いて形成すればよく、その繰り返しの説明は省略する。 Incidentally, portions having the same functions as the semiconductor element layer in the driver circuit portion may be formed using the same materials and processes, and explanation thereof will not be repeated.

絶縁表面を有する作製基板である基板160の上に剥離層158を形成し、剥離層158上に無機絶縁膜159を形成する。 The peeling layer 158 is formed on the substrate 160 is a formation substrate having an insulating surface, forming an inorganic insulating film 159 over the separation layer 158. 無機絶縁膜159は下地膜としても機能する。 Inorganic insulating film 159 also functions as a base film.

次いで、無機絶縁膜159上に半導体膜を形成する。 Then, a semiconductor film on the inorganic insulating film 159. 半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。 Semiconductor film formed with a thickness of 25 to 200 nm (preferably 30 to 150 nm) may be (sputtering, LPCVD or plasma CVD) deposited by.

本実施の形態では、無機絶縁膜159上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜を形成する。 In this embodiment, on the inorganic insulating film 159, forming an amorphous semiconductor film, a semiconductor film is a crystalline semiconductor film by laser crystallization of the amorphous semiconductor film.

次に半導体膜を、マスクを用いて所望の形状に加工する。 The next semiconductor film is processed into a desired shape using a mask. 本実施の形態では半導体膜上に形成された酸化膜を除去した後、新たに酸化膜を形成する。 After removing the oxide film formed on the semiconductor film in this embodiment, to form a new oxide film. そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層105、半導体層106を形成する。 Then, a photomask, a machining process using a photolithography method, the semiconductor layer 105, the semiconductor layer 106.

メモリセルアレイに設けられる半導体層105及び半導体層106の膜厚は、駆動回路部に設けられる半導体層より厚く、25nm以上100nm以下、より好ましくは50nm以上60nm以下とすればよい。 Thickness of the semiconductor layer 105 and the semiconductor layer 106 provided in the memory cell array is thicker than the semiconductor layer provided in the driver circuit portion, 25 nm or more 100nm or less, more preferably if 50nm or 60nm or less.

エッチング加工は、プラズマエッチング(ドライエッチング)又はウェットエッチングのどちらを採用しても良い。 Etching process, plasma etching may be employed (dry etching) or wet etching.

半導体層105、106上に絶縁膜107を形成する。 Forming an insulating film 107 on the semiconductor layer 105, 106. 絶縁膜107は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。 Insulating film 107 may be formed using a stacked structure of silicon oxide or silicon oxide and silicon nitride. 絶縁膜107は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。 Insulating film 107 by a plasma CVD method or a low pressure CVD method or may be formed by depositing an insulating layer, but it is preferable to form by solid phase oxidation or solid phase nitridation by plasma treatment. 半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。 Semiconductor layer (typically, a silicon layer), an insulating layer formed by oxidizing or nitriding by plasma treatment is dense, dielectric strength is superior in reliability. 絶縁膜107は、電荷蓄積層111に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。 Insulating film 107, since used as a tunnel insulating layer for injecting charges into the charge accumulation layer 111, thus what is strong are preferred. この絶縁膜107は1nm〜20nm、好ましくは3nm〜6nmの厚さに形成することが好ましい。 The insulating film 107 is 1 nm to 20 nm, it is preferable that preferably formed to a thickness of 3Nm~6nm.

プラズマ処理により形成される好適な絶縁膜107の一例は、酸化雰囲気下のプラズマ処理により半導体層上に3nm〜6nmの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。 An example of a suitable insulating film 107 formed by the plasma treatment, a plasma treatment under an oxidizing atmosphere, a silicon oxide layer was formed to a thickness of 3nm~6nm on the semiconductor layer, the subsequent oxidation silicon layer in a nitrogen atmosphere to form a nitrogen plasma treatment layer surface treated with plasma nitride. 具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に3nm〜6nmの厚さで酸化珪素層を形成する。 Specifically, first, a silicon oxide layer with a thickness of 3nm~6nm on the semiconductor layer by plasma treatment under an oxygen atmosphere. その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。 Thereafter, it continued under nitrogen providing a high nitrogen plasma treatment layer having the nitrogen concentration on the surface or near the surface of the silicon oxide layer by performing plasma treatment. なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。 Note that the vicinity of the surface refers to the depth of approximately 0.5nm~1.5nm from the surface of the silicon oxide layer. 例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面からほぼ1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。 For example, by performing plasma treatment in a nitrogen atmosphere, a structure which contains almost proportion of nitrogen of 20 to 50 atomic% at a depth of 1nm from the surface of the silicon oxide layer.

半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。 By oxidizing the surface of the silicon layer as a typical example of the semiconductor layer by plasma treatment, it is possible to form a no distortion at the interface dense oxide layer. また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。 Further, by nitriding the oxide layer by plasma treatment, the oxygen of the surface layer portion is replaced with nitrogen to form a nitride layer can be further densified. それにより絶縁耐圧が高い絶縁層を形成することができる。 Thereby to form a dielectric strength higher insulating layer.

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等な絶縁層を得ることができる。 In any case, by using a plasma treatment by solid phase oxidation or solid phase nitridation treatment as described above, also the heat resistance temperature by using a glass substrate of 700 ° C. or less, the heat formed at 950 ° C. to 1050 ° C. it is possible to obtain an equivalent oxide film insulating layer. すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。 That is, it is possible to form a highly reliable tunnel insulating layer as a tunnel insulating layer of the nonvolatile memory device.

電荷蓄積層111を絶縁膜107上に形成する。 The charge accumulation layer 111 formed over the insulating film 107. この電荷蓄積層111は、単層でもよいし、複数の層を積層して設けてもよい。 The charge storage layer 111 may be a single layer, or may be provided by laminating a plurality of layers.

電荷蓄積層111としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。 The charge accumulation layer 111 can be a form floating gate layer or particles of a semiconductor material or a conductive material. 半導体材料としては、シリコン、シリコンゲルマニウム等がある。 As the semiconductor material, silicon, silicon germanium, or the like. シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。 In the case of using silicon, amorphous silicon can be used or polysilicon. さらには、リンがドープされたポリシリコンを用いることができる。 Furthermore, it is possible to use a polysilicon doped with phosphorus. 導電性材料としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)、あるいは導電性を付与した珪素膜で形成すれば良い。 As the conductive material, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from an element selected, an alloy containing the element as its main component, an alloy film (typically a combination of the above elements Mo-W alloy film, Mo-Ta alloy film), or it may be formed a conductive grant the silicon film to. このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。 Tantalum nitride Under the conductive layer formed of such a material, tungsten nitride, titanium nitride, nitrides such as molybdenum nitride, tungsten silicide, titanium silicide, may be formed a silicide such as molybdenum silicide. 更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。 Furthermore, or a stacked structure of the semiconductor materials, conductive materials, or a semiconductor material and the conductive material. 例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。 For example, or a stacked structure of a silicon layer and a germanium layer.

また、電荷蓄積層111として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。 Further, as the charge storage layer 111, an insulating property can be formed in a layer having a trap that holds charges. このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。 Representative examples of such materials, typically silicon compounds, germanium compounds. シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。 As the silicon compound, silicon nitride, silicon oxynitride, oxynitride to which hydrogen is added, or the like. ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。 The germanium compound is germanium nitride, oxygen is added, germanium nitride, germanium oxide to which nitrogen is added, oxygen and hydrogen is added, germanium nitride, nitrogen and germanium compounds such as germanium oxide hydrogen is added .

次に半導体層106を覆うマスク161を形成する。 Then a mask 161 covering the semiconductor layer 106. マスク161、第1のゲート電極層113、電荷蓄積層111をマスクとしてn型を付与する不純物元素163を添加し、n型不純物領域162a、n型不純物領域162bを形成する。 Mask 161, the first gate electrode layer 113, a charge accumulation layer 111 doped with an impurity element 163 that imparts n-type as a mask, n-type impurity regions 162a, to form an n-type impurity regions 162b. 本実施の形態では、不純物元素としてn型を付与する不純物元素であるリン(P)を用いる。 In this embodiment mode, phosphorus (P) is an impurity element imparting n-type as the impurity element. ここでは、n型不純物領域162a、n型不純物領域162bに、n型を付与する不純物元素が1×10 17 〜5×10 18 /cm 程度の濃度で含まれるように添加する。 Here, n-type impurity regions 162a, the n-type impurity region 162b, the impurity element imparting n-type is added so as to be contained at a concentration of about 1 × 10 17 ~5 × 10 18 / cm 3.

マスク161を除去し、絶縁膜107をエッチング加工して、絶縁層110を形成する。 Removing the mask 161, an insulating film 107 is etched to form an insulating layer 110.

半導体層106上の酸化膜を除去し、半導体層105、半導体層106、絶縁層110、電荷蓄積層111を覆うゲート絶縁層109を形成する。 Removing the oxide film on the semiconductor layer 106, the semiconductor layer 105, the semiconductor layer 106, the insulating layer 110, a gate insulating layer 109 covering the charge storage layer 111. メモリセルアレイにおいてはゲート絶縁層109の膜厚が厚いと、薄膜トランジスタ及びメモリ素子の高電圧に対する耐性が高くすることができ、信頼性を高めることができる。 When the thickness of the gate insulating layer 109 in the memory cell array is thick, can be resistant to high voltage thin film transistor and the memory element is increased, it is possible to improve the reliability.

なお、半導体層105の上方に形成されたゲート絶縁層109は、後に完成するメモリ素子においてコントロール絶縁層として機能するが、半導体層106上に形成される薄膜トランジスタにおいてはゲート絶縁層として機能するために本明細書では、ゲート絶縁層109とよぶこととする。 Note that the gate insulating layer 109 formed over the semiconductor layer 105 is functioning as a control insulating layer in the memory element to be completed later in a thin film transistor formed on the semiconductor layer 106 to function as a gate insulating layer in this specification, it will be referred to as a gate insulating layer 109.

本発明の半導体装置において、メモリセルアレイに設けられる薄膜トランジスタのゲート絶縁層109の膜厚は、50nm以上150nm以下、より好ましくは60nm以上80nm以下とすればよい。 In the semiconductor device of the present invention, the thickness of the thin film transistor gate insulating layer 109 provided in the memory cell array, 50 nm or more 150nm or less, more preferably if 60nm or 80nm or less.

次いで、ゲート絶縁層109上にゲート電極層を形成する。 Then, a gate electrode layer on the gate insulating layer 109. 本実施の形態では、第1の導電膜と第2の導電膜との積層を所望の形状に加工し、第1のゲート電極層114、第2のゲート電極層118、第1の制御ゲート電極層115、及び第2の制御ゲート電極層119を形成する(図7(C)参照。)。 In this embodiment, a stack of a first conductive film and the second conductive film is processed into a desired shape, the first gate electrode layer 114, the second gate electrode layer 118, a first control gate electrode layer 115, and forming a second control gate electrode layer 119 (FIG. 7 (C) reference.).

本実施の形態では第1のゲート電極層、第2のゲート電極層(第1の制御ゲート電極層、第2の制御ゲート電極層)を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第1のゲート電極層及び第2のゲート電極層(第1の制御ゲート電極層、第2の制御ゲート電極層)両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層(第1の制御ゲート電極層、第2の制御ゲート電極層)の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。 In this embodiment the first gate electrode layer, a second gate electrode layer (the first control gate electrode layer, a second control gate electrode layer) shows an example of a form with a vertical side, the present invention is not limited thereto, the first gate electrode layers and the second gate electrode layer (the first control gate electrode layer, a second control gate electrode layer) both may have a tapered shape , one of the gate electrode layer (the first control gate electrode layer, a second control gate electrode layer) only one layer of having a tapered shape and the other has a perpendicular side surface by anisotropic etching it may be. テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。 It taper angles may be different in the stacked gate electrode layers may be the same. テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。 With the tapered shape, improved coverage of a film to be laminated thereon, reliability is improved since defects are reduced.

ゲート電極層(及び制御ゲート電極層)を形成する際のエッチング工程によって、ゲート絶縁層108、109は多少エッチングされ、膜厚が減る(いわゆる膜減り)ことがある。 The etching step for forming a gate electrode layer (and the control gate electrode layer), a gate insulating layer 109 may be etched to some extent reduced in thickness (so-called film thickness reduction).

本実施の形態のメモリセルアレイに設けられる薄膜トランジスタのチャネル長の長さは1μm〜5μm(より好ましくは1μm〜3μm)が好ましい。 The length of the channel length of the thin film transistor provided in the memory cell array of this embodiment is 1 m to 5 m (more preferably 1Myuemu~3myuemu) are preferred.

次に第1のゲート電極層114a、第2のゲート電極層118、第1の制御ゲート電極層115、及び第2の制御ゲート電極層119をマスクとしてn型を付与する不純物元素163を添加し、n型不純物領域164a、n型不純物領域164b、n型不純物領域127a、n型不純物領域127b、n型不純物領域128a、n型不純物領域128bを形成する。 Then the first gate electrode layer 114a, the second gate electrode layer 118, the n-type by adding an impurity element 163 imparting a first control gate electrode layer 115, and a second control gate electrode layer 119 as a mask to form n-type impurity regions 164a, n-type impurity region 164b, the n-type impurity regions 127a, n-type impurity region 127b, the n-type impurity regions 128a, an n-type impurity regions 128b. 本実施の形態では、不純物元素としてリン(P)を用いる。 In this embodiment, phosphorus (P) is used as the impurity element. ここでは、n型不純物領域127a、n型不純物領域127b、n型不純物領域128a、n型不純物領域128bにn型を付与する不純物元素が5×10 19 〜5×10 20 /cm 程度の濃度で含まれるように添加する。 Here, n-type impurity regions 127a, n-type impurity region 127b, the n-type impurity regions 128a, the concentration of the impurity element imparting n-type n-type impurity region 128b is about 5 × 10 19 ~5 × 10 20 / cm 3 It is added so as to be included in. また、半導体層105にチャネル形成領域130、及び半導体層106にチャネル形成領域131が形成される(図7(D)参照。)。 Further, a channel forming region 130 in the semiconductor layer 105, and a channel formation region 131 in the semiconductor layer 106 is formed (FIG. 7 (D) references.).

n型不純物領域127a、n型不純物領域127b、n型不純物領域128a、n型不純物領域128bは高濃度n型不純物領域であり、ソース領域、ドレイン領域として機能する。 n-type impurity regions 127a, n-type impurity region 127b, the n-type impurity regions 128a, n-type impurity region 128b are high-concentration n-type impurity regions function as source regions, drain regions. 一方、n型不純物領域164a、n型不純物領域164bは低濃度不純物領域であり、LDD(LightlyDoped Drain)領域となる。 On the other hand, n-type impurity regions 164a, n-type impurity region 164b are low-concentration impurity regions, and LDD (Lightly Doped Drain,) region.

次いで、ゲート電極層、制御ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。 Then, a gate electrode layer, a control gate electrode layer, an interlayer insulating layer covering the gate insulating layer. 本実施の形態では、絶縁膜165と絶縁膜166との積層構造とする。 In this embodiment, a stacked-layer structure of the insulating film 165 and the insulating film 166. 絶縁膜165と絶縁膜166は、スパッタ法、またはプラズマCVDを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または3層以上の積層構造として用いても良い。 Insulating film 165 and the insulating film 166, a sputtering method, a plasma CVD silicon nitride film using, a silicon nitride oxide film, a silicon oxynitride film may be a silicon oxide film, a single layer insulating film containing silicon or 3 it may be used as or more layered structure layers.

さらに、窒素雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。 Further, heat treatment is performed in a nitrogen atmosphere for 1 to 12 hours at 300 to 550 ° C., a step of hydrogenating the semiconductor layers.

次いで、レジストからなるマスクを用いて絶縁膜166、絶縁膜167、ゲート絶縁層109、絶縁層110に半導体層に達するコンタクトホール(開口部)を形成する。 Then, the insulating film 166 using a resist mask, the insulating film 167, the gate insulating layer 109 to form contact holes (openings) reaching the semiconductor layer on the insulating layer 110. エッチングによって、絶縁膜166、絶縁膜167、ゲート絶縁層109、絶縁層110を除去し、ソース領域又はドレイン領域であるn型不純物領域127a、n型不純物領域127b、n型不純物領域128a、n型不純物領域128bに達する開口部を形成する。 By etching, the insulating film 166, insulating film 167, the gate insulating layer 109, removing the insulating layer 110, n-type impurity regions 127a is a source region and a drain region, n-type impurity regions 127b, n-type impurity regions 128a, n-type forming an opening reaching the impurity regions 128b.

開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層171a、配線層171b、配線層172a、配線層172bを形成する。 A conductive film is formed so as to cover the opening, the conductive film by etching the source electrode layer with a portion electrically connected to each of the source region or the drain region or the drain electrode layer and a wiring layer 171a, the wiring layer 171b , the wiring layer 172a, a wiring layer 172 b.

以上の工程でメモリセルアレイとしてn型不純物領域を有するメモリ素子175、n型不純物領域を有するnチャネル型薄膜トランジスタである薄膜トランジスタ176を有する半導体素子層151を作製することができる(図7(E)参照。)。 So that a semiconductor element layer 151 having a thin film transistor 176 is an n-channel type thin film transistor having a memory device 175, n-type impurity regions having n-type impurity region as a memory cell array in the above steps (see FIG. 7 (E) .).

半導体素子層151上に樹脂層140を設け、粘着層141によって保持基板142を接着する(図8(A)参照。)。 The resin layer 140 formed on the semiconductor element layer 151, to bond the holding substrate 142 by an adhesive layer 141 (see FIG. 8 (A).).

剥離層158を用いて半導体素子層151を基板160より剥離する。 A semiconductor element layer 151 is separated from the substrate 160 by using the separation layer 158. よって半導体素子層151は保持基板側に設けられる。 Therefore the semiconductor element layer 151 is provided on the holding substrate. 半導体素子層151と剥離層158との間に形成される無機絶縁膜159に残存する剥離層158を除去し、無機絶縁膜159の平坦な面を露出する(図8(B)参照。)。 The peeling layer 158 is removed remaining inorganic insulating film 159 formed between the semiconductor element layer 151 and the peeling layer 158 to expose a flat surface of the inorganic insulating film 159 (see FIG. 8 (B).). 凹凸形状に残存する剥離層158を無機絶縁膜159表面より除去することによって、無機絶縁膜159表面は平坦化されるが、さらに無機絶縁膜159表面に平坦化処理を行ってもよい。 The peeling layer 158 remaining on the concavo-convex shape by removing an inorganic insulating film 159 surface, an inorganic insulating film 159 surface is planarized, planarization treatment may be performed to further the inorganic insulating film 159 surface. 例えば、剥離層158としてタングステン膜を用いて、無機絶縁膜159表面に平坦化処理としてフッ化三塩素ガスによるエッチング処理などを行うことができる。 For example, using a tungsten film as the peeling layer 158, an etching treatment with fluoride trichlorinated gas as a planarized inorganic insulating film 159 surface can be performed.

また、基板160上に剥離層158を形成後、無機絶縁膜159を成膜する前に、剥離層158に平坦化処理を行ってもよい。 Further, after forming a release layer 158 on the substrate 160, before forming the inorganic insulating film 159 may be subjected to flattening treatment to the peeling layer 158. 平坦化処理を行った剥離層158上に無機絶縁膜159を形成すると、剥離層158を除去することによって露出する無機絶縁膜159の表面の平坦性を高くすることができる。 By forming the inorganic insulating film 159 over the separation layer 158 subjected to flattening treatment, it is possible to increase the flatness of the surface of the inorganic insulating film 159 which is exposed by removing the release layer 158.

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。 As the planarization process may be performed a polishing treatment or an etching process, of course, it may be performed both polishing and etching. 研磨処理としては、化学的機械研磨(CMP)法や液体ジェット研磨法を用いることができる。 As the polishing treatment, or chemical mechanical polishing (CMP) method or a liquid jet polishing method. エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。 The etching treatment, or wet etching, dry etching, or both as appropriate. またプラズマ処理によって平坦化処理を行ってもよい。 Or it may be subjected to flattening processing by a plasma treatment. 例えば、逆スパッタリング法を用いることができる。 For example, it is possible to use a reverse sputtering.

露出された無機絶縁膜159は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では無機絶縁膜159に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁膜143を形成する(図8(C)参照。)。 Exposed inorganic insulating film 159, since the junction surface of the semiconductor element layer made of another substrate, in the present embodiment performs a plasma treatment for activation of the inorganic insulating film 159, the surface modification treated to form an inorganic insulating film 143 (see FIG. 8 (C).). 以上の工程で上層となる半導体素子層151の接合前の工程が完了する。 Step before bonding of the semiconductor element layer 151 serving as the upper layer in the above process is completed.

作製基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。 A semiconductor element layer formed over the inorganic insulating film produced on a substrate is peeled off from the formation substrate by the peeling layer, an inorganic insulating film is exposed. 露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。 Bonding the exposed inorganic insulating film and the lower flat inorganic insulating layer provided on the semiconductor element layer, and bonding the lower layer of the semiconductor element layer and the upper layer of the semiconductor element layer. 露出した無機絶縁膜143と下層の半導体素子層150上に設けられた平坦な無機絶縁層147の接合面は少なくともどちらか一方にプラズマ処理を行い活性化すると好ましい。 Bonding surface of the exposed inorganic insulating film 143 and the lower semiconductor element layer 150 flat inorganic insulating layer 147 provided on the preferably activated by plasma treatment for at least one. 本実施の形態では、接合面両方にプラズマ処理を行う例を示す。 In this embodiment, an example in which plasma treatment is performed on the both joint surfaces.

平坦化され、プラズマ処理を施された無機絶縁膜143と無機絶縁層147とを密着させることにより接合し、下層の半導体素子層150と上層の半導体素子層151とを積層する(図9(A)参照。)。 It is flattened, joined by close contact with the inorganic insulating film 143 and the inorganic insulating layer 147 that has been subjected to plasma treatment, laminating a lower layer of the semiconductor element layer 150 and the upper semiconductor element layer 151 (FIG. 9 (A )reference.).

表面を活性化するプラズマ処理によって、室温乃至400℃の温度であっても異種材料間の接合を形成することが容易となる。 By a plasma treatment to activate the surface, it becomes easy to form a bond between different kinds of materials even at a temperature of room temperature to 400 ° C.. 従って低温プロセスで多層構造の半導体装置を作製することができる。 Therefore it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

次に、樹脂層140、粘着層141、及び保持基板142を半導体素子層150及び半導体素子層151積層より剥離し除去する。 Next, the resin layer 140, adhesive layer 141, and a holding substrate 142 is peeled off from the semiconductor element layer 150 and the semiconductor element layer 151 stacked removed. 本実施の形態では、樹脂層140に水溶性樹脂を用い、樹脂層を溶解させて除去することによって粘着層141及び保持基板142を剥離する。 In this embodiment, a water-soluble resin in the resin layer 140 is peeled off the adhesive layer 141 and the holding substrate 142 by removing by dissolving the resin layer. 樹脂層140には他の可溶性樹脂や可塑性樹脂なども用い、化学的、又は物理的に樹脂層140を半導体素子層151より剥離すればよい。 It is also used, such as other soluble resin or thermoplastic resin in the resin layer 140, chemical, or physical can be peeled off the resin layer 140 from the semiconductor element layer 151.

絶縁膜166、絶縁膜165、ゲート絶縁層109、無機絶縁膜143、無機絶縁層147を貫通する開口(コンタクトホール)を形成し、上層の薄膜トランジスタ176と配線層154とを電気的に接続する配線層148を形成する(図9(B)参照。)。 Insulating film 166, insulating film 165, the gate insulating layer 109, an inorganic insulating film 143, to form an opening through the inorganic insulating layer 147 (contact hole) electrically connects the upper layer of the thin film transistor 176 and the wiring layer 154 lines forming a layer 148 (see FIG. 9 (B).). 配線層148により、上層のメモリアルアレイの半導体素子層151と下層の駆動回路部の半導体素子層150とを電気的に接続することができる。 The wiring layer 148 can be electrically connected to the semiconductor element layer 151 and the lower layer in the driver circuit portion semiconductor element layer 150 of the upper layer of the Memorial array.

半導体素子層151及び配線層148上に樹脂層149を形成し、樹脂層149上に可撓性基板155を設ける。 The resin layer 149 is formed on the semiconductor element layer 151 and the wiring layer 148, providing the flexible substrate 155 on the resin layer 149. 剥離層101を用いて基板100を剥離し、除去する。 Peeling the substrate 100 by using the separation layer 101 is removed. 無機絶縁膜102表面に残存する剥離層はエッチングなどによって除去し、平坦化してもよい。 Release layer remaining on the inorganic insulating film 102 surface is removed by etching, it may be planarized. 無機絶縁膜102を更に他の半導体素子層上に設けられた無機絶縁層と接合する場合は、平坦化することが好ましい。 When joining an inorganic insulating film 102 further inorganic insulating layer provided on the other semiconductor element layer is preferably flattened. 本実施の形態では、無機絶縁膜102と接して可撓性基板156を設け、多層構造の半導体素子層を封止する(図9(C)参照。)。 In this embodiment, in contact with the inorganic insulating film 102 a flexible substrate 156 provided to seal the semiconductor element layer of the multilayer structure (see FIG. 9 (C).). 可撓性基板は接着層によって接着して設けてもよい。 The flexible substrate may be provided with adhesive by the adhesive layer.

本実施の形態で作製した半導体装置は、可撓性基板上に設けることで、可撓性を有する半導体装置とすることができる。 The semiconductor device manufactured in this embodiment, by providing the flexible substrate may be a semiconductor device having flexibility.

チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。 If the film thickness of the channel formation region is large channel length is short, the source - due to the influence of the electric field between the drain, the gate voltage current lower in the channel formation region below the sub-threshold region threshold voltage It flows. そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。 Therefore, subthreshold value increases, the threshold voltage is reduced. チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。 By reducing the film thickness of the channel formation region, in order to route the lower current in the channel formation region flows is cut off, leakage current is suppressed. そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。 Therefore, increase in the subthreshold value is suppressed, reduction in the threshold voltage can be suppressed. そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。 Therefore, by reducing the thickness of the channel formation region, the negative shift in the threshold voltage of a short channel length region is suppressed, and can be sub-threshold value to produce a small thin film transistor.

駆動回路部の半導体素子層における薄膜トランジスタ173、174の半導体層の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。 Thinning the semiconductor layer of the thin film transistor 173 and 174 in the semiconductor device layer of the driver circuit portion can act to deplete the entire region of the channel forming region, to suppress the short channel effect. また、薄膜トランジスタのしきい値電圧を小さくすることができる。 Further, it is possible to reduce the threshold voltage of the thin film transistor. それにより、駆動回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。 Thus, in the thin film transistor provided in the driver circuit portion, it is possible to realize miniaturization and high performance. よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。 Therefore, it is possible to achieve low power consumption enables low-voltage driving of the semiconductor device. また、薄膜トランジスタは、半導体層(又は、さらにゲート絶縁層も)を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。 In addition, the thin film transistor includes a semiconductor layer (or further the gate insulating layer also) by the thinning, it is possible to fine enables reduction in the area of ​​the driver circuit portion and a control circuit unit, more compact semiconductor device be able to.

一方、メモリセルアレイに設けられたメモリ素子175、薄膜トランジスタ176は、半導体層(又は、さらにゲート絶縁層も)を駆動回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性が高くすることができる、高信頼性とすることができる。 On the other hand, the memory device 175, a thin film transistor 176 provided in the memory cell array, a semiconductor layer (or further the gate insulating layer as well) can be by keeping thicker compared with the driving circuit unit, pressure resistance with respect to the drive voltage is high, it can be a high reliability.

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and element structure ) in it it is possible to form a high semiconductor element layer characteristics, respectively. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。 In this embodiment mode using the present invention, it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。 Since the inorganic insulating layer provided in the semiconductor device layers to be stacked is a thin film, it is possible to increase the wiring layer formed through the inorganic insulating layer is also produced easily yield and productivity to provide the semiconductor layers. 従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。 Accordingly, the electrical connection between the semiconductor device to be stacked, to reduce and electrical failure due to a defective shape can be manufactured highly reliable semiconductor device.

従って、本発明の半導体装置は、3次元的に半導体素子を積層し高集積化した構造を有する。 Accordingly, the semiconductor device of the present invention has a three-dimensionally semiconductor elements are stacked highly integrated structure. 従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。 Therefore, it is possible degree of freedom of the arrangement of the semiconductor element in the semiconductor device is wide, to achieve higher integration, higher performance. 半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。 Field effect transistor as a semiconductor element, of course, such as a storage device using a semiconductor layer can be applied, to prepare a semiconductor device that satisfies the functions required for various applications can be provided.

(実施の形態3) (Embodiment 3)
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置の例について説明する。 In the present embodiment will be described in more highly integrated, thin, and an example of a semiconductor device for the purpose of imparting miniaturization. 詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。 Specifically, as examples of the semiconductor device, an example of a semiconductor device having an arithmetic function and can transmit and receive data with the microprocessor and non-contact will be described.

図15は半導体装置の一例として、マイクロプロセッサ500の一例を示す。 Figure 15 is an example of a semiconductor device, illustrating an example of a microprocessor 500. このマイクロプロセッサ500は、上記実施の形態に係る半導体装置により製造されるものである。 The microprocessor 500 is manufactured using the semiconductor device according to the above embodiment. このマイクロプロセッサ500は、演算回路501(Arithmetic logic unit。ALUともいう。)、演算回路制御部502(ALU Controller)、命令解析部503(Instruction Decoder)、割り込み制御部504(Interrupt Controller)、タイミング制御部505(Timing Controller)、レジスタ506(Register)、レジスタ制御部507(Register Controller)、バスインターフェース508(Bus I/F)、読み出し専用メモリ509、及びメモリインターフェース510(ROM I/F)を有している。 The microprocessor 500 (also referred to as Arithmetic logic unit.ALU.) Operation circuit 501, the ALU controller 502 (ALU Controller), instruction decoder 503 (Instruction Decoder), the interrupt controller 504 (Interrupt Controller), a timing control part 505 (Timing controller), register 506 (register), the register control unit 507 (register controller), a bus interface 508 (bus I / F), read only memory 509, and a memory interface 510 (ROM I / F) ing.

バスインターフェース508を介してマイクロプロセッサ500に入力された命令は、命令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505に入力される。 An instruction input to the microprocessor 500 through the bus interface 508 is input to the instruction decoder 503, and then input to the ALU controller 502, the interrupt controller 504, the register controller 507, a timing controller 505 It is input. 演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、デコードされた命令に基づき各種制御を行う。 ALU controller 502, the interrupt controller 504, the register controller 507, the timing controller 505 conduct various controls based on the decoded instruction. 具体的に演算回路制御部502は、演算回路501の動作を制御するための信号を生成する。 Specifically, the ALU controller 502 generates signals for controlling the operation of the ALU 501. また、割り込み制御部504は、マイクロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。 The interrupt control unit 504, during program execution in the microprocessor 500, an interrupt request output device or a peripheral circuit, and processes based on its priority or a mask state. レジスタ制御部507は、レジスタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ506の読み出しや書き込みを行う。 The register controller 507 generates an address of the register 506, to the register 506 in accordance with the state of the microprocessor 500. タイミング制御部505は、演算回路501、演算回路制御部502、命令解析部503、割り込み制御部504、レジスタ制御部507の動作のタイミングを制御する信号を生成する。 The timing controller 505, the arithmetic circuit 501, the ALU controller 502, the instruction decoder 503, the interrupt controller 504 generates signals for controlling timing of operation of the register control unit 507. 例えばタイミング制御部505は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。 For example, the timing controller 505, a based on a reference clock signal CLK1, provided with an internal clock generator for generating an internal clock signal CLK2, and supplies the clock signal CLK2 to the above circuits. なお、図15に示すマイクロプロセッサ500は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。 Note that the microprocessor 500 shown in FIG. 15 is only an example in which the configuration is simplified, and practical microprocessors have various structures depending on usage.

マイクロプロセッサ500において、演算回路501及び演算回路用制御部502は半導体素子層551に形成されており、レジスタ506及びレジスタ制御部507は半導体素子層552に形成されており、命令解析部503、割り込み制御部504、タイミング制御部505、及びバスインターフェース508は半導体素子層553に形成されており、ROM509及びROMインターフェース510は半導体素子層554に形成されている。 In the microprocessor 500, the arithmetic circuit 501 and the ALU controller 502 is formed on the semiconductor element layer 551, the register 506 and the register control unit 507 is formed on the semiconductor element layer 552, the instruction decoder 503, an interrupt control unit 504, the timing control unit 505 and bus interface 508, is formed on the semiconductor element layer 553, ROM 509 and the ROM interface 510 is formed on the semiconductor element layer 554. 本発明を用いて、別々の作製基板において形成された半導体素子層551、半導体素子層552、半導体素子層553、及び半導体素子層554が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。 Using the present invention, a separate manufacturing semiconductor element layer 551 is formed in the substrate, the semiconductor element layer 552, the semiconductor element layer 553 and the semiconductor element layer 554, is laminated to the multilayer structure, electrically by a wiring layer that penetrates the laminated It is connected to the.

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and element structure ) in it it is possible to form a high semiconductor element layer characteristics, respectively. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図16を参照して説明する。 It will now be described with reference to FIG. 16 for an example of a semiconductor device having an arithmetic function and can transmit and receive data without contact. 図16は無線通信により外部装置と信号の送受信を行って動作するコンピュータ(以下、「RFCPU」という)の一例を示す。 Figure 16 shows an example of a computer that operates to transmit and receive signals to and from an external device by wireless communication (hereinafter, referred to as an "RFCPU"). RFCPU511は、アナログ回路部512とデジタル回路部513を有している。 RFCPU511 has an analog circuit portion 512 and a digital circuit portion 513. アナログ回路部512として、共振容量を有する共振回路514、整流回路515、定電圧回路516、リセット回路517、発振回路518、復調回路519と、変調回路520を有している。 The analog circuit portion 512 includes a resonance circuit 514 having a resonant capacitor, a rectifier circuit 515, a constant voltage circuit 516, a reset circuit 517, an oscillation circuit 518, a demodulation circuit 519, and a modulation circuit 520. デジタル回路部513は、RFインターフェース521、制御レジスタ522、クロックコントローラ523、インターフェース524、中央処理ユニット525、ランダムアクセスメモリ526、読み出し専用メモリ527を有している。 Digital circuit unit 513, RF interface 521, a control register 522, a clock controller 523, interface 524, a central processing unit 525, random access memory 526, and a read only memory 527.

このような構成のRFCPU511の動作は概略以下の通りである。 RFCPU511 of operation of such a structure is roughly described below. アンテナ528が受信した信号は共振回路514により誘導起電力を生じる。 Signals received by an antenna 528 produces an induced electromotive force by resonance circuit 514. 誘導起電力は、整流回路515を経て容量部529に充電される。 Induced electromotive force is stored in a capacitor portion 529 through the rectifier circuit 515. この容量部529はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。 The capacitor portion 529 is preferably formed using a capacitor such as a ceramic capacitor or an electric double layer capacitor. 容量部529はRFCPU511と一体形成されている必要はなく、別部品としてRFCPU511を構成する絶縁表面を有する基板に取り付けられていれば良い。 The capacitor portion 529 is not necessarily formed integrally with the RFCPU 511, it is sufficient that attached to a substrate having an insulating surface that constitutes the RFCPU 511 as a separate component.

リセット回路517は、デジタル回路部513をリセットし初期化する信号を生成する。 The reset circuit 517 generates a signal for resetting and initializing the digital circuit portion 513. 例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。 For example, a signal that rises with delay after increase in the power supply voltage as a reset signal. 発振回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。 The oscillator circuit 518, in response to a control signal generated by the constant voltage circuit 516 changes the frequency and duty ratio of a clock signal. ローパスフィルタで形成される復調回路519は、例えば振幅変調(ASK)方式の受信信号の振幅の変動を二値化する。 Demodulation circuit having a low pass filter 519, for example, binarizes changes in amplitude of reception signals of an amplitude shift keying (ASK) system. 変調回路520は、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信する。 The modulation circuit 520 transmits transmission data by changing the amplitude of the transmission signals of an amplitude shift keying (ASK) system. 変調回路520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させている。 The modulation circuit 520 changes the amplitude of a communication signal by changing a resonance point of the resonance circuit 514. クロックコントローラ523は、電源電圧又は中央処理ユニット525における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。 The clock controller 523 generates a control signal for changing the frequency and duty ratio of a clock signal in response to the power supply voltage or current consumption in the central processing unit 525. 電源電圧の監視は電源管理回路530が行っている。 The power supply voltage is monitored by the power management circuit 530.

アンテナ528からRFCPU511に入力された信号は復調回路519で復調された後、RFインターフェース521で制御コマンドやデータなどに分解される。 After the signal input to the RFCPU511 from the antenna 528 is demodulated by the demodulation circuit 519 and decomposed like into a control command, data in the RF interface 521. 制御コマンドは制御レジスタ522に格納される。 The control command is stored in the control register 522. 制御コマンドには、読み出し専用メモリ527に記憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み、中央処理ユニット525への演算命令などが含まれている。 The control command, the data stored in the read only memory 527 reading, the data to the random access memory 526 writing, are included, such as an arithmetic instruction to the central processing unit 525. 中央処理ユニット525は、インターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522にアクセスする。 The central processing unit 525, read only memory 527, the random access memory 526, and the control register 522. インターフェース524は、中央処理ユニット525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有している。 Interface 524, from the address requested by the central processing unit 525, read only memory 527 has a function of generating an access signal for any of the random access memory 526, a control register 522.

中央処理ユニット525の演算方式は、読み出し専用メモリ527にOS(オペレーティングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。 Arithmetic method of the central processing unit 525, may be stored in the read only memory 527 OS (the operating system), a method may be employed to read out and execute the program along with the boot. また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。 Also, a circuit dedicated to arithmetic is formed, the processing may be employed a method of processing using hardware. ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット525が実行する方式を適用することができる。 In the method in which both hardware and software, perform part of the processing in a dedicated arithmetic circuit, a method can be employed by the central processing unit 525 using a program the remaining operations are executed.

RFCPU511において、共振回路514、定電圧回路516、整流回路515、復調回路519、変調回路520、リセット回路517、発振回路518、電源管理回路530、容量部529、及びアンテナ528は半導体素子層561に形成されており、RFインターフェース521、制御レジスタ522、クロックコントローラ523、CPUインターフェース524、CPU525、RAM526、及びROM527は半導体素子層562に形成されている。 In RFCPU 511, resonant circuit 514, the constant voltage circuit 516, a rectifier circuit 515, a demodulation circuit 519, the modulation circuit 520, a reset circuit 517, an oscillation circuit 518, the power management circuit 530, capacitor 529, and the antenna 528 in the semiconductor device layer 561 is formed, RF interface 521, a control register 522, a clock controller 523, CPU interface 524, CPU525, RAM526, and ROM527 are formed on the semiconductor element layer 562. 本発明を用いて、別々の作製基板において形成された半導体素子層561、及び半導体素子層562が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。 Using the present invention, a separate manufacturing semiconductor element layer 561 is formed in the substrate, and the semiconductor element layer 562 is stacked multilayer structure are electrically connected by a wiring layer that penetrates the laminated.

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and element structure ) in it it is possible to form a high semiconductor element layer characteristics, respectively. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

また、半導体装置において回路や構造の変更を行いたい場合、各半導体素子層毎で対応することができるため、半導体装置の設計において非常に広い選択性を有することができる。 Also, if you want to change the circuit or structure in a semiconductor device, since it is possible to cope with the semiconductor element layer each can have a very wide choice in the design of the semiconductor device.

(実施の形態4) (Embodiment 4)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。 In this embodiment, an example of a usage pattern of a semiconductor device described in the above embodiment. 具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。 Specifically, an application example of a semiconductor device capable of inputting and outputting data without contact is described with reference to the drawings. 非接触でデータの入出力が可能である半導体装置は利用の形態によって、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。 The semiconductor device to a non-contact which can input and output data, RFID tag, ID tag, IC tags, IC chips, RF tags, a wireless tag, an electronic tag, or a wireless chip.

本実施の形態で示す半導体装置の上面構造の一例について、図12を参照して説明する。 An example of a top structure of the semiconductor device shown in this embodiment will be described with reference to FIG. 12. 図12に示す半導体装置2180は、メモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられた薄膜集積回路2131と、アンテナとして機能する導電層2132を含んでいる。 The semiconductor device 2180 shown in FIG. 12 includes a thin film integrated circuit 2131 elements of the plurality of transistors and the like constituting the memory portion and a logic portion, a conductive layer 2132 which functions as an antenna. アンテナとして機能する導電層2132は、薄膜集積回路2131に電気的に接続されている。 Conductive layer 2132 which functions as an antenna is electrically connected to the thin film integrated circuit 2131. 薄膜集積回路2131には、上記実施の形態1で示したトランジスタを適用することができる。 The thin film integrated circuit 2131 can be any of the transistors described in the first embodiment.

また、図13(A)、(B)に図12の断面の模式図を示す。 Further, FIG. 13 (A), the schematic views of cross sections of FIG. 12 (B). アンテナとして機能する導電層2132は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した電界効果トランジスタと同様に作製することのできるCMOS構造2140、2141の上方に、絶縁層2130を介してアンテナとして機能する導電層2132を設けることができる(図13(A)参照)。 Conductive layer 2132 which functions as an antenna may be provided above the elements for forming the memory portion and the logic portion, eg, CMOS structure 2140 that can be manufactured similarly to the field effect transistor described in the above embodiment, above 2141, it can be provided a conductive layer 2132 which functions as an antenna via an insulating layer 2130 (see FIG. 13 (a)). 他にも、アンテナとして機能する導電層2132を基板2133に別に設けた後、当該基板2133及び薄膜集積回路2131を、導電層2132が間に位置するように貼り合わせて設けることができる(図13(B)参照)。 Besides, after providing separate conductive layer 2132 which functions as an antenna on the substrate 2133, the substrate 2133 and the thin film integrated circuit 2131, the conductive layer 2132 can be provided by bonding so as to be positioned between (FIG. 13 (B) see). 図13(B)では、絶縁層2130上に設けられた導電層2136とアンテナとして機能する導電層2132とが、接着性を有する樹脂2135中に含まれる導電性粒子2134を介して電気的に接続されている例を示す。 13 In (B), a conductive layer 2132 which functions as a conductive layer 2136 and an antenna provided over the insulating layer 2130 is electrically connected via the conductive particles 2134 contained in the resin 2135 having adhesiveness It shows an example that is.

本実施の形態で示す半導体装置の断面構造を図13(A)(B)に示す。 The cross-sectional structure of the semiconductor device shown in this embodiment is shown in FIG. 13 (A) (B). CMOS構造2140、2141、2142、2143に含まれるトランジスタは、サイドウォール構造の側壁絶縁層を有しており、半導体層にチャネル形成領域と高濃度不純物領域であるソース領域及びドレイン領域との間に低濃度不純物領域を含んでいる。 Transistors included in the CMOS structure 2140,2141,2142,2143 has a sidewall insulating layer of the sidewall structure, between the source and drain regions is a high-concentration impurity region and the channel formation region in the semiconductor layer It contains a low concentration impurity region. CMOS構造2140、2141は積層する下層のトランジスタと上層のトランジスタとによって形成されており、CMOS構造2142、2143は同じ無機絶縁膜に接して並列して形成されたトランジスタによって形成され、CMOS構造2142及びCMOS構造2143が積層する例である。 CMOS structures 2140,2141 are formed by the lower layer of the transistor and the upper layer of the transistor to be stacked, CMOS structures 2142,2143 are formed by transistors which are formed in parallel in contact with the same inorganic insulating film, CMOS structure 2142 and CMOS structure 2143 is an example of stacking. 本実施の形態における半導体装置は半導体素子層の積層による多層構造である。 The semiconductor device in this embodiment is a multi-layer structure of the laminate of the semiconductor element layer. 作製基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。 A semiconductor element layer formed over the inorganic insulating film produced on a substrate is peeled off from the formation substrate by the peeling layer, an inorganic insulating film is exposed. 露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。 Bonding the exposed inorganic insulating film and the lower flat inorganic insulating layer provided on the semiconductor element layer, and bonding the lower layer of the semiconductor element layer and the upper layer of the semiconductor element layer. 露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層の接合面は少なくともどちらか一方は活性化のためのプラズマ処理を行うことが好ましい。 Bonding surface of the exposed inorganic insulating film and the lower flat inorganic insulating layer provided on the semiconductor element layer of the at least one is preferably subjected to plasma treatment for activation. 本実施の形態では、接合面両方にプラズマ処理を行う例を示す。 In this embodiment, an example in which plasma treatment is performed on the both joint surfaces.

従って、本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。 Thus, in this embodiment using the present invention, it is possible to manufacture a semiconductor device with a multilayer structure in a low temperature process. また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。 In order to bond the semiconductor device layers, without using an organic material such as an adhesive, a semiconductor device layers for bonding with an inorganic insulating layer and an inorganic insulating film of the thin film can be made thin, miniaturized semiconductor device .

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。 Since the inorganic insulating layer provided in the semiconductor device layers to be stacked is a thin film, it is possible to increase the wiring layer formed through the inorganic insulating layer is also produced easily yield and productivity to provide the semiconductor layers. 従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。 Accordingly, the electrical connection between the semiconductor device to be stacked, to reduce and electrical failure due to a defective shape can be manufactured highly reliable semiconductor device.

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Moreover, each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and respectively element structure) can be formed with high semiconductor element layer characteristics. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

従って、本発明の半導体装置は、3次元的に半導体素子を積層し高集積化した構造を有する。 Accordingly, the semiconductor device of the present invention has a three-dimensionally semiconductor elements are stacked highly integrated structure. 従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。 Therefore, it is possible degree of freedom of the arrangement of the semiconductor element in the semiconductor device is wide, to achieve higher integration, higher performance. 半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。 Field effect transistor as a semiconductor element, of course, such as a storage device using a semiconductor layer can be applied, to prepare a semiconductor device that satisfies the functions required for various applications can be provided.

なお、本実施の形態では、アンテナとして機能する導電層2132をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。 In the present embodiment, provided with a conductive layer 2132 which functions as an antenna coil, although an example in which the electromagnetic induction method or an electromagnetic coupling method, a semiconductor device not is limited to the microwave system of the present invention it is also possible to apply. マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層2132の形状を適宜決めればよい。 In the case of a microwave method, it may be determined a shape of the conductive layer 2132 which functions as an antenna on the wavelength of an electromagnetic wave used as appropriate.

例えば、半導体装置2180における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860MHz帯乃至960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。 For example, as the signal transmission method in the semiconductor device 2180, a microwave method (e.g., UHF band (860 MHz band to 960MHz band), 2.45 GHz band, or the like) as the transmission method is the wavelength of an electromagnetic wave used for signal transmission the shape such as the length of the conductive layer serving as an antenna in consideration may be appropriately set. 例えば、アンテナとして機能する導電層を線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナまたはリボン型の形状)等に形成することができる。 For example, the conductive layer linear functioning as an antenna (e.g., a dipole antenna), it is possible to form a flat shape (e.g., the shape of the patch antenna or ribbon) and the like. また、アンテナとして機能する導電層2132の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。 The shape of the conductive layer 2132 which functions as an antenna is not limited to a straight line, the wavelength of the electromagnetic wave may be provided in a curved shape or meander shape or a shape which combines them considering.

アンテナとして機能する導電層2132は、CVD法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。 Conductive layer 2132 which functions as an antenna, CVD method, a sputtering method, a screen printing or a printing method gravure printing, a droplet discharge method, a dispenser method, a plating method, or the like, formed from a conductive material. 導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。 The conductive material is aluminum (Al), titanium (Ti), silver (Ag), copper (Cu), gold (Au), platinum (Pt) nickel (Ni), palladium (Pd), tantalum (Ta), molybdenum (Mo) metal elements such as, or an alloy material or a compound material containing the metal element to form a single-layer structure or a layered structure.

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層2132を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。 For example, select a case number particle size of several nm tens μm conductor dissolved or dispersed in an organic resin was a conductive paste to form a conductive layer 2132 which functions as an antenna is formed by a screen printing method it can be provided by printing manner. 導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。 As the conductive particles, silver (Ag), gold (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), tantalum (Ta), molybdenum (Mo) and titanium (Ti) it can be used any particulate of the one or more metal particles and the silver halide or dispersible nanoparticles, and the like. また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。 Further, the organic resin contained in the conductive paste can be used a binder, a solvent, one or more selected from organic resins functioning as a dispersant, or a coating of the metal particles. 代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。 Typically, epoxy resins, organic resins such as silicone resin. また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。 Further, in forming the conductive layer, baking is preferably performed after the conductive paste is applied. 例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下の微粒子)を用いる場合、150℃乃至300℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。 For example, as a material of the conductive paste, the case of using fine particles (e.g., particle diameter 1nm or more 100nm or less fine particles) containing silver as its main component, a conductive layer is cured by baking at a temperature in the range of 0.99 ° C. to 300 ° C. it can be formed. また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。 Further, it is also possible to use fine particles as a main component solder or lead-free solder, it is preferable to use the following case, fine particles with a grain diameter 20 [mu] m. はんだや鉛フリーはんだは、低コストであるといった利点を有している。 Solder and lead-free solder, has the advantage of low cost.

本発明を適用した半導体装置は高集積化が実現できる。 The semiconductor device according to the present invention is highly integrated can be realized. よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。 Therefore, can input and output data without contact, as shown in this embodiment is effective when and have a small semiconductor device.

(実施の形態5) (Embodiment 5)
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。 In this embodiment, it will be described below with reference to drawings application example of a semiconductor device capable of inputting and outputting data without contact, which is formed by using the present invention described above. 非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。 The The semiconductor device to be capable of inputting and outputting data without contact, RFID tag, ID tag, IC tags, IC chips, RF tags, a wireless tag, an electronic tag, or a wireless chip.

半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテナ890を有している(図14(A)参照。)。 The semiconductor device 800 has a function of communicating data without contact, high-frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, data demodulation circuit 850, data modulation circuit 860, the control of other circuits the control circuit 870 performs, a memory circuit 880 and the antenna 890 (see FIG. 14 (a).). 高周波回路810はアンテナ890より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は制御回路870から受信した信号を変調する回路である。 High-frequency circuit 810 receives a signal from the antenna 890 is a circuit for outputting a signal received from the data modulation circuit 860 from the antenna 890, the power supply circuit 820 is a circuit which generates power supply potential from the received signal, the reset circuit 830 is a circuit for generating a reset signal, the clock generation circuit 840 is a circuit that generates various clock signals based on the received signal input from the antenna 890, the data demodulation circuit 850 is a control circuit 870 demodulates the received signal a circuit for outputting the data modulation circuit 860 is a circuit which modulates a signal received from the control circuit 870. また、制御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出力ユニット回路940が設けられている。 As the control circuit 870, for example, a code extracting circuit 910, a code judging circuit 920, CRC judging circuit 930, and an output unit circuit 940 are provided. なお、コード抽出回路910は制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー等の有無を検出する回路である。 Note that the code extracting circuit 910 is a circuit for extracting a plurality of codes included in an instruction transmitted to the control circuit 870, respectively, the code determination circuit 920 compares the code corresponding to the extracted code and reference a circuit for determining the contents of the instruction, CRC determination circuit 930 is a circuit which detects the presence or absence of a transmission error or the like based on the judged code.

次に、上述した半導体装置の動作の一例について説明する。 Next, an example of an operation of the aforementioned semiconductor device. まず、アンテナ890により無線信号が受信される。 First, a radio signal is received by antenna 890. 無線信号は高周波回路810を介して電源回路820に送られ、高電源電位(以下、VDDと記す)が生成される。 The radio signal is transmitted to the power supply circuit 820 via the high frequency circuit 810, a high power supply potential (hereinafter, referred to as VDD) is generated. VDDは半導体装置800が有する各回路に供給される。 VDD is supplied to each circuit in the semiconductor device 800 has. また、高周波回路810を介してデータ復調回路850に送られた信号は復調される(以下、復調信号)。 The signal transmitted to the data demodulation circuit 850 via the high frequency circuit 810 is demodulated (hereinafter, a demodulated signal). さらに、高周波回路810を介してリセット回路830およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られる。 Further, the signal and the demodulation signal passed through the reset circuit 830 and the clock generation circuit 840 via the high frequency circuit 810 are transmitted to the control circuit 870.. 制御回路870に送られた信号は、コード抽出回路910、コード判定回路920およびCRC判定回路930等によって解析される。 Signal transmitted to the control circuit 870, the code extraction circuit 910, the code judging circuit 920, the CRC judging circuit 930, and the like. そして、解析された信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。 Then, based on the analyzed signals, information of the semiconductor device stored in the memory circuit 880 is outputted. 出力された半導体装置の情報は出力ユニット回路940を通って符号化される。 The outputted information of the semiconductor device is encoded through the output unit circuit 940. さらに、符号化された半導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に載せて送信される。 Further, information of the semiconductor device 800 is encoded through the data modulation circuit 860 and transmitted by the antenna 890 as a wireless signal. なお、半導体装置800を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。 Incidentally, a plurality of circuits included in the semiconductor device 800, the low power supply potential (hereinafter, VSS) is common, VSS can be GND.

このように、通信装置から半導体装置800に信号を送り、当該半導体装置800から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。 Thus, sending a signal from the communication device to the semiconductor device 800, by receiving a signal transmitted from the semiconductor device 800 in the communication apparatus, it is possible to read the data of the semiconductor device.

また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。 The semiconductor device 800 may be by an electromagnetic wave without mounting a power supply of the power supply voltage to each circuit (battery), each circuit by an electromagnetic wave and a power source (battery) equipped with a power source (battery) power supply voltage may be type supplies.

半導体装置800において、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路、及びアンテナは半導体素子層801に形成されており、コード抽出回路910、コード判定回路920、CRC判定回路930、及び出力ユニット回路940を含む制御回路870は半導体素子層802に形成されており、記憶回路880は半導体素子層803に形成されている。 In the semiconductor device 800, the high frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, data demodulation circuit 850, data modulation circuit, and the antenna are formed on the semiconductor element layer 801, the code extraction circuit 910, the code control circuit 870 which includes a judgment circuit 920, CRC judging circuit 930, and an output unit circuit 940 are formed on the semiconductor element layer 802, storage circuit 880 is formed on the semiconductor element layer 803. 本発明を用いて、別々の作製基板において形成された半導体素子層801、半導体素子層802、及び半導体素子層803が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。 Using the present invention, a separate manufacturing semiconductor element layer 801 is formed in the substrate, the semiconductor element layer 802 and the semiconductor element layer 803, is laminated to the multilayer structure are electrically connected by a wiring layer that penetrates the laminated .

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い半導体素子層を形成することができる。 Each for integrating by stacking semiconductor element layer fabricated by different processes to other substrates, without being affected by manufacturing conditions of the semiconductor device layer of the other layer, optimized conditions (material, thickness and element structure ) in it it is possible to form a high semiconductor element layer characteristics, respectively. 従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。 Therefore, it is possible to also high performance semiconductor device having a multilayer structure of a plurality of semiconductor elements.

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。 Next, an example of usage of the inputting and outputting data without contact semiconductor device capable. 表示部3210を含む携帯端末の側面には、通信装置3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図14(B))。 A side surface of a mobile terminal including a display portion 3210, a communication device 3200 is provided, the semiconductor device 3230 is provided on a side surface of a product 3220 (FIG. 14 (B)). 品物3220が含む半導体装置3230に通信装置3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。 When holding the semiconductor device 3230 to the communication device 3200 product 3220 includes, goods raw materials and origin, history of the inspection result in each production step, further information regarding a description of the product displayed on the display unit 3210 that. また、商品3260をベルトコンベアにより搬送する際に、通信装置3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図14(C))。 Further, when a product 3260 is transported by a belt conveyor, a communication device 3240, by using a semiconductor device 3250 provided on the product 3260 can be inspected of the product 3260 (FIG. 14 (C)). このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。 Thus, by utilizing the semiconductor device in the system, it is possible to perform acquisition of information easily, thereby realizing high performance and high added value. また、本発明に係る半導体装置は低消費電力化及び高集積化を実現できるため、品物に設ける半導体装置を小型化することが可能である。 The semiconductor device according to the present invention can be realized with low power consumption and high integration, it is possible to miniaturize the semiconductor device providing the goods.

以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。 As described above, the applicable range of the semiconductor device of the present invention is so wide that can be used in electronic devices of various fields.

(実施の形態6) (Embodiment 6)
本発明によりプロセッサ回路を有するチップ(以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。 Chip having a processor circuit according to the present invention it is possible to form a semiconductor device that functions as a (hereinafter, a processor chip, a wireless chip, a wireless processor, also referred to as wireless memory, or a wireless tag). 本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。 Application of the semiconductor device of the present invention is wide, and to clarify the information such as the history of an object without contact, can be applied to any product as long as is useful for production, management, and the like. 例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。 For example, paper money, coins, securities, certificates, bearer bonds, packing containers, books, recording media, personal belongings, vehicles, foods, clothing, health products, clothing, health products, commodities, chemicals and it can be provided for the electronic equipment. これらの例に関して図11を用いて説明する。 It will be described with reference to FIG. 11 for these examples.

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。 The bills and coins are money that circulates in the market, one that can be used in the same way as money in a specific area (cash voucher), a commemorative coin, and the like. 有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ190を設けることができる(図11(A)参照)。 The securities, refers checks, securities, promissory notes and the like, can be provided with a chip 190 including a processor circuit (see FIG. 11 (A)). 証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ191を設けることができる(図11(B)参照)。 The certificates, it is possible to refer to driver's licenses, certificates of residence, and the like, provided with a chip 191 including a processor circuit (see FIG. 11 (B)). 身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ197を設けることができる(図11(C)参照)。 The personal belongings refer to bags, glasses, and the like, it can be provided with a chip 197 including a processor circuit (see FIG. 11 (C)). 無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。 The bearer bonds refer to stamps, rice coupons, various gift certificates, and the like. 包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ193を設けることができる(図11(D)参照)。 The packing containers, wrapping paper, such as a lunch box, refers to PET bottles, it can be provided with a chip 193 including a processor circuit (see FIG. 11 (D)). 書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ194を設けることができる(図11(E)参照)。 The books refer books, and the like, and can be provided with a chip 194 including a processor circuit (see FIG. 11 (E)). 記録媒体とは、DVDソフト、ビデオテープ等を指、プロセッサ回路を有するチップ195を設けることができる(図11(F)参照)。 The recording media, DVD software, video tapes, and the like can be provided with a chip 195 having the finger, a processor circuit (see FIG. 11 (F)). 乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ196を設けることができる(図11(G)参照)。 The vehicles refer to wheeled vehicles such as bicycles, ships, and the like, it can be provided with a chip 196 including a processor circuit (see FIG. 11 (G)). 食品類とは、食料品、飲料等を指す。 The foods refer to food, beverages, and the like. 衣類とは、衣服、履物等を指す。 The clothing refers to clothes, footwear, and the like. 保健用品類とは、医療器具、健康器具等を指す。 The health products, refers to medical equipment, health equipment, and the like. 生活用品類とは、家具、照明器具等を指す。 The life outfits, furniture, refers to the lighting fixtures and the like. 薬品類とは、医薬品、農薬等を指す。 The medicines refer to medical products, pesticides, and the like. 電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。 The electronic devices, liquid crystal display devices, EL display device, a television set (television receiver, a flat-screen TV sets), cellular phones, and the like.

このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。 The method of providing such a semiconductor device, attached to the surface of an article or provided embedded in the article. 例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。 For example, in the case of the semiconductor device may be embedded in the paper, the semiconductor device may be embedded in the organic resin as long as the package made of an organic resin.

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。 Thus, containers for wrapping, recording media, personal belongings, foods, clothes, commodities such, by providing the semiconductor device to the electronic device or the like, can improve the efficiency of an inspection system, a rental system, and it can. また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。 Further, by providing the semiconductor device in vehicles, it is possible to prevent forgery and theft. また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。 Further, by embedding into creatures such as animals can be easily identified each creature. 例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。 For example, by implanting or attaching a semiconductor device with a sensor in a creature such as livestock, it is possible birth year, sex, breed, or the like of course easily manage the health condition such as body temperature.

なお、本実施の形態は、上記実施の形態1乃至5と適宜組み合わせて実施することが可能である。 Note that this embodiment can be implemented in appropriate combination with Embodiment Modes 1 to 5 of the above embodiment.

本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の適用例を説明する図。 Diagram describing an application example of the semiconductor device of the present invention. 本発明の半導体装置を説明する図。 It illustrates a semiconductor device of the present invention. 本発明の半導体装置を説明する図。 It illustrates a semiconductor device of the present invention. 本発明の半導体装置の適用例を説明する図。 Diagram describing an application example of the semiconductor device of the present invention. 本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。 Block diagram showing the structure of a microprocessor obtained by the semiconductor device of the present invention. 本発明の半導体装置により得られるRFCPUの構成を示すブロック図。 Block diagram showing the configuration of RFCPU obtained by the semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of the present invention.

Claims (3)

  1. 第1の基板上に第1の剥離層を形成し、 A first release layer formed on the first substrate,
    前記第1の剥離層上に第1の無機絶縁層を形成し、 A first inorganic insulating layer is formed on the first release layer,
    前記第1の無機絶縁層上に第1の半導体素子層を形成し、 A first semiconductor element layer is formed on the first inorganic insulating layer,
    前記第1の半導体素子層上に第2の無機絶縁層を形成し、 A second inorganic insulating layer is formed on the first semiconductor element layer,
    第2の基板上に第2の剥離層を形成し、 The second release layer is formed on the second substrate,
    前記第2の剥離層上に第3の無機絶縁層を形成し、 A third inorganic insulating layer is formed on the second release layer,
    前記第3の無機絶縁層上に第2の半導体素子層を形成し、 A second semiconductor element layer is formed on the third inorganic insulating layer,
    前記第2の半導体素子層に第3の基板を形成し、 The third substrate is formed on the second semiconductor element layer,
    前記第2の基板を前記第の無機絶縁層から剥離する第1の剥離処理を行い、 Performing a first peeling process for peeling the second substrate from said third inorganic insulating layer,
    前記第2の無機絶縁層と前記第3の無機絶縁層とを接合して、前記第1の半導体素子層と前記第2の半導体素子層とを前記第2の無機絶縁層及び前記第3の無機絶縁層を介して積層し、 And bonding the third inorganic insulating layer and the second inorganic insulating layer, the first semiconductor element layer wherein the second semiconductor element layer and the second inorganic insulating layer and the third layered with the inorganic insulating layer,
    前記第3の基板を前記第2の半導体素子層から剥離する第2の剥離処理を行い、 Perform a second peeling process for peeling the third substrate from the second semiconductor element layer,
    前記第1の半導体素子層及び前記第2の半導体素子層と電気的に接続された配線層を形成し、 Electrically connected to form a wiring layer and the first semiconductor element layer and the second semiconductor element layer,
    前記第2の半導体素子層及び前記配線層上に第4の基板を形成し、 The fourth substrate is formed on the second semiconductor element layer and the wiring layer,
    前記第1の基板を前記第1の無機絶縁層から剥離する第3の剥離処理を行うことを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which is characterized in that the third stripping process of removing the first substrate from the first inorganic insulating layer.
  2. 請求項1において、 According to claim 1,
    前記第2の無機絶縁層と前記第3の無機絶縁層にプラズマ処理を行った後、前記接合を行うことを特徴とする半導体装置の作製方法。 After the plasma treatment on the third inorganic insulating layer and the second inorganic insulating layer, a method for manufacturing a semiconductor device which is characterized in that the junction.
  3. 請求項2において、 According to claim 2,
    前記第2の無機絶縁層に平坦化処理を行った後、前記第2の無機絶縁層に前記プラズマ処理を行うことを特徴とする半導体装置の作製方法。 After the flattening process on the second inorganic insulating layer, a method for manufacturing a semiconductor device which is characterized in that the plasma treatment to said second inorganic insulating layer.
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