JP6578156B2

JP6578156B2 - 半導体装置

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Description

本発明は、ＰＬＬ回路及びアナログデジタル変換器を含む半導体装置に関する。

高周波（RF: Radio Frequency）信号等の無線信号を受信し、復調して受信データを得る無線通信装置として、例えばＰＬＬ（Phase Locked Loop）回路、アナログデジタル変換器（ADC：Analog Digital Converter）及びロジック回路を備えた半導体装置が知られている（例えば、特許文献１）。かかる半導体装置は、例えばＲＦ受信回路から低速クロック信号及びアナログデータの供給を受けて、動作を行う。ＰＬＬ回路は、低速クロック信号を逓倍して高速クロック信号を生成する。ロジック回路は、高速クロック信号に基づいて、ＡＤＣの電源をオンにするための制御信号を生成する。ＡＤＣは、ロジック回路からの制御信号の供給を受け、ＰＬＬ回路により生成された高速クロック信号に基づいて、アナログデータをデジタルデータに変換する。ロジック回路は、ＡＤＣにおいて変換されたデジタルデータを復調して、受信データを得る。

特開２００９−２９６３１０号公報

上記のような半導体装置において、ロジック回路の性能や故障の有無の判定を行うため、動作時に流れる電流を測定して期待値と比較する、所謂動作時電流テストが行われる。動作時電流テストを行う際には、例えばＡＤＣで生成したデジタルデータをロジック回路に供給し、ロジック回路を動作させて電流測定を行う。従って、例えばＡＤＣに何らかの不具合があった場合には、ロジック回路に安定してデジタルデータが供給されない。また、ＡＤＣに不具合がなかったとしても、ＡＤＣから出力されるデジタルデータは半導体装置の電源やグランドの影響を受けるため、ロジック回路へのデジタルデータの供給は不安定となる。このため、テスト毎に毎回同じアナログデータをＡＤＣに入力したとしても、同一のデジタルデータが常にロジック回路に供給されるとは限らず、動作時電流テストの精度が落ちてしまうという問題があった。さらに、ＰＬＬ回路に入力される低速クロック信号とＰＬＬ回路から出力される高速クロック信号とは非同期であるため、ロジック回路の出力にばらつきが生じてしまうという問題があった。

また、半導体装置の電源を立ち上げてから各部の動作が安定するまでの間には、待ち時間が発生する。例えば、ＰＬＬ回路に低速クロック信号が入力されてから高速クロック信号が安定して出力されるまでの間、ＰＬＬ回路の動作安定のための待ち時間が発生する。また、ロジック回路は、ＲＦ受信回路からアナログデータが安定して供給される状態になってからＡＤＣの制御信号をイネーブルにするため、アナログデータの安定供給のための待ち時間が必要となる。さらに、制御信号がイネーブルになった後、ＡＤＣの電源がオンとなるまでの間にも待ち時間が発生する。このように、いくつもの待ち時間を経てから動作時電流テストが開始されるため、動作時電流テストに時間がかかってしまうという問題があった。

上記課題を解決するため、本発明は、ロジック回路の動作時電流テストを精度よく短時間に行うことが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、低速クロック信号を逓倍して内部高速クロック信号を生成するＰＬＬ回路と、入力されたアナログ情報データをデジタル情報データに変換するアナログデジタル変換器と、テストモード設定信号に基づいて前記内部高速クロック信号と外部から供給された外部高速クロック信号とのいずれか一方を選択する第１の選択回路と、前記テストモード設定信号に基づいて前記デジタル情報データとデジタルテストデータとのいずれか一方を選択する第２の選択回路と、を有するテスト回路と、前記内部高速クロック信号又は前記外部高速クロック信号に基づいて、前記デジタル情報データ又は前記デジタルテストデータの復調処理を行うロジック回路と、を含むことを特徴とする。

本発明によれば、ロジック回路の動作時電流テストを精度よく短時間に行うことが可能となる。

本発明の実施例１に係る半導体装置１０の構成を示すブロック図である。本発明の実施例２に係る半導体装置２０の構成を示すブロック図である。実施例２におけるロジック回路２１の構成を示すブロック図である。本発明の実施例３に係る半導体装置３０の構成を示すブロック図である。本発明の実施例４に係る半導体装置４０の構成を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体装置の構成を示すブロック図である。半導体装置１０は、ＰＬＬ（Phase Locked Loop）回路１１、ＡＤＣ（Analog Digital Converter）１２、テスト回路１３及びロジック回路１８を含む。半導体装置１０は、ＲＦ（Radio Frequency）受信回路（図示せず）から、低速クロック信号ＬＣＫ及びアナログ情報データＡＤの供給を受ける。

ＰＬＬ回路１１は、ＲＦ受信回路から供給された低速クロック信号ＬＣＫを逓倍し、内部高速クロック信号ＨＣＫを生成する。

ＡＤＣ１２は、ＲＦ受信回路から入力されたアナログ情報データＡＤをアナログデジタル変換し、デジタル情報データＤＤを得る。尚、ＡＤＣ１２は、後述する第３選択回路１６から供給された選択制御信号ＳＣＳにより、電源がオンに制御される。また、ＡＤＣ１２は、第１選択回路１４から供給された選択クロック信号ＳＣＫに同期して、上記アナログデジタル変換処理を行う。

テスト回路１３は、ＡＤＣ１２及びロジック回路１８の動作時に流れる電流を測定して測定結果を期待値と比較するためのテスト（以下、動作時電流テストと称する）を行うために半導体装置１０に設けられた回路である。テスト回路１３は、第１選択回路１４、第２選択回路１５及び第３選択回路１６から構成される。

第１選択回路１４、第２選択回路１５及び第３選択回路１６には、半導体装置１０の外部からテストイネーブル信号ＴＥが供給される。

テストイネーブル信号ＴＥは、動作時電流テストを行うモード（以下、テストモードと称する）にテスト回路１３を設定するためのテストモード設定信号であり、例えば信号値“０”又は“１”を有する２値信号からなる。テストモードにおいて、テスト回路１３には「オン」（例えば、信号値“１”）のテストイネーブル信号ＴＥが供給される。一方、テストモードではない通常の動作モードでは、テスト回路１３には「オフ」（例えば、信号値“０”）のテストイネーブル信号ＴＥが供給される。すなわち、テストモードにおいて、テストモード設定信号はイネーブルを示し、テストモードではない通常の動作モードにおいて、テストモード設定信号はディセーブルを示すものとなる。

第１選択回路１４には、半導体装置１０の外部から外部高速クロック信号ＥＣＫが供給される。外部高速クロック信号ＥＣＫは、動作時電流テストに対応するクロック信号である。

第２選択回路１５には、半導体装置１０の外部から外部デジタルデータＥＤが供給される。外部デジタルデータＥＤは、動作時電流テストに用いるためのデジタルテストデータである。

第１選択回路１４は、テストイネーブル信号ＴＥに従って、ＰＬＬ回路１１から供給された内部高速クロック信号ＨＣＫ及び外部から供給された外部高速クロック信号ＥＣＫのうちいずれか一方を選択し、選択クロック信号ＳＣＫとしてロジック回路１８及びＡＤＣ１２に供給する。具体的には、テストイネーブル信号ＴＥがオンである場合、第１選択回路１４は、外部高速クロック信号ＥＣＫを選択クロック信号ＳＣＫとして選択し、ロジック回路１８及びＡＤＣ１２に供給する。一方、テストイネーブル信号ＴＥがオフである場合、第１選択回路１４は、内部高速クロック信号ＨＣＫを選択クロック信号ＳＣＫとして選択し、ロジック回路１８及びＡＤＣ１２に供給する。

第２選択回路１５は、テストイネーブル信号ＴＥに従って、ＡＤＣ１２から供給されたデジタル情報データＤＤ及び外部から供給された外部デジタルデータＥＤのうちいずれか一方を選択し、選択データＳＤとしてロジック回路１８に供給する。具体的には、テストイネーブル信号ＴＥがオンである場合、第２選択回路１５は、外部デジタルデータＥＤを選択データＳＤとして選択し、ロジック回路１８に供給する。テストイネーブル信号ＴＥがオフである場合、第２選択回路１５は、デジタル情報データＤＤを選択データＳＤとして選択し、ロジック回路１８に供給する。

第３選択回路１６は、記憶部１７を有する。記憶部１７には、ＡＤＣ１２をオンに制御するための制御信号の信号値である固定値ＦＶが格納されている。第３選択回路１６は、テストイネーブル信号ＴＥに従って、ロジック回路１８から供給された内部制御信号ＣＳ及び固定値ＦＶを有する固定信号のうちいずれか一方を選択し、選択制御信号ＳＣＳとしてＡＤＣ１２に供給する。具体的には、テストイネーブル信号ＴＥがオンである場合、第３選択回路１６は、固定値ＦＶ有する固定信号を選択制御信号ＳＣＳの信号値として選択し、ＡＤＣ１２に供給する。テストイネーブル信号ＴＥがオフである場合、第３選択回路１６は、内部制御信号ＣＳを選択制御信号ＳＣＳとして選択し、ＡＤＣ１２に供給する。

内部制御信号ＣＳ、固定値ＦＶを有する固定信号は、いずれもＡＤＣ１２の電源をオンに制御するための制御信号である。すなわち、第３選択回路１６は、ＡＤＣ１２の電源制御回路である。

ロジック回路１８は、第１選択回路１４からの選択クロック信号ＳＣＫの供給に応じて、内部制御信号ＣＳを第３選択回路１６に供給する。また、ロジック回路１８は、選択クロック信号ＳＣＫに同期して、第２選択回路１５から供給された選択データＳＤに対し復調処理、復号処理等を行い、ロジック回路出力ＬＯを得る。

上記の通り、第１選択回路１４、第２選択回路１５及び第３選択回路１６には、テストモードにおいて、オン（信号値“１”）のテストイネーブル信号ＴＥが供給される。従って、テストモードにおいて、第１選択回路１４は、外部高速クロック信号ＥＣＫを選択してロジック回路１８に供給する。第２選択回路１５は、外部デジタルデータＥＤを選択してロジック回路１８に供給する。ロジック回路１８は、外部高速クロック信号ＥＣＫに同期して、外部デジタルデータＥＤに対して復調処理及び復号処理を行う。

このように、本実施例の半導体装置１０は、テストモードにおいて外部高速クロック信号ＥＣＫをロジック回路１８に供給する第１選択回路１４を有する。従って、ロジック回路１８は、ＰＬＬ回路１１の動作の安定化を待たずに、外部からのクロック信号（外部高速クロック信号ＥＣＫ）に同期して復調処理、復号処理等の動作を行うことができる。

また、本実施例の半導体装置１０は、テストモードにおいて外部デジタルデータＥＤをロジック回路１８に供給する第２選択回路１５を有する。従って、ロジック回路１８は、ＡＤＣ１２の動作の安定化を待たずに、外部からのデジタルデータ（外部デジタルデータＥＤ）に対して復調処理、復号処理等の動作を行うことができる。

よって、テストモードにおいて、ＰＬＬ回路１１及びＡＤＣ１２の状態に拘わらず任意のタイミングでロジック回路１８を動作させることができるため、短時間でロジック回路１８の動作時電流テストを行うことが可能となる。

また、本実施例の半導体装置１０は、テストモードにおいて固定値ＦＶの信号値を有する信号を選択してＡＤＣ１２に供給する第１選択回路１４を有する。従って、テストモードにおいて、任意のタイミングでＡＤＣ１２の電源をオンにすることができる。これにより、短時間でＡＤＣ１２の動作時電流テストを行うことが可能となる。

また、ロジック回路１８は、ＡＤＣ１２によるアナログデジタル変換を経ない外部デジタルデータＥＤに同期して、復調処理及び復号処理の動作を行う。このため、例えばＡＤＣ１２に不具合が生じているような場合や、ＡＤＣ１２の出力が半導体装置１０の電源、グランド等の影響により変動するような場合であっても、これに影響を受けることなく復調処理及び復号処理を行うことができる。従って、ロジック回路１８の動作時電流テストを精度よく行うことができる。また、ＡＤＣ１２の動作時電流テストとロジック回路１８の動作時電流テストとを別個に行うことができる。

また、ロジック回路１８は、ＰＬＬ回路１１によるクロック信号の逓倍処理を経ない外部高速クロック信号ＥＣＫに同期して、復調処理及び復号処理の動作を行う。このため、ＰＬＬ回路１１の状態に拘わらず、復調処理及び復号処理を行うことができる。従って、ロジック回路１８の動作時電流テストを精度よく行うことができる。

図２は、実施例２における半導体装置２０の構成を示すブロック図である。以下、実施例１の半導体装置１０と同様の構成については同じ符号を付し、説明を省略する。

半導体装置２０は、例えば地上デジタル放送の受信機に設けられ、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調波に対して復調処理及び復号処理を行う装置である。半導体装置２０は、ＰＬＬ回路１１、ＡＤＣ１２、テスト回路１３及びロジック回路２１を含む。

図３は、ロジック回路２１の構成を示すブロック図である。ロジック回路２１には、テストイネーブル信号ＴＥ、第２選択回路１５からの選択データＳＤ、及び装置外部からの外部タイミング信号ＥＳが供給される。ロジック回路２１は、復調部２２、復号部２３及びＴＳ（Transport Stream）変換部２７を含む。復号部２３は、同期検出ブロック２４、第４選択回路２５及び復号及び誤り訂正ブロック２６を含む。

復調部２２は、第２選択回路１５から供給された選択データＳＤに復調処理を施し復調データＦＤを得る。復調部２２は、復調データＦＤを復号部２３の同期検出ブロック２４と復号及び誤り訂正ブロック２６とに供給する。

同期検出ブロック２４は、復調データＦＤに含まれる同期パターンを検出することにより同期検出を行い、内部タイミング信号ＩＳを生成する。例えば、同期検出ブロック２４は、復調データＦＤにおいてパケットの先頭部分に含まれるユニークワードを検出する（以下、ユニークワード検出と称する）ことによって、同期検出を行う。また、同期検出ブロック２４は、復調データＦＤに含まれる伝送多重制御信号（TMCC: Transmission and Multiplexing Configuration and Control）を復号する（以下、ＴＭＣＣ復号検出と称する）ことにより、同期検出を行う。

第４選択回路２５には、半導体装置２０の外部から外部タイミング信号ＥＳが供給される。第４選択回路２５は、外部タイミング信号ＥＳ及び同期検出ブロック２４から供給された内部タイミング信号ＩＳのうち、いずれか一方を選択し、選択タイミング信号ＳＳとして復号及び誤り訂正ブロック２６に供給する。具体的には、テストイネーブル信号ＴＥがオンである場合、第４選択回路２５は、外部タイミング信号ＥＳを選択タイミング信号ＳＳとして選択し、復号及び誤り訂正ブロック２６に供給する。一方、テストイネーブル信号ＴＥがオフである場合、第４選択回路２５は、内部タイミング信号ＩＳを選択タイミング信号ＳＳとして選択し、復号及び誤り訂正ブロック２６に供給する。

復号及び誤り訂正ブロック２６は、第４選択回路２５から供給された選択タイミング信号ＳＳに同期して、復調データＦＤに対し復号処理を行う。また、復号及び誤り訂正ブロック２６は、パリティビットやＣＲＣ（Cyclic Redundancy Code）等を用いて、誤り検出及び誤り訂正処理を行う。復号及び誤り訂正ブロック２６は、復号処理及び誤り訂正処理を経たデータを復号データＧＤとしてＴＳ変換部２７に供給する。

ＴＳ変換部２７は、復号データＧＤをＴＳ（Transport Stream）方式に変換し、ロジック回路出力ＬＯを得る。

上記構成の半導体装置２０では、テストモードにおいて、オン（信号値“１”）のテストイネーブル信号ＴＥが第４選択回路２５に供給される。従って、第４選択回路２５は、外部タイミング信号ＥＳを選択して復号及び誤り訂正ブロック２６に供給する。復号及び誤り訂正ブロック２６は、外部タイミング信号ＥＳに同期して、復調データＦＤに対して復号処理及び誤り訂正処理を行う。従って、復号及び誤り訂正ブロック２６は、同期検出ブロック２４における同期検出のタイミングにかかわらず、任意のタイミングで復号処理及び誤り訂正処理を行うことができる。

すなわち、ユニークワード検出による同期検出では、例えば復調データＦＤがユニークワードの末尾から同期検出ブロック２４に入力された場合、次にユニークワードの先頭が入力されるまでの間、同期検出を行うことができない。また、ＴＭＣＣ復号判定では１ＯＦＤＭフレーム分の復調データＦＤが必要となるため、同期検出ブロック２４に１ＯＦＤＭフレーム分の復調データＦＤが供給されるまでの間、同期検出を行うことができない。従って、同期検出ブロック２４における同期検出には最短でも１ＯＦＤＭフレーム分の時間がかかるため、内部タイミング信号ＩＳに同期して復号処理及び誤り訂正処理を行う場合、復号及び誤り訂正ブロック２６は、直ちに処理を行うことができない。しかしながら、本実施例のロジック回路２１によれば、テストモードにおいて、復号及び誤り訂正ブロック２６は外部タイミング信号ＥＳに同期して処理を行うため、同期検出ブロック２４における同期検出にかかる待ち時間を要することなく、復号処理及び誤り訂正処理を行うことができるのである。

従って、本実施例の半導体装置２０によれば、テストモードにおいて任意のタイミングで復号部２３を動作させることができるため、短時間でロジック回路２１の動作時電流テストを行うことが可能となる。

図４は、実施例３における半導体装置３０の構成を示すブロック図である。本実施例の半導体装置３０は、装置外部から外部デジタルデータＥＤの供給を受けず、装置内部でデジタルテストデータを生成する点において実施例１と異なる。以下、実施例１の半導体装置１０と同様の構成については同じ符号を付し、説明を省略する。

半導体装置３０は、ＰＬＬ回路１１、ＡＤＣ１２、テスト回路３１及びロジック回路１８を含む。

テスト回路３１は、第１選択回路３２、デジタルデータ生成回路３３、第２選択回路３４及び第３選択回路３５を含む。

第１選択回路３２は、テストイネーブル信号ＴＥに従って、ＰＬＬ回路１１から供給された内部高速クロック信号ＨＣＫ及び外部から供給された外部高速クロック信号ＥＣＫのうちいずれか一方を選択し、選択クロック信号ＳＣＫとしてロジック回路１８、ＡＤＣ１２及びデジタルデータ生成回路３３に供給する。第１選択回路３２は、実施例１の第１選択回路１４と同様、テストイネーブル信号ＴＥがオンである場合には外部高速クロック信号ＥＣＫ、テストイネーブル信号ＴＥがオフである場合には内部高速クロック信号ＨＣＫを、選択クロック信号ＳＣＫとして夫々選択する。

デジタルデータ生成回路３３は、第１選択回路２１からの選択クロック信号ＳＣＫの供給を受け、選択クロック信号ＳＣＫのクロックパターンに対応するデジタルテストデータを生成し、テストデータＴＤとして第２選択回路３４に供給する。

第２選択回路３４は、テストイネーブル信号ＴＥに従って、ＡＤＣ１２から供給されたデジタル情報データＤＤ及びデジタルデータ生成回路３３から供給されたテストデータＴＤのうちいずれか一方を選択し、選択データＳＤとしてロジック回路１８に供給する。具体的には、テストイネーブル信号ＴＥがオンである場合、第２選択回路３４は、テストデータＴＤを選択データＳＤとして選択し、ロジック回路１８に供給する。テストイネーブル信号ＴＥがオフである場合、第２選択回路３４は、デジタル情報データＤＤを選択データＳＤとして選択し、ロジック回路１８に供給する。

第３選択回路３５は、第１実施例の第３選択回路１６と同様、固定値ＦＶを格納する記憶部３６を有する。第３選択回路３５は、テストイネーブル信号ＴＥに従って、ロジック回路１８から供給された内部制御信号ＣＳ及び記憶部３６に格納されている固定値ＦＶのうちいずれか一方を選択し、選択制御信号ＳＣＳとしてＡＤＣ１２に供給する。第３選択回路３５は、テストイネーブル信号ＴＥがオンである場合には固定値ＦＶ、テストイネーブル信号ＴＥがオフである場合には内部制御信号ＣＳを、選択制御信号ＳＣＳとして夫々選択してＡＤＣ１２に供給する。

このように、本実施例の半導体装置３０のテスト回路３１は、テストイネーブル信号ＴＥ及び外部高速クロック信号ＥＣＫに同期してテストデータＴＤを生成するデジタルデータ生成回路３３を有する。従って、第１実施例のように外部デジタルデータＥＤの供給を受けることなく、装置内部でデジタルテストデータを生成することができる。よって、外部からの信号入力を受けるための端子数を削減することができる。

また、本実施例の半導体装置３０のテスト回路３１によれば、動作時電流テストの際に使用するメモリ容量を低減することができる。すなわち、テスト回路３１を有しない従来の無線通信機の半導体装置では、動作時電流テストの際、半導体装置全体を動作させるべく複雑なパターンのアナログ情報データをテストパターンとして入力するため、多くのメモリ容量が必要となる。これに対し、本実施例の半導体装置３０では、信号値“１”のテストイネーブル信号ＴＥと、信号値“０”“１”の繰り返しからなる外部高速クロック信号ＥＳとを用いてデジタルテストデータを生成して動作時電流テストを行うため、使用するメモリ容量を抑えつつ動作時電流テストを行うことができるのである。

図５は、実施例４における半導体装置４０の構成を示すブロック図である。本実施例の半導体装置４０は、装置外部からテストイネーブル信号ＴＥの供給を受けず、装置内部でテストイネーブル信号ＴＥを生成する点において実施例１と異なる。以下、実施例１の半導体装置１０と同様の構成については同じ符号を付し、説明を省略する。

半導体装置４０は、ＰＬＬ回路１１、ＡＤＣ１２、テスト回路４１及びロジック回路１８を含む。

テスト回路４１は、第１選択回路１４、第２選択回路１５、第３選択回路１６及びデジタルデータデコード回路４２を含む。

本実施例において、半導体装置４０の外部から供給される外部デジタルデータＥＤには、符号化されたテストイネーブル信号ＴＥ（すなわち、符号化されたテストモード設定信号）が含まれている。外部デジタルデータＥＤは、第２選択回路１５及びデジタルデータデコード回路４２に供給される。

デジタルデータデコード回路４２は、外部高速クロック信号ＥＣＫに同期して、外部デジタルデータＥＤに含まれる符号化されたテストイネーブル信号ＴＥを復号し、テストイネーブル信号ＴＥを得る。すなわち、デジタルデータデコード回路４２は、デジタルテストデータを復号してテストモード設定信号を得るテストモード設定信号復号回路である。デジタルデータデコード回路４２は、生成したテストイネーブル信号ＴＥを第１選択回路１４、第２選択回路１５及び第３選択回路１６に供給する。

このように、本実施例の半導体装置４０のテスト回路４１は、外部デジタルデータＥＤに含まれる符号化されたテストイネーブル信号ＴＥを復号してテストイネーブル信号ＴＥを得る、デジタルデータデコード回路４２を有する。これにより、外部デジタルデータＥＤとは別にテストイネーブル信号ＴＥを装置外部から供給する必要がないため、装置外部からの信号入力を受けるための端子数を削減することができる。

以上説明したように、本発明の半導体装置はテスト回路を含み、テストモードにおいて、ＰＬＬ回路１１の動作に依存しないクロック信号（ＥＣＫ）とＡＤＣ１２に動作に依存しないデジタルデータ（ＥＤ，ＴＤ）とを、ロジック回路に供給する。従って、ＰＬＬ回路１１及びＡＤＣ１２の動作の安定化を待たずに動作時電流テストを開始することができ、短時間にテストを行うことができる。

また、ＡＤＣ１２によるアナログデジタル変換を経ないデジタルデータをロジック回路に供給してロジック回路を動作させるため、ＡＤＣ１２の状態（ＡＤＣ１２の出力に対する電源やグランド等からの影響、ＡＤＣ１２の不具合等）に影響されることなく、精度の高い動作時電流テストを行うことができる。また、ＡＤＣ１２の動作時電流テストとロジック回路の動作時電流テストとを別個に行うことができる。

なお、上記した実施例１〜４は適宜組み合わせて適用することが可能である。

また、本発明は上記実施形態に限定されない。例えば、上記実施例１〜３では半導体装置の外部からテストイネーブル信号ＴＥを供給する構成を例として説明した。しかし、これに限られず、例えば非同期のインターフェースを用いてＩ２Ｃ（Inter-Integrated Circuit）通信やＳＰＩ（Serial Peripheral Interface）通信により半導体装置内部のレジスタ設定を行い、テスト回路をテストモードに制御する構成であってもよい。

また、実施例２では、本発明の半導体装置が地上デジタル放送の受信機に設けられる例について説明したが、これに限られず、同期検出を行うその他の受信方式に広く用いることが可能である。また実施例２に限らず、実施例１、３及び４の半導体装置を、地上デジタル放送やその他の受信機に用いてもよい。

また、上記実施例１〜４において、半導体装置内部にタイマーを設け、動作時電流テストを開始してから所定時間経過時にテストイネーブル信号ＴＥをオンからオフに切り替える構成を有していてもよい。例えば、ＰＬＬ回路１１及びＡＤＣ１２の動作が安定するまでの時間をタイマーの所定時間として設定することにより、ロジック回路１８は、所定時間経過後は、ＰＬＬ回路１１により逓倍された内部高速クロック信号ＨＣＫとＡＤＣ１２によりアナログデジタル変換されたデジタル情報データＤＤとを用いて復調処理、復号処理を行うことができる。また、例えば、実施例２において、タイマーの所定時間を１ＯＦＤＭフレームに対応する時間（例えば、２０４ｍｓｅｃ）に設定することにより、復号及び誤り訂正ブロック２６は、同期検出ブロック２４における同期検出後は、同期検出ブロック２４が生成した内部タイミング信号ＩＳに同期して復号処理及び誤り訂正処理を行うことができる。

要するに、本発明に係る半導体装置（１０）は、低速クロック信号を逓倍して内部高速クロック信号を生成するＰＬＬ回路（１１）と、入力されたアナログ情報データをデジタル情報データに変換するアナログデジタル変換器（１２）と、テストモード設定信号に基づいて内部高速クロック信号と外部から供給された外部高速クロック信号とのいずれか一方を選択する第１の選択回路（１４）と、テストモード設定信号に基づいてデジタル情報データとデジタルテストデータとのいずれか一方を選択する第２の選択回路（１５）と、を有するテスト回路（１３）と、内部高速クロック信号又は外部高速クロック信号に基づいて、デジタル情報データ又はデジタルテストデータの復調処理を行うロジック回路（１８）と、を含むことを特徴とするものである。

１０，２０，３０，４０半導体装置
１１ＰＬＬ回路
１２ＡＤＣ
１３，３１，４１テスト回路
１４，３２第１選択回路
１５，３４第２選択回路
１６，３５第３選択回路
１７，３６記憶部
１８，２１ロジック回路
２２復調部
２３復号部
２４同期検出ブロック
２５第４選択回路
２６復号及び誤り訂正ブロック
２７ＴＳ変換部
３３デジタルデータ生成回路
４２デジタルデータデコード回路

Claims

低速クロック信号を逓倍して内部高速クロック信号を生成するＰＬＬ回路と、
入力されたアナログ情報データをデジタル情報データに変換するアナログデジタル変換器と、
テストモード設定信号に基づいて前記内部高速クロック信号と外部から供給された外部高速クロック信号とのいずれか一方を選択する第１の選択回路と、前記テストモード設定信号に基づいて前記デジタル情報データとデジタルテストデータとのいずれか一方を選択する第２の選択回路と、前記テストモード設定信号に基づいて前記アナログデジタル変換器の電源を制御する第３の選択回路と、を有するテスト回路と、
前記内部高速クロック信号又は前記外部高速クロック信号に基づいて、前記デジタル情報データ又は前記デジタルテストデータの復調処理を行うロジック回路と、
を含むことを特徴とする半導体装置。
前記第１の選択回路は、前記テストモード設定信号がイネーブルを示す場合には、前記外部高速クロック信号を選択して前記ロジック回路に供給し、
前記第２の選択回路は、前記テストモード設定信号がイネーブルを示す場合には、前記デジタルテストデータを選択して前記ロジック回路に供給することを特徴とする請求項１に記載の半導体装置。
前記第３の選択回路は、前記テストモード設定信号がイネーブルを示す場合に前記アナログデジタル変換器の電源をオンにすることを特徴とする請求項１又は２に記載の半導体装置。
前記テストモード設定信号は前記半導体装置の外部から供給され、前記デジタルテストデータは、前記半導体装置の外部から供給されることを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
前記ロジック回路は、
前記復調処理を行って復調データを得る復調部と、
前記復調データに対して復号処理及び誤り訂正処理を行う復号及び誤り訂正部と、
前記復調データに基づいて同期検出を行い、内部タイミング信号を生成する同期検出部と、
前記テストモード設定信号に基づいて、前記内部タイミング信号と前記半導体装置の外部から供給された外部タイミング信号とのいずれか一方を選択して、前記復号及び誤り訂正部に供給する第４の選択回路と、
を含み、
前記復号及び誤り訂正部は、前記第４の選択回路から供給された前記内部タイミング信号又は前記外部タイミング信号に同期して、前記復号処理及び前記誤り訂正処理を行うことを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
前記テスト回路は、前記内部高速クロック信号又は前記外部高速クロック信号のうち前記第１の選択回路が選択した信号に同期して前記デジタルテストデータを生成するデジタルデータ生成回路を更に含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
前記デジタルテストデータは、前記テストモード設定信号が符号化された符号化データを含み、
前記テスト回路は、前記外部高速クロック信号に同期して前記デジタルテストデータに含まれる前記符号化データを復号して前記テストモード設定信号を得るテストモード設定信号復号回路を更に含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
前記ＰＬＬ回路は、無線信号を受信する受信回路から前記低速クロック信号の供給を受け、
前記アナログデジタル変換器は、前記受信回路から前記アナログ情報データの供給を受けることを特徴とする請求項１乃至７のいずれか１に記載の半導体装置。
前記無線信号は、ＯＦＤＭ信号であることを特徴とする請求項８に記載の半導体装置。