配電系統に接続された機器に地絡事故が発生するなどして、地絡電流が一定以上流れると、配電系統からの供給を遮断して漏電による感電や火災を防止することができる漏電遮断器が知られている。以下に、一般的な漏電遮断器の構成および動作について説明する。
図8は漏電遮断器の概略構成を示す図、図9は正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図、図10は脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。
図8に示したように、漏電遮断器1は、たとえば、トランスTを介して負荷Lに交流電源が供給される交流電源ラインに介装された遮断スイッチ2および零相変流器(ZCT:Zero-phase-sequence Current Transformer)3と、零相変流器3の出力に基づいて漏電検出を行う漏電検出回路4とを備えている。零相変流器3は、交流電源ラインの三相分を一括して1つの変流器に通すことにより、三相分の電流を合成した零相電流を検出するもので、漏電が生じていない通常時は、零相電流を検出せず、漏電が生じて三相の電流および位相のバランスが崩れたとき、零相電流を検出する。この零相変流器3の出力は、漏電検出回路4に接続される。
漏電検出回路4は、零相変流器3によって検出された零相電流信号を電圧信号に変換する電流検出抵抗Rsと、フィルタアンプ5と、全波検出コンパレータ回路6と、積分回路7と、時延回路8とを備えている。
フィルタアンプ5は、一端が電流検出抵抗Rsの一端に接続された抵抗R1と、一端が抵抗R1の他端に接続された抵抗R2,R3およびコンデンサC1と、一端が抵抗R2の他端に接続されたコンデンサC2と、オペアンプOPとを備えている。オペアンプOPの反転入力には、抵抗R2の他端およびコンデンサC2の一端が接続され、非反転入力には、電流検出抵抗Rsの他端およびコンデンサC1の他端が接続され、出力には、抵抗R3の他端およびコンデンサC2の他端が接続されている。オペアンプOPの非反転入力は、また、バイアス電圧V_RINが印加されている。これにより、フィルタアンプ5は、抵抗R1,R2,R3の抵抗値およびコンデンサC1,C2の容量値によってカットオフ周波数が決まるローパスフィルタの機能および抵抗R1,R3によって利得が決まる反転増幅器の機能を有している。また、フィルタアンプ5は、バイアス電圧V_RINと検出信号とが重畳されて増幅された信号S1を出力する。
ここで、フィルタアンプ5のオペアンプOP、全波検出コンパレータ回路6、積分回路7および時延回路8は、集積化されて漏電遮断器用半導体集積回路9を構成している。このため、オペアンプOPの反転入力は、漏電遮断器用半導体集積回路9の端子VINを介して抵抗R2の他端およびコンデンサC2の一端に接続され、非反転入力は、端子RINを介して電流検出抵抗Rsの他端およびコンデンサC1の他端に接続されている。オペアンプOPの出力は、端子FINを介して抵抗R3の他端およびコンデンサC2の他端に接続されている。また、漏電遮断器用半導体集積回路9の端子OUTは、遮断スイッチ2に接続されている。
全波検出コンパレータ回路6は、2つのコンパレータCMP1,CMP2と、オアゲートORとを備えている。コンパレータCMP1の反転入力には、バイアス電圧V_RINよりも一定電圧vだけ電位が高い基準電圧V_RIN+vが印加され、コンパレータCMP2の非反転入力には、バイアス電圧V_RINよりも一定電圧vだけ電位が低い基準電圧V_RIN−vが印加されている。コンパレータCMP1の非反転入力およびコンパレータCMP2の反転入力には、フィルタアンプ5の出力が接続され、コンパレータCMP1,CMP2の出力は、オアゲートORの入力に接続されている。オアゲートORの出力は、全波検出コンパレータ回路6の出力を構成している。これにより、この全波検出コンパレータ回路6は、フィルタアンプ5によって出力された信号S1の検出電圧絶対値(すなわち、信号S1の全波整流電圧)が一定電圧値(v)を超えたか否かにより、ハイレベルまたはローレベルとなる信号(漏電信号)S2を出力する。
積分回路7は、全波検出コンパレータ回路6が出力した信号S2がハイレベルのときに加算を行い、信号S2がローレベルのときに減算を行うようなアップダウンカウンタによって構成される。積分回路7は、アップダウンカウンタの積算値を基に漏電かどうかを判定し、信号(漏電判定信号)S3を出力する。なお、この積分回路7は、特許文献1において、コンデンサの充放電を利用したアナログ回路による積分回路をディジタル化したものである。ここで、加算動作および減算動作に用いる基準クロック信号の周波数を、たとえば、100kHz(10マイクロ秒(μs)周期)とし、アップダウンカウンタを、たとえば、10段のDフリップフロップで構成したとする。この場合、この積分回路7は、漏電の積算時間として最大で約10ミリ秒(ms)の時間値をカウントすることができ、積分回路7にて漏電を判定する基準である8msの時間値のカウントを可能にしている。
時延回路8は、積分回路7による漏電の判定が所定時間継続しているかどうかを判定し、その判定結果に応じて遮断スイッチ2を遮断動作させるものである。すなわち、漏電遮断器1は、積分回路7が漏電を判定すると直ちに遮断スイッチ2を遮断することはなく、漏電の判定が所定時間継続してはじめて遮断スイッチ2を遮断する。その理由は、この漏電遮断器1と直並列に接続される他の漏電遮断器との保護協調のためにそれぞれの漏電遮断器の遮断スイッチが遮断するタイミングを調整しているからであり、時延回路が判定する所定時間は、配電系統の上位に配置される漏電遮断器ほど長い時間に設定される。
次に、この漏電遮断器1の動作について説明する。まず、漏電が発生したとき、零相変流器3によって検出された漏電電流検出信号が電流検出抵抗Rsを流れ、電流検出抵抗Rsの両端には、漏電電流検出信号に比例した漏電電圧が生成される。この漏電電圧は、フィルタアンプ5により増幅され、信号S1として出力される。この信号S1は、図9に示したように、バイアス電圧V_RINを中心とした正弦波交流波形を有し、全波検出コンパレータ回路6に供給される。
全波検出コンパレータ回路6では、コンパレータCMP1が基準電圧V_RIN+vよりも電位が高い信号S1の入力があったとき、ハイレベルの信号を出力し、基準電圧V_RIN+vよりも電位が低い信号S1の入力があったときにローレベルの信号を出力する。コンパレータCMP2は、基準電圧V_RIN−vよりも電位が高い信号S1の入力があったとき、ローレベルの信号を出力し、基準電圧V_RIN−vよりも電位が低い信号S1の入力があったときにハイレベルの信号を出力する。オアゲートORは、コンパレータCMP1,CMP2の一方からハイレベルの信号を受けたとき、ハイレベルの信号を出力し、コンパレータCMP1,CMP2の両方からローレベルの信号を受けたとき、ローレベルの信号を出力する。すなわち、この全波検出コンパレータ回路6は、信号S1の検出電圧絶対値が一定電圧を超えるとハイレベル、一定電圧を超えないとローレベルの信号S2を出力する。ここで、全波検出コンパレータ回路6は、ハイレベルの信号を出力しているとき、漏電が生じている状態と判定し、ローレベルの信号を出力しているとき、漏電のない状態と判定する。
積分回路7は、全波検出コンパレータ回路6からハイレベルの信号S2を受けたとき、時間値を加算し、ローレベルの信号S2を受けたとき、時間値を減算する。これにより、図9の積分回路模式動作に示したように、積分回路7の積算値は、信号S2がハイレベルの間、上昇し、信号S2がローレベルの間、降下する。積分回路7は、その積算値が上昇して判定閾値VthHを超えると、ハイレベルの信号S3を出力し、その後、積算値が降下して判定閾値VthLを下回ると、ローレベルの信号を出力する。ここで、積分回路7は、ハイレベルの信号を出力しているとき、漏電が生じているまたは漏電の可能性があると判定し、ローレベルの信号を出力しているとき、漏電の可能性が低い状態であると判定する。
時延回路8は、積分回路7が出力した信号S3に基づいて、遮断スイッチ2を動作させるかどうかの判定を行う。積分回路7が出力したハイレベルの信号が設定した時間値を超えて継続しているとき、時延回路8は、遮断スイッチ2を動作させ、交流電源ラインを開路する。
次に、零相変流器3によって検出された電流が半波整流された脈流波形である場合について説明する。図10に示したように、フィルタアンプ5が出力した信号S1が脈流波形の場合、全波検出コンパレータ回路6は、フィルタアンプ5が出力した信号S1が基準電圧V_RIN+vよりも電位が高いときだけ、ハイレベルの信号を出力する。このため、全波検出コンパレータ回路6が出力する信号S2は、ハイレベルとなる時間がローレベルとなる時間に比べて圧倒的に短くなっている。積分回路7では、加算動作および減算動作が同じ速度で行われているため、積分回路7の積算値は、なかなか判定閾値VthHに到達することがなく、しかも、減算時間が長いために、すぐに0まで減算されてしまう。つまり、半波整流された脈流波形のような漏電電流は、図8に示すような漏電検出回路4では、検出することができない。
しかし、IEC60947−2,JIS C8201−2−2などで「Type A」として規定された漏電保護特性によれば、上記のような脈流波形についても漏電検出可能な漏電遮断器が要求されている。このような要求に対して、たとえば、特許文献2に記載のような漏電遮断器が知られている。この漏電遮断器によれば、ホール素子内蔵型の第2の零相変流器と、ホール素子の出力から直流成分の信号を得る直流変換回路と、漏電検出回路に接続される第1の零相変流器の鉄心を貫通して直流変換回路の出力信号を流す励磁用導体とを新たに備えている。これにより、励磁用導体に流す信号の磁界を逆バイアスとして第1の零相変流器に加えて直流偏磁を相殺し、第1の零相変流器が半波整流された脈流波形を直流成分の含まない全波整流波形として検出できるようにしている。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、漏電遮断器の全体的な構成は、図8に示したものと同じであり、したがって、本発明の要部である漏電遮断器用半導体集積回路の積分回路を除く部分の説明には、図8を参照することがある。また、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
図1は第1の実施の形態に係る漏電遮断器用半導体集積回路の積分回路の構成例を示す図、図2はクロック合成回路の構成例を示す回路図、図3はクロック合成回路における要部波形を示す図である。
漏電遮断器用半導体集積回路9の積分回路7は、図1に示したように、クロック合成回路11と、アップダウンカウンタ12と、ゼロカウント検出回路13と、800カウント検出回路14と、400カウント検出回路15とを備えている。積分回路7は、また、アンドゲートAND1,AND2と、インバータINV1,INV2,INV3と、ノアゲートNORと、RSフリップフロップRS−FFとを備えている。
クロック合成回路11は、第1クロック信号、第2クロック信号および全波検出コンパレータ回路6の信号S2を受けて合成された合成クロック信号CLOCKを出力する。この合成クロック信号CLOCKは、基準クロック信号としてアップダウンカウンタ12に入力される。ここで、第1クロック信号は、100kHz、第2クロック信号は、第1クロック信号よりも低い周波数の5kHzとしている。この第2クロック信号は、たとえば、第1クロック信号を分周することによって生成される。
アップダウンカウンタ12は、端子CLOCK、端子CMP_OUT、端子UP_STOP、端子DOWN_STOPおよび端子INITIALを有している。クロック合成回路11の出力は、端子CLOCKに入力され、信号S2は、端子CMP_OUTに入力され、初期リセット信号は、端子INITIALに入力されている。
アップダウンカウンタ12は、10個のDフリップフロップD−FF1,D−FF2,・・・,D−FF10によって構成され、入力された合成クロック信号CLOCKを信号S2によって加算動作または減算動作を行う。すなわち、アップダウンカウンタ12は、信号S2がハイレベルのとき、加算動作を行い、信号S2がローレベルのとき、減算動作を行う。アップダウンカウンタ12は、電源投入時などにおいて電源電圧が安定したときに出力される初期リセット信号によって、すべてのDフリップフロップD−FF1〜D−FF10がリセットされる。
DフリップフロップD−FF1〜D−FF10の出力Q1,Q2,・・・,Q10は、ゼロカウント検出回路13、800カウント検出回路14および400カウント検出回路15にそれぞれ入力されている。
ゼロカウント検出回路13は、アップダウンカウンタ12の積算値がゼロかどうかを判定し、すべての出力Q1,Q2,・・・,Q10がLレベルとなって積算値がゼロの場合、ハイレベルの信号をアップダウンカウンタ12の端子DOWN_STOPに入力する。これにより、アップダウンカウンタ12は、積算値がゼロまで減算されると減算動作を停止する。
800カウント検出回路14は、アップダウンカウンタ12の積算値が上昇して判定閾値VthHに達したかどうかを判定するもので、積算値が判定閾値VthHに相当する800カウントに達したとき、ハイレベルの信号を出力する。この800カウント検出回路14の出力は、アンドゲートAND1の一方の入力に接続され、アンドゲートAND1の他方の入力には、信号S2が入力されている。アンドゲートAND1の出力は、RSフリップフロップRS−FFのセット入力SおよびインバータINV2を介してアップダウンカウンタ12の端子UP_STOPにそれぞれ接続されている。これにより、ハイレベルの信号S2が入力されていて、800カウント検出回路14が800カウントの積算値を検出したとき、RSフリップフロップRS−FFは、積分回路出力としてハイレベルの信号S3を出力する。これと同時に、800カウント検出回路14は、アップダウンカウンタ12の端子UP_STOPにローレベルの信号を供給することにより、アップダウンカウンタ12の加算動作を停止させる。
400カウント検出回路15は、800カウント検出回路14とともにヒステリシス付きディジタルコンパレータを構成するもので、アップダウンカウンタ12の積算値が判定閾値VthHに到達後、減算動作により積算値が判定閾値VthLに達したかどうかを判定する。400カウント検出回路15は、アップダウンカウンタ12の積算値が判定閾値VthHに到達後、判定閾値VthLに相当する400カウントの値まで低下したことを検出すると、ハイレベルの信号を出力する。この400カウント検出回路15の出力は、アンドゲートAND2の一方の入力に接続され、アンドゲートAND2の他方の入力には、インバータINV1を介して信号S2が入力されている。アンドゲートAND2の出力は、ノアゲートNORの一方の入力に接続され、ノアゲートNORの他方の入力には、インバータINV3を介して初期リセット信号が入力されている。ノアゲートNORの出力は、RSフリップフロップRS−FFのリセット入力Rに接続されている。これにより、アップダウンカウンタ12にローレベルの信号S2が入力されていて、400カウント検出回路15が400カウントの積算値を検出したとき、RSフリップフロップRS−FFは、リセットされ、積分回路出力としてローレベルの信号S3を出力する。なお、RSフリップフロップRS−FFは、初期リセット信号が入力されたときにもリセットされて、信号S3を強制的にローレベルにする。
クロック合成回路11は、図2に示したように、インバータINV11,INV12と、ノアゲートNOR11と、ナンドゲートNAND11と、オアゲートOR11とを備えている。
ナンドゲートNAND11は、その一方の入力に第1クロック信号が入力され、他方の入力には信号S2が入力される。ナンドゲートNAND11の出力は、インバータINV12を介してオアゲートOR11の一方の入力に接続され、高速データ信号DHを供給している。ノアゲートNOR11は、その一方の入力にインバータINV11を介して第2クロック信号が入力され、他方の入力には信号S2が入力される。ノアゲートNOR11の出力は、オアゲートOR11の他方の入力に接続され、低速データ信号DLを供給している。
次に、図3を参照してクロック合成回路11の動作を説明する。ナンドゲートNAND11およびインバータINV12(すなわち、アンドゲート)は、信号S2がハイレベルとなる期間だけ第1クロック信号を通過させて高速データ信号DHを生成する。インバータINV11およびノアゲートNOR11は、信号S2がローレベルとなる期間だけ第2クロック信号を通過させて低速データ信号DLを生成する。そして、オアゲートOR11は、高速データ信号DHと低速データ信号DLとを合成して合成クロック信号CLOCKを出力する。
次に、以上のようにして構成された積分回路7を含む漏電遮断器用半導体集積回路9を備えた漏電遮断器1の動作について説明する。
図4は正弦波交流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図、図5は脈流波形を検出したときの漏電遮断器用半導体集積回路の要部波形を示す図である。
まず、漏電が発生したとき、零相変流器3によって検出された漏電電流検出信号が電流検出抵抗Rsを流れ、電流検出抵抗Rsの両端には、漏電電流検出信号に比例した漏電電圧が生成される。この漏電電圧は、フィルタアンプ5により増幅されて出力される。このフィルタアンプ5が出力した信号S1は、図4に示したように、バイアス電圧V_RINを中心とした正弦波交流波形を有し、全波検出コンパレータ回路6に供給される。
全波検出コンパレータ回路6では、基準電圧V_RIN+vよりも電位が高い信号S1の入力があったときおよび基準電圧V_RIN−vよりも電位が低いフィルタアンプ出力の入力があったとき、コンパレータCMP1,CMP2は、ハイレベルの信号を出力する。すなわち、コンパレータCMP1,CMP2は、信号S1の検出電圧絶対値が一定電圧値を超えたとき、ハイレベルの信号を出力する。また、フィルタアンプ出力の電圧が基準電圧V_RIN−vと基準電圧V_RIN+vとの間にあるとき、コンパレータCMP1,CMP2は、ローレベルの信号を出力する。すなわち、コンパレータCMP1,CMP2は、信号S1の検出電圧絶対値が一定電圧値を超えていないとき、ローレベルの信号を出力する。したがって、オアゲートORは、コンパレータCMP1,CMP2の出力を受けて、図4に、全波整流コンパレータ出力として示した信号S2を出力し、積分回路7に出力する。
積分回路7では、全波検出コンパレータ回路6から受けた信号S2がハイレベルのとき、クロック合成回路11が100kHzの第1クロック信号を出力し、アップダウンカウンタ12がその第1クロック信号で加算動作を行う。次に、全波検出コンパレータ回路6からローレベルの信号S2を受けると、クロック合成回路11が5kHzの第2クロック信号を出力し、アップダウンカウンタ12がその第2クロック信号で減算動作を行う。減算動作を行う第2クロック信号の周波数は、加算動作を行う第1クロック信号の周波数の1/20なので、減算動作で減算される速度が加算動作で加算される速度の1/20になる。このため、図4に示す積分回路模式動作によれば、アップダウンカウンタ12の積算値は、増加するときよりも減少するときの方がゆっくりと変化していることになる。その後、全波検出コンパレータ回路6からハイレベルの信号S2を受けてアップダウンカウンタ12が100kHzの第1クロック信号で加算動作を行うようになる。
このように、図4に示したような正弦波交流波形の漏電電流が継続して検出されていると、アップダウンカウンタ12の積算値が上昇し、やがて、800カウント検出回路14によって判定閾値VthHに達するようになる。すると、800カウント検出回路14は、ハイレベルの信号を出力するので、RSフリップフロップRS−FFがセットされて積分回路出力がハイレベルの信号S3を出力し、アップダウンカウンタ12は、その加算動作が停止される。
ここで、漏電状態が回復したような場合、全波検出コンパレータ回路6は、ローレベルの信号しか出力しなくなる。すると、アップダウンカウンタ12は、第2クロック信号による減算動作を行うので、その積算値が降下し、やがて、400カウント検出回路15によって判定閾値VthLまで低下するようになる。すると、400カウント検出回路15は、ハイレベルの信号を出力するので、RSフリップフロップRS−FFがリセットされて積分回路出力の信号S3がローレベルとなる。
さらに、アップダウンカウンタ12の減算が続いて、その積算値がゼロになったことをゼロカウント検出回路13が検出すると、ゼロカウント検出回路13は、ハイレベルの信号を出力し、アップダウンカウンタ12は、その時点で減算動作を停止する。
次に、零相変流器3によって検出された電流が半波整流された脈流波形である場合について説明する。図5に示したように、フィルタアンプ5の出力が脈流波形の場合、全波検出コンパレータ回路6は、フィルタアンプ5からの信号S1が基準電圧V_RIN+vよりも電位が高いときだけ、ハイレベルの信号を出力する。これにより、積分回路7では、そのハイレベルの信号を入力している期間だけ、アップダウンカウンタ12は、100kHzの第1クロック信号で加算動作を行う。
フィルタアンプ5の信号S1が基準電圧V_RIN+vよりも電位が低くなって、全波検出コンパレータ回路6がローレベルの信号S2を出力すると、アップダウンカウンタ12は、5kHzの第2クロック信号で減算動作を行う。この場合、減算動作で減算される速度が加算動作で加算される速度の1/20であるため、アップダウンカウンタ12の積算値は、ゆっくり低下する。
続いて、全波検出コンパレータ回路6の信号S2がハイレベルになると、アップダウンカウンタ12は、そのときの積算値から第1クロック信号で加算動作を行う。図5の例では、全波検出コンパレータ回路6の信号S2のハイレベルが終了する直前に、アップダウンカウンタ12の積算値が判定閾値VthHに到達し、積分回路7は、ハイレベルの信号S3を出力している。
このように、この積分回路7によれば、アップダウンカウンタ12の減算動作時に加算動作時よりもクロック信号の周波数を下げるようにしていている。このため、脈流波形の漏電電流のように、全波検出コンパレータ回路6によって検出される1周期あたりの時間が短くても、アップダウンカウンタ12のトータルの積算値がプラスになるので、漏電検出が可能になる。なお、この積分回路7は、減算動作をゆっくりすることで、漏電であるとの判定がかなり速くなる。しかし、この時間は、時延回路8が遮断スイッチ2を遮断するまでの漏電継続時間を判断する時間よりも十分短いので、特に実用上問題になることはない。
以上の積分回路7は、100kHzのクロック信号で動作する既存の積分回路に図2にその構成を示すクロック合成回路11または後述するクロック合成回路11aおよび図示しない5kHzのクロック生成回路を追加することで実現できる。このため、比較的容易に脈流波形の漏電電流を検出可能な「Type A」の漏電保護特性に対応した漏電遮断器用半導体集積回路が提供可能になる。
図6は第2の実施の形態に係る漏電遮断器用半導体集積回路の積分回路に使用されるクロック合成回路の構成例を示す回路図、図7はクロック合成回路における要部波形を示す図である。この図6において、図2に示した構成要素と同じ構成要素については同じ符号を付してある。
このクロック合成回路11aは、図2の回路にDフリップフロップD−FF11,D−FF12およびインバータINV13を追加している。すなわち、ノアゲートNOR11とオアゲートOR11との間にDフリップフロップD−FF11を配置し、全波検出コンパレータ出力(信号S2入力)とノアゲートNOR11およびナンドゲートNAND11との間にDフリップフロップD−FF12を配置している。DフリップフロップD−FF11,D−FF12のクロック入力には、インバータINV13を介して第1クロック信号を供給するようにしている。なお、DフリップフロップD−FF11,D−FF12は、初期化リセット信号を受けたときリセットされるように構成されている。
ここで、DフリップフロップD−FF12は、信号S2を第1クロック信号に同期してラッチし、第1クロック信号に規格化された漏電検出信号を出力する。また、DフリップフロップD−FF11は、第2クロック信号の信号5k_DLを第1クロック信号に同期してラッチし、第1クロック信号に規格化された低速データ信号DLを出力する。
次に、図7を参照してクロック合成回路11aの動作を説明する。まず、全波検出コンパレータ出力は、第1クロック信号の立ち下がりに同期してハイレベルおよびローレベルとなる漏電検出信号に変換される。ナンドゲートNAND11およびインバータINV12(すなわち、アンドゲート)は、漏電検出信号がハイレベルとなる期間だけ第1クロック信号を通過させて高速データ信号DHを生成する。インバータINV11およびノアゲートNOR11は、漏電検出信号がローレベルとなる期間だけ第2クロック信号を通過させて信号5k_DLを生成し、さらに、この信号5k_DLは、第1クロック信号の立ち下がりに同期した低速データ信号DLに変換される。そして、オアゲートOR11は、高速データ信号DHと低速データ信号DLとを合成して合成クロック信号CLOCKを出力する。
このクロック合成回路11aによれば、信号S2および第2クロック信号を第1クロック信号に同期することができるようになる。このため、たとえば、図3の高速データ信号DHおよび合成クロック信号CLOCKに見られるような、時間幅の小さなインパルス電圧の発生を防止することができ、アップダウンカウンタ12を安定して動作させることができるようになる。もちろん、第1クロック信号による規格化の場合、高速データ信号DH、低速データ信号DLおよび合成クロック信号CLOCKは、100kHzのオン時間幅(5μs)の分だけ誤差が生じてしまう。しかし、このような誤差は、積算時間の8ms(800クロック分)と比較して十分短く、許容範囲内である。
以上、本発明をその好適な実施の形態について説明したが、本発明は、これらの好適な実施の形態に限定されるものではなく、本発明の精神の範囲内において、各種変化変形が可能である。たとえば、この実施の形態では、第1クロック信号の周波数を100kHz、第2クロック信号の周波数を第1クロック信号の1/20の5kHzとしたが、この値に限定されるものではない。