JP6526381B2 - Pad structure and wiring structure of vertical semiconductor device - Google Patents
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Description
本発明は、垂直型半導体素子のパッド構造物及び配線構造物に関し、より詳細には、垂直型不揮発性メモリ素子の階段型パッド構造物及びそれを含む配線構造物に関する。 The present invention relates to a pad structure and a wiring structure of a vertical semiconductor device, and more particularly, to a stepped pad structure of a vertical nonvolatile memory device and a wiring structure including the same.
最近、半導体素子の高集積化のために3次元に垂直配列されるメモリセルを具備する垂直型半導体素子が提案されている。垂直型半導体素子は、各メモリセルが垂直方向に積層された構造を有するため、垂直方向に積層された各セルに電気信号を印加しなければならない。従って、セルに電気信号を印加するためのパッド構造及び配線構造は非常に複雑である。 Recently, vertical semiconductor devices having memory cells arranged vertically in three dimensions have been proposed for higher integration of semiconductor devices. Since the vertical semiconductor device has a structure in which each memory cell is stacked in the vertical direction, an electrical signal must be applied to each cell stacked in the vertical direction. Therefore, the pad structure and the wiring structure for applying an electrical signal to the cell are very complicated.
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、簡単な工程によって形成できる垂直型半導体素子のパッド構造物を提供することにある。 The present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide a pad structure of a vertical semiconductor device which can be formed by a simple process.
また、本発明の目的は、上記パッド構造物を含む配線構造物を提供することにある。 Another object of the present invention is to provide a wiring structure including the above-mentioned pad structure.
上記目的を達成するためになされた本発明の一態様による垂直半導体素子のパッド構造物は、端部の上部面に第1パッド領域を含み、端部が第1位置まで延びるライン形状を有する第1導電ラインと、前記第1導電ラインと離隔して前記第1導電ライン上に備わり、端部の上部面に第2パッド領域を含み、端部が前記第1位置まで延びるライン形状を有し、前記第1パッド領域が露出するように前記第1パッド領域と垂直方向に対向する部位に窪み部を有する第2導電ラインと、を備える。 A pad structure of a vertical semiconductor device according to one aspect of the present invention, which has been made to achieve the above object, has a line shape including a first pad region on the upper surface of the end and the end extending to the first position. And a line shape provided on the first conductive line at a distance from the first conductive line and including a second pad area on the upper surface of the end, the end extending to the first position And a second conductive line having a recess in a portion vertically opposed to the first pad region so as to expose the first pad region.
前記第1及び第2導電ラインは、1階段層を形成し、垂直である第1方向に複数の該階段層が積層される形状を有し得る。
前記階段層が積層された構造物において、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有し得る。
前記第2導電ラインに含まれる窪み部は、端部の角部を除去して開いた形状、またはホール形状を有し得る。
The first and second conductive lines may form a step layer, and may have a shape in which a plurality of step layers are stacked in a first direction which is vertical.
In the stacked structure of the step layer, the upper step layer may have a step shape in which the length of the end is shorter than that of the lower step layer.
The recess included in the second conductive line may have an open shape or a hole shape by removing the corner of the end.
上記目的を達成するためになされた本発明の一態様による垂直半導体素子の配線構造物は、互いに離隔して垂直方向である第1方向に順次に積層され、水平方向である第2方向に延びるライン形状を有する第1ワードライン及び第2ワードラインを含み、該第2ワードラインが端部の部位に前記第1ワードラインの上部面の少なくとも一部を露出させる窪み部を含む第1の階段層と、前記第1の階段層上に備わり、前記第2方向に延びるライン形状を有する第3ワードライン及び第4ワードラインを含み、該第4ワードラインが端部の部位に前記第3ワードラインの上部面の少なくとも一部を露出させる窪み部を含み、前記第1の階段層より短い端部の長さを有する第2の階段層と、前記窪み部を通じて露出した第1ワードライン上部面に接触する第1コンタクトプラグと、前記第2ワードラインの上部面に接触する第2コンタクトプラグと、前記窪み部を通じて露出した第3ワードライン上部面に接触する第3コンタクトプラグと、前記第4ワードラインの上部面に接触する第4コンタクトプラグと、を備える。 The wiring structure of the vertical semiconductor device according to one aspect of the present invention made to achieve the above object is sequentially stacked in a first direction which is a vertical direction apart from each other and extends in a second direction which is a horizontal direction. A first step including a first word line and a second word line having a line shape, the second word line including at least a recess at an end portion to expose at least a portion of a top surface of the first word line; Layer, and a third word line and a fourth word line provided on the first step layer and having a line shape extending in the second direction, the fourth word line being an end portion of the third word line A second step layer including a recess for exposing at least a portion of the top surface of the line and having an end length shorter than the first step layer; and a first word line top surface exposed through the recess Close to First contact plug, a second contact plug in contact with the top surface of the second word line, a third contact plug in contact with the top surface of the third word line exposed through the recess, and the fourth word line And a fourth contact plug in contact with the upper surface of the second contact plug.
前記垂直半導体素子の配線構造物は、前記第2の階段層上に、前記第1方向に複数の階断層が垂直に積層され、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有する第3〜第n階段層をさらに含むことができる。
前記垂直半導体素子の配線構造物は、前記第1及び第2の階段層がそれぞれ積層された複数個の階段形状の構造物を更に含むことができ、前記複数個の構造物は、前記ワードラインの延長方向と直交する第3方向に互いに平行するように配置され得る。
前記第1及び第2コンタクトプラグは、前記第1の階段層上でジグザグ状に配置され、前記第3及び第4コンタクトプラグは、前記第2の階段層上でジグザグ状に配置され得る。
前記第1及び第2コンタクトプラグは、前記第1の階段層上で一列に配置され、前記第3及び第4コンタクトプラグは、前記第2の階段層上で一列に配置され得る。
前記垂直半導体素子の配線構造物は、前記第1〜第4コンタクトプラグにそれぞれ電気的に接続される第1〜第4配線ラインをさらに含むことができる。
In the wiring structure of the vertical semiconductor device, a plurality of floor faults are vertically stacked in the first direction on the second step layer, and the upper step layer has an end length greater than that of the lower step layer. The method may further include third to n-th step layers having a step shape in a shorter form.
The wiring structure of the vertical semiconductor device may further include a plurality of step-shaped structures in which the first and second step layers are respectively stacked, and the plurality of structures may include the word line. And a third direction orthogonal to the extension direction of
The first and second contact plugs may be arranged in a zigzag on the first step layer, and the third and fourth contact plugs may be arranged in a zigzag on the second step layer.
The first and second contact plugs may be arranged in a row on the first step layer, and the third and fourth contact plugs may be arranged in a row on the second step layer.
The wiring structure of the vertical semiconductor device may further include first to fourth wiring lines electrically connected to the first to fourth contact plugs, respectively.
前記垂直半導体素子の配線構造物は、前記第1及び第2コンタクトプラグの両側にそれぞれ延びる第1及び第2配線ラインを備え、前記第1配線ラインと第1コンタクトプラグとを接続する第1パッドパターンを備え、前記第2配線ラインと第2コンタクトプラグとを接続する第2パッドパターンを備え、前記第3及び第4コンタクトプラグの両側にそれぞれ延びる第3及び第4配線ラインを備え、前記第3配線ラインと第3コンタクトプラグを接続する第3パッドパターンを備え、前記第4配線ラインと第4コンタクトプラグとを接続する第4パッドパターンを備えることができる。
、前記第2及び第4ワードラインに含まれる窪み部は、端部の角部を除去して開いた形状、またはホール形状を有し得る。
The interconnection structure of the vertical semiconductor device may include first and second interconnection lines respectively extending on both sides of the first and second contact plugs, and a first pad connecting the first interconnection line and the first contact plug. A pattern including a second pad pattern connecting the second wiring line and the second contact plug, and third and fourth wiring lines extending respectively on both sides of the third and fourth contact plugs; A third pad pattern may be provided to connect the third wiring line and the third contact plug, and a fourth pad pattern may be provided to connect the fourth wiring line and the fourth contact plug.
The depressions included in the second and fourth word lines may have an open shape or a hole shape by removing the corner of the end.
上記目的を達成するためになされた本発明の他の態様による垂直半導体素子の配線構造物は、n層によって互いに離隔して垂直方向である第1方向に順次に積層され、水平方向である第2方向にそれぞれ延びる第1〜第n層ワードラインを含み、第2〜第n層ワードラインには下部に位置するワードラインの端部の一部を露出させる窪み部を含む第1の階段層と、前記第1の階段層上に備わり、前記下部から上部に行くにつれて端部の長さが短くなる階段形状を有し、m層によって順次に垂直に積層されて前記第2方向に延びる第1〜第mワードラインを含み、第2〜第m層ワードラインには下部に位置するワードラインの端部の一部を露出させる窪み部を含む第2の階段層と、前記窪み部を通じて露出したワードラインの上部面にそれぞれ接触する第1コンタクトプラグと、前記各段階層内の最上部ワードラインの上部面にそれぞれ接触する第2コンタクトプラグと、を備える。 The wiring structure of the vertical semiconductor device according to another aspect of the present invention made to achieve the above object is sequentially stacked in a first direction which is a vertical direction apart from each other by an n layer and is a horizontal direction. A first step layer including first to n-th layer word lines respectively extending in two directions, and a second to n-th word line including a recess for exposing a part of an end of the word line located below And having a step shape provided on the first step layer, the length of the end decreasing from the bottom to the top, and the layers are sequentially stacked vertically by the m layer and extend in the second direction A second step layer including a first to m-th word line, and a second to m-th word line including a recess for exposing a part of an end of the word line located below, and exposing through the recess Each on the top surface of the word line Comprising a first contact plug touch, and a second contact plug which respectively contact the upper surface of the uppermost word lines of the respective stages layer.
前記垂直半導体素子の配線構造物は、前記第1及び第2の階段層を含む階段層がそれぞれ積層された複数個の階段形状の構造物をさらに含むことができ、前記複数個の構造物は、前記ワードラインの延長方向と直交する第3方向に互いに平行するように配置され得る。
前記垂直半導体素子の配線構造物は、同じ層に形成されるワードラインに接続される第1コンタクトプラグ及び第2コンタクトプラグをそれぞれ電気的に接続する配線ラインをさらに含むことができる。
The wiring structure of the vertical semiconductor device may further include a plurality of step-shaped structures in which step layers including the first and second step layers are respectively stacked, the plurality of structures being And may be disposed parallel to each other in a third direction orthogonal to the extension direction of the word line.
The wiring structure of the vertical semiconductor device may further include a wiring line electrically connecting a first contact plug and a second contact plug connected to a word line formed in the same layer.
本発明によれば、垂直型半導体素子のパッド構造物を、簡単な工程を通じて形成できる。また、本発明による配線構造物は簡単な構造を有する。従って、配線構造物を形成するための工程費用を削減することができる。 According to the present invention, the pad structure of the vertical semiconductor device can be formed through a simple process. Also, the wiring structure according to the present invention has a simple structure. Therefore, the process cost for forming the wiring structure can be reduced.
以下、本発明を実施するための形態の具体例を、図面を参照ながら、詳細に説明する。 Hereinafter, specific examples of modes for carrying out the present invention will be described in detail with reference to the drawings.
本発明の各図面において、構造物のサイズは、本発明の説明の都合上、実際より拡大して図示している。 In each of the drawings of the present invention, the size of the structure is shown larger than it actually is for convenience of the description of the present invention.
本明細書において、多様な構成要素を説明するために、第1、第2等の用語を使用しているが、構成要素はこれらの用語によって限定されない。これらの用語は、1つの構成要素を他の構成要素と区別する目的で使用する。 In the present specification, first, second and other terms are used to describe various components, but the components are not limited by these terms. These terms are used to distinguish one component from another.
本明細書で使用する用語は、単に特定の実施形態を説明するために使用するものであって、本発明を限定しようとする意図で使用していない。本明細書において、単数の表現は、文脈上明白に単数であると特定していない限り、複数の表現を含む。本明細書において、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものが存在するということを意味する。したがって、1つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在または付加の可能性を予め排除しない。 The terms used herein are merely used to describe particular embodiments and are not used in an attempt to limit the present invention. As used herein, the singular form includes the plural, unless the context clearly indicates otherwise. As used herein, the terms "including" or "having" are intended to mean that the features, numbers, steps, operations, components, parts, or combinations thereof described herein are present. . Thus, the possibility of the presence or addition of one or more other features or numbers, steps, acts, components, parts, or combinations thereof is not precluded in advance.
本明細書において、各層(膜)、領域、電極、パターン、または構造物が、他の対象物である基板、各層(膜)、領域、電極、またはパターンの「上に」、「上部に」、または「下部」に形成されると表現する場合がある。この場合、各層(膜)、領域、電極、パターン、または構造物が、直接に他の基板、各層(膜)、領域、またはパターンの上に形成されるかまたは下に位置するということを意味するものだけではない。即ち、他の層(膜)、他の領域、他の電極、他のパターン、または他の構造物が、他の対象物や基板などの上に追加的に形成することも意味する。 As used herein, each layer (film), region, electrode, pattern, or structure is "on", "on top" of the substrate, layer (film), region, electrode, or pattern that is the other object. Or, it may be expressed as being formed in the "lower part". In this case, it means that each layer (film), region, electrode, pattern or structure is directly formed on or below another substrate, each layer (film), region or pattern. It is not just what you do. That is, it means that another layer (film), another region, another electrode, another pattern, or another structure is additionally formed on another object, a substrate, or the like.
本明細書に開示する各実施形態およびその変形例に関する特定の構造的ないし機能的説明は、単に各実施形態およびその変形例を説明するための目的で例示したものである。本発明の実施形態は多様な形態で実施可能であり、本明細書で説明した実施形態に限定されない。即ち、本発明は多様に変更でき、種々な実施形態を有することができる。図面で例示した特定の実施形態は、本発明の本質を理解するために、本明細書で詳細に説明したものである。したがって、本発明の保護範囲は、これらの特定の開示形態に限定されず、本発明の技術的思想及び特許請求の範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。 The specific structural or functional descriptions of the embodiments disclosed in the specification and the modifications thereof are merely illustrated for the purpose of describing the embodiments and the modifications thereof. The embodiments of the present invention can be implemented in various forms and are not limited to the embodiments described herein. That is, the present invention can be variously modified and can have various embodiments. The particular embodiments illustrated in the drawings have been described in detail herein in order to understand the nature of the invention. Therefore, it is to be understood that the protection scope of the present invention is not limited to these specific disclosure forms, but includes all modifications, equivalents, and alternatives included in the technical spirit and claims of the present invention. is there.
図1は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 1 is a perspective view for explaining a stepped pad structure of a vertical semiconductor device according to an embodiment of the present invention.
以下において、基板上面に対して垂直な方向を第1方向、基板上面に平行して互いに直交する2つの方向をそれぞれ第2及び第3方向として定義する。第2方向はワードラインの延長方向である。また、図面上において矢印で表示した方向及びその反対方向は全て同じ方向と見なす。上述した方向の定義は、以後の全ての図面において同じである。 Hereinafter, a direction perpendicular to the upper surface of the substrate is defined as a first direction, and two directions parallel to the upper surface of the substrate and orthogonal to each other are defined as second and third directions, respectively. The second direction is the word line extension direction. Further, in the drawings, the direction indicated by the arrow and the opposite direction are considered to be the same direction. The definition of the direction mentioned above is the same in all the subsequent drawings.
図1には、ワードラインの部分を明確に示すために、基板、第1絶縁膜などを示していない。後述する図26には、図1で省略した基板及び第1絶縁膜を示している。 The substrate, the first insulating film and the like are not shown in FIG. 1 in order to clearly show the part of the word line. FIG. 26 described later shows the substrate and the first insulating film which are omitted in FIG.
図1及び図26を参照すると、メモリセルが形成されるセル形成領域Aとこれらのセルを接続するための配線が形成される配線形成領域Bを含む基板(図示せず)が設けられる。配線形成領域Bは、セル形成領域Aの両側の端部の部位に位置する。 Referring to FIGS. 1 and 26, there is provided a substrate (not shown) including a cell formation region A in which a memory cell is formed and a wiring formation region B in which a wiring for connecting these cells is formed. The wiring formation region B is located at the end of the cell formation region A on both sides.
セル形成領域の基板上には第1方向に沿って延びる柱状構造物120を備える。柱状構造物120の底面は基板表面に接触する形状を有する。図示していないが、柱状構造物120の側壁を囲むように順次に積層されたトンネル絶縁膜パターン、第1電荷保存膜パターン、及び第1ブロッキング膜パターンが含まれる。
A
柱状構造物120は、内部が充填されたシリンダ型のチャネルパターン、またはその内部が空いた中空シリンダ型(例えば、マカロニ型)のチャネルパターンを含む。チャネルパターンがマカロニ型の場合、チャネルパターンの内部は絶縁物質で満たされる。また、柱状構造物と基板表面が直接接触する下部部位は内部が充填されたシリンダ型のチャネルパターンを有し、残りの上部部位は内部が空いた中空シリンダ型のチャネルパターンを有してもよい。柱状構造物120は、チャネルパターンを含み、多様な形態で設計され得る。従って、柱状構造物120は上述した構造に限定されない。
The
基板100上にはパッド絶縁膜102を備える。パッド絶縁膜102上には第1方向に互いに離隔するように配置されたワードライン130a、130bを備える。ワードライン130aとワードライン130bとの間には第1絶縁膜106が挿入される。即ち、ワードライン130a、130b、及び第1絶縁膜106が繰り返し積層された形状を有する。ワードライン130aとワードライン130bとは第1絶縁膜106によって第1方向に互いに絶縁される。
A
ワードライン130a、130bは、柱状構造物120を囲んで第2方向に延びる。即ち、柱状構造物120はワードライン130a、130bを貫通する形状を有する。例えば、ワードライン130a、130bは柱状構造物のブロッキング膜パターン上に形成される。また、ワードライン130a、130bは第2方向にセル形成領域A及び配線形成領域Bまで延びた形状を有する。ワードライン130a、130bは導電物質を含む。一例として、ワードライン130a、130bは金属物質、導電性半導体物質、金属窒化物などを含む。
The word lines 130 a and 130 b extend in the second direction around the
第1方向に、ワードライン130a、130b、及び第1絶縁膜106が繰り返し積層された構造をワードライン構造物と称する。ワードライン構造物は第3方向に互いに平行するように繰り返して配置される。
A structure in which the
セル形成領域Aのワードライン130a、130bは、各セルのコントロールゲートまたは選択トランジスタのゲートとして提供される。 The word lines 130a and 130b of the cell formation area A are provided as control gates of respective cells or gates of select transistors.
上記構造を有する垂直型半導体素子は、NANDフラッシュメモリ素子であってもよい。柱状構造物の最下部及び最上部のトランジスタは選択トランジスタとして提供される。また、選択トランジスタの間にセルトランジスタが接続された構造を有する。 The vertical semiconductor device having the above structure may be a NAND flash memory device. The bottom and top transistors of the pillar structure are provided as selection transistors. In addition, cell transistors are connected between select transistors.
配線形成領域Bのワードライン130a、130bは、配線を形成するためのパッド領域として提供される。以下において、配線形成領域に位置するワードラインの端部の部位をパッド構造物126と称する。
The word lines 130a and 130b of the wiring formation area B are provided as pad areas for forming a wiring. Hereinafter, the end portion of the word line located in the wiring formation region is referred to as a
パッド構造物126は階段形状を有する。即ち、パッド構造物126は複数の階段層132を含む。パッド構造物126は上部から下部に行くにつれて第2方向にさらに長く延びた形状を有する。パッド構造物126は下部が上部に比べて側方にさらに突出する。
The
パッド構造物126において、1つの同一階段層132には少なくとも2つのワードラインが垂直方向に積層される。即ち、1層の階段層132には少なくとも2つのワードライン130a、130b、及びワードライン130aとワードライン130bとの間に位置する2つの第1絶縁膜106を含む。本実施形態の場合、1層の階段層132には2つのワードライン130a、130bが積層される。以下、1層の階段層132で下部に位置するワードラインを第1ワードライン130a、上部に位置するワードラインを第2ワードライン130b、として説明する。このように、1層の階段層132に2つのワードライン130a、130bが積層されるため、図示するように、8つのワードラインが積層される場合、4層の階段層132を具備する。
In the
また、1層の階段層132に位置するワードライン130a、130bは上部面から見て、各ワードラインの上部面の少なくとも一部が互いに重ならない。従って、1層の階段層132に含まれる第1及び第2ワードライン130a、130bの端部はその形状がそれぞれ異なる。
Also, the
本実施形態の場合、第2ワードライン130bは、端部の一部分をエッチングして形成した窪み部136を含み、エッチングしていない部位が側方に突出した形状を有する。窪み部136は、側壁の一部が開いた形状を有する。以下において、上記のような形状の窪み部136を開放窪み部と称する。
In the case of the present embodiment, the
即ち、第2ワードライン130bは、第3方向に沿って、前方部分に窪み部136を含み、後方部分が側方に突出した形状を有する。窪み部136は2つの角が開いた形状を有する。従って、1つの第2ワードラインは1つの突出した部位を有する。
That is, the
一方、第1ワードライン130aは、上述した窪み部を具備せずに第2ワードラインの突出した部位まで延びた形状を有する。従って、第2ワードラインの窪み部136を通じて、第1ワードライン130aの上部面の一部分は第2ワードライン130bによって遮られない。この時、第1ワードライン130aの上部には第1絶縁膜106が残る。
On the other hand, the
第2ワードライン130bの突出した部位は、第2パッド領域134bとして提供される。また、第1ワードライン130aにおいて、窪み部136によって露出した部位は第1パッド領域134aとして提供される。第1及び第2パッド領域134a、134bは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
The protruding portion of the
ワードライン構造物の端部の部位は、上述した階段型パッド構造物126の形状を有する。即ち、第3方向に平行して配置される各ワードライン構造物は全て同じ形状を有する。従って、第3方向に並んで配置される各ワードライン構造物は同じ形状の階段型パッド構造物126を有する。
The end portion of the word line structure has the shape of the stepped
図示していないが、階段型パッド構造物126は上部層間絶縁膜によって覆われる。
Although not shown, the stepped
図1では、階段型パッド構造物が片方の端部の部位にだけ配置されている。しかし、これとは異なる他の実施形態として、階段型パッド構造物を反対側の端部の部位にも同じ形態を有して配置してもよい。即ち、第2方向に沿って両側に階段型パッド構造物が配置される。 In FIG. 1, the step pad structure is disposed only at one end. However, as another embodiment different from this, the stepped pad structure may be disposed in the same form at the opposite end. That is, the step pad structure is disposed on both sides along the second direction.
図2は、本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 2 is a perspective view illustrating a stepped pad structure of a vertical semiconductor device according to another embodiment of the present invention.
図2に示す階段型パッド構造物は、パッド領域のワードライン形状を除いて図1に示した階段型パッド構造物と同一である。従って、図1を参照した説明と重複する説明は省略する。図2では1つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第3方向に並んで配置される。 The stepped pad structure shown in FIG. 2 is the same as the stepped pad structure shown in FIG. 1 except for the word line shape of the pad area. Therefore, the description overlapping with the description with reference to FIG. 1 is omitted. Although only one stepped pad structure is shown in FIG. 2, the same pad structures as those shown in the drawing are arranged side by side in the third direction.
図2を参照すると、階段型パッド構造物において、1層の階段層132には少なくとも2つのワードライン130a、130bが第1方向に積層さる。本実施形態の場合、1層の階段層132には2つのワードライン130a、130bが積層される。
Referring to FIG. 2, in the step pad structure, at least two
1層の階段層132において、上部に位置する第2ワードライン130bは端部の一部分がエッチングされて形成された開放窪み部136aを含み、エッチングされていない部位が側方に突出した形状を有する。第2ワードライン130bにおいて、第3方向に沿って、前方部分に窪み部136aが含まれ、窪み部136aの前後には側方に突出した形状を有する。窪み部136aは1つの角部が矩形に開かれた形状を有する。窪み部136aの開かれた部位は、ワードラインの第2方向の端部に該当する。従って、1つの第2ワードラインは窪み部136aの両側に2つの突出部位を有する。
In the
一方、第1ワードライン130aは、窪み部136aを具備せずに第2ワードライン130bの突出した部位まで延びた形状を有する。従って、第2ワードライン130bの窪み部136aを通じて、第1ワードライン130aの上部面の一部分は第2ワードライン130bによって遮られない。
On the other hand, the
第2ワードライン130bの突出した部位は、第2パッド領域134bとして提供される。また、第1ワードラインにおいて、窪み部136aによって露出した部位は第1パッド領域134aとして提供される。第1及び第2パッド領域134a、134bは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
The protruding portion of the
図3は、本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 3 is a perspective view of a stepped pad structure of a vertical semiconductor device according to another embodiment of the present invention.
図3に示す階段型パッド構造物は、パッド領域のワードライン形状を除いて図1に示した階段型パッド構造物と同一である。従って、図1を参照した説明と重複する説明は省略する。図3では1つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第3方向に互いに平行するように配置される。 The stepped pad structure shown in FIG. 3 is identical to the stepped pad structure shown in FIG. 1 except for the word line shape of the pad area. Therefore, the description overlapping with the description with reference to FIG. 1 is omitted. Although only one stepped pad structure is shown in FIG. 3, the same pad structures as illustrated are arranged parallel to one another in the third direction.
図3を参照すると、階段型パッド構造物において、1層の階段層132には少なくとも2つのワードライン130a、130bが垂直方向に積層される。本実施形態の場合、1層の階段層132には2つのワードライン130a、130bが積層される。
Referring to FIG. 3, in the step pad structure, at least two
1層の階段層132において、上部に位置する第2ワードライン130bは端部の部位に閉じられた開口部136b、即ちホール形状の開口部136bを含む。開口部136bが形成されていない第2ワードライン130bの端部の上部面は第2パッド領域134bとして提供される。
In the
第1ワードライン130aは、開口部136bを含まずに第2ワードライン130bの端部まで延びた形状を有する。従って、第2ワードライン130bの開口部を通じて、第1ワードライン130aの上部面の一部分は第2ワードライン130bによって遮られない。開口部136bを通じて露出した第1ワードライン130aの上部面は第1パッド領域134aとして提供される。
The
第1及び第2パッド領域134a、134bは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
The first and
図4は、本発明の更に他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 4 is a perspective view of a stepped pad structure of a vertical semiconductor device according to still another embodiment of the present invention.
図4では1つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第3方向に並んで配置される。 Although only one stepped pad structure is shown in FIG. 4, the same pad structures as those shown in the drawing are arranged in the third direction.
図4を参照すると、階段型パッド構造物において、1層の階段層132a、132bには1つ以上のワードライン130a〜130dが垂直方向に積層される。各階段層132a、132bは、同じ数のワードライン130a〜130dを有してもよいが、それぞれ異なる層数のワードライン130a〜130dを有してもよい。
Referring to FIG. 4, in the step pad structure, one or
本実施形態の場合、図示するように、階段型パッド構造物において、最下部の第1及び第2の階段層132aには1層のワードライン130aが含まれる。また、第3及び第4の階段層132bには3層のワードライン130b〜130dが含まれる。このように、階段型パッド構造物において1層の階段層に含まれるワードラインの積層数は限定されない。
In the case of the present embodiment, as shown in the figure, the lowermost first and
第1及び第2の階段層132aには1層のワードライン130aが含まれるため、第1及び第2の階段層132aに含まれるワードライン130aの端部には窪み部が形成されない。
Since the first and
第3及び第4の階段層132bには3階建て(3層)のワードライン130b〜130dが含まれるため、第3及び第4の階段層132bに含まれる各ワードライン130b〜130dはそれぞれ異なる形状を有する。以下、1層の階段層で最下部に位置するワードラインから順次に第1〜第3ワードライン130b〜130dとして説明する。 Since the third and fourth step layers 132b include three-story (three-layer) word lines 130b to 130d, the word lines 130b to 130d included in the third and fourth step layers 132b are different from each other. It has a shape. Hereinafter, the first to third word lines 130b to 130d will be described sequentially from the word line located at the lowermost part of the staircase layer of one layer.
1層の階段層において最上部のワードラインには、階段層に含まれるワードラインの数より1つ小さい数の窪み部を有する。従って、第3ワードライン130dは2つの窪み部を有する。第3ワードライン130dは第1及び第2窪み部137a、137bを含む。
The uppermost word line in one step layer has a number of depressions smaller than the number of word lines included in the step layer. Thus, the
第2ワードライン130cは1つの窪み部を含む。1つの窪み部137bは第3ワードライン130dの第1及び第2窪み部137a、137bのうちのいずれか1つと重なるように配置される。例えば、第2ワードライン130cに含まれる窪み部137bは第3ワードラインの第2窪み部137bとオーバーラップする。従って、第2ワードライン130cは第3ワードライン130dの第1窪み部137aを通じて端部の上部面が一部露出する。第2ワードライン130cの露出した端部の上部面は第2パッド領域135bとして提供される。
The
第1ワードライン130bには窪み部が含まれず、第2及び第3ワードラインの端部まで延びた形状を有する。従って、第2及び第3ワードラインで互いにオーバーラップする窪み部137bを通じて、第1ワードライン130bの上部面の一部分は第2及び第3ワードラインによって遮られずに露出する。第1ワードライン130bの露出した上部面は第1パッド領域135aとして提供される。
The
第1〜第3パッド領域135a〜135cは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
The first to
図4では、第2及び第3ワードラインに含まれるそれぞれの窪み部が図2に示したものと同一であることを示している。しかし、第2及び第3ワードラインに含まれる窪み部の形状はこれに限定されない。例えば、第2及び第3ワードラインに含まれる開口部の形状は図1または図3に示したものと同一であってもよい。 FIG. 4 shows that the respective depressions included in the second and third word lines are identical to those shown in FIG. However, the shape of the recess included in the second and third word lines is not limited to this. For example, the shapes of the openings included in the second and third word lines may be the same as those shown in FIG. 1 or FIG.
上述の実施形態で説明したように、本発明の更に他の実施形態による垂直型半導体素子はワードラインの積層数より小さい階段層を含む階段型パッド構造物を有する。このような構造のパッド構造物を有する場合、各層のワードラインを互いに電気的に接続するための配線の最適化が必要である。以下、最適化された配線構造物について説明する。 As described in the above embodiments, the vertical semiconductor device according to still another embodiment of the present invention has a step pad structure including a step layer smaller than the number of stacked word lines. In the case of having a pad structure of such a structure, it is necessary to optimize the wiring for electrically connecting the word lines of each layer to each other. The optimized wiring structure will be described below.
以下の図面では、図2に示したパッド構造物上に配線構造物が形成されたものを図示した。しかし、配線構造物が形成されるパッド構造物は図2に示した構造に限定されない。即ち、各実施形態による配線構造物はワードラインの積層数より少ない階段層を含む階段型パッド構造物を含む垂直型半導体素子に全て適用することができる。 In the following drawings, the wiring structure formed on the pad structure shown in FIG. 2 is illustrated. However, the pad structure on which the wiring structure is formed is not limited to the structure shown in FIG. That is, the wiring structure according to each embodiment can be applied to all vertical semiconductor devices including a step pad structure including a step layer smaller than the number of stacked word lines.
図5は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための斜視図であり、図6は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図7及び図8は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。 FIG. 5 is a perspective view for explaining a wiring structure of a vertical semiconductor device according to an embodiment of the present invention, and FIG. 6 is a view for explaining a wiring structure of a vertical semiconductor device according to an embodiment of the present invention. 7 and 8 are cross-sectional views for explaining a wiring structure of a vertical semiconductor device according to an embodiment of the present invention.
図6では、簡潔に示すために上部コンタクトプラグ及び上部配線を省略した。 In FIG. 6, the upper contact plug and the upper wiring are omitted for the sake of simplicity.
図6の平面図に示すように、階段型パッド構造物126はセル形成領域の両側に対称に具備され得る。しかし、セル形成領域の両側の階段型パッド構造物126にそれぞれ配線構造物を備える必要はなく、いずれか一方の階段型パッド構造物126にだけ配線構造物を形成することも可能である。本実施形態では、両側に備わる階段型パッド構造物126のうちのいずれか一方の端部に位置する階段型パッド構造物126にだけ配線構造物を備える。このように、一方の端部にだけ配線構造物を形成する場合、配線構造物に接続される回路を一方の領域に集中させることができる。従って、回路設計配置が簡単になる。
As shown in the plan view of FIG. 6, the stepped
図5及び図6を参照すると、階段型パッド構造物126を覆う上部層間絶縁膜(図示せず)を備える。上部層間絶縁膜の内部及び上部にはパッド構造物126の各パッド領域に接続される配線構造物を備える。配線構造物は第1及び第2コンタクトプラグ170a、170b、第1及び第2配線ライン172a、172b、上部コンタクトプラグ(図示せず)、及び上部配線(図示せず)を含む。
Referring to FIGS. 5 and 6, an upper interlayer dielectric (not shown) covering the stepped
第1及び第2コンタクトプラグ170a、170bは、上部層間絶縁膜を貫通して第1及び第2パッド領域134a、134bに接触する。第1コンタクトプラグ170aは1層の階段層132内の第1パッド領域134aに接触する。第2コンタクトプラグ170bは1層の階段層132内の第2パッド領域134bに接触する。
The first and second contact plugs 170a and 170b penetrate the upper interlayer insulating film to contact the first and
同じ階段層132に位置する第1コンタクトプラグ170aは第3方向に並行に配置される。また、同じ階段層132に位置する第2コンタクトプラグ170bは第3方向に並行に配置される。一方、同じ階段層132に位置する第1コンタクトプラグ170aと第2コンタクトプラグ170bとは第3方向に一列に並んで配置されず、互いにジグザグ状に配置される。従って、第1及び第2コンタクトプラグ170a、170bはそれぞれ第1及び第2パッド領域134a、134bの中心部からいずれか一方の方向に偏って位置する。
The first contact plugs 170 a located in the
同じ階段層132に位置する第1コンタクトプラグ170a上には第1配線ライン172aを備える。即ち、第1配線ライン172aによって同じ階段層に位置する第1コンタクトプラグ170aは互いに電気的に接続される。第1配線ライン172aは第3方向に延びた形状を有する。
A
また、同じ階段層132に位置する第2コンタクトプラグ170b上には第2配線ライン172bを備える。即ち、第2配線ライン172bによって同じ階段層に位置する第2コンタクトプラグ170bは互いに電気的に接続される。第2配線ライン172bは第3方向に延びた形状を有する。
Also, a
第1及び第2コンタクトプラグ170a、170bが第3方向にジグザグ状に配置されているため、第1及び第2配線ライン172a、172bは一定間隔で離隔される。また、第1及び第2配線ライン172a、172bは互いに交互に配置される。
Since the first and second contact plugs 170a and 170b are arranged in a zigzag in the third direction, the first and
図7は図6をA−A’に沿って切断した断面図であり、図8は図6をB−B’に沿って切断した断面図である。即ち、図7は第1パッド領域部位を第2方向に切断したものであり、図8は第2パッド領域部位を第2方向に切断したものである。 7 is a cross-sectional view taken along the line A-A 'of FIG. 6, and FIG. 8 is a cross-sectional view taken along the line B-B' of FIG. That is, FIG. 7 shows the first pad area portion cut in the second direction, and FIG. 8 shows the second pad area portion cut in the second direction.
図7では、第1パッド領域134aに接触する第1コンタクトプラグ170aを備える。第1コンタクトプラグ170aは第1配線ライン172aに接触する。また、第1配線ライン172a上には上部コンタクトプラグ174及び上部導電ライン176を備える。
In FIG. 7, the
図8では、第2パッド領域134bに接触する第2コンタクトプラグ170bを備える。第2コンタクトプラグ170bは第2配線ライン172bに接触する。また、前記第2配線ライン172b上には上部コンタクトプラグ174及び上部導電ライン176を備える。
In FIG. 8, the
上部コンタクトプラグ174及び上部導電ライン176は、同じ層のパッド領域にそれぞれ接触する第1及び第2配線ライン172a、172bを再び電気的に接続するための配線である。
The
上部コンタクトプラグ174は同じ層のパッド領域にそれぞれ接触する第1及び第2配線ライン172a、172bの上部面に接触する。上部導電ライン176は上部コンタクトプラグ174の上部面に接触して第2方向に延びるライン形状を有する。従って、上部コンタクトプラグ174及び上部導電ライン176は少なくともワードライン130a、130bの積層層数と同じ個数備わる。各層を互いに接続する上部導電ライン176は互いに離隔して平行に配置される。
The upper contact plugs 174 contact the upper surfaces of the first and
図9は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための斜視図であり、図10は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図11及び図12は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。 FIG. 9 is a perspective view for explaining a wiring structure of a vertical semiconductor device according to another embodiment of the present invention, and FIG. 10 is a wiring structure of a vertical semiconductor device according to another embodiment of the present invention. FIGS. 11 and 12 are cross-sectional views for explaining a wiring structure of a vertical semiconductor device according to another embodiment of the present invention.
図9及び図10では、簡潔に示すために上部コンタクトプラグ及び上部配線を省略した。 In FIGS. 9 and 10, the upper contact plug and the upper wiring are omitted for the sake of simplicity.
図10の平面図に示すように、階段型パッド構造物はセル形成領域Aの両側に備えられ得る。本実施形態では、階段型パッド構造物の両側のうちのいずれか一方の端部に位置する階段型パッド構造物にだけ配線構造物を備える。 Stepped pad structures may be provided on both sides of the cell formation area A, as shown in the plan view of FIG. In the present embodiment, the wiring structure is provided only to the stepped pad structure located at either one end of the both sides of the stepped pad structure.
図9及び図10を参照すると、階段型パッド構造物において、1層の階段層132内の第1パッド領域134aには第1コンタクトプラグ180aを備える。また、1層の階段層132内の第2パッド領域134bには第2コンタクトプラグ180bを備える。
9 and 10, in the step pad structure, the
同じ階段層132に位置する第1及び第2コンタクトプラグ180a、180bは第3方向に互いに並行して一列に配置される。即ち、同じ階段層132に位置する第1及び第2コンタクトプラグ180a、180bはジグザグ状に配置されない。従って、第1及び第2コンタクトプラグ180a、180bは、第1及び第2パッド領域134a、134bの中心部に位置する。
The first and second contact plugs 180a and 180b located in the
同じ階段層132に位置する第1コンタクトプラグ180a上には第1パッドパターン182cを備える。第3方向に並行に配置され、第1パッドパターン182cの側壁と接触して第3方向に延びた第1配線ライン182aを備える。即ち、第1パッドパターン182c及び第1配線ライン182aによって同じ階段層132に位置する第1コンタクトプラグ180aは互いに電気的に接続される。
A
同じ階段層132に位置する第2コンタクトプラグ180b上には第2パッドパターン182dを備える。また、第3方向に並行に配置され、第2パッドパターン182dの側壁と接触して第3方向に延びた第2配線ライン182bを備える。
A
第1及び第2パッドパターン182c、182dは、第1及び第2配線ライン182a、182bが互いに離隔しながらそれぞれ第1及び第2コンタクトプラグ180a、180bに電気的に接続されるようにするために備わる。第1及び第2配線ライン182a、182bは第1及び第2コンタクトプラグ180a、180bの間に位置する。
The first and
図11は図10をA−A’に沿って切断した断面図であり、図12は図10をB−B’に沿って切断した断面図である。即ち、図11は第1パッド領域部位を第2方向に切断したものであり、図12は第2パッド領域部位を第2方向に切断したものである。 11 is a cross-sectional view taken along the line A-A 'in FIG. 10, and FIG. 12 is a cross-sectional view taken along the line B-B' in FIG. That is, FIG. 11 is a view in which the first pad area portion is cut in the second direction, and FIG. 12 is a view in which the second pad area portion is cut in the second direction.
図11では、第1パッド領域134aに接触する第1コンタクトプラグ180aを備える。第1コンタクトプラグ180aは第1パッドパターン182cに接触することによって第1配線ライン182aに電気的に接続される。また、第1配線ライン182aに電気的に接続される上部コンタクトプラグ174及び上部導電ライン176を備える。
In FIG. 11, the
図12では、第2パッド領域134bに接触する第2コンタクトプラグ180bを備える。第2コンタクトプラグ180bは第2パッドパターン182dに接触することによって第2配線ライン182bに電気的に接続される。また、第2配線ライン182bに電気的に接続される上部コンタクトプラグ174及び上部導電ライン176を備える。
In FIG. 12, the
上部コンタクトプラグ174及び上部導電ライン176は、同じ層のパッド領域にそれぞれ接触する第1及び第2配線ライン182a、182bを再び電気的に接続するための配線である。上部コンタクトプラグ174は、相対的に広い上部面を有する第1及び第2パッドパターン182c、182d部位にそれぞれ接触することが望ましい。上部導電ライン176は上部コンタクトプラグ174に接続されて第2方向に延びたライン形状を有する。
The
図13は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図14及び図15は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。 FIG. 13 is a plan view for explaining a wiring structure of a vertical semiconductor device according to another embodiment of the present invention, and FIGS. 14 and 15 are vertical semiconductor devices according to another embodiment of the present invention. It is sectional drawing for demonstrating a wiring structure.
図14は図13をI−I’に沿って切断した断面図であり、図15は図13をII−II’に沿って切断した断面図である。 14 is a cross-sectional view taken along the line I-I 'of FIG. 13, and FIG. 15 is a cross-sectional view taken along the line II-II' of FIG.
図13の平面図に示すように、階段型パッド構造物はセル形成領域の両側に対称的に備えられ得る。本実施形態では、階段型パッド構造物の両側にそれぞれ配線構造物を備える。このように、両側にそれぞれ配線構造物を形成する場合、配線形成のための水平面積が増加するので容易に配線構造物を形成できる。 As shown in the plan view of FIG. 13, the stepped pad structure may be symmetrically provided on both sides of the cell formation area. In the present embodiment, the wiring structure is provided on both sides of the stepped pad structure. As described above, when the wiring structure is formed on both sides, the horizontal area for forming the wiring is increased, so that the wiring structure can be easily formed.
以下では、1層の階段層内において、第1パッド領域に接触するコンタクトプラグを第1コンタクトプラグ190a、190cと称し、第2パッド領域に接続するコンタクトプラグを第2コンタクトプラグ190b、190dと称して説明する。 In the following, in one step layer, contact plugs in contact with the first pad region are referred to as first contact plugs 190a and 190c, and contact plugs connected to the second pad region are referred to as second contact plugs 190b and 190d. Explain.
図13及び図14を参照して、左側に位置する階段型パッド構造物を先に説明する。左側に位置する階段型パッド構造物には、1層の階段層130に含まれる2つのパッド領域134a、134bのうちのいずれか1つのパッド領域にだけコンタクトプラグが形成される。また、各層の階段層別に、それぞれ異なるパッド領域に接触するコンタクトプラグが交互に備わる。
The stepped pad structure located on the left side will be described first with reference to FIGS. 13 and 14. In the step pad structure located on the left side, the contact plug is formed only in one of the two
一例として、図示するように、最下部の階段層である第1の階段層には第1パッド領域134aに接触する第1コンタクトプラグ190aを備える。その次の第2の階段層には第2パッド領域134bに接触する第2コンタクトプラグ190bを備える。その次の第3の階段層には再び第1パッド領域134aに接触する第1コンタクトプラグ190aを備える。即ち、階段層別に第1及び第2コンタクトプラグ190a、190bが交互に配置される。第1及び第2コンタクトプラグ190a、190bはそれぞれ第1及び第2パッド領域134a、134bの中心部に位置する。
As an example, as illustrated, the lowermost staircase layer, the first staircase layer, is provided with a
このように、左側に位置する階段型パッド構造物には階段層に含まれる半分のパッド領域に対する電気配線を備える。 Thus, the step pad structure located on the left side has electrical wiring for the half pad area included in the step layer.
同じ階段層に位置する第1コンタクトプラグ190a上には第1配線ライン192aを備える。即ち、第1配線ライン192aにより同じ階段層に位置する第1コンタクトプラグ190aは互いに電気的に接続される。第1配線ライン192aは第3方向に延びた形状を有する。
A
また、同じ階段層に位置する第2コンタクトプラグ190b上には第2配線ライン192bを備える。即ち、第2配線ライン192bによって同じ階段層に位置する第2コンタクトプラグ190bは互いに電気的に接続される。第2配線ライン192bは第3方向に延びた形状を有する。
Also, a
第1及び第2配線ライン192a、192bは交互に配置される。
The first and
同じ層のパッド領域にそれぞれ接触する第1及び第2配線ライン192a、192bを再び接続するための上部配線を備える。上部配線は第1上部コンタクトプラグ194a及び第1上部導電ライン196aを含む。第1上部導電ライン196aは第2方向に延びる。各層を互いに接続する第1上部導電ライン196aは互いに離隔して平行に配置される。
An upper wire is provided to connect the first and
図13及び図15を参照して、右側に位置する階段型パッド構造物を説明する。右側に位置する階段型パッド構造物には、左側に位置する階段型パッド構造物で配線が形成されていないパッド領域部位にそれぞれ配線を備える。 With reference to FIGS. 13 and 15, the stepped pad structure located on the right side will be described. The stepped pad structure located on the right side is provided with a wire in each of the pad region portions where the wire is not formed in the stepped pad structure located on the left side.
一例として、図示するように、最下部の階段層である第1の階段層には第2パッド領域134bに接触する第3コンタクトプラグ190cを備える。その次の第2の階段層には第1パッド領域134aに接触する第4コンタクトプラグ190dを備える。その次の第3の階段層には再び第2パッド領域134bに接触する第3コンタクトプラグ190cを備える。即ち、階段層別に第3及び第4コンタクトプラグ190c、190dが交互に配置される。第3及び第4コンタクトプラグ190c、190dはそれぞれ第2及び第1パッド領域134b、134aの中心部に位置する。
As an example, as illustrated, the lowermost staircase layer, the first staircase layer, is provided with a
このように、右側に位置する階段型パッド構造物には階段層に含まれる残りの半分のパッド領域に対する電気配線を備える。 Thus, the step pad structure located on the right side is provided with electrical wiring for the other half pad area included in the step layer.
同じ階段層に位置する第3コンタクトプラグ190c上には第3配線ライン192cを備える。即ち、第3配線ライン192cによって同じ階段層に位置する第3コンタクトプラグ190cは互いに電気的に接続される。第3配線ライン192cは第3方向に延びた形状を有する。
A
また、同じ階段層に位置する第4コンタクトプラグ190d上には第4配線ライン192dを備える。即ち、第4配線ライン192dによって同じ階段層に位置する第4コンタクトプラグ190dは互いに電気的に接続される。第4配線ライン192dは第3方向に延びた形状を有する。
Also, a
第3及び第4配線ライン192c、192dは互いに交互に配置される。
The third and
同じ層のパッド領域にそれぞれ接触する第3及び第4配線ライン192c、192dを再び接続するための上部配線を備える。上部配線は第2上部コンタクトプラグ194b及び第2上部導電ライン196bを含む。
An upper wire is provided to connect the third and
第2上部導電ライン196bは第2方向に延びる。第2上部導電ライン196bは互いに離隔して平行に配置される。
The second upper
図16は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図17及び図18は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。 FIG. 16 is a plan view for explaining a wiring structure of a vertical semiconductor device according to another embodiment of the present invention, and FIGS. 17 and 18 are vertical semiconductor devices according to another embodiment of the present invention. It is sectional drawing for demonstrating a wiring structure.
図17は図16をI−I’に沿って切断した断面図であり、図18は図16をII−II’に沿って切断した断面図である。 17 is a cross-sectional view taken along the line I-I 'of FIG. 16, and FIG. 18 is a cross-sectional view taken along the line II-II' of FIG.
図16の平面図に示すように、階段型パッド構造物はセル形成領域の両側に対称的に備えられ得る。本実施形態では、両側に備わる階段型パッド構造物の両側にそれぞれ配線構造物を備える。 As shown in the plan view of FIG. 16, the stepped pad structure may be symmetrically provided on both sides of the cell formation area. In the present embodiment, the wiring structure is provided on both sides of the stepped pad structure provided on both sides.
以下、1層の階段層内において、第1パッド領域に接触するコンタクトプラグを第1コンタクトプラグと称し、第2パッド領域と接触するコンタクトプラグを第2コンタクトプラグと称して説明する。 Hereinafter, in one stair layer, a contact plug in contact with the first pad region is referred to as a first contact plug, and a contact plug in contact with the second pad region is referred to as a second contact plug.
図16及び図17を参照して、左側に位置する階段型パッド構造物を先に説明する。左側に位置する階段型パッド構造物には、1層の階段層に含まれる2つのパッド領域のうちのいずれか1つのパッド領域にだけコンタクトプラグが形成される。また、各層の階段層別に、1つのパッド領域に接触するコンタクトプラグが備わる。 With reference to FIGS. 16 and 17, the stepped pad structure located on the left side will be described first. In the step pad structure located on the left side, the contact plug is formed only in one of the two pad regions included in one step layer. In addition, contact plugs are provided in contact with one pad area for each step layer of each layer.
一例として、図示するように、全ての階段層には第1パッド領域134aに接触する第1コンタクトプラグ200aを備える。即ち、階段層別に第1コンタクトプラグ200aが一列に並んで配置される。第1コンタクトプラグ200aは第1パッド領域の中心部に位置する。
As an example, as illustrated, all the step layers are provided with the
このように、左側に位置する階段型パッド構造物には階段層に含まれる半分のパッド領域に対する電気配線を備える。 Thus, the step pad structure located on the left side has electrical wiring for the half pad area included in the step layer.
同じ階段層に位置する第1コンタクトプラグ200aを接続する第1配線ライン202aを備える。第1配線ライン202aは第3方向に延びた形状を有する。左側に形成された階段層には第1コンタクトプラグ200aだけが備わるため、第1配線ライン202aだけが平行に配置される。
A
同じ層の第1パッド領域にそれぞれ接触する第1配線ライン202aを再び接続するための上部配線を備える。上部配線は第1上部コンタクトプラグ204a及び第1上部導電ライン206aを含む。第1上部導電ライン206aは第2方向に延びる。
An upper wire is provided to connect again the
図16及び図18を参照して、右側に位置する階段型パッド構造物を説明する。右側に位置する階段型パッド構造物には左側に位置する階段型パッド構造物で配線が形成されていないパッド領域部位にそれぞれ配線を備える。 With reference to FIGS. 16 and 18, the stepped pad structure located on the right side will be described. The step pad structure located on the right side is provided with a wire in each of the pad region portions where the wire is not formed in the step pad structure located on the left side.
一例として、図示するように、全ての階段層には第2パッド領域134bに接触する第2コンタクトプラグ200bを備える。即ち、階段層別に第2コンタクトプラグ200bが一列に並んで配置される。第2コンタクトプラグ200bは第2パッド領域134bの中心部に位置する。
As an example, as illustrated, all the step layers are provided with the
このように、右側に位置する階段型パッド構造物には階段層に含まれる残りの半分のパッド領域に対する電気配線を備える。 Thus, the step pad structure located on the right side is provided with electrical wiring for the other half pad area included in the step layer.
同じ階段層に位置する第2コンタクトプラグ200bを接続する第2配線ライン202bを備える。第2配線ライン202bは第3方向に延びた形状を有する。右側に形成された階段層には第2コンタクトプラグ200bだけが備わるため、第2配線ライン202bだけが平行に配置される。
A
同じ層のパッド領域にそれぞれ接触する第2配線ライン202bを再び接続するための上部配線を備える。上部配線は第2上部コンタクトプラグ204b及び第2上部導電ライン206bを含む。第2上部導電ライン206bは第2方向に延びる。
An upper wire is provided to connect the
以下、上述した階段型パッド構造物の形成方法について説明する。 Hereinafter, a method of forming the above-described stepped pad structure will be described.
図19〜図26は、図1に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。 19 to 26 are perspective views for explaining a method of forming the step-shaped pad structure of the vertical semiconductor device shown in FIG.
図19を参照すると、メモリセルが形成されるセル形成領域A及び配線形成領域Bを含む半導体基板100を設ける。半導体基板100は単結晶シリコン基板である。
Referring to FIG. 19, a
半導体基板100上にパッド絶縁膜102を形成する。パッド絶縁膜102上に犠牲膜104及び第1絶縁膜106を順次に繰り返して形成する。第1絶縁膜106はシリコン酸化物を蒸着して形成する。犠牲膜104は第1絶縁膜106とエッチング選択比を有する物質で形成する。一例として、犠牲膜104はシリコン窒化物で形成される。
A
犠牲膜104の積層数は、セルトランジスタ及び選択トランジスタの積層数と同一である。従って、トランジスタの積層数によって犠牲膜104の積層数が変わる。犠牲膜104が6層構造で形成される例を示したが、第1絶縁膜106及び犠牲膜104が積層される数はこれに限定されるものではない。
The number of stacked
図20及び図21を参照すると、第1絶縁膜106及び犠牲膜104の一部をエッチングして端部の部位が階段形状を有する第1予備階段型構造物(図21参照)110を形成する。第1予備階段型構造物110は、各階段層110a〜110dを含み、各階段層110a〜110dには少なくとも2層の犠牲膜104が含まれる。また、犠牲膜104の間には第1絶縁膜106がを配置される。
Referring to FIGS. 20 and 21, the first insulating
図示するように、第1予備階段型構造物110の各階段層110a〜110dに含まれる最上部膜は第1絶縁膜106になる。しかし、他の実施形態として、第1予備階段型構造物110の各階段層110a〜110dに含まれる最上部膜は犠牲膜104になってもよい。
As illustrated, the uppermost film included in each of the step layers 110 a to 110 d of the first
本実施形態において、第1予備階段型構造物110の各階段層には2層の犠牲膜104及び2層の第1絶縁膜106が含まれる。従って、図示するように、合計4層の階段層110a〜110dが形成される。以下、各層別に第1の階段層〜第4の階段層110a〜110dと称して説明する。
In the present embodiment, each step layer of the first
第1予備階段型構造物110は一側面にだけ形成される例を示したが、実際には端部の部位の4つの側面に形成され得る。
Although the first
以下、第1予備階段型構造物110を形成する方法の一実施形態を説明する。
Hereinafter, an embodiment of a method of forming the first
先ず、図20を参照すると、最上部層の第1絶縁膜106上に第1フォトレジスト膜を形成し、第1フォトレジスト膜に対して第1のフォトリソグラフィ工程を行って第1フォトレジストパターン(図示せず)を形成する。第1フォトレジストパターンは最下部の階段層を形成するためのマスクとして提供される。従って、最下部の第1の階段層110aが形成される部位の上部を露出する形状を有する。第1フォトレジストパターンを用いて2層の犠牲膜104が除去されるようにエッチングを行う。この時、犠牲膜104の間の第1絶縁膜106も共に除去される。
First, referring to FIG. 20, a first photoresist film is formed on the uppermost first insulating
この後、第1フォトレジストパターンの側方の一部を除去する第1トリミング工程を行って第2フォトレジストパターン112を形成する。第2フォトレジストパターンは第1及び第2の階段層110a、110bが形成される部位の上部を露出する形状を有する。第2フォトレジストパターン112を用いて2層の犠牲膜が除去されるようにエッチングを行う。この時、犠牲膜104の間の第1絶縁膜106も共に除去される。
Thereafter, a first trimming process of removing a part of the side of the first photoresist pattern is performed to form a
上記工程によって、図20に示す未完成の階段型構造物108が形成される。
By the above-described steps, an unfinished stepped
図21を参照すると、第2トリミング工程を行って第3フォトレジストパターン(図示せず)を形成し、これをエッチングマスクとして用いて2層の犠牲膜104及び犠牲膜104の間の第1絶縁膜106が除去されるようにエッチング工程を行う。上記工程を通じて、図21に示した第1予備階段型構造物110を形成する。この後、フォトレジストパターン112を除去する。
Referring to FIG. 21, a second trimming process is performed to form a third photoresist pattern (not shown), which is used as an etching mask to form a first insulation between the two
本実施形態では2回のトリミング工程及びエッチング工程を行って第1予備階段型構造物110を形成した。しかし、犠牲膜104及び第1絶縁膜106の積層数が増加する場合は、より多くの回数のトリミング工程及びエッチング工程を繰り返し行って第1予備階段型構造物を形成する。
In the present embodiment, two trimming processes and etching processes are performed to form the first
このように、1層の階段層を形成するためにフォトレジストパターン形成、トリミング工程、及びエッチング工程の一連の工程を行わなければならない。従って、階段層の層数が増加するほど行うべき工程の数も非常に増加することになる。しかし、本実施形態の場合、1層の階段層110a〜110d内に2層の犠牲膜104が含まれるため、第1予備階段型構造物110内に含まれる階段層の層数が非常に減少する。
Thus, a series of steps of photoresist patterning, trimming and etching steps must be performed to form a single step layer. Therefore, as the number of layers in the step layer increases, the number of steps to be performed also greatly increases. However, in the case of the present embodiment, since two
一般的な階段型構造物では、1層の階段層内に1層の犠牲膜が含まれる。一般的な構造に比べると、本実施形態による第1予備階段型構造物110内には一般的な構造の1/2の階段層が含まれる。したがって、本実施形態によれば第1予備階段型構造物を形成するのに必要な工程数が非常に減少し、第1予備階段型構造物110を容易に形成することができる。
In a typical step structure, one sacrificial layer is included in one step layer. Compared to the general structure, the first
図22を参照すると、第1予備階段型構造物110で第2パッド領域に該当する部位を選択的に覆うエッチングマスクパターン114を形成する。エッチングマスクパターン114はフォトレジストパターンを含む。
Referring to FIG. 22, an
図示するように、第1予備階段型構造物110の一側の部位を部分的に覆うエッチングマスクパターン114を形成する場合は、後続の工程を通じて図1に示した階段形状を有する構造を形成する。
As shown, in the case of forming the
一方、エッチングマスクパターン114の露出部位を変更して図1に示した構造とは違う形態の階段型構造物を形成してもよい。例えば、露出した部位がホール形状を有する場合、図3に示した形状の階段型構造物を形成する。
On the other hand, the exposed portion of the
図23を参照すると、エッチングマスクパターン114をエッチングマスクとして用い、露出した部位の1層の第1絶縁膜106及び犠牲膜104をそれぞれエッチングして第2予備階段型構造物116を形成する。
Referring to FIG. 23, using the
上記エッチング工程において、第1予備階段型構造物110の各階段層110a〜110dで上部に位置する犠牲膜104だけがエッチングされる。従って、第2予備階段型構造物116は、エッチングされた部位で下部の犠牲膜104の一部分が露出する。以下、上記エッチングされた部位を窪み部118と称して説明する。
In the etching process, only the
即ち、第2予備階段型構造物116で1層の階段層116a〜116d内にはそれぞれ2層の犠牲膜104が含まれるが、2層の犠牲膜104の上部表面の少なくとも一部分が第1方向に互いに重ならない形状を有する。
That is, in the second
図24を参照すると、第2予備階段型構造物116を覆う第1上部層間絶縁膜(図示せず)を形成する。
Referring to FIG. 24, a first upper interlayer insulating film (not shown) covering the second preliminary stepped
この後、第2予備階段型構造物116を貫通して基板に接触する柱状構造物120を形成する。柱状構造物120は、チャネルパターンを含み、多様な形態で設計される。例えば、柱状構造物はチャネルパターンだけで形成される。他の実施形態として、柱状構造物はチャネルパターンを含み、チャネルパターン上にトンネル絶縁膜、電荷保存膜、及びブロッキング膜のうちの少なくとも1つの膜を含む。従って、柱状構造物120は特定構造に限定されるものではない。
After this, a
以下、柱状構造物120を形成するための一実施形態を簡単に説明する。
Hereinafter, an embodiment for forming the
第1上部層間絶縁膜、第1絶縁膜106、犠牲膜104、及びパッド絶縁膜を貫通して基板100の上面を露出させる複数個のチャネルホール119を形成する。チャネルホール119は、第2及び第3方向に沿って一列に配置され、複数個で形成される。
A plurality of
チャネルホール119内に第1ブロッキング膜(図示せず)、第1電荷保存膜(図示せず)、トンネル絶縁膜(図示せず)、及び第1チャネル膜(図示せず)を順次に形成する。第1ブロッキング膜はシリコン酸化物のような酸化物を使って形成し、第1電荷保存膜はシリコン窒化物のような窒化物を使って形成し、トンネル絶縁膜はシリコン酸化物のような酸化物を使って形成する。第1チャネル膜は不純物がドーピングされているか、またはドーピングされていないポリシリコン或いは非晶質シリコンを使って形成する。
A first blocking film (not shown), a first charge storage film (not shown), a tunnel insulating film (not shown), and a first channel film (not shown) are sequentially formed in the
チャネルホール119の底面に位置する第1チャネル膜、トンネル絶縁膜、第1電荷保存膜、及び第1ブロッキング膜を除去する。上記工程によって、チャネルホールの側壁には第1チャネル膜パターン、トンネル絶縁膜パターン、第1電荷保存膜パターン、及び第1ブロッキング膜パターンが形成される。
The first channel film, the tunnel insulating film, the first charge storage film, and the first blocking film located at the bottom of the
この後、第1チャネル膜上に第2チャネル膜を形成する。第2チャネル膜上にチャネルホール119の内部を充填する絶縁膜を形成して平坦化する。平坦化工程によって、第1チャネル膜及び第2チャネル膜が積層されたチャネルパターン及び絶縁パターンがそれぞれ形成される。絶縁パターンの上部の一部を除去してリセス部を形成した後、導電物質を形成して導電パターンを形成する。
Thereafter, a second channel film is formed on the first channel film. An insulating film filling the inside of the
上記工程を行うと、チャネルパターンがマカロニ形状を有する柱状構造物120を形成することができる。
By performing the above steps, it is possible to form a
図25を参照すると、第2予備階段型構造物116の一部分をエッチングして、第2方向に延びた基板が露出する形態の開口部124を形成する。開口部124が形成されることによって、第2予備階段型構造物116がそれぞれ切断されて第2方向に延びたライン形状の第3予備階段型構造物122が形成される。
Referring to FIG. 25, a portion of the second
開口部124が形成される位置によって、第3予備階段型構造物122の形状が変わる。
The shape of the third
開口部124の形成位置が窪み部118の端部の一部を含むようにする場合には、図25に示した形態の第3予備階段型構造物122が形成される。即ち、第3予備階段型構造物122に含まれる窪み部118は2つの角が開いた形状を有する。
When the position where the
他の実施形態として、開口部124が窪み部118の端部と離隔する場合、図2に示したものと同じ形態の第3予備階段型構造物が形成される。即ち、この場合には、第3予備階段型構造物122の窪み部は1つの角部が開いた形状を有する。
In another embodiment, when the
図26及び図1を参照すると、ゲートリプレースメント工程を通じて犠牲膜104をワードラインに代替させて階段型パッド構造物126を形成する。以下、ゲートリプレースメント工程について説明する。
Referring to FIGS. 26 and 1, the
開口部124の側壁に露出した犠牲膜104を除去してギャップ(図示せず)部位を形成する。ギャップを通じて、柱状構造物の側壁が露出される。
The
ギャップ内部の露出した柱状構造物の表面上に第2ブロッキング膜(図示せず)を形成する。第2ブロッキング膜上にバリア金属膜(図示せず)を形成する。代表的な実施形態によると、第2ブロッキング膜は、例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウムアルミニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物などの金属酸化物を用いて形成される。しかし、他の実施形態として、ギャップの表面上に第2ブロッキング膜を形成しなくてもよい。 A second blocking film (not shown) is formed on the exposed surface of the columnar structure inside the gap. A barrier metal film (not shown) is formed on the second blocking film. According to representative embodiments, the second blocking film is, for example, aluminum oxide, hafnium oxide, lanthanum oxide, lanthanum aluminum oxide, lanthanum hafnium oxide, hafnium aluminum oxide, titanium oxide, tantalum oxide And a metal oxide such as zirconium oxide. However, as another embodiment, the second blocking film may not be formed on the surface of the gap.
柱状構造物の側壁はメモリセルを構成する積層構造を有する。従って、柱状構造物に含まれる薄膜によってギャップ表面に形成される膜は異なる。 The side walls of the columnar structure have a laminated structure that constitutes a memory cell. Therefore, the film formed on the gap surface differs depending on the thin film included in the columnar structure.
第2ブロッキング膜上にバリア金属膜(図示せず)及び金属膜を形成してギャップ内部を完全に充填する。 A barrier metal film (not shown) and a metal film are formed on the second blocking film to completely fill the inside of the gap.
バリア金属膜は、例えば、チタン、チタン窒化物、タンタル、タンタル窒化物を用いて形成される。これらは単独または2つ以上を積層して形成される。バリア金属膜はギャップの表面プロファイルに沿って形成される。バリア金属膜によってギャップが完全に充填されることはない。 The barrier metal film is formed using, for example, titanium, titanium nitride, tantalum, or tantalum nitride. These are formed singly or in combination of two or more. The barrier metal film is formed along the surface profile of the gap. The barrier metal film does not completely fill the gap.
金属膜は、例えば、タングステンのような電気抵抗の低い金属を用いて形成される。金属膜は、例えば、タングステンを含む。 The metal film is formed using, for example, a metal having a low electric resistance such as tungsten. The metal film contains, for example, tungsten.
ギャップ内部にだけ金属膜が残るように金属膜を部分的に除去する。即ち、開口部124の内部に形成された金属膜を除去する。除去工程は湿式エッチング工程を含む。
The metal film is partially removed so that the metal film remains only inside the gap. That is, the metal film formed inside the
上記除去工程を行うと、図26及び図1に示すように、犠牲膜104が形成された部位がバリア金属膜パターン及び金属パターンを含む導電膜パターン130に代替される。導電膜パターン130はその位置によってセルトランジスタ及び選択トランジスタのゲートとして提供される。また、各ゲートは第2方向に接続された形状を有することによってワードライン130として提供される。また、ワードライン130の端部の部位は階段形状を有し、上部面がパッド領域として提供される。1層の階段層132には2層の第1及び第2ワードライン130a、130bが含まれ、第1及び第2ワードライン130a、130bはそれぞれ第1及び第2パッド領域134a、134bを含む。
When the removal step is performed, as shown in FIGS. 26 and 1, the portion where the
本実施形態では、ゲートプレースメント工程を通じて犠牲膜をワードラインに代替した。 In the present embodiment, the sacrificial film is replaced with the word line through the gate placement process.
他の実施形態では、犠牲膜104をポリシリコンのような導電物質で形成する。この場合には、図25の開口部124の形成工程及び図26の犠牲膜除去及び金属膜代替工程を行わなくてもよい。従って、図24に形成された構造の形態が完成された階段型パッド構造物である。
In another embodiment, the
上述した工程によって、図1に示した垂直型半導体素子の階段型パッド構造物が完成する。 Through the above-described steps, the stepped pad structure of the vertical semiconductor device shown in FIG. 1 is completed.
図27及び図28は、図1に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。 27 and 28 are perspective views for explaining another method of forming the stepped pad structure of the vertical semiconductor device shown in FIG.
最初に、図19を参照して説明した工程を行って、図19に示した構造を形成する。 First, the steps described with reference to FIG. 19 are performed to form the structure shown in FIG.
図27を参照すると、配線形成領域Bに位置する最上部層の第1絶縁膜106及び犠牲膜104の一部分をエッチングする。この時、第1絶縁膜106及び犠牲膜104の最上部の1層だけをエッチングする。エッチングされた部分とエッチングしていない部分の上部面には段差ができる。エッチングによって上部面が低くなった部分を段差部140と称する。この場合、第1絶縁膜106及び犠牲膜104の最上部の1層だけをエッチングする。段差部140は各階段層で第1パッド領域と対向する部位となる。
Referring to FIG. 27, portions of the first insulating
図28及び図21を参照すると、段差部140を含む構造物で第1絶縁膜106及び犠牲膜104の一部をエッチングして端部の部位が階段形状を有する予備階段型構造物116を形成する。上記工程によって形成される予備階段型構造物116は図23に示した第2予備階段型構造物116と同じ形状を有する。
Referring to FIGS. 28 and 21, the structure including the
以下、上記予備階段型構造物を形成する方法の一実施形態を説明する。 Hereinafter, one embodiment of a method of forming the above-mentioned preparatory stair structure will be described.
図28を参照すると、段差部140を含む構造物上に第1フォトレジスト膜を形成し、第1フォトレジスト膜に対して第1のフォトリソグラフィ工程を行って第1フォトレジストパターン(図示せず)を形成する。第1フォトレジストパターンは最下部の階段層を形成するためのマスクとして提供される。従って、最下部の第1の階段層が形成される部位の上部を露出する形状を有する。第1フォトレジストパターンを用いて2層の犠牲膜及び第1絶縁膜が除去されるようにエッチングを行う。
Referring to FIG. 28, a first photoresist film is formed on the structure including the
この後、第1フォトレジストパターンの側方の一部を除去する第1トリミング工程を行って第2フォトレジストパターン142を形成する。第2フォトレジストパターンは第1の階段層及び第2の階段層が形成される部位の上部を露出する形状を有する。第2フォトレジストパターン142を用いて2層の犠牲膜及び第1絶縁膜が除去されるようにエッチングを行う。上記工程を行うと、同じ階段層に段差部140が含まれ、段差部140は他の部位に比べてさらに1層低い形状を有する。
Thereafter, a first trimming process of removing a part of the side of the first photoresist pattern is performed to form a
再度、図23を参照すると、トリミング工程及び2層の犠牲膜及び第1絶縁膜が除去される工程サイクルを繰り返し行って予備階段型構造物を形成する。即ち、第2トリミング工程を行って第3フォトレジストパターンを形成し、これをエッチングマスクとして用いて2層の犠牲膜及び第1絶縁膜が除去されるようにエッチングを行う。このように、最下部層である第1の階段層が形成されるまで上記工程を繰り返し行うことによって予備階段型構造物を形成する。この後、第3フォトレジストパターンを除去する。 Referring again to FIG. 23, the trimming process and the process cycle in which the two layers of the sacrificial film and the first insulating film are removed are repeated to form a preliminary stepped structure. That is, a second trimming process is performed to form a third photoresist pattern, which is used as an etching mask to perform etching so as to remove the two sacrificial films and the first insulating film. Thus, the preliminary step structure is formed by repeatedly performing the above steps until the first step layer which is the lowermost layer is formed. Thereafter, the third photoresist pattern is removed.
上記工程を遂行すると、図23に示したものと同じ構造が形成される。このように、積層構造物に段差部140を予め形成した後、エッチング工程を行って同じ階段層内に窪み部118を含む予備階段型構造物116を形成することができる。従って、簡単な工程を通じて予備階段型構造物116を形成することができる。
When the above steps are performed, the same structure as that shown in FIG. 23 is formed. As described above, after the
その後、図24〜図26を参照して説明した工程を同様に行うことによって、図1に示した垂直型半導体素子の階段型パッド構造物を形成する。 Thereafter, the steps described with reference to FIGS. 24 to 26 are similarly performed to form the stepped pad structure of the vertical semiconductor device shown in FIG.
図29は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 29 is a perspective view of a step-type pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図29の階段型パッド構造物は、列毎にパッド領域のワードラインの開口部形状がそれぞれ異なることを除いては図1に示した階段型パッド構造物と同じである。従って、図1を参照した説明と重複する説明は省略する。 The step-like pad structure of FIG. 29 is the same as the step-like pad structure shown in FIG. 1 except that the shape of the word line openings in the pad area is different in each row. Therefore, the description overlapping with the description with reference to FIG. 1 is omitted.
図29を参照すると、パッド構造物において、1層の階段層には少なくとも2つのワードライン250a、250bが垂直方向に積層される。本実施形態の場合、1層の階段層には2つのワードラインが積層される。1層の階段層で下部に位置するワードラインを第1ワードライン250aと称し、上部に位置するワードラインを第2ワードライン250bと称する。
Referring to FIG. 29, in the pad structure, at least two
1層の階段層で上部に位置する第2ワードライン250bは端部の一部分がエッチングされて形成された窪み部136aを含み、エッチングしていない部位が側方に突出した形状を有する。窪み部136aは2つの角部が開いた形状を有する。従って、1つの第2ワードライン250bは1つの突出した部位を有する。
A
一方、第1ワードライン250aは端部に突出する部位がなく、第2ワードライン250bの突出した部位まで延びた形状を有する。従って、第2ワードライン250bの窪み部136aを通じて、第1ワードライン250aの上部面の一部分は第2ワードライン250bによって遮られない。
On the other hand, the
第2ワードライン250bの突出した部位が第2パッド領域254bとして提供される。また、第1ワードライン250aで、窪み部136aによって露出した部位が第1パッド領域254aとして提供される。第1及び第2パッド領域254a、254bは後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
A protruding portion of the
図示するように、パッド構造物248は互いに離隔して平行に配置される。隣接するパッド構造物248で、第2ワードラインにそれぞれ形成された窪み部136aは、パッド構造物248の間の第2方向に延びる仮想ラインを中心に互いに対称な形状を有する。従って、隣接するパッド構造物248は同じ形状を有しない。即ち、互いに隣接して配置される第2ワードライン250bに含まれるそれぞれの窪み部136aは互いに対向して配置される。
As shown, the
パッド構造物248の第3方向の同じ階段層に位置するパッド領域を観察すると、2つの第1パッド領域254a及び2つの第2パッド領域254bが交互に配置される。即ち、第3方向に互いに隣り合って同じパッド領域が配置される。
When observing the pad regions located in the same step layer in the third direction of the
図30及び図31は、図29に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。 30 and 31 are perspective views for explaining a method of forming the stepped pad structure of the vertical semiconductor device shown in FIG.
図29に示した垂直型半導体素子の階段型パッド構造物は、図1に示した垂直型半導体素子の階段型パッド構造物の形成方法と同様の方法で行われるので、重複部分は省略する。 Since the stepped pad structure of the vertical semiconductor device shown in FIG. 29 is performed by the same method as the method of forming the stepped pad structure of the vertical semiconductor device shown in FIG. 1, overlapping portions are omitted.
最初に、図19〜図21を参照して説明した工程を行って、図21に示した第1予備階段型構造物110を形成する。
First, the steps described with reference to FIGS. 19 to 21 are performed to form the first
図30を参照すると、第1予備階段型構造物110で第2パッド領域に該当する部位を選択的に覆うエッチングマスクパターン114aを形成する。即ち、エッチングマスクパターン114aは第1パッド領域部位を露出する。エッチングマスクパターン114aはフォトレジストパターンを含む。
Referring to FIG. 30, an
本実施形態の場合、互いに隣接する予備階段型パッド構造物の第1パッド領域は第3方向で互いに対向している。従って、エッチングマスクパターン114aの露出部位の幅は隣接する2つの階段型パッド構造物の第1パッド領域の幅が合わされたものと同じである。
In the case of the present embodiment, the first pad regions of the adjacent pre-step pad structures face each other in the third direction. Therefore, the width of the exposed portion of the
図31を参照すると、エッチングマスクパターン114aをエッチングマスクとして用い、露出した部位の1層の犠牲膜及び第1絶縁膜をそれぞれエッチングして第2予備階段型構造物240を形成する。
Referring to FIG. 31, using the
上記エッチング工程において、第2予備階段型構造物240に含まれる各階段層240a〜240dにおいて、上部に位置する犠牲膜104だけがエッチングされる。従って、第2予備階段型構造物240はエッチングされた部位で下部の犠牲膜と重ならない。
In the etching process, in each of the step layers 240a to 240d included in the second
その後、図24〜図26を参照して説明した工程を同様に行って、図29に示した垂直型半導体素子の階段型パッド構造物を形成する。 Thereafter, the steps described with reference to FIGS. 24 to 26 are similarly performed to form the stepped pad structure of the vertical semiconductor device shown in FIG.
図32及び図33は、図29に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。 32 and 33 are perspective views for explaining another method of forming the stepped pad structure of the vertical semiconductor device shown in FIG.
最初に、図19を参照して説明した工程を行って、図19に示した構造を形成する。 First, the steps described with reference to FIG. 19 are performed to form the structure shown in FIG.
図32を参照すると、最上部に形成された第1絶縁膜106及び犠牲膜104で配線形成領域Bの一部をエッチングして段差部140aを形成する。段差部140aはエッチングによって上部面が低くなった部位をいう。この時、第1絶縁膜106及び犠牲膜104の最上部一層だけをエッチングする。段差部140aは階各段層で第1パッド領域と対向する部位となる。互いに隣接する階段型パッド構造物は、第3方向に第1パッド領域が互いに対向する。
Referring to FIG. 32, a portion of the wiring formation region B is etched by the first insulating
図33及び図31を参照すると、段差部140aを含む構造物で第1絶縁膜106及び犠牲膜104の一部をエッチングして端部の部位が階段形状を有する予備階段型構造物240を形成する。
Referring to FIGS. 33 and 31, in the structure including the
以下、上記予備階段型構造物の形成方法について一実施形態を説明する。 Hereinafter, an embodiment will be described as a method of forming the preliminary stair structure.
図33を参照すると、段差部140aを含む構造物上に第1フォトレジスト膜を形成し、第1フォトレジスト膜に対して第1のフォトリソグラフィ工程を行って第1フォトレジストパターン(図示せず)を形成する。第1フォトレジストパターンは、最下部の階段層を形成するためのマスクとして提供される。第1フォトレジストパターンを用いて2層の犠牲膜104及び第1絶縁膜106が除去されるようにエッチングする。
Referring to FIG. 33, a first photoresist film is formed on the structure including the
この後、第1フォトレジストパターンの側方の一部を除去する第1トリミング工程を行って第2フォトレジストパターン142aを形成する。第2フォトレジストパターン142aは第1の階段層及び第2の階段層が形成される部位の上部を露出する形状を有する。第2フォトレジストパターン142aを用いて2層の犠牲膜104及び第1絶縁膜106が除去されるようにエッチングする。
Thereafter, a first trimming process of removing a portion of the side of the first photoresist pattern is performed to form a
上記工程を行うと、段差部140aが形成されている部位は段差部が形成されていない部位に比べて1層がさらに低い形状を有するようになる。
When the above process is performed, one portion of the portion where the
再度、図31を参照すると、トリミング工程及び2層の犠牲膜が除去される工程サイクルを繰り返し行う。最下部層である第1の階段層が形成されるまで上記工程を繰り返して行うことによって予備階段型構造物240を形成する。この後、フォトレジストパターンを除去する。
Referring again to FIG. 31, the trimming process and the process cycle in which the two sacrificial films are removed are repeated. The above-described steps are repeated until the first step layer, which is the lowermost layer, is formed to form the
その後、図24〜図26を参照して説明した工程を同様に行う。図25を参照して、予備階段型構造物240を切断して開口部124を形成する工程において、開口部124は段差部140aの中心部を横切るライン形状を有する。上記工程を行って、図29に示した垂直型半導体素子の階段型パッド構造物を形成する。
Thereafter, the steps described with reference to FIGS. 24 to 26 are similarly performed. Referring to FIG. 25, in the step of cutting the preliminary stair-
本実施形態の階段型パッド構造物に後述の配線形成工程を遂行する。階段型パッド構造物に形成される配線は、図6、図10、図13、及び図16に示した配線のうちのいずれか1つである。 A wiring formation process described later is performed on the stepped pad structure of the present embodiment. The wires formed in the step-type pad structure are any one of the wires shown in FIGS. 6, 10, 13, and 16.
以下、上記方法で形成された階段型パッド構造物に図5〜図8に示した配線構造物を形成する方法を簡単に説明する。 Hereinafter, a method of forming the wiring structure shown in FIGS. 5 to 8 on the stepped pad structure formed by the above method will be briefly described.
図34及び図35は、図5〜図8に示した配線構造物の形成方法を説明するための斜視図である。 34 and 35 are perspective views for explaining the method of forming the wiring structure shown in FIGS.
図34を参照すると、階段型パッド構造物の間の開口部124に絶縁パターン(図示せず)を形成する。また、階段型パッド構造物及び絶縁パターンを覆う上部層間絶縁膜(図示せず)を形成する。
Referring to FIG. 34, insulating patterns (not shown) are formed in the
上部層間絶縁膜の一部分をエッチングして、ワードラインの第1パッド領域及び第2パッド領域をそれぞれ露出する第1及び第2コンタクトホールを形成する。同一階段層に位置する第1及び第2コンタクトホールは第3方向に一列に並んで配置されず、互いにジグザグ状に配置される。 A portion of the upper interlayer insulating film is etched to form first and second contact holes exposing the first pad region and the second pad region of the word line, respectively. The first and second contact holes located in the same step layer are not arranged in line in the third direction, but are arranged in a zigzag manner.
その後、第1及び第2コンタクトホールの内部に導電物質を充填して第1及び第2コンタクトプラグ170a、170bを形成する。 Thereafter, conductive materials are filled in the first and second contact holes to form first and second contact plugs 170a and 170b.
図35を参照すると、第1及び第2コンタクトプラグ170a、170b上にそれぞれ第1及び第2配線ライン172a、172bを形成する。第1及び第2配線ライン172a、172bは導電膜を形成した後、パターニングして形成する。他の実施形態として、第1及び第2配線ライン172a、172bは、ダマシン方法(damascene method)で形成してもよい。上記工程を行うと、図6に示したものと同じ構造が形成される。
Referring to FIG. 35, first and
再度、図5を参照すると、第1及び第2配線ライン172a、172bを覆う層間絶縁膜を形成する。層間絶縁膜を貫通する上部コンタクトホールを形成する。上部コンタクトホールは同じ層のパッド領域にそれぞれ接触する第1及び第2配線ライン172a、172bの上部面を露出させる。
Referring again to FIG. 5, an interlayer insulating film is formed to cover the first and
この後、上部コンタクトホール内に導電物質を充填して上部コンタクトプラグ174を形成する。また、上部コンタクトプラグ174上に上部導電ライン176を形成する。上部導電ライン176は第2方向に延びたライン形状を有する。
Thereafter, the upper contact hole is filled with a conductive material to form the
上述した工程を行うと、図5〜図8に示した配線構造物が形成される。 When the above-described steps are performed, the wiring structure shown in FIGS. 5 to 8 is formed.
一方、上述した工程において、コンタクトプラグの形成位置及び配線の位置を変更することによって、図9及び図10に示した配線構造物、図13に示した配線構造物、及び図16に示した配線構造物をそれぞれ形成することができる。 On the other hand, in the process described above, the wiring structure shown in FIGS. 9 and 10, the wiring structure shown in FIG. 13, and the wiring shown in FIG. 16 by changing the formation position of the contact plug and the position of the wiring. Each structure can be formed.
以下、多様な形状を有する階段型パッド構造物に対する実施形態について説明する。 Hereinafter, embodiments of the stepped pad structure having various shapes will be described.
図36は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図であり、図37は、図36に示した階段型パッド構造物の斜視図である。 FIG. 36 is a cross-sectional view for explaining a stepped pad structure of a vertical semiconductor device according to an embodiment of the present invention, and FIG. 37 is a perspective view of the stepped pad structure shown in FIG. .
図36及び図37を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には1つのワードライン300、300aが含まれる。
Referring to FIGS. 36 and 37, a pad structure is provided which is a stacked structure of word lines located in the wiring formation region. The pad structure has a step shape, and one
パッド構造物が階段形状を有することによって、各ワードライン300、300aの端部は互いにオーバーラップしなくなる。各ワードライン300、300aの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。
Due to the stepped shape of the pad structure, the ends of each
図示するように、垂直方向に積層される各ワードライン300、300aのうち少なくとも1つのワードライン300aの端部の側壁は、隣接する他のワードラインと異なる形状を有する。ワードライン300、300aのうちから端部の側壁が区別されるワードライン300aは、工程不良確認及びワードラインの層数確認などのために提供できる。端部の側壁が区別されるワードライン300aを第1ワードライン300aと称する。また、第1ワードライン300aではない他のワードラインは第2ワードライン300と称する。
As shown, at least one of the word lines 300, 300a stacked in the vertical direction has a sidewall that is different from the other adjacent word lines. The
第1及び第2ワードライン300a、300は、端部の側壁がそれぞれ異なる傾斜を有する。例えば、第2ワードライン300は垂直傾斜を有する。また、第1ワードライン300aは第2ワードライン300に比べて緩やかな傾斜を有する。
The first and
このように、端部の側壁が区別される第1ワードライン300aが備わることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図38は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 38 is a perspective view of a step-type pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図38は一部階段層の端部側壁が区別される傾斜を有することを除いては図1に示した階段型パッド構造物と同様の構造を有する。 FIG. 38 has a similar structure to the stepped pad structure shown in FIG. 1 except that the end sidewalls of the step layer have a distinct slope.
即ち、階段型パッド構造物に含まれる各階段層304のうちの少なくとも1層の階段層304aの端部の側壁は、隣接する他の階段層304と異なる形状を有する。階段層304のうち、端部の側壁が区別される階段層304aは工程不良確認及びワードラインの層数確認などのためのものとして提供される。端部の側壁が区別される階段層304aを確認用階段層304aと称する。図示するように、確認用階段層304a内には2つのワードライン302aが含まれる。
That is, the side wall of the end of at least one
確認用階段層304a内に含まれる2つのワードライン302aは他のワードラインとは互いに区別される傾斜を有する。例えば、確認用階段層304a以外の残りの階段層内の第2ワードライン302は垂直傾斜を有する。確認用階段層304a内の第1ワードライン302aは緩やかな傾斜を有する。
The two
このように、端部の側壁が区別される第1ワードライン302aを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図39は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図であり、図40は、図39に示した階段型パッド構造物の斜視図である。 39 is a cross-sectional view for explaining a stepped pad structure of a vertical semiconductor device according to an embodiment of the present invention, and FIG. 40 is a perspective view of the stepped pad structure shown in FIG. .
図39及び図40を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には1つのワードラインが含まれる。 Referring to FIGS. 39 and 40, a pad structure is provided, which is a stacked structure of word lines located in a wiring formation region. The pad structure has a step shape, and one word line is included in each step layer.
パッド構造物が階段形状を有することによって、各ワードライン310、310aの端部は互いにオーバーラップしなくなる。各ワードライン310、310aの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。
Due to the stepped shape of the pad structure, the ends of each
垂直方向に積層される各ワードライン310、310aのうちの少なくとも1つのワードライン310aは、隣接する他のワードライン310とは異なる面積のパッド領域を有する。即ち、垂直方向に積層されたワードラインのうちの少なくとも1つは、第1面積の第1パッド領域を有し、残りのワードラインは第1面積とは異なる第2面積の第2パッド領域を有する。図示するように、第1パッド領域は確認のためのパッド領域として提供され、第2パッド領域より広い形状を有する。
At least one
第1パッド領域を含むワードラインを第1ワードライン310aと称する。また、第2パッド領域を含むワードラインを第2ワードライン310と称する。
The word line including the first pad area is referred to as a
このように、第1ワードライン310aを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図41は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 41 is a perspective view of a step-type pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図41はパッド領域の面積を除いては図1に示した階段型パッド構造物と同様の構造を有する。 FIG. 41 has the same structure as the stepped pad structure shown in FIG. 1 except for the area of the pad area.
即ち、階段型パッド構造物に含まれる各階段層314、314aのうちの少なくとも1層の階段層314aに含まれるパッド領域の上部面の面積は、隣接する他の階段層314に含まれるパッド領域の上部面の面積とは異なる。パッド領域の上部面の面積が区別される階段層314aは、工程不良確認及びワードラインの層数確認などのためのものとして提供される。パッド領域の上部面の面積が区別される階段層を確認用階段層314aと称する。図示するように、確認用階段層314a内には2つのワードライン312a、312bが含まれる。
That is, the area of the upper surface of the pad area included in the
確認用階段層314a内に含まれる2つのワードライン312a、312bは、他のワードライン312とは互いに区別されるパッド領域の上部面の面積を有する。例えば、確認用階段層314a以外の残りの階段層314には第2面籍を有する第2パッド領域が含まれる。確認用階段層314a内には第2面積より広い第1面籍を有する第1パッド領域が含まれる。
The two
このように、パッド領域の面積が区別される確認用階段層314aを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図42は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。 FIG. 42 is a cross-sectional view of a step-type pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図42を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には1つのワードラインが含まれる。 Referring to FIG. 42, a pad structure is provided which is a stacked structure of word lines located in a wiring formation region. The pad structure has a step shape, and one word line is included in each step layer.
垂直方向に積層される各ワードラインのうちの少なくとも1つの第1ワードライン310bは、隣接する他のワードラインである第2ワードライン310と区別される。即ち、垂直方向に積層されるワードラインのうちの第1ワードライン310bは、第1面積の第1パッド領域を有し、第2ワードライン310は第1面積とは異なる第2パッド領域を有する。第1ワードライン310bは確認のためのワードラインとして提供される。図示するように、本実施形態において、第1パッド領域は第2パッド領域より狭い形状を有する。
At least one
このように、第1ワードライン310bが備わることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図43は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。 FIG. 43 is a cross-sectional view of a step-like pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図43を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には1つのワードラインが含まれる。 Referring to FIG. 43, a pad structure is provided, which is a stacked structure of word lines located in a wiring formation region. The pad structure has a step shape, and one word line is included in each step layer.
パッド構造物が階段形状を有することによって、各ワードラインの端部は互いにオーバーラップしなくなる。各ワードラインの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。 Due to the stepped shape of the pad structure, the ends of the word lines do not overlap each other. The top surface of the end of each word line is provided as a pad area for forming a contact plug.
図示するように、垂直方向に積層される各ワードライン320、320aのうちの少なくとも1つのワードライン320aは、他のワードライン320とは異なる物質を含む。
As shown, at least one
即ち、他の物質を含むワードラインを第1ワードライン320aと称する、第1ワードライン320aは第1物質で形成される。第1ワードライン320aは工程不良確認及びワードラインの層数確認などのためのワードラインとして提供される。また、第1ワードライン320aではない他のワードラインは第2ワードライン320と称する。第2ワードライン320は第1物質と区別される第2物質で形成される。
That is, a word line including another material is referred to as a
このように、第1物質を含む第1ワードラインを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。 As described above, by providing the first word line including the first substance, it is possible to easily confirm the process failure confirmation and the number of layers of the word line.
図44は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。 FIG. 44 is a perspective view of a step-like pad structure of a vertical semiconductor device according to an embodiment of the present invention.
図44は少なくとも1つのワードラインに含まれる物質を除いては図1に示した階段型パッド構造物と同様の構造を有する。 FIG. 44 has the same structure as the stepped pad structure shown in FIG. 1 except for the material contained in at least one word line.
即ち、階段型パッド構造物に含まれるワードライン322、322aのうちの少なくとも1つのワードライン322aは、隣接する他のワードライン322と区別される物質を含む。
That is, at least one
このように、他のワードラインと区別される物質で形成される確認用ワードライン322aを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
As described above, by providing the
図45は、本発明の一実施形態による情報処理システムを図示したブロックダイアグラムである。 FIG. 45 is a block diagram illustrating an information processing system according to an embodiment of the present invention.
図45を参照すると、情報処理システム1100は、本発明の実施形態による垂直型非揮発性メモリ素子1111を備える。
Referring to FIG. 45, an
情報処理システム1100は、メモリシステム1110とそれぞれシステムバス1160に電気的に接続されたモデム1120、中央処理装置1130、RAM1140、ユーザーインターフェース1150を含む。メモリシステム1110には中央処理装置1130によって処理されたデータ、または外部から入力されたデータが保存される。メモリシステム1110に本発明の実施形態による垂直型不揮発性メモリ素子1111を備えることによって、情報処理システム1100は大容量のデータを安定的に保存することができる。
The
図示していないが、本実施形態による情報処理システム1100には応用チップセット(Application Chipset)、カメライメージプロセッサ(CIS)、モバイルDRAM、または入出力装置などがさらに提供される。
Although not shown, an application chip set, a camera image processor (CIS), a mobile DRAM, or an input / output device may be further provided to the
本発明は垂直型不揮発性メモリ素子に利用することができる。特に、本発明によると、より簡単な工程を通じて垂直型不揮発性メモリ素子を製造することができる。 The present invention is applicable to vertical non-volatile memory devices. In particular, according to the present invention, vertical non-volatile memory devices can be manufactured through simpler processes.
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。 Although the embodiments of the present invention have been described in detail with reference to the drawings, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the technical scope of the present invention. It is possible to carry out.
100 基板
102 パッド絶縁膜
104、104a 犠牲膜
106、106a 第1絶縁膜
108 階段型構造物
110 第1予備階段型構造物
110a〜110d、116a〜116d、132、304a、314a 階段層
112、142、142a 第2フォトレジストパターン
114、114a エッチングマスクパターン
116、240 (第2)予備階段型構造物
118、136、136a、136b、236a 窪み部
119 チャネルホール
120 柱状構造物
122 第3予備階段型構造物
124 開口部
126、248 (階段型)パッド構造物
130 導電膜パターン
130a、130b、312a、312b、322、322a ワードライン
130c、250b、300、310、320 第2ワードライン
130d 第3ワードライン
134a、135a、254a 第1パッド領域
134b、135b、254b 第2パッド領域
135c 第3パッド領域
137a、137b 第1及び第2窪み部
140 段差部
170a、180a、190a、190c、200a 第1コンタクトプラグ
170b、180b、190b、190d、200b 第2コンタクトプラグ
172a、182a、192a、202a 第1配線ライン
172b、182b、192b、202b 第2配線ライン
174 上部コンタクトプラグ
176 上部導電ライン
192c 第3配線ライン
192d 第4配線ライン
182c、182d 第1及び第2パッドパターン
194a、204a 第1上部コンタクトプラグ
196a、206a 第1上部導電ライン
194b 第2上部コンタクトプラグ
196b、206b 第2上部導電ライン
190c、190d 第3及び第4コンタクトプラグ
250a、300a、310a、310b、320a (第1)ワードライン
110a〜110d、240a〜240 第1〜第4の階段層
1100 情報処理システム
1110 メモリシステム
1111 垂直型不揮発性メモリ素子
1120 モデム
1130 中央処理装置
1140 RAM
1150 ユーザーインターフェース
1160 システムバス
100 substrate 102 pad insulating film 104, 104a sacrificial film 106, 106a first insulating film 108 step structure 110 first preliminary step structure 110a to 110d, 116a to 116d, 132, 304a, 314a step layer 112, 142, 142a second photoresist pattern 114, 114a etching mask pattern 116, 240 (second) preliminary step structure 118, 136, 136a, 136b, 236a recessed portion 119 channel hole 120 columnar structure 122 third preliminary step structure 124 opening 126, 248 (step-shaped) pad structure 130 conductive film pattern 130a, 130b, 312a, 312b, 322, 322a word line 130c, 250b, 300, 310, 320 second word line 130d third word Drains 134a, 135a, 254a first pad regions 134b, 135b, 254b second pad regions 135c third pad regions 137a, 137b first and second recessed portions 140 stepped portions 170a, 180a, 190a, 190c, 200a first contact plugs 170b, 180b, 190b, 190d, 200b second contact plug 172a, 182a, 192a, 202a first wiring line 172b, 182b, 192b, 202b second wiring line 174 upper contact plug 176 upper conductive line 192c third wiring line 192d third 4 wiring lines 182c, 182d first and second pad patterns 194a, 204a first upper contact plugs 196a, 206a first upper conductive lines 194b second upper contact pads Gums 196b, 206b second upper conductive lines 190c, 190d third and fourth contact plugs 250a, 300a, 310a, 310b, 320a (first) word lines 110a to 110d, 240a to 240 first to fourth step layers 1100 Information Processing System 1110 Memory System 1111 Vertical Non-Volatile Memory Device 1120 Modem 1130 Central Processing Unit 1140 RAM
1150
Claims (9)
前記第1導電ラインと離隔して前記第1導電ライン上に備わり、端部の上部面に第2パッド領域を含み、端部が前記第1位置まで前記第2方向に沿って延びるライン形状を有し、前記第1パッド領域が露出するように前記第1パッド領域と垂直方向に対向する部位に窪み部を有する第2導電ラインと、を備え、
前記第1及び第2導電ラインは1つの階段層をなし、前記階段層は垂直方向である第1方向に複数の前記階段層が積層された形状を有し、
前記階段層が積層された構造物において、上部の階段層の端部は直下の階段層の端部よりも端部の長さがより短い形態である階段形状を有し、
前記積層された複数の階段層のうちの少なくとも1つは、前記窪み部により露出した前記第1パッド領域の前記第2方向への長さが、前記積層された複数の階段層のうちの残りの階段層の前記窪み部により露出した前記第1パッド領域の前記第2方向への長さよりも長い確認用階段層であることを特徴とする垂直型半導体素子のパッド構造物。 A first conductive line having a line shape including a first pad region on the top surface of the end, the end extending along a second direction that is horizontal to the first position;
A line shape separated from the first conductive line and provided on the first conductive line, including a second pad region on the upper surface of the end, the end extending in the second direction to the first position And a second conductive line having a recess in a portion vertically opposed to the first pad region so as to expose the first pad region.
The first and second conductive lines form a step layer, and the step layer has a shape in which a plurality of step layers are stacked in a first direction which is a vertical direction.
In the structure where the stepped layer is laminated, it has a stepped shape that is shorter form the length of the end portion than the end portion of the stepped layer immediately below the ends of the top of the stairs layer,
Wherein at least one of the plurality of stacked staircase layers, the length in the second direction of the first pad region exposed by the recess portion, the remaining of the plurality of stepped layer in which the laminated pad structure vertical semiconductor device characterized in that the exposed by the recess portion of the stepped layer to the second direction of the first pad region is long confirmation stairs layer than the length.
前記第1の階段層上に備わり、前記第2方向に延びるライン形状を有する第3ワードライン及び第4ワードラインを含み、該第4ワードラインが端部の部位に前記第3ワードラインの上部面の少なくとも一部を露出させる窪み部を含み、前記第1の階段層よりも短い端部の長さを有する第2の階段層と、
前記窪み部を通じて露出した第1ワードライン上部面に接触する第1コンタクトプラグと、
前記第2ワードラインの上部面に接触する第2コンタクトプラグと、
前記窪み部を通じて露出した第3ワードライン上部面に接触する第3コンタクトプラグと、
前記第4ワードラインの上部面に接触する第4コンタクトプラグと、を備え、
前記窪み部を通じて露出した前記第3ワードライン上部面の前記第2方向への長さは、前記窪み部を通じて露出した前記第1ワードライン上部面の前記第2方向への長さよりも長いことを特徴とする垂直型半導体素子の配線構造物。 The first word line and the second word line are sequentially stacked in a first direction which is a vertical direction apart from each other and has a line shape extending in a second direction which is a horizontal direction, the second word line being an end A first step layer including a recess for exposing at least a portion of the upper surface of the first word line at a portion of
A third word line and a fourth word line are provided on the first step layer and have a line shape extending in the second direction, and the fourth word line is an upper portion of the third word line at an end portion. a second step-like layer comprises a recess exposing at least part of the surface, with a length of short end than the first step-like layer,
A first contact plug contacting the top surface of the first word line exposed through the recess;
A second contact plug contacting an upper surface of the second word line;
A third contact plug contacting the upper surface of the third word line exposed through the recess;
A fourth contact plug contacting an upper surface of the fourth word line;
The length of the second direction of the third word line upper surface that is exposed through the recess portion is longer than the length in the second direction and exposed through the recess of the first word line upper surface Wiring structure of a vertical semiconductor device characterized by
前記第3〜第nの階段層のそれぞれの窪み部を通じて露出した第5〜第(2n−1)ワードライン上部面の前記第2方向への長さは、前記第1の階段層の前記窪み部を通じて露出した前記第1ワードライン上部面の前記第2方向への長さと同じであることを特徴とする請求項3に記載の垂直型半導体素子の配線構造物。 A plurality of step layers are vertically stacked in the first direction on the second step layer, and the upper step layer has a step shape in which the length of the end is shorter than that of the lower step layer. 3 stair layer of the n (n is an is an integer of 4 or more) further seen including a
The length in the second direction of the fifth to (2n-1) word line upper surfaces exposed through the depressions of the third to n-th step layers is the depression of the first step layer. 4. The wiring structure of a vertical semiconductor device according to claim 3, wherein the length of the upper surface of the first word line exposed in the second direction is the same as the length in the second direction of the first word line .
前記複数個の構造物は、前記ワードラインの延長方向と直交する第3方向に互いに平行するように配置されることを特徴とする請求項3に記載の垂直型半導体素子の配線構造物。 The method further includes a plurality of step-shaped structures in which the first and second step layers are respectively stacked,
4. The wiring structure of a vertical semiconductor device as claimed in claim 3, wherein the plurality of structures are disposed parallel to each other in a third direction orthogonal to the extending direction of the word lines.
前記第3及び第4コンタクトプラグは、前記第2の階段層上で一列に配置されることを特徴とする請求項3に記載の垂直型半導体素子の配線構造物。 The first and second contact plugs are arranged in a row on the first step layer,
4. The wiring structure of a vertical semiconductor device according to claim 3, wherein the third and fourth contact plugs are arranged in a line on the second step layer.
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