KR102541001B1 - Vertical memory devices - Google Patents

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Abstract

수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되는 게이트 전극들과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물과, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 가장자리가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 병합 패턴 구조물의 한 층의 패드 패턴과 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 전극과는 절연되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 도전 물질과 접촉하고, 상기 셀 콘택 플러그의 상부면은 단지 절연 물질만 접촉된다. The vertical memory device includes gate electrodes spaced apart from each other and stacked in a first direction perpendicular to a top surface of a substrate and extending in a second direction parallel to the top surface of the substrate, and the first gate electrodes penetrating the gate electrodes. The channel structure extending in the same direction extends in the second direction while merging end portions of the gate electrodes of each layer in the second direction, the edge in the second direction has a stepped shape, and electrically electrically connects to the gate electrodes of each layer. A merge pattern structure including pad patterns connected to , electrically connected to a pad pattern of one layer of the merge pattern structure and extending in a first direction through the merge pattern structure, and other than the connected pad patterns and a cell contact plug insulated from a gate electrode of the layer, the cell contact plug contacting a conductive material, and an upper surface of the cell contact plug contacting only an insulating material.

Figure R1020180116223
Figure R1020180116223

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}Vertical memory device {VERTICAL MEMORY DEVICES}

본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 배선 구조를 포함하는 수직형 메모리 장치에 관한 것이다. The present invention relates to a vertical memory device. More specifically, it relates to a vertical memory device including a wiring structure.

최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 메모리 셀들 및 이들을 연결하는 배선 구조물을 형성하는 것이 용이하지 않다. Recently, a vertical memory device in which memory cells are vertically stacked from a substrate surface has been developed. As the number of stacked memory cells included in the vertical memory device increases, it is not easy to form the memory cells and wiring structures connecting them.

본 발명의 일 과제는 간단한 배선 구조를 갖는 수직형 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a vertical memory device having a simple wiring structure.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물과, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 가장자리가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 병합 패턴 구조물의 한 층의 패드 패턴과 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 연결되는 패드 패턴 이외의 다른 층의 게이트 전극과는 절연되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 상기 한 층의 패드 패턴보다 하부에 위치하는 도전 물질과 접촉하고, 상기 셀 콘택 플러그의 상부면은 단지 절연 물질만 접촉될 수 있다. In order to achieve the above object of the present invention, vertical memory devices according to embodiments of the present invention are stacked on the substrate while being spaced apart from each other along a first direction perpendicular to the upper surface of the substrate, and the upper surface of the substrate gate electrodes extending in a second direction parallel to and arranged in a third direction parallel to the upper surface of the substrate and perpendicular to the second direction; and a channel extending in the first direction through the gate electrodes. A pad pattern that extends in the second direction while merging the structure and the ends of the gate electrodes of each layer in the second direction, has an edge in the second direction, has a stepped shape, and is electrically connected to the gate electrodes of each layer. A merge pattern structure including , and electrically connected to a pad pattern of one layer of the merge pattern structure, extending in a first direction through the merge pattern structure, and a gate electrode of another layer other than the connected pad pattern. An insulated cell contact plug may be included, the cell contact plug may contact a conductive material positioned below the one-layer pad pattern, and an upper surface of the cell contact plug may only contact an insulating material.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 제1 영역 및 제2 영역을 포함하는 기판 상에 형성되는 회로 패턴, 상기 제1 영역 상에 위치하는 회로 패턴 상에 구비되고, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물. 상기 제2 영역 상에 구비되고, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 절연 물질들 및 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물 및 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 상기 패드 패턴들 중 단지 하나의 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 셀 콘택 플러그를 포함할 수 있다. In order to achieve the above object of the present invention, a vertical memory device according to embodiments of the present invention includes a circuit pattern formed on a substrate including a first region and a second region, located on the first region It is provided on a circuit pattern to be stacked on the substrate along a first direction perpendicular to the top surface of the substrate, extends in a second direction parallel to the top surface of the substrate, and is parallel to the top surface of the substrate and the second direction is parallel to the top surface of the substrate. Gate electrodes arranged in a third direction perpendicular to the second direction, and a channel structure extending in the first direction through the gate electrodes. It is provided on the second region, extends in the second direction while merging end portions of the gate electrodes of each layer in the second direction, the ends in the second direction have a stepped shape, and insulating materials and gate electrodes of each layer are formed. A merge pattern structure including pad patterns electrically connected to electrodes, extending through the merge pattern structure in a first direction, and electrically connecting a pad pattern of only one layer of the pad patterns to the circuit pattern. It may include a cell contact plug that does.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되는 게이트 전극들과, 절연 물질들 및 상기 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물과, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물 및 상기 병합 패턴 구조물의 한 층의 패드 패턴의 적어도 일부분과 접하면서 상기 병합 패턴 구조물에 포함되는 절연 물질들을 관통하도록 제1 방향으로 연장되는 셀 콘택 플러그를 포함하고, 상기 셀 콘택 플러그는 상기 병합 패턴 구조물 내에서 한 층의 패드 패턴만이 전기적으로 연결될 수 있다. In order to achieve the above object of the present invention, a vertical memory device according to embodiments of the present invention is stacked on the substrate along a first direction perpendicular to the upper surface of the substrate, and parallel to the upper surface of the substrate. A merge pattern structure including gate electrodes extending in a second direction, insulating materials, and pad patterns electrically connected to the gate electrodes of each layer, and extending through the gate electrodes in the first direction. and a cell contact plug extending in a first direction to pass through insulating materials included in the merge pattern structure while in contact with a channel structure and at least a portion of a pad pattern of one layer of the merge pattern structure, the cell contact plug comprising: Within the merged pattern structure, only one layer of pad patterns may be electrically connected.

예시적인 실시예들에 따르면, 상기 셀 콘택 플러그가 구비됨으로써 간단한 배선 구조를 갖는 수직형 메모리 장치를 제공할 수 있다. According to example embodiments, a vertical memory device having a simple wiring structure may be provided by including the cell contact plug.

도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들, 단면도들 및 사시도이다.
도 8 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 31 내지 33a는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 33b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.
도 36 및 37a는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 37b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 38 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 42 및 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 44는 예시적인 실시예들에 따른 수직형 메모리 장치에서 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다.
도 45 및 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 47 및 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 49 및 도 50은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 51 및 52는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 53 내지 도 55는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 사시도이다.
도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 1 to 7 are plan views, cross-sectional views, and perspective views illustrating vertical memory devices according to example embodiments.
8 to 30 are plan views and cross-sectional views illustrating a method of manufacturing a vertical memory device according to example embodiments.
31 to 33A are plan and cross-sectional views illustrating a vertical memory device according to example embodiments.
33B is a cross-sectional view illustrating a vertical memory device according to example embodiments.
34 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments.
35 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments.
36 and 37A are plan and cross-sectional views illustrating a vertical memory device according to example embodiments.
37B is a cross-sectional view illustrating a vertical memory device according to example embodiments.
38 to 41 are plan views and cross-sectional views illustrating a method of manufacturing a vertical memory device according to example embodiments.
42 and 43 are plan and cross-sectional views illustrating a vertical memory device according to example embodiments.
44 is a plan view illustrating conductive line and pad pattern portions in a vertical memory device according to example embodiments.
45 and 46 are plan views and cross-sectional views illustrating a method of manufacturing a vertical memory device according to example embodiments.
47 and 48 are plan and cross-sectional views illustrating a vertical memory device according to example embodiments.
49 and 50 are plan views and cross-sectional views illustrating a method of manufacturing a vertical memory device according to example embodiments.
51 and 52 are plan and cross-sectional views illustrating a vertical memory device according to example embodiments.
53 to 55 are plan views and perspective views illustrating vertical memory devices according to example embodiments.
56 is a cross-sectional view illustrating a vertical memory device according to example embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 도 4는 일부 층의 도전 패턴을 나타내는 평면도이다. 도 5는 도전 라인 및 패드 패턴의 일부를 나타내는 사시도이다. 도 6은 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 7은 패드 패턴 부위를 나타내는 단면도이다. 1 to 3 are plan views and cross-sectional views illustrating a vertical memory device according to example embodiments. 4 is a plan view illustrating conductive patterns of some layers. 5 is a perspective view showing a part of a conductive line and pad pattern. 6 is a plan view showing a portion of a conductive line and a pad pattern in one layer. 7 is a cross-sectional view showing a pad pattern region.

구체적으로, 도 1은 평면도이고, 도 2 및 도 3은 단면도들이다. 도 2는 도 1의 I-I'선 및 II-II'선을 따라 절단한 단면도를 포함하고, 도 3은 도 1의 III-III'선을 따라 절단한 단면도이다. 도 7은 도 6의 a-a'선을 따라 절단한 단면도이다.Specifically, FIG. 1 is a plan view, and FIGS. 2 and 3 are cross-sectional views. FIG. 2 includes cross-sectional views taken along lines II' and II-II' of FIG. 1 , and FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 1 . FIG. 7 is a cross-sectional view taken along line a-a' of FIG. 6 .

이하에서는, 상기 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.Hereinafter, a direction substantially perpendicular to the upper surface of the substrate is defined as a first direction, and two directions crossing each other among horizontal directions substantially parallel to the upper surface of the substrate are defined as second and third directions, respectively. In example embodiments, the second and third directions may be orthogonal to each other.

도 1 내지 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 회로 패턴, 상기 회로 패턴 상에 형성된 메모리 셀들, 및 상기 회로 패턴과 상기 메모리 셀들을 전기적으로 연결하는 셀 콘택 플러그(202)를 포함할 수 있다. 1 to 3, the vertical memory device includes a circuit pattern formed on a substrate 100, memory cells formed on the circuit pattern, and cell contact plugs electrically connecting the circuit pattern and the memory cells ( 202) may be included.

기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. The substrate 100 may include a semiconductor material such as silicon, germanium, or silicon-germanium, or a III-V compound such as GaP, GaAs, or GaSb. According to some embodiments, the substrate 100 may be a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GOI) substrate.

상기 기판(100)은 제1 내지 제3 영역들(A, B, C)을 포함할 수 있다. 상기 제1 및 제2 영역(A,B)은 메모리 셀 영역일 수 있다. 즉, 상기 제1 영역(A)은 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 상기 제2 영역(B)은 게이트 전극의 패드들이 형성되는 패드 영역일 수 있다. 상기 제3 영역(C)은 주변 회로들이 형성되기 위한 영역일 수 있다. The substrate 100 may include first to third regions A, B, and C. The first and second regions A and B may be memory cell regions. That is, the first region A may be a cell array region where a memory cell array is formed, and the second region B may be a pad region where pads of a gate electrode are formed. The third region C may be a region for forming peripheral circuits.

예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 주변 회로들이 상기 메모리 셀의 하부의 기판(100) 상에 형성될 수 있다. 상기 제3 영역(C) 상에 상기 제1 및 제2 영역(A,B)이 구비되므로, 상기 제3 영역(C)은 상기 제1 및 제2 영역(A,B)과 수직 방향으로 서로 오버랩될 수 있다. In example embodiments, the vertical memory device may have a Cell Over Peri (COP) structure. That is, peripheral circuits driving the memory cells may be formed on the substrate 100 under the memory cells. Since the first and second regions A and B are provided on the third region C, the third region C and the first and second regions A and B are perpendicular to each other. may overlap.

상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그(106) 및 하부 배선(108)은 다층으로 형성될 수 있다. The circuit pattern may include lower transistors 104 , lower contact plugs 106 , lower wires 108 , and the like. In an exemplary embodiment, the lower contact plug 106 and the lower wire 108 may be formed in multiple layers.

상기 기판(100) 상에는 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비될 수 있다. 상기 하부 콘택 플러그들(106)은 상기 하부 트랜지스터(104)의 불순물 영역들(104a) 및/또는 게이트(104b)와 접촉할 수 있다. A lower interlayer insulating layer 110 covering the circuit patterns may be provided on the substrate 100 . The lower contact plugs 106 may contact the impurity regions 104a and/or the gate 104b of the lower transistor 104 .

상기 하부 배선들(108)은 하부 패드 패턴들(108a)을 포함할 수 있다. 상기 하부 패드 패턴들(108a)은 이 후에 설명하는 셀 블록의 실제 패드 영역에 위치하는 패드 패턴들(180c)과 상기 제1 방향으로 대향하는 부위에 각각 위치할 수 있다. 상기 하부 패드 패턴들(108a)은 상기 셀 콘택 플러그(202)와 직접 접촉될 수 있다. The lower wires 108 may include lower pad patterns 108a. The lower pad patterns 108a may be positioned at portions opposite to each other in the first direction from pad patterns 180c positioned in an actual pad region of a cell block, which will be described later. The lower pad patterns 108a may directly contact the cell contact plug 202 .

상기 하부 층간 절연막(110) 상에는 베이스 패턴들(116)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 패턴들(116)은 제1 영역(A) 하부에 위치할 수 있다. 상기 베이스 패턴들(116)은 예를 들어, 폴리실리콘층 또는 단결정 실리콘층을 포함할 수 있다. Base patterns 116 may be formed on the lower interlayer insulating layer 110 . In example embodiments, the base patterns 116 may be positioned below the first area A. The base patterns 116 may include, for example, a polysilicon layer or a single crystal silicon layer.

예시적인 실시예에서, 상기 베이스 패턴들(116)과 상기 하부 층간 절연막(110)의 제1 방향의 사이에는 하부 도전 패턴(112)이 구비될 수 있다. 일 예로, 상기 하부 도전 패턴(112)은 공통 소오스 라인(CSL)과 전기적으로 연결될 수 있다. In an exemplary embodiment, a lower conductive pattern 112 may be provided between the base patterns 116 and the lower interlayer insulating layer 110 in the first direction. For example, the lower conductive pattern 112 may be electrically connected to a common source line CSL.

상기 하부 층간 절연막(110) 상에는 베이스 절연막(118)이 구비될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 절연막(118)은 상기 제2 영역(B) 하부에 위치할 수 있다. 상기 베이스 절연막(118)은 예를 들어, 실리콘 산화물을 포함할 수 있다. A base insulating layer 118 may be provided on the lower interlayer insulating layer 110 . In example embodiments, the base insulating layer 118 may be positioned below the second region (B). The base insulating layer 118 may include, for example, silicon oxide.

상기 베이스 패턴(116) 및 베이스 절연막(118) 상에는 복수의 메모리 셀들을 포함하는 셀 블록 구조물이 구비될 수 있다. 상기 셀 블록 구조물들은 제2 방향으로 연장되면서 상기 제3 방향으로 나란하게 배치될 수 있다. 상기 셀 블록 구조물들은 상기 제2 방향으로 연장되는 제1 개구(160)에 의해 구분될 수 있다. 따라서, 상기 제1 개구(160)는 블록 컷 영역에 해당될 수 있다. 상기 제1 개구(160) 내에는 제2 절연 패턴(도 3, 190)이 구비되고, 상기 제2 절연 패턴(190)을 관통하여 CSL(도 3, 206)이 구비될 수 있다. 상기 제1 개구(160)는 상기 제1 및 제2 영역(A, B)에 위치할 수 있다. A cell block structure including a plurality of memory cells may be provided on the base pattern 116 and the base insulating layer 118 . The cell block structures may be arranged in parallel in the third direction while extending in the second direction. The cell block structures may be divided by the first opening 160 extending in the second direction. Accordingly, the first opening 160 may correspond to a block cut area. A second insulating pattern ( FIG. 3 , 190 ) may be provided in the first opening 160 , and a CSL ( FIG. 3 , 206 ) may be provided through the second insulating pattern 190 . The first opening 160 may be located in the first and second regions A and B.

상기 셀 블록 구조물을 덮은 제1 층간 절연막(130)이 구비될 수 있다. 상기 제1 층간 절연막(130) 상에는 제2 층간 절연막(146)이 구비될 수 있다. A first interlayer insulating layer 130 covering the cell block structure may be provided. A second interlayer insulating film 146 may be provided on the first interlayer insulating film 130 .

이하에서, 상기 제1 영역(A) 상에 형성되는 셀 블록 구조물은 셀 구조물(50)이라 하고, 상기 제2 영역(B) 상에 형성되는 셀 블록 구조물은 병합 패턴 구조물(52)이라 하면서 설명한다. 상기 셀 구조물(50) 및 병합 패턴 구조물(52)은 서로 연결될 수 있다. 이하에서는, 하나의 셀 블록 구조물을 예를 들면서 설명한다. Hereinafter, the cell block structure formed on the first region (A) is referred to as the cell structure 50, and the cell block structure formed on the second region (B) is referred to as the merged pattern structure 52. do. The cell structure 50 and the merge pattern structure 52 may be connected to each other. Hereinafter, one cell block structure will be described as an example.

상기 셀 구조물(50)은 상기 제1 방향을 따라 서로 이격되도록 형성된 복수의 게이트 전극들(180a), 게이트 전극들(180a) 사이에 형성된 제1 절연 패턴들(120a)을 포함할 수 있다. 즉, 상기 게이트 전극(180a) 및 제1 절연 패턴(120a)은 상기 제1 방향으로 번갈아 반복 배치될 수 있다. 또한, 상기 게이트 전극들(180a) 및 제1 절연 패턴들(120a)을 관통하는 채널 구조물(140)이 구비될 수 있다.The cell structure 50 may include a plurality of gate electrodes 180a formed to be spaced apart from each other along the first direction, and first insulating patterns 120a formed between the gate electrodes 180a. That is, the gate electrode 180a and the first insulating pattern 120a may be alternately and repeatedly disposed in the first direction. In addition, a channel structure 140 passing through the gate electrodes 180a and the first insulating patterns 120a may be provided.

상기 셀 구조물(50) 내에는 제2 방향으로 연장되는 제2 개구(162)가 포함되며, 상기 제2 개구(162)는 워드 라인 컷팅 영역으로 제공될 수 있다. 즉, 상기 제2 개구(162)에 의해 상기 게이트 전극들(180a)은 상기 제3 방향으로 서로 이격될 수 있다. 따라서, 상기 셀 구조물들(50) 내에는 상기 제3 방향으로 배열되는 복수의 게이트 전극들(180a)이 포함될 수 있다. 상기 제2 개구(162)는 상기 베이스 패턴(116)의 부위까지 연장될 수 있다. 예시적인 실시예에서, 상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치할 수 있다. 상기 제2 개구(162)의 내부에도 상기 제2 절연 패턴(190)이 채워질 수 있다. A second opening 162 extending in a second direction may be included in the cell structure 50 , and the second opening 162 may serve as a word line cutting area. That is, the gate electrodes 180a may be spaced apart from each other in the third direction by the second opening 162 . Accordingly, a plurality of gate electrodes 180a arranged in the third direction may be included in the cell structures 50 . The second opening 162 may extend to a portion of the base pattern 116 . In an exemplary embodiment, the second opening 162 may be located only within the first region (A). The second insulating pattern 190 may also be filled in the second opening 162 .

상기 게이트 전극(180a)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들을 포함할 수 있다. 이때, 제1 게이트 전극은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. The gate electrode 180a may include first to third gate electrodes sequentially stacked along the first direction. In this case, the first gate electrode may serve as a ground select line (GSL), the second gate electrode may serve as a word line, and the third gate electrode may serve as a string select line (SSL). there is.

예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 최하층에 형성되고, 제3 게이트 전극은 최상층 및 그 하부의 적어도 1층에 형성되며, 제2 게이트 전극은 제1 게이트 전극 및 제3 게이트 전극 사이에서 복수의 층들에 형성될 수 있다. 상기 제3 게이트 전극들 사이에는 제3 개구(164)가 구비되고 상기 제3 게이트 전극을 제3 방향으로 분리할 수 있다. 상기 제3 개구(164)는 셀 선택 라인(SSL) 컷팅 영역으로 제공될 수 있다. 상기 제3 개구(164) 내에는 절연 패턴이 채워질 수 있다. 일부 실시예에서, 상기 제2 및 제3 게이트 전극들의 제1 방향 사이에 1개 또는 복수의 더미 라인이 더 포함될 수도 있다. In example embodiments, the first gate electrode is formed on a lowermost layer, the third gate electrode is formed on an uppermost layer and at least one layer below it, and the second gate electrode is formed on the first gate electrode and the third gate electrode. It may be formed in a plurality of layers in between. A third opening 164 may be provided between the third gate electrodes and may separate the third gate electrode in a third direction. The third opening 164 may be provided as a cell selection line (SSL) cutting area. An insulating pattern may be filled in the third opening 164 . In some embodiments, one or more dummy lines may be further included between the second and third gate electrodes in the first direction.

상기 채널 구조물(140)은 전하 저장 구조물(132), 채널(134), 매립 절연 패턴(136) 및 캡핑 패턴(138)을 포함할 수 있다. The channel structure 140 may include a charge storage structure 132 , a channel 134 , a buried insulating pattern 136 , and a capping pattern 138 .

예시적인 실시예에서, 상기 채널 구조물(140)은 상기 게이트 전극들(180a) 및 제1 절연 패턴들(120a)을 관통하여 상기 베이스 패턴(116) 내부까지 연장될 수 있다. In an exemplary embodiment, the channel structure 140 may pass through the gate electrodes 180a and the first insulating patterns 120a and extend into the base pattern 116 .

일 예로, 상기 채널(134)은 상기 베이스 패턴(116) 내부까지 연장되고, 컵 형상을 가질 수 있다. 상기 전하 저장 구조물(132)은 상기 채널의 외측벽을 둘러싸는 형상을 가질 수 있다. 상기 전하 저장 구조물(132)은 순차적으로 적층된 제1 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 포함할 수 있다. 상기 매립 절연 패턴(136)은 상기 채널(134)에 의해 형성되는 내부 공간을 채우도록 필러(pillar) 형상을 가질 수 있다. 상기 캡핑 패턴(138)상기 매립 절연 패턴(136) 및 채널(134) 상에 형성되고, 폴리실리콘을 포함할 수 있다. 상기 캡핑 패턴(138)의 저면은 최상부의 게이트 전극(180a)의 상부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 캡핑 패턴(138)의 상부면은 상기 제1 층간 절연막(130) 상부면과 동일한 평면에 위치할 수 있다.For example, the channel 134 may extend to the inside of the base pattern 116 and have a cup shape. The charge storage structure 132 may have a shape surrounding an outer wall of the channel. The charge storage structure 132 may include a first blocking pattern, a charge storage pattern, and a tunnel insulating pattern sequentially stacked. The filling insulating pattern 136 may have a pillar shape to fill an inner space formed by the channel 134 . The capping pattern 138 may be formed on the filling insulating pattern 136 and the channel 134 and may include polysilicon. A bottom surface of the capping pattern 138 may be positioned higher than a top surface of the uppermost gate electrode 180a. In an exemplary embodiment, an upper surface of the capping pattern 138 may be positioned on the same plane as an upper surface of the first interlayer insulating layer 130 .

예시적인 실시예에서, 상기 스트링 선택 라인(SSL)에 해당하는 제3 게이트 전극들은 가장자리 부위가 계단 형상을 갖고 상기 제1 영역(A) 내에 위치할 수 있다. 즉, 상기 제3 게이트 전극들은 상기 제2 영역(B)까지 연장되지 않을 수 있다. 상기 제3 게이트 전극들의 계단의 노출부는 SSL의 패드로 제공될 수 있다. In an exemplary embodiment, the third gate electrodes corresponding to the string selection line SSL may have a stepped edge and may be located in the first region A. That is, the third gate electrodes may not extend to the second region (B). The exposed portion of the step of the third gate electrodes may be provided as a pad of the SSL.

상기 병합 패턴 구조물(52)은 게이트 전극들(180a)로부터 연장된 도전 패턴들과 제1 절연 패턴들(120a)이 반복 적층되는 제1 구조물과 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물이 병합된 형상을 가질 수 있다. 상기 병합 패턴 구조물들(52) 내부에는 상기 제2 방향으로 연장되는 트렌치들 또는 개구들이 포함되지 않을 수 있다. 따라서, 상기 병합 패턴 구조물들은 제3 방향으로 서로 이격되는 부위를 포함하지 않을 수 있다. 즉, 하나의 셀 블록 구조물에는 하나의 병합 패턴 구조물(52)이 구비될 수 있다. The merge pattern structure 52 includes a first structure in which conductive patterns extending from gate electrodes 180a and first insulating patterns 120a are repeatedly stacked, a first sacrificial pattern 122a, and first insulating patterns. The second structures 120a are repeatedly stacked may have a merged shape. Trenches or openings extending in the second direction may not be included inside the merge pattern structures 52 . Accordingly, the merge pattern structures may not include portions spaced apart from each other in the third direction. That is, one cell block structure may include one merge pattern structure 52 .

상기 병합 패턴 구조물(52)의 제2 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 따라서, 상기 병합 패턴 구조물(52)의 제2 방향의 가장자리 부위는 각 층별로 서로 다른 평면을 가질 수 있다. An edge portion of the merge pattern structure 52 in the second direction may have a stepped shape. Accordingly, the edge portion of the merge pattern structure 52 in the second direction may have a different plane for each layer.

상기 병합 패턴 구조물(52)에 포함되는 제1 절연 패턴(120a)은 상기 셀 구조물에 포함되는 제1 절연 패턴들(120a)과 동일한 물질로 구성될 수 있다. 즉, 상기 병합 패턴 구조물 및 셀 구조물의 제1 절연 패턴들(120a)은 서로 병합되어 제2 방향으로 연장된 형상을 가질 수 있다. The first insulating patterns 120a included in the merge pattern structure 52 may be made of the same material as the first insulating patterns 120a included in the cell structure. That is, the first insulating patterns 120a of the merge pattern structure and the cell structure may have a shape extending in the second direction by being merged with each other.

예시적인 실시예에서, 상기 병합 패턴 구조물(52)의 각 층을 평면에서 볼 때, 상기 각 층은 도전 라인 영역 및 절연 구조물 영역을 포함할 수 있다. In an exemplary embodiment, when each layer of the merge pattern structure 52 is viewed from a plan view, each layer may include a conductive line region and an insulating structure region.

이하에서는, 도 4 내지 도 7을 함께 참조하면서 상기 병합 패턴 구조물의 각 층에 대해 상세하게 설명한다.Hereinafter, each layer of the merge pattern structure will be described in detail with reference to FIGS. 4 to 7 .

도 4 내지 도 7에 도시된 것과 같이, 상기 각 층의 도전 라인 영역에는 도전 라인(180b), 패드 패턴 (180c) 및 연결 라인(180d)이 포함될 수 있다. As shown in FIGS. 4 to 7 , the conductive line region of each layer may include a conductive line 180b, a pad pattern 180c, and a connection line 180d.

상기 도전 라인(180b)은 상기 병합 패턴 구조물(52)의 제3 방향의 양 측 가장자리에 배치되고, 상기 제2 방향으로 연장되는 형상을 가질 수 있다. The conductive line 180b may be disposed on both edges of the merge pattern structure 52 in the third direction and extend in the second direction.

상기 패드 패턴(180c)은 상기 병합 패턴 구조물(52)의 각 층의 노출된 제2 방향의 가장자리 부위인 계단 부위에만 위치할 수 있다. 즉, 상기 패드 패턴(180c)은 상기 병합 패턴 구조물(52)에서 상기 상부층에 의해 커버되어 노출되지 않는 부위에는 위치하지 않을 수 있다. The pad pattern 180c may be positioned only at a step portion, which is an exposed edge portion of each layer of the merge pattern structure 52 in the second direction. That is, the pad pattern 180c may not be located in a portion of the merge pattern structure 52 that is covered by the upper layer and not exposed.

도 4 및 도 5에 도시된 것과 같이, 상기 패드 패턴(180c)은 상기 도전 라인(180b)의 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 형상을 가질 수 있다. 상기 패드 패턴(180c)은 상기 게이트 전극(180a)과 연결되어 하부 배선과 접촉하기 위한 실재 패드 영역이 될 수 있다. 예시적인 실시예에서, 상기 각 도전 라인들(180b)로부터 돌출되는 패드 패턴들(180c)은 서로 접촉하지 않을 수 있다. 따라서, 각 층의 패드 패턴들(180c)의 제3 방향의 사이는 절연 구조물 영역이 될 수 있다. 즉, 각 층의 패드 패턴들(180c)의 제3 방향의 사이에는 상기 제2 구조물이 배치될 수 있다. 상기 병합 패턴 구조물(52)의 각 층의 계단 부위에는 패드 패턴(180c) 및 제2 희생 패턴(128b)이 노출될 수 있다. As shown in FIGS. 4 and 5 , the pad pattern 180c may have a shape protruding in the third direction from an end of the conductive line 180b in the second direction. The pad pattern 180c may be connected to the gate electrode 180a to become an actual pad area to contact a lower wiring. In an exemplary embodiment, the pad patterns 180c protruding from each of the conductive lines 180b may not contact each other. Accordingly, an insulating structure region may be formed between the pad patterns 180c of each layer in the third direction. That is, the second structure may be disposed between the pad patterns 180c of each layer in the third direction. A pad pattern 180c and a second sacrificial pattern 128b may be exposed at step portions of each layer of the merge pattern structure 52 .

상기 연결 라인(180d)은 상기 제1 영역(A)과 인접하는 제2 영역(B)에 구비되며 상기 제3 방향으로 연장될 수 있다. 따라서, 상기 연결 라인(180d)은 상기 셀 블록 구조물에 포함되는 동일한 층의 게이트 전극들(180a)과 상기 도전 라인(180b)을 서로 연결시킬 수 있다. The connection line 180d is provided in a second area B adjacent to the first area A and may extend in the third direction. Accordingly, the connection line 180d may connect the gate electrodes 180a of the same layer included in the cell block structure and the conductive line 180b to each other.

따라서, 동일한 층의 게이트 전극들(180a)은 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)과 전기적으로 연결되는 구조를 가질 수 있다. Accordingly, the gate electrodes 180a of the same layer may have a structure electrically connected to the connection line 180d, the conductive line 180b, and the pad pattern 180c.

예시적인 실시예에서, 상기 각 층의 상기 연결 라인(180d) 및 도전 라인(180b)은 평면도에서 볼 때, ㄷ자 형상을 가질 수 있다. In an exemplary embodiment, the connection line 180d and the conductive line 180b of each layer may have a U-shape when viewed from a plan view.

예시적인 실시예에서, 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 상기 제1 영역(A)에 형성되는 게이트 전극들(180a)과 실질적으로 동일한 도전 물질을 포함할 수 있다.In an exemplary embodiment, the connection line 180d, the conductive line 180b, and the pad pattern 180c may include substantially the same conductive material as the gate electrodes 180a formed in the first region A. can

예시적인 실시예에서, 평면도에서 볼 때, 상기 패드 패턴(180c)은 제2 방향의 계단 끝부분에서는 직선 형상을 갖고, 상기 제2 방향의 계단 끝부분과 대향하는 부위에서는 사선 형상을 가지거나 라운드된 형상을 가질 수 있다. 일부 실시예에서, 평면도에서 볼 때, 상기 패드 패턴(180c)은 제2 방향의 계단 끝부분과 대향하는 부위 및 이와 대향하는 부위는 직선 형상을 가질 수 있다. 이 경우, 도 6에 도시된 것과 같이, 평면도에서 볼 때, 상기 패드 패턴(180c)은 직사각형 형상을 가질 수 있다. 그러나, 상기 패드 패턴(180c)의 평면 형상은 이에 한정되지는 않는다. In an exemplary embodiment, when viewed from a plan view, the pad pattern 180c has a linear shape at the end of the stairs in the second direction, and has an oblique shape or a round shape at a portion facing the end of the stairs in the second direction. may have a shape. In some embodiments, when viewed from a plan view, a portion of the pad pattern 180c facing the end of the step in the second direction and a portion facing the step may have a straight line shape. In this case, as shown in FIG. 6 , when viewed from a plan view, the pad pattern 180c may have a rectangular shape. However, the planar shape of the pad pattern 180c is not limited thereto.

예시적인 실시예에서, 상기 각 층의 절연 구조물 영역에는 제1 희생 패턴이 구비될 수 있다. 각 층의 절연 구조물 영역의 상기 제1 방향의 아래에는 상기 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물이 배치될 수 있다. 상기 제1 희생 패턴(122a)은 상기 제1 절연 패턴들(120a)과 식각 선택비가 높은 물질을 포함할 수 있다. 예를들어, 상기 제1 절연 패턴(120a)은 실리콘 산화물을 포함하고 상기 제1 희생 패턴(122a)은 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있다.In an exemplary embodiment, a first sacrificial pattern may be provided in an insulating structure region of each layer. A second structure in which the first sacrificial pattern 122a and the first insulating patterns 120a are repeatedly stacked may be disposed below the insulating structure region of each layer in the first direction. The first sacrificial pattern 122a may include a material having a high etch selectivity with respect to the first insulating patterns 120a. For example, the first insulating pattern 120a may include silicon oxide, and the first sacrificial pattern 122a may include silicon nitride or silicon oxynitride.

예시적인 실시예에서, 각 층의 상기 패드 패턴(180c)의 제1 방향의 아래는 상기 제2 구조물이 구비될 수 있다. 즉, 상기 패드 패턴(180c)의 제1 방향의 아래에는 제1 희생 패턴(122a) 및 제1 절연 패턴(120a)이 번갈아 반복 적층될 수 있다. In an exemplary embodiment, the second structure may be provided below the pad pattern 180c of each layer in the first direction. That is, the first sacrificial pattern 122a and the first insulating pattern 120a may be alternately and repeatedly stacked under the pad pattern 180c in the first direction.

예시적인 실시예들에 있어서, 상기 패드 패턴(180c)은 동일한 층에 형성되는 게이트 전극들(180a)에 비해 상면의 높이가 높고 상대적으로 두꺼운 두께를 가질 수 있다. In example embodiments, the pad pattern 180c may have a higher upper surface and a relatively thicker thickness than the gate electrodes 180a formed on the same layer.

상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 병합 패턴 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)가 포함될 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 상기 병합 패턴 구조물의 제3 방향의 가장자리에 위치하는 계단 부위를 관통할 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 상기 베이스 절연막(118) 내부까지 연장될 수 있다. A support 150 extending in the first direction passing through the second interlayer insulating layer 146 , the first interlayer insulating layer 130 , and the merge pattern structure may be included. In an exemplary embodiment, the support 150 may pass through a step portion positioned at an edge of the merge pattern structure in the third direction. In an exemplary embodiment, the support 150 may extend to the inside of the base insulating layer 118 .

예시적인 실시예에서, 상기 지지대(150)는 실리콘 산화물을 포함하는 필러 형상을 가질 수 있다. 일부 실시예에서, 상기 지지대(150)는 상기 제1 영역(A)에 형성되는 채널 구조물(140)과 실질적으로 동일한 형상을 가질 수도 있다. In an exemplary embodiment, the support 150 may have a pillar shape containing silicon oxide. In some embodiments, the support 150 may have substantially the same shape as the channel structure 140 formed in the first region (A).

예시적인 실시예에서, 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 패턴(180d)은 동일한 금속 물질을 포함할 수 있다. 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 패턴(180d)은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어 패턴은 상기 금속 패턴의 표면을 둘러싸는 형상을 가질 수 있다. 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금, 코발트 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 베리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. In an exemplary embodiment, the gate electrode 180a, the conductive line 180b, the pad pattern 180c, and the connection pattern 180d may include the same metal material. The gate electrode 180a, the conductive line 180b, the pad pattern 180c, and the connection pattern 180d may include a barrier pattern and a metal pattern. The barrier pattern may have a shape surrounding a surface of the metal pattern. The metal pattern may include, for example, a metal having low electrical resistance, such as tungsten, titanium, tantalum, platinum, or cobalt, and the barrier pattern may include, for example, a metal nitride such as titanium nitride or tantalum nitride. can

상기 CSL(206)은 상기 제2 방향으로 연장될 수 있다. 또한, 상기 CSL(206)은 상기 제1 방향으로 연장되어 상기 베이스 패턴(116)의 하부에 형성되는 하부 도전 패턴(112)과 연결될 수 있다. 일부 실시예에서, 상기 CSL(206)은 상기 베이스 패턴(116)과 연결될 수도 있다. 상기 CSL(206)의 상부면은 상기 제2 층간 절연막(146) 상부면과 동일한 평면에 위치할 수 있다. 상기 CSL(206)은 상기 제2 절연 패턴(190)을 관통하므로, 상기 CSL(206)의 측벽은 상기 제2 절연 패턴(190)에 의해 둘러싸여 있을 수 있다. The CSL 206 may extend in the second direction. In addition, the CSL 206 may extend in the first direction and be connected to the lower conductive pattern 112 formed under the base pattern 116 . In some embodiments, the CSL 206 may be connected to the base pattern 116 . An upper surface of the CSL 206 may be positioned on the same plane as an upper surface of the second interlayer insulating layer 146 . Since the CSL 206 passes through the second insulating pattern 190 , sidewalls of the CSL 206 may be surrounded by the second insulating pattern 190 .

예시적인 실시예에서, 도 6 및 도 7에 도시된 것과 같이, 상기 셀 콘택 플러그(202)는 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 상기 패드 패턴(180c)과 그 하부의 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여, 상기 하부 층간 절연막(110) 내에 위치하는 상기 하부 패드 패턴(108a)의 상부면과 접촉할 수 있다. In an exemplary embodiment, as shown in FIGS. 6 and 7 , the cell contact plug 202 includes the second interlayer insulating layer 146 and the first interlayer insulating layer 130 positioned in the second region (B). ) and the pad pattern 180c, the merged pattern structure thereunder, and the base insulating layer 118, and may contact the upper surface of the lower pad pattern 108a located in the lower interlayer insulating layer 110. .

예시적인 실시예에서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)을 관통하므로, 상기 패드 패턴(180c) 내에는 홀이 구비될 수 있다. 또한, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c) 내에 구비되는 홀의 측벽과 접촉할 수 있다. In an exemplary embodiment, since the cell contact plug 202 passes through the pad pattern 180c, a hole may be provided in the pad pattern 180c. Also, the cell contact plug 202 may contact a sidewall of a hole provided in the pad pattern 180c.

이와같이, 각 층의 패드 패턴(180c)의 제1 방향으로 위에는 제1 및 제2 층간 절연막들(130, 146)이 위치할 수 있고, 상기 각 층의 패드 패턴의 제1 방향으로 아래에는 상기 병합 패턴 구조물에서 제1 희생 패턴(122a) 및 제1 절연 패턴(120)이 반복 적층되는 제2 구조물이 위치할 수 있다. 따라서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)의 상,하부에 위치하는 절연 물질들을 관통하면서, 상기 패드 패턴(180c) 및 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. 그러므로, 상기 셀 콘택 플러그(202)에 의해 상기 각 층의 게이트 전극들(180a)과 하부의 페리 회로들이 전기적으로 연결될 수 있다. As such, the first and second interlayer insulating films 130 and 146 may be positioned above the pad pattern 180c of each layer in the first direction, and below the pad pattern 180c of each layer in the first direction. A second structure in which the first sacrificial pattern 122a and the first insulating pattern 120 are repeatedly stacked may be located in the pattern structure. Accordingly, the cell contact plug 202 may electrically connect the pad pattern 180c and the lower pad pattern 108a while penetrating insulating materials positioned above and below the pad pattern 180c. Therefore, the gate electrodes 180a of each layer and the lower peripheral circuits may be electrically connected by the cell contact plug 202 .

예시적인 실시예에서, 상기 셀 콘택 플러그(202) 상에는 별도의 상부 배선들이 구비되지 않을 수 있다. 상기 셀 콘택 플러그(202)의 상부면은 단지 절연 물질, 예를들어 제3 층간 절연막(210)과 접촉할 수 있다. 즉, 상기 셀 블록 구조물의 각 층 게이트 전극들(180a)과 연결되는 셀 콘택 플러그(202)는 하부에 위치하는 하부 패드 패턴(108a)과 직접 접촉할 수 있다.In an exemplary embodiment, separate upper wires may not be provided on the cell contact plug 202 . An upper surface of the cell contact plug 202 may only contact an insulating material, for example, the third interlayer insulating layer 210 . That is, the cell contact plug 202 connected to the gate electrodes 180a of each layer of the cell block structure may directly contact the lower pad pattern 108a positioned below.

따라서, 상기 게이트 전극들(180a)과 연결되는 배선들이 매우 간단해질 수 있다. Accordingly, wirings connected to the gate electrodes 180a can be very simple.

예시적인 실시예에서, 상기 병합 패턴 구조물(52)에서, 상기 연결 라인(180d)의 측방으로 상기 도전 라인들(180b)의 제3 방향의 사이 부위는 상기 제2 구조물이 위치할 수 있다. 즉, 상기 부위에는 절연 물질만이 구비되고, 도전 패턴들이 구비되지 않을 수 있다. In an exemplary embodiment, in the merge pattern structure 52 , the second structure may be located in a portion between the conductive lines 180b in the third direction toward the side of the connection line 180d. That is, only an insulating material may be provided in the portion, and conductive patterns may not be provided.

예시적인 실시예에서, 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 제2 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 상기 하부 배선(108)과 접촉하는 관통 비아 콘택(204)을 더 포함할 수 있다. In an exemplary embodiment, the lower interlayer insulating film ( 110) may further include a through via contact 204 contacting the lower wiring 108 .

예시적인 실시예에서, 상기 제2 영역(B)에서 상기 병합 패턴 구조물(52)의 측방으로 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 상기 하부 배선(108)과 접촉하는 비아 콘택(208)을 더 포함할 수 있다. In an exemplary embodiment, the second interlayer insulating film 146, the first interlayer insulating film 130, and the base insulating film 118 are passed through the merge pattern structure 52 in the second region (B) to the side. A via contact 208 contacting the lower interconnection 108 in the lower interlayer insulating layer 110 may be further included.

상기 관통 비아 콘택(204) 및 비아 콘택(208)은 상기 게이트 전극들(180a)과 전기적으로 연결되지 않을 수 있다. 상기 관통 비아 콘택(204) 및 비아 콘택(208)은 상기 게이트 전극(180a) 이외의 구성요소들과 하부의 페리 회로를 서로 연결시키는 콘택일 수 있다. The through via contact 204 and the via contact 208 may not be electrically connected to the gate electrodes 180a. The through via contact 204 and the via contact 208 may be contacts connecting elements other than the gate electrode 180a and a lower periphery circuit to each other.

상기 제2 층간 절연막(146) 상에는 제3 층간 절연막(210)이 구비될 수 있다. A third interlayer insulating film 210 may be provided on the second interlayer insulating film 146 .

상기 제3 층간 절연막(210)을 관통하여 제1 상부 콘택(222) 및 제2 상부 콘택(224)이 구비될 수 있다. 또한, 상기 제3 층간 절연막(210) 및 제2 층간 절연막(146)을 관통하여 제3 상부 콘택(228)이 구비될 수 있다. A first upper contact 222 and a second upper contact 224 may be provided through the third interlayer insulating layer 210 . In addition, a third upper contact 228 may be provided through the third interlayer insulating layer 210 and the second interlayer insulating layer 146 .

예시적인 실시예에서, 상기 제1 상부 콘택(222)은 상기 CSL(206)의 상부면과 접촉할 수 있다. 상기 제2 상부 콘택(224)은 상기 관통 비아 콘택(204) 및 비아 콘택(208)의 상부면과 접촉할 수 있다. 상기 제3 상부 콘택(228)은 상기 캡핑 패턴(138)의 상부면과 접촉할 수 있다. In an exemplary embodiment, the first upper contact 222 may contact the upper surface of the CSL 206 . The second upper contact 224 may contact upper surfaces of the through via contact 204 and the via contact 208 . The third upper contact 228 may contact a top surface of the capping pattern 138 .

상기 제1 상부 콘택(222)은 제1 상부 배선(232)과 연결될 수 있다. 상기 제2 상부 콘택(224)은 제2 상부 배선(234)과 연결될 수 있다. 또한, 상기 제3 상부 콘택(228)은 제3 상부 배선(238)과 전기적으로 연결될 수 있다. 상기 제3 상부 배선(238)은 비트 라인으로 제공될 수 있다. The first upper contact 222 may be connected to the first upper wire 232 . The second upper contact 224 may be connected to the second upper wire 234 . Also, the third upper contact 228 may be electrically connected to the third upper wire 238 . The third upper wiring 238 may serve as a bit line.

예시적인 실시예에서, 상기 제3 층간 절연막(210), 제2 층간 절연막(146), 제1 층간 절연막(130)을 관통하여 상기 제3 게이트 전극들의 패드 부위와 접촉하는 SSL 콘택(240)이 더 구비될 수 있다. 또한, 상기 SSL 콘택과 접촉하는 제4 상부 배선(242)이 더 구비될 수 있다.In an exemplary embodiment, the SSL contact 240 penetrates the third interlayer insulating film 210, the second interlayer insulating film 146, and the first interlayer insulating film 130 and contacts the pad portions of the third gate electrodes. More may be provided. In addition, a fourth upper wire 242 contacting the SSL contact may be further provided.

이 때, 상기 셀 콘택 플러그(202) 상에는 콘택 및 배선이 형성되지 않을 수 있다. In this case, contacts and wires may not be formed on the cell contact plug 202 .

도시하지는 않았지만, 상기 제1 내지 제4 상부 배선들(232, 234, 238, 242)을 덮는 제4 층간 절연막이 더 구비될 수 있다. Although not shown, a fourth interlayer insulating layer covering the first to fourth upper interconnections 232 , 234 , 238 , and 242 may be further provided.

상기 수직형 메모리 장치는 각 층 메모리 셀의 게이트 전극과 하부의 회로 패턴은 상기 셀 콘택 플러그를 통해 전기적으로 연결될 수 있다. 즉, 상기 셀 콘택 플러그는 하나의 층의 게이트 전극과 연결된 패드 패턴을 관통함으로써 상기 게이트 전극과 하부의 회로 패턴을 전기적으로 연결할 수 있다. 이 때, 상기 패드 패턴의 상, 하부에는 절연 물질만이 적층되므로, 상기 셀 콘택 플러그는 상기 절연 물질들을 관통할 수 있다. 따라서, 상기 셀 콘택 플러그는 상기 절연 물질들에 의해 다른 층의 게이트 전극들과는 서로 전기적으로 연결되지 않을 수 있다. In the vertical memory device, a gate electrode of each memory cell layer and a lower circuit pattern may be electrically connected through the cell contact plug. That is, the cell contact plug may electrically connect the gate electrode and the lower circuit pattern by penetrating a pad pattern connected to the gate electrode of one layer. In this case, since only insulating materials are stacked on top and bottom of the pad pattern, the cell contact plug may pass through the insulating materials. Accordingly, the cell contact plug may not be electrically connected to gate electrodes of other layers by the insulating materials.

도 8 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 8 to 30 are plan views and cross-sectional views illustrating a method of manufacturing a vertical memory device according to example embodiments.

도 12, 18, 21 및 24는 평면도들이고, 도 8-11, 13-17, 19, 20, 22, 23 및 25-30은 단면도들이다. 12, 18, 21 and 24 are plan views, and FIGS. 8-11, 13-17, 19, 20, 22, 23 and 25-30 are cross-sectional views.

이때, 도 8-11, 13-16, 19, 22, 25, 27 및 29는 도 1의 I-I' 부위 및 II-II' 부위의 단면도들이고, 도 17, 20, 23, 26, 28 및 30은 도 1의 III-III' 부위의 단면도들이다. At this time, FIGS. 8-11, 13-16, 19, 22, 25, 27 and 29 are cross-sectional views of II' and II-II' of FIG. 1, and FIGS. 17, 20, 23, 26, 28 and 30 are These are cross-sectional views of III-III' of FIG. 1 .

도 8을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다. Referring to FIG. 8 , circuit patterns constituting a periphery circuit are formed on a substrate 100 , and a lower interlayer insulating film 110 covering the circuit patterns is formed.

상기 기판(100)에 트렌치 소자 분리 공정을 수행하여, 상부에 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역을 형성할 수 있다. A trench device isolation process may be performed on the substrate 100 to form a field region on which the device isolation pattern 102 is formed and an active region on which the device isolation pattern 102 is not formed.

상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 상기 하부 트랜지스터들(104)은 게이트 구조물(104b) 및 불순물 영역들(104a)을 포함할 수 있다. 상기 하부 콘택 플러그들(106)은 상기 게이트 구조물(104b) 및/또는 불순물 영역(104a)과 접촉하도록 형성될 수 있다. 상기 하부 배선들(108)은 상기 하부 콘택 플러그들(106)과 전기적으로 연결될 수 있다. The circuit pattern may include lower transistors 104 , lower contact plugs 106 , lower wires 108 , and the like. The lower transistors 104 may include a gate structure 104b and impurity regions 104a. The lower contact plugs 106 may be formed to contact the gate structure 104b and/or the impurity region 104a. The lower wires 108 may be electrically connected to the lower contact plugs 106 .

상기 하부 배선들(108) 중에 일부는 이 후에 설명하는 패드 패턴들과 제1 방향으로 대향하도록 배치될 수 있고, 이는 하부 패드 패턴들(108a)로 칭할 수 있다. 도시하지는 않았지만, 상기 하부 콘택 플러그들(106), 하부 배선들(108)은 다층으로 형성될 수도 있다. Some of the lower interconnections 108 may be arranged to face pad patterns described later in a first direction, which may be referred to as lower pad patterns 108a. Although not shown, the lower contact plugs 106 and the lower wires 108 may be formed in multiple layers.

도 9를 참조하면, 상기 제1 영역(A)과 대향하는 하부 층간 절연막(110) 상에 순차적으로 적층되는 하부 도전 패턴(112) 및 베이스 패턴(116)을 형성한다. 상기 제2 영역(B)과 대향하는 하부 층간 절연막(110) 상에는 상기 하부 도전 패턴(112) 및 베이스 패턴(116)의 측벽을 커버하는 베이스 절연막(118)을 형성한다. 예시적인 실시예에서, 상기 베이스 패턴(116) 및 베이스 절연막(118)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다. Referring to FIG. 9 , a lower conductive pattern 112 and a base pattern 116 are sequentially stacked on the lower interlayer insulating layer 110 facing the first region A. A base insulating layer 118 covering sidewalls of the lower conductive pattern 112 and the base pattern 116 is formed on the lower interlayer insulating layer 110 facing the second region (B). In an exemplary embodiment, top surfaces of the base pattern 116 and the base insulating layer 118 may be positioned on substantially the same plane.

도 10을 참조하면, 상기 베이스 패턴(116) 및 베이스 절연막(118) 상에 제1 절연막(120) 및 제1 희생막(122)을 교대로 반복적으로 적층할 수 있다. 상기 제1 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(122)은 상기 제1 절연막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. Referring to FIG. 10 , a first insulating layer 120 and a first sacrificial layer 122 may be alternately and repeatedly stacked on the base pattern 116 and the base insulating layer 118 . The first insulating layer 120 may include silicon oxide. The first sacrificial layer 122 may include a material having an etch selectivity with respect to the first insulating layer 120 , for example, a nitride such as silicon nitride.

도 11 및 도 12를 참조하면, 상기 제1 절연막(120) 및 제1 희생막(122)이 반복 적층된 구조물을 패터닝함으로써, 상기 제2 영역(B)에서 계단 형상을 갖는 예비 몰드 구조물(126)을 형성할 수 있다. Referring to FIGS. 11 and 12 , a preliminary mold structure 126 having a stepped shape in the second region B is formed by patterning a structure in which the first insulating film 120 and the first sacrificial film 122 are repeatedly stacked. ) can be formed.

상기 예비 몰드 구조물(126)의 계단 구조를 형성하기 위하여, 최상부의 제1 절연막(120) 상에 포토레지스트 패턴을 형성하고, 이를 이용하여 한 층의 제1 절연막(120) 및 제1 희생막(122)을 식각한다. 이 후, 상기 포토레지스트 패턴의 가장자리를 일부 제거한 후, 이를 식각 마스크로 사용하여 노출되는 제1 절연막(120) 및 제1 희생막(122)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 복수개의 계단들을 포함하는 상기 예비 몰드 구조물(126)이 형성될 수 있다. In order to form the stepped structure of the preliminary mold structure 126, a photoresist pattern is formed on the uppermost first insulating film 120, and using this, the first insulating film 120 and the first sacrificial film ( 122) is etched. Thereafter, after removing a portion of the edge of the photoresist pattern, a trimming process is performed in which the exposed first insulating layer 120 and the first sacrificial layer 122 are etched again using the edge as an etching mask. By repeatedly performing the trimming process, the preliminary mold structure 126 including a plurality of steps may be formed.

예시적인 실시예에서, 상기 예비 몰드 구조물(126)의 각 층의 계단들은 상기 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 적층되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 예비 몰드 구조물(126)의 각 계단의 상부면에는 상기 제1 희생 패턴들(122a)이 노출될 수 있다.In an exemplary embodiment, steps of each layer of the preliminary mold structure 126 may have a structure in which the first insulating pattern 120a and the first sacrificial pattern 122a are stacked. In an exemplary embodiment, the first sacrificial patterns 122a may be exposed on an upper surface of each step of the preliminary mold structure 126 .

일부 실시예에서, 상기 제1 영역(A)의 상기 제2 방향의 가장자리에는 SSL 및/또는 더미 라인과 전기적으로 연결되는 패드로 제공되기 위한 계단들이 형성될 수 있다. 즉, 상기 예비 몰드 구조물의 최상부에 위치하는 복수개의 계단(예를들어, 2개 내지 4개의 계단)은 상기 제1 영역(A)에 위치할 수 있다. 또한, 도 12에서 보여지듯이, 상기 제1 및 제2 영역(A, B)에 형성된 계단들 사이에 위치하는 계단의 상부면은 상대적으로 넓은 제2 방향의 폭을 가질 수 있다. In some embodiments, steps may be formed at edges of the first area A in the second direction to serve as pads electrically connected to SSL and/or dummy lines. That is, a plurality of stairs (eg, 2 to 4 stairs) located at the top of the preliminary mold structure may be located in the first area (A). Also, as shown in FIG. 12 , an upper surface of the stairs positioned between the stairs formed in the first and second regions A and B may have a relatively wide width in the second direction.

도 13을 참조하면, 상기 예비 몰드 구조물(126)의 표면 상에 제2 희생막(128)을 형성할 수 있다. 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 동일한 실리콘 질화물 계열의 물질을 포함하지만, 상기 제1 희생 패턴(122a)에 비해 높은 식각율을 갖도록 형성한다. 즉, 동일한 습식 식각 공정에서, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)보다 빠르게 식각될 수 있다. 일 예로, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 다른 전구체를 사용하여 형성할 수 있다. 다른 예로, 상기 제2 희생막(128)은 상기 제1 희생 패턴(122a)과 다른 증착 공정을 사용하여 형성할 수도 있다. Referring to FIG. 13 , a second sacrificial layer 128 may be formed on the surface of the preliminary mold structure 126 . The second sacrificial layer 128 includes the same silicon nitride-based material as the first sacrificial pattern 122a, but has a higher etching rate than the first sacrificial pattern 122a. That is, in the same wet etching process, the second sacrificial layer 128 may be etched faster than the first sacrificial pattern 122a. For example, the second sacrificial layer 128 may be formed using a precursor different from that of the first sacrificial pattern 122a. As another example, the second sacrificial layer 128 may be formed using a different deposition process from that of the first sacrificial pattern 122a.

상기 제2 희생막(128)은 상기 예비 몰드 구조물(126)의 최상부면, 상기 계단의 상부면 및 계단의 측벽 상에 컨포멀하게 형성될 수 있다. The second sacrificial layer 128 may be conformally formed on an uppermost surface of the preliminary mold structure 126 , an upper surface of the stairs, and sidewalls of the stairs.

도 14를 참조하면, 상기 제2 희생막(128)의 표면 상에 플라즈마 표면 처리 공정을 수행한다. 상기 플라즈마 표면 처리 공정은 상기 제2 희생막(128)의 상부 표면의 일부 두께만큼 데미지가 가해지도록 수행할 수 있다.Referring to FIG. 14 , a plasma surface treatment process is performed on the surface of the second sacrificial layer 128 . The plasma surface treatment process may be performed such that damage is applied to a partial thickness of the upper surface of the second sacrificial layer 128 .

상기 플라즈마 표면 처리 공정을 수행하면, 상기 플라즈마가 상기 제1 방향으로 직진성을 가지면서 인가될 수 있다. 이에따라, 상기 계단의 측벽 부위에 형성되는 제2 희생막(128)에는 플라즈마 데미지가 거의 발생되지 않을 수 있다. When the plasma surface treatment process is performed, the plasma may be applied while having linearity in the first direction. Accordingly, plasma damage may hardly occur in the second sacrificial layer 128 formed on the sidewall of the stairs.

한편, 상기 계단의 상부면에 노출되는 제2 희생막(128)의 상부는 플라즈마 데미지가 가해진 제3 희생 패턴(128b)으로 제공되고, 상기 계단의 상부면에 형성되는 제2 희생막(128)의 하부는 플라즈마 데미지가 가해지지 않은 제2 희생 패턴(128a)으로 제공될 수 있다. Meanwhile, the upper portion of the second sacrificial layer 128 exposed on the upper surface of the stairs is provided as a third sacrificial pattern 128b to which plasma damage has been applied, and the second sacrificial layer 128 formed on the upper surface of the stairs A lower portion of may be provided as a second sacrificial pattern 128a to which plasma damage is not applied.

플라즈마 처리된 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)에 비해 막의 밀도가 높고 막 내의 불순물 농도가 증가될 수 있다. 따라서, 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)보다 낮은 식각율을 가질 수 있다. 즉, 동일한 습식 식각 공정에서, 상기 제3 희생 패턴(128b)은 상기 제2 희생 패턴(128a)보다 느리게 식각될 수 있다. The plasma-processed third sacrificial pattern 128b may have a higher film density than the second sacrificial pattern 128a and an increased impurity concentration in the film. Accordingly, the third sacrificial pattern 128b may have a lower etch rate than the second sacrificial pattern 128a. That is, in the same wet etching process, the third sacrificial pattern 128b may be etched more slowly than the second sacrificial pattern 128a.

도 15를 참조하면, 상기 각 계단의 측벽에 형성되는 제2 희생막(128)을 선택적으로 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. Referring to FIG. 15 , the second sacrificial layer 128 formed on the sidewall of each step is selectively removed. The removal process may include a wet etching process.

상기 각 계단의 측벽에 형성되는 제2 희생막(128)은 상기 제3 희생 패턴(128b)보다 식각율이 높기 때문에 상기 식각 공정에서 빠르게 식각될 수 있다. 따라서, 상기 제3 희생 패턴(128b) 및 그 하부의 제2 희생 패턴(128a)은 거의 식각되지 않도록 하면서 상기 각 계단의 측벽에 형성되는 제2 희생막(128)만을 선택적으로 식각할 수 있다. Since the second sacrificial layer 128 formed on the sidewall of each step has a higher etching rate than the third sacrificial pattern 128b, it can be quickly etched in the etching process. Accordingly, only the second sacrificial layer 128 formed on the sidewall of each step may be selectively etched while the third sacrificial pattern 128b and the second sacrificial pattern 128a below the third sacrificial pattern 128b are hardly etched.

상기 공정을 수행하면, 상기 예비 몰드 구조물(126)에서 계단 부위, (즉, 노출된 가장자리 부위)는 제1 절연 패턴(120a), 제1 희생 패턴(122a), 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 적층되는 형상을 가질 수 있다. When the process is performed, the step portion (ie, the exposed edge portion) of the preliminary mold structure 126 is formed by the first insulating pattern 120a, the first sacrificial pattern 122a, the second sacrificial pattern 128a, and the The third sacrificial pattern 128b may have a stacked shape.

예시적인 실시예에서, 상기 제1 희생 패턴(122a)은 제1 식각율을 갖고, 상기 제2 희생 패턴(128a)은 상기 제1 식각율보다 높은 제2 식각율을 갖고, 상기 제3 희생 패턴(128b)은 상기 제1 식각율보다 낮은 제3 식각율을 가질 수 있다. In an exemplary embodiment, the first sacrificial pattern 122a has a first etching rate, the second sacrificial pattern 128a has a second etching rate higher than the first etching rate, and the third sacrificial pattern 122a has a second etching rate. (128b) may have a third etch rate lower than the first etch rate.

한편, 상기 제2 영역(B)의 상기 예비 몰드 구조물(126)에서, 상부에 위치하는 막에 의해 커버되어 외부에 노출되지 않는 부위, 즉, 상기 계단 부위의 제1 방향의 아래에 위치하는 부위는 상기 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 적층되는 형상을 가질 수 있다. Meanwhile, in the preliminary mold structure 126 of the second area B, a portion covered by an upper film and not exposed to the outside, that is, a portion located below the step portion in the first direction may have a shape in which the first insulating pattern 120a and the first sacrificial pattern 122a are stacked.

이와같이, 상기 제1 희생 패턴(122a)의 제2 방향의 가장자리 부위 상에는 상기 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 더 적층됨으로써 다른 부위에 비해 상면의 높이가 더 높을 수 있다. As such, since the second sacrificial pattern 128a and the third sacrificial pattern 128b are further stacked on the edge portion of the first sacrificial pattern 122a in the second direction, the height of the upper surface may be higher than that of other portions. .

도 16을 참조하면, 상기 예비 몰드 구조물(126)을 덮는 절연막을 형성하고 평탄화함으로써 제1 층간 절연막(130)을 형성한다. 이 후, 상기 제1 층간 절연막(130) 및 예비 몰드 구조물(126)을 관통하여 상기 베이스 패턴(116)까지 연장되는 채널 구조물(140)을 형성한다. 예시적인 실시예에서, 상기 채널 구조물(140)은 상기 제1 영역(A)에 위치하는 예비 몰드 구조물(126)을 관통하도록 형성될 수 있다. 상기 채널 구조물(140)은 전하 저장 구조물(132), 채널(134), 매립 절연 패턴(136) 및 캡핑 패턴(138)을 포함할 수 있다. Referring to FIG. 16 , a first interlayer insulating layer 130 is formed by forming and planarizing an insulating layer covering the preliminary mold structure 126 . Thereafter, a channel structure 140 extending to the base pattern 116 through the first interlayer insulating layer 130 and the preliminary mold structure 126 is formed. In an exemplary embodiment, the channel structure 140 may be formed to pass through the preliminary mold structure 126 located in the first region (A). The channel structure 140 may include a charge storage structure 132 , a channel 134 , a buried insulating pattern 136 , and a capping pattern 138 .

구체적으로, 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 식각하고 상기 베이스 패턴(116)도 일부 식각하여 상기 베이스 패턴(116)의 내부까지 연장되는 채널홀들(hole)을 형성할 수 있다. Specifically, the first insulating patterns 120a and the first sacrificial patterns 122a are etched and the base pattern 116 is partially etched to form channel holes extending to the inside of the base pattern 116. ) can be formed.

상기 채널홀들 측벽 상에 터널 절연 패턴, 전하 저장 패턴 및 블로킹 패턴을 포함하는 전하 저장 구조물(132)을 형성할 수 있다. 이 후, 상기 전하 저장 구조물(132) 및 베이스 패턴(116) 상에 채널막을 형성하고, 상기 채널막 상에 상기 채널홀을 채우도록 매립 절연막을 형성한다. 상기 매립 절연막 및 채널막을 평탄화하여 상기 채널홀 내에 채널 패턴 및 매립 절연막을 형성할 수 있다. 이 후, 상기 매립 절연막 및 채널막의 상부를 일부를 제거하여 상기 매립 절연 패턴(136) 및 채널(134)을 형성하고, 상기 매립 절연 패턴(136) 및 채널(134) 상에 생성되는 리세스 내부에 캡핑 패턴(138)을 형성할 수 있다. 상기 캡핑 패턴(138)은 폴리실리콘을 포함할 수 있다.A charge storage structure 132 including a tunnel insulating pattern, a charge storage pattern, and a blocking pattern may be formed on sidewalls of the channel holes. Thereafter, a channel film is formed on the charge storage structure 132 and the base pattern 116, and a filling insulating film is formed on the channel film to fill the channel hole. A channel pattern and a filling insulating layer may be formed in the channel hole by planarizing the filling insulating layer and the channel layer. Thereafter, portions of upper portions of the filling insulating layer and the channel layer are removed to form the filling insulating pattern 136 and the channel 134, and inside the recess formed on the filling insulating pattern 136 and the channel 134. A capping pattern 138 may be formed thereon. The capping pattern 138 may include polysilicon.

도 17 및 도 18을 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146) 및 제1 층간 절연막(130) 및 예비 몰드 구조물(126)을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. Referring to FIGS. 17 and 18 , a second interlayer insulating layer 146 is formed on the first interlayer insulating layer 130 . In addition, a support 150 extending in the first direction is formed through the second interlayer insulating film 146 and the first interlayer insulating film 130 and the pre-mold structure 126 located in the second region (B). can do.

구체적으로, 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 식각함으로써 상기 베이스 절연막(118)의 내부까지 연장되는 더미홀들을 형성할 수 있다. Specifically, by etching the second interlayer insulating film 146, the first interlayer insulating film 130, the first insulating patterns 120a, and the first sacrificial patterns 122a located in the second region (B). Dummy holes extending to the inside of the base insulating layer 118 may be formed.

예시적인 실시예에서, 상기 더미홀들은 셀 블록 구조물이 형성되는 부위의 제2 방향의 가장자리에 배치될 수 있다. 즉, 상기 더미홀들은 블록 컷 영역, 즉 CSL형성 영역과 인접할 수 있다. 상기 더미홀들은 상기 제2 방향으로 나란하게 배치될 수 있다. 일부 실시예에서, 상기 더미홀들은 상기 워드 라인 컷 영역과 인접하는 부위의 SSL의 패드 부위에도 추가적으로 형성될 수도 있다. In an exemplary embodiment, the dummy holes may be disposed at an edge in the second direction of a region where a cell block structure is formed. That is, the dummy holes may be adjacent to a block cut area, that is, a CSL formation area. The dummy holes may be arranged in parallel in the second direction. In some embodiments, the dummy holes may be additionally formed in a pad portion of the SSL adjacent to the word line cut region.

이 후, 상기 더미홀들 내부를 채우도록 절연막을 형성하고, 상기 제2 층간 절연막(146)의 상부가 노출되도록 상기 절연막을 평탄화하여 상기 더미홀 내부에 상기 지지대(150)를 형성할 수 있다. 예시적인 실시예에서, 상기 지지대(150)는 실리콘 산화물을 포함하고 필러 형상을 가질 수 있다. Thereafter, an insulating film may be formed to fill the dummy holes, and the insulating film may be planarized to expose an upper portion of the second interlayer insulating film 146 to form the support 150 inside the dummy hole. In an exemplary embodiment, the support 150 may include silicon oxide and have a pillar shape.

일부 실시예에서, 상기 지지대를 형성하는 공정을 별도로 수행하지 않을 수도 있다. 이 경우, 상기 채널 구조물(140)은 상기 제1 및 제2 영역(A,B)에 위치하는 예비 몰드 구조물(126)에 각각 형성될 수 있다. 상기 제2 영역(B)에 형성되는 채널 구조물은 실재 메모리 셀로 동작되지 않고 계단 형상의 구조물을 지지하는 지지대의 역할을 할 수 있다. In some embodiments, the process of forming the support may not be performed separately. In this case, the channel structure 140 may be formed on each of the preliminary mold structures 126 positioned in the first and second regions A and B. The channel structure formed in the second region B may function as a support for supporting a stepped structure without actually operating as a memory cell.

도 19 내지 도 21을 참조하면, 상기 제2 층간 절연막(146) 상에 식각 마스크를 형성하고, 이를 사용하여 하부의 제1 및 제2 층간 절연막들(130, 146), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 관통하는 제1 개구(160) 및 제2 개구(162)를 형성한다. 상기 공정을 수행함으로써, 예비 몰드 구조물은 몰드 구조물(170)로 변환될 수 있다. 19 to 21, an etching mask is formed on the second interlayer insulating film 146, and the first and second interlayer insulating films 130 and 146, the first insulating patterns ( 120a) and the first sacrificial patterns 122a, a first opening 160 and a second opening 162 are formed. By performing the above process, the preliminary mold structure may be converted into the mold structure 170 .

상기 제1 개구(160)는 상기 제1 영역(B) 및 제2 영역(B)을 따라 제2 방향으로 연장될 수 있다. 상기 제1 개구(160)는 셀 블록을 구분하기 위한 블록 컷팅 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 개구(160)는 상기 제1 및 제2 층간 절연막들(130, 146), 베이스 패턴(116), 제1 절연 패턴들(120a), 제1 희생 패턴들(122a) 및 베이스 절연막(118)을 식각하여 형성되며, 상기 제1 개구(160)에 의해 상기 하부 도전 패턴(112)의 상부면이 노출될 수 있다.The first opening 160 may extend in a second direction along the first area B and the second area B. The first opening 160 may be provided as a block cutting area for dividing cell blocks. In an exemplary embodiment, the first opening 160 may include the first and second interlayer insulating layers 130 and 146, the base pattern 116, the first insulating patterns 120a, and the first sacrificial patterns ( 122a) and the base insulating layer 118, and an upper surface of the lower conductive pattern 112 may be exposed through the first opening 160.

상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치하며 제2 방향으로 연장될 수 있다. 상기 제2 개구(162)는 워드 라인으로 제공되는 게이트 전극들을 분리하기 위한 워드 라인 컷팅 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 제2 개구(162)는 상기 제1 및 제2 층간 절연막들(130, 146), 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)을 관통하여 상기 베이스 패턴(116)의 내부까지 연장되도록 형성될 수 있다. 따라서, 상기 제2 개구(162)에 의해 상기 베이스 패턴(116)이 노출될 수 있다. The second opening 162 may be located only within the first region A and may extend in a second direction. The second opening 162 may be provided as a word line cutting region for separating gate electrodes provided to the word line. In an exemplary embodiment, the second opening 162 penetrates the first and second interlayer insulating films 130 and 146, the first insulating patterns 120a, and the first sacrificial patterns 122a to It may be formed to extend to the inside of the base pattern 116 . Thus, the base pattern 116 may be exposed through the second opening 162 .

설명한 것과 같이, 상기 제1 개구(160)에 의해 하나의 셀 블록이 구분될 수 있다. 상기 셀 블록 내에는 상기 제2 개구(162)에 의해 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)이 상기 제3 방향으로 분리된 형상을 가질 수 있다. 그러나, 상기 제2 개구(162)는 상기 제1 영역(A) 내에만 위치하므로, 상기 제2 영역(B) 내에 위치하는 상기 제1 절연 패턴들(120a) 및 제1 희생 패턴들(122a)은 서로 분리되지 않고 병합된 형상을 가질 수 있다. As described above, one cell block may be divided by the first opening 160 . In the cell block, the first insulating patterns 120a and the first sacrificial patterns 122a may have a shape separated in the third direction by the second opening 162 . However, since the second opening 162 is located only in the first region A, the first insulating patterns 120a and the first sacrificial patterns 122a located in the second region B may have merged shapes without being separated from each other.

한편, 일부 실시예에서, 최상부에 위치하는 복수개의 제1 절연 패턴(120a) 및 제1 희생 패턴들(122a)을 식각함으로써 제3 개구(164)를 형성할 수 있다. 상기 제3 개구(164)는 상기 제2 방향으로 연장되는 트렌치 형상을 가질 수 있다. 또한, 상기 제3 개구(164) 사이에는 절연 패턴(도시안됨)이 형성될 수 있다. 상기 제3 개구(164)는 최상부에 위치하는 SSL을 형성하기 위한 SSL 컷팅 영역일 수 있다. 그러나, 상기 제3 개구(164)는 상기 제3 방향으로 SSL만을 분리하기 때문에, 상기 SSL 아래에 위치하는 워드 라인에 해당하는 제1 희생 패턴들(122a)은 서로 분리되지 않을 수 있다. Meanwhile, in some embodiments, the third opening 164 may be formed by etching the plurality of first insulating patterns 120a and the first sacrificial patterns 122a positioned at the top. The third opening 164 may have a trench shape extending in the second direction. In addition, an insulating pattern (not shown) may be formed between the third openings 164 . The third opening 164 may be an SSL cutting area for forming an uppermost SSL. However, since the third opening 164 separates only the SSL in the third direction, the first victim patterns 122a corresponding to word lines located under the SSL may not be separated from each other.

도 22 내지 도 24를 참조하면, 상기 제1 및 제2 개구들(160, 162)에 의해 노출된 제1 희생 패턴들(122a)의 적어도 일부를 제거하여, 각 층의 제1 절연 패턴들(120a) 사이에 제1 내지 제4 갭들(172, 174, 176, 178)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 22 to 24, by removing at least a portion of the first sacrificial patterns 122a exposed by the first and second openings 160 and 162, the first insulating patterns of each layer ( First to fourth gaps 172 , 174 , 176 , and 178 are formed between 120a). The removal process may include a wet etching process.

구체적으로, 상기 제1 영역(A)에서는 상기 제1 개구(160)의 측벽 및 제2 개구(162)의 측벽에 의해 제1 희생 패턴들(122a)이 노출될 수 있다. 상기 식각 공정에서, 상기 제1 영역(A)에 형성된 상기 제1 희생 패턴들(122a)은 모두 제거될 수 있다. 따라서, 상기 제1 영역(A)에 위치하는 상기 제1 절연 패턴(120a)들 사이에는 상기 제1 갭(172)이 형성될 수 있다. Specifically, in the first area A, the first sacrificial patterns 122a may be exposed by sidewalls of the first opening 160 and the second opening 162 . In the etching process, all of the first sacrificial patterns 122a formed in the first region A may be removed. Thus, the first gap 172 may be formed between the first insulating patterns 120a positioned in the first region A.

상기 제2 영역(B)에는 상기 제2 개구들(162)이 형성되지 않기 때문에, 상기 제1 개구(160)의 측벽에 의해서만 상기 제1 희생 패턴(122a)이 노출될 수 있다. 또한, 상기 제1 개구(160)의 측벽에서 상기 계단의 상부면에 해당하는 부위에는 제1 내지 제3 희생 패턴들(122a, 128a. 128b)이 노출될 수 있다. Since the second openings 162 are not formed in the second region B, the first sacrificial pattern 122a may be exposed only by the sidewall of the first opening 160 . In addition, the first to third sacrificial patterns 122a, 128a, and 128b may be exposed at a portion corresponding to the upper surface of the stairs on the sidewall of the first opening 160 .

상기 제1 개구들(160) 사이의 제3 방향의 간격이 상대적으로 넓기 때문에, 상기 제거 공정을 수행하면 상기 제1 개구들(160) 사이의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 모두 제거되지 않고 일부만 제거될 수 있다. 따라서, 상기 식각 공정에 의해 상기 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 상기 제3 방향으로 일부 식각됨으로써, 상기 제2 및 제3 갭(174, 176)이 각각 형성될 수 있다. Since the distance between the first openings 160 in the third direction is relatively wide, performing the removing process may cause the first to third sacrificial patterns 122a, 128a, 128b) may not all be removed, but only some of them. Accordingly, the first to third sacrificial patterns 122a, 128a, and 128b may be partially etched in the third direction by the etching process, thereby forming the second and third gaps 174 and 176, respectively. there is.

상기 제2 갭(174)은 상기 몰드 구조물(170)의 양 측의 제1 희생 패턴들(122a)이 제거됨으로써 형성될 수 있다. 상기 제3 갭(176)은 상기 몰드 구조물 양 측에서 노출되는 제1 내지 제3 희생 패턴들(122a, 128a, 128b)이 제거됨으로써 형성될 수 있다. The second gap 174 may be formed by removing the first sacrificial patterns 122a on both sides of the mold structure 170 . The third gap 176 may be formed by removing the first to third sacrificial patterns 122a, 128a, and 128b exposed from both sides of the mold structure.

상기 제2 갭(174)은 상기 몰드 구조물(170)의 제3 방향의 양측 가장자리에 각각 형성될 수 있다. 상기 제2 갭들(174)의 제3 방향 사이에는 적층된 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 남아있을 수 있다. The second gap 174 may be formed at both edges of the mold structure 170 in the third direction, respectively. The stacked first insulating pattern 120a and the first sacrificial pattern 122a may remain between the second gaps 174 in the third direction.

상기 제3 갭(176)은 상기 제2 갭(174)보다 상기 제1 방향으로의 높이가 더 클 수 있다. 또한, 상기 식각 공정에서 상기 제1 개구(160) 측벽에 노출되는 제2 희생 패턴(128a)은 상기 제1 및 제3 희생 패턴들(122a, 128b)에 비해 더 빠르게 제거되고, 이에 따라 상기 제2 희생 패턴(128a) 부위는 제3 방향으로 더 길게 갭이 형성될 수 있다. 이에 더하여, 상기 제2 희생 패턴(128a)이 제거된 갭 부위로부터 상기 제1 방향으로 식각액이 추가적으로 침투할 수 있어 상기 제2 희생 패턴(128a)의 상, 하부에 형성되는 상기 제1 및 제3 희생 패턴들(122a, 128b)도 추가적으로 식각될 수 있다. 따라서, 상기 제3 갭(176)은 상기 제2 갭(174)에 비해 상기 제3 방향으로 더 돌출되는 형상을 가질 수 있다. The third gap 176 may have a greater height in the first direction than the second gap 174 . In addition, in the etching process, the second sacrificial pattern 128a exposed on the sidewall of the first opening 160 is removed faster than the first and third sacrificial patterns 122a and 128b, and thus the first sacrificial pattern 128a is removed. A longer gap may be formed in the second sacrificial pattern 128a in the third direction. In addition, the etchant can additionally penetrate in the first direction from the gap region where the second sacrificial pattern 128a is removed, thereby forming the first and third surfaces formed on and below the second sacrificial pattern 128a. The sacrificial patterns 122a and 128b may also be additionally etched. Accordingly, the third gap 176 may have a shape that protrudes more in the third direction than the second gap 174 .

예시적인 실시예에서, 상기 제3 갭(176)은 상기 몰드 구조물(170)의 제3 방향의 양 측 가장자리에 각각 형성될 수 있다. 따라서, 상기 제3 갭의 제3 방향의 사이에는 적층된 제1 절연 패턴(120a) 및 제1 희생 패턴(122a)이 남아있을 수 있다. In an exemplary embodiment, the third gap 176 may be formed at both edges of the mold structure 170 in the third direction, respectively. Accordingly, the stacked first insulating pattern 120a and the first sacrificial pattern 122a may remain between the third gaps in the third direction.

한편, 상기 제2 영역(B)에서 상기 제2 개구(162)의 제2 방향의 끝부분과 인접하는 부위에는 상기 제2 개구(162)로부터 상기 제1 방향으로 식각액이 유입되어 식각됨으로써 상기 제4 갭(178)이 형성될 수 있다. 즉, 상기 제1 영역(A)과 인접하는 제2 영역(B)에는 상기 제4 갭(178)이 형성될 수 있다. 각 층에 형성되는 상기 제4 갭(178)은 상기 몰드 구조물(170)을 상기 제3 방향으로 관통하는 형상을 가질 수 있다. 따라서, 동일한 층에서 볼 때, 상기 제1 갭(172) 내지 제4 갭(178)은 서로 연통할 수 있다. On the other hand, in the second region (B), the etchant flows in from the second opening 162 in the first direction to a portion adjacent to the end of the second opening 162 in the second direction and is etched, thereby forming the first portion. Four gaps 178 may be formed. That is, the fourth gap 178 may be formed in the second region B adjacent to the first region A. The fourth gap 178 formed in each layer may have a shape penetrating the mold structure 170 in the third direction. Therefore, when viewed from the same layer, the first gap 172 to the fourth gap 178 may communicate with each other.

도 25 및 도 26을 참조하면, 제1 및 제2 개구들(160, 162)의 내부, 제1 내지 제4 갭들(172, 174, 176, 178)의 내부를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 제1 도전막을 형성하기 이 전에 상기 제1 및 제2 개구(160, 162) 및 제1 내지 제4 갭들(172, 174, 176, 178)의 표면 상에 베리어 금속막을 더 형성할 수도 있다. 25 and 26, a first conductive layer is formed to fill the first and second openings 160 and 162 and the first to fourth gaps 172, 174, 176 and 178. . The first conductive layer may include a metal material such as tungsten, copper, or aluminum. Before forming the first conductive layer, a barrier metal layer may be further formed on surfaces of the first and second openings 160 and 162 and the first to fourth gaps 172 , 174 , 176 , and 178 .

이 후, 제1 및 제2 개구들(160, 162) 내부에 형성되는 제1 도전막을 제거하여, 제1 내지 제4 갭들(172, 174, 176, 178) 내부에 도전 패턴을 형성할 수 있다. Thereafter, the first conductive layer formed inside the first and second openings 160 and 162 may be removed to form a conductive pattern inside the first to fourth gaps 172 , 174 , 176 , and 178 . .

예시적인 실시예들에 있어서, 상기 제1 갭(172)에 형성되는 도전 패턴은 게이트 전극(180a)으로 제공될 수 있다. 상기 게이트 전극(180a)은 상기 제2 방향으로 연장될 수 있다. In example embodiments, the conductive pattern formed in the first gap 172 may serve as a gate electrode 180a. The gate electrode 180a may extend in the second direction.

상기 제2 갭(174)에 형성되는 도전 패턴은 상기 제2 영역(B)에서 상기 셀 블록의 제2 방향 양 측의 가장자리에서 제2 방향으로 연장되는 도전 라인(180b, 도 3 참조)으로 제공될 수 있다. The conductive pattern formed in the second gap 174 is provided as a conductive line 180b (refer to FIG. 3) extending in a second direction from edges on both sides of the cell block in the second direction in the second region B. It can be.

상기 제3 갭(176)에 형성되는 도전 패턴은 상기 도전 라인(180b)의 상기 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 패드 패턴(180c)으로 제공될 수 있다. The conductive pattern formed in the third gap 176 may serve as a pad pattern 180c protruding in the third direction from an end of the conductive line 180b in the second direction.

상기 제4 갭(178)에 형성되는 도전 패턴은 상기 제1 영역(A)과 인접하는 상기 제2 영역(B)에서 상기 셀 블록 내에 포함되는 동일한 층의 상기 게이트 전극들(180a)과 도전 라인을 서로 연결시키는 연결 라인(180d, 도 3 참조)으로 제공될 수 있다. The conductive pattern formed in the fourth gap 178 forms a conductive line with the gate electrodes 180a of the same layer included in the cell block in the second region B adjacent to the first region A. It may be provided as a connection line (180d, see FIG. 3) connecting them to each other.

따라서, 동일한 층의 상기 제1 내지 제4 갭들(172, 174, 176, 178) 내에 각각 형성되는 상기 게이트 전극(180a), 도전 라인(180b), 패드 패턴(180c) 및 연결 라인(180d)은 서로 연결되는 형상을 가질 수 있다. Accordingly, the gate electrode 180a, the conductive line 180b, the pad pattern 180c, and the connection line 180d respectively formed in the first to fourth gaps 172, 174, 176, and 178 of the same layer are They may have shapes connected to each other.

상기 제2 영역(B)의 각 층에서 상기 도전 라인(180b), 패드 패턴(180c) 및 연결 라인(180d)이 형성되는 부위는 도전 라인 영역이 될 수 있다. 상기 패드 패턴은 실재 패드 영역이 될 수 있다. In each layer of the second region B, a region where the conductive line 180b, the pad pattern 180c, and the connection line 180d are formed may be a conductive line region. The pad pattern may be an actual pad area.

반면에, 상기 제2 영역(B)의 각 층에서, 상기 제2 갭 내지 제4 갭(174, 176, 178)이 형성되지 않는 부위에는 도전 물질로 대체되지 않으므로 상기 제1 절연 패턴(120a) 및 희생 패턴(122a)이 적층된 형태로 남아있을 수 있다. 따라서, 상기 제2 영역(B)의 각 층에서, 상기 도전 라인 영역 이외의 영역은 절연 물질들이 적층되는 절연 구조물 영역일 수 있다. On the other hand, in each layer of the second region (B), since the conductive material is not replaced in the portion where the second to fourth gaps 174, 176, and 178 are not formed, the first insulating pattern 120a and the sacrificial pattern 122a may remain in a stacked form. Accordingly, in each layer of the second region B, an area other than the conductive line region may be an insulating structure region in which insulating materials are stacked.

상기 공정에 의해, 상기 제2 영역(B)에는 병합 패턴 구조물이 형성될 수 있다. 상기 병합 패턴 구조물의 각 층은 상기 도전 라인 영역 및 절연 구조물 영역을 포함할 수 있다. 상기 병합 패턴 구조물은 게이트 전극들(180a)로부터 연장된 도전 패턴들과 제1 절연 패턴들(120a)이 반복 적층되는 제1 구조물과 제1 희생 패턴(122a) 및 제1 절연 패턴들(120a)이 반복 적층되는 제2 구조물을 포함할 수 있다. Through the above process, a merge pattern structure may be formed in the second region B. Each layer of the merge pattern structure may include the conductive line region and the insulating structure region. The merged pattern structure includes a first structure in which conductive patterns extending from gate electrodes 180a and first insulating patterns 120a are repeatedly stacked, a first sacrificial pattern 122a, and first insulating patterns 120a. It may include a second structure that is repeatedly stacked.

이 후, 제1 및 제2 개구들(160, 162)을 채우도록 제2 절연 패턴(190)을 형성한다. Thereafter, a second insulating pattern 190 is formed to fill the first and second openings 160 and 162 .

도 27 및 도 28을 참조하면, 상기 제1 및 제2 층간 절연막들(130, 146) 및 병합 패턴 구조물의 패드 패턴(180c)을 관통하는 제1 관통홀들(192)을 형성한다. 또한, 상기 제1 개구(160) 내부에 구비되는 상기 제2 절연 패턴(190)을 관통하는 제4 개구(196)를 형성한다. Referring to FIGS. 27 and 28 , first through holes 192 penetrating the first and second interlayer insulating films 130 and 146 and the pad pattern 180c of the merge pattern structure are formed. In addition, a fourth opening 196 passing through the second insulating pattern 190 provided inside the first opening 160 is formed.

일부 실시예에서, 상기 제1 및 제2 층간 절연막들(130, 146) 및 병합 패턴 구조물의 제2 구조물만을 관통하는 제2 관통홀들(194)을 더 형성할 수 있다. 일부 실시예에서, 상기 병합 패턴 구조물의 측방으로 상기 제1 및 제2 층간 절연막들(130, 146)만을 관통하는 제3 관통홀(198)을 추가적으로 형성할 수도 있다. In some embodiments, second through holes 194 passing through only the first and second interlayer insulating layers 130 and 146 and the second structure of the merge pattern structure may be further formed. In some embodiments, a third through hole 198 passing through only the first and second interlayer insulating films 130 and 146 may be additionally formed on the side of the merge pattern structure.

상기 제1 관통홀들(192)은 상기 제1 방향으로 연장되어 하부에 대응하는 하부 패드 패턴(108a)의 상부면을 노출할 수 있다. 예시적인 실시예에서, 상기 제1 관통홀(192)은 상기 패드 패턴(180c) 및 상기 패드 패턴(180c) 상, 하부에 위치하는 절연 물질막들을 관통할 수 있다. The first through holes 192 may extend in the first direction to expose an upper surface of the lower pad pattern 108a corresponding to the lower portion. In an exemplary embodiment, the first through hole 192 may pass through the pad pattern 180c and insulating material layers positioned on and below the pad pattern 180c.

예시적인 실시예에서, 상기 셀 블록에서 각 층의 패드 패턴(180c)은 상기 제3 방향의 양 측에 각각 구비될 수 있다. 상기 제1 관통홀(192)은 각 층의 패드 패턴들(180c) 중에서 적어도 1개의 패드 패턴을 관통하여 상기 하부 패드 패턴(108a)의 상부면을 노출할 수 있다. In an exemplary embodiment, pad patterns 180c of each layer in the cell block may be provided on both sides of the third direction. The first through hole 192 may pass through at least one pad pattern among the pad patterns 180c of each layer to expose an upper surface of the lower pad pattern 108a.

상기 제2 및 제3 관통홀들(194, 198)은 상기 제1 방향으로 연장되어 하부의 페리 회로와 연결되는 하부 배선(108)의 상부면을 노출할 수 있다. 상기 제2 및 제3 관통홀들(194, 198)은 절연 물질들만을 관통하며, 도전 물질은 관통하지 않을 수 있다. The second and third through holes 194 and 198 may extend in the first direction to expose an upper surface of the lower wiring 108 connected to the lower ferry circuit. The second and third through-holes 194 and 198 pass through only the insulating material, and may not pass through the conductive material.

상기 제4 개구(196)는 CSL을 형성하기 위한 것으로 저면에 상기 하부 도전 패턴(112)이 노출될 수 있다. The fourth opening 196 is for forming a CSL, and the lower conductive pattern 112 may be exposed on a bottom surface.

도 29 및 도 30을 참조하면, 상기 제1 관통홀(192), 제2 관통홀(194), 제4 개구(196) 및 제3 관통홀들(198) 내에 도전막을 형성하고 이를 평탄화함으로써, 상기 제1 관통홀(192), 제2 관통홀(194), 제4 개구(196) 및 제3 관통홀들(198) 내에 각각 셀 콘택 플러그(202), 관통 비아 콘택(204), CSL(206) 및 비아 콘택(208)을 형성할 수 있다. 도시하지는 않았으나, 도전막을 형성하기 이전에, 제2 베리어막을 더 형성할 수 있다. 29 and 30, by forming a conductive film in the first through hole 192, the second through hole 194, the fourth opening 196, and the third through hole 198 and planarizing it, The cell contact plug 202, the through via contact 204, and the CSL ( 206) and a via contact 208 may be formed. Although not shown, a second barrier layer may be further formed before forming the conductive layer.

예시적인 실시예들에 있어서, CSL(206)은 상기 제2 방향으로 연장될 수 있다. In example embodiments, the CSL 206 may extend in the second direction.

예시적인 실시예들에 있어서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)과 전기적으로 연결되면서 상기 병합 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내의 하부 패드 패턴(108a)과 연결될 수 있다. 상기 패드 패턴(180c) 아래에는 절연 물질들만을 포함하는 제2 구조물이 배치되므로, 상기 셀 콘택 플러그(202)는 다른 층의 게이트 전극 또는 도전 패턴과는 연결되지 않을 수 있다. 따라서, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c), 도전 라인(180b) 및 연결 라인(180d)을 통해 상기 패드 패턴(180c)에 해당하는 층의 게이트 전극들(180a)과 전기적으로 연결되며, 그 하부의 게이트 전극들과는 전기적으로 연결되지 않을 수 있다. In example embodiments, the cell contact plug 202 is electrically connected to the pad pattern 180c and penetrates the merged structure and the base insulating layer 118 to pass through the lower pad pattern in the lower interlayer insulating layer 110 . (108a). Since a second structure including only insulating materials is disposed under the pad pattern 180c, the cell contact plug 202 may not be connected to a gate electrode or conductive pattern of another layer. Accordingly, the cell contact plug 202 is electrically connected to the gate electrodes 180a of the layer corresponding to the pad pattern 180c through the pad pattern 180c, the conductive line 180b, and the connection line 180d. connected, and may not be electrically connected to the lower gate electrodes.

예시적인 실시예들에 있어서, 상기 관통 비아 콘택(204)은 상기 병합 패턴 구조물의 제2 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110)내에 구비되는 페리 회로와 연결되는 배선과 연결될 수 있다. 일 예로, 상기 관통 비아 콘택(204)은 메모리 셀의 게이트 전극 이외의 구성요소와 하부의 페리 회로를 전기적으로 연결시키기 위한 콘택일 수 있다. In example embodiments, the through-via contact 204 may include a wire that passes through the second structure of the merge pattern structure and the base insulating layer 118 and is connected to a periphery circuit provided in the lower interlayer insulating layer 110. can be connected For example, the through-via contact 204 may be a contact for electrically connecting a component other than a gate electrode of a memory cell and a lower periphery circuit.

예시적인 실시예들에 있어서, 상기 비아 콘택(208)은 상기 제1 및 제2 층간 절연막(130, 146) 및 베이스 절연막(118)을 관통하여, 상기 하부 층간 절연막(110) 내에 구비되는 페리 회로와 연결되는 배선과 연결될 수 있다. In example embodiments, the via contact 208 penetrates the first and second interlayer insulating layers 130 and 146 and the base insulating layer 118, and is provided in the lower interlayer insulating layer 110. It can be connected with the wiring connected to.

다시, 도 1 내지 도 3을 참조하면, 상기 제2 층간 절연막(146), 셀 콘택 플러그(202), 관통 비아 콘택(204), CSL(206) 및 비아 콘택(208) 상에 제3 층간 절연막(210)을 형성한다. 1 to 3 again, a third interlayer insulating film is formed on the second interlayer insulating film 146, the cell contact plug 202, the through via contact 204, the CSL 206, and the via contact 208. (210).

상기 제3 층간 절연막(210)을 관통하여 상기 CSL(206)과 접촉하는 제1 상부 콘택(222)과 상기 관통 비아 콘택(204) 및 상기 비아 콘택(208)과 접촉하는 제2 상부 콘택들(224)을 형성한다. 또한, 상기 제2 및 제3 층간 절연막들(146, 210)을 관통하여 상기 캡핑 패턴(138) 상면과 접촉하는 제3 상부 콘택(228)을 형성한다. 또한, 상기 제3 층간 절연막(210)을 관통하여 상기 CSL(206)과 접촉하는 제1 상부 콘택(222)과 상기 관통 비아 콘택(204)과 접촉하는 제2 상부 콘택(224) 및 상기 비아 콘택(208)과 접촉하는 제3 상부 콘택(228)을 각각 형성한다. The first upper contact 222 passing through the third interlayer insulating layer 210 and contacting the CSL 206 and the second upper contact contacting the through via contact 204 and the via contact 208 ( 224) form. In addition, a third upper contact 228 passing through the second and third interlayer insulating layers 146 and 210 and contacting the upper surface of the capping pattern 138 is formed. In addition, the first upper contact 222 passing through the third interlayer insulating film 210 and contacting the CSL 206, the second upper contact 224 contacting the through via contact 204, and the via contact A third upper contact 228 contacting 208 is formed, respectively.

이 때, 상기 셀 콘택 플러그(202) 상에는 상부 콘택이 형성되지 않을 수 있다. In this case, an upper contact may not be formed on the cell contact plug 202 .

이후, 상기 제1 상부 콘택(222), 제2 상부 콘택(224) 및 제3 상부 콘택(228)과 각각 전기적으로 연결되는 제1 내지 제3 상부 배선(232, 234, 238)을 형성할 수 있다. Thereafter, first to third upper wires 232 , 234 , and 238 electrically connected to the first upper contact 222 , the second upper contact 224 , and the third upper contact 228 may be formed. there is.

일부 실시예에서, 상기 제1 및 제2 층간 절연막들(130, 146)을 관통하여 상기 SSL에 대응하는 게이트 전극들의 상부면과 접촉하는 SSL콘택(240)을 형성할 수 있다. 또한, 상기 SSL콘택(240)과 연결되는 제4 상부 배선(242)을 형성할 수 있다. In some embodiments, an SSL contact 240 may be formed through the first and second interlayer insulating layers 130 and 146 to contact upper surfaces of gate electrodes corresponding to the SSL. In addition, a fourth upper wiring 242 connected to the SSL contact 240 may be formed.

또한, 도시하지는 않았지만, 상기 제3 층간 절연막(210) 상에 상기 제1 내지 제3 상부 배선들(232, 234, 238)을 덮는 제4 층간 절연막(도시안됨)을 형성할 수 있다. Also, although not shown, a fourth interlayer insulating film (not shown) may be formed on the third interlayer insulating film 210 to cover the first to third upper interconnections 232 , 234 , and 238 .

이후, 추가적인 상부 배선들을 더 형성함으로써, 상기 수직형 메모리 장치의 제조를 완성할 수 있다.Thereafter, by further forming additional upper wires, the vertical memory device may be manufactured.

전술한 바와 같이, COP 구조의 수직형 메모리 장치에서, 상기 셀 콘택 플러그는 각각 하나의 게이트 전극을 연결하면서 하부의 페리 회로와 연결되는 하부 패드 전극과 직접 연결될 수 있다. 따라서, 상기 셀 콘택 플러그의 상부에는 별도의 추가적인 배선 또는 콘택들이 구비되지 않을 수 있다. 이에따라, 메모리 셀 내에 요구되는 배선들의 배치가 간단해질 수 있다. As described above, in a vertical memory device having a COP structure, each of the cell contact plugs may be directly connected to a lower pad electrode connected to a lower peripheral circuit while connecting one gate electrode. Accordingly, separate additional wires or contacts may not be provided above the cell contact plug. Accordingly, arrangement of wires required in the memory cell can be simplified.

상기에서는 셀 콘택 플러그가 상기 패드 패턴을 관통하여 하부 패드 패턴과 연결되는 것으로 설명하였지만, 상기 셀 콘택 플러그의 형상은 이에 한정되지 않는다.Although it has been described above that the cell contact plug penetrates the pad pattern and is connected to the lower pad pattern, the shape of the cell contact plug is not limited thereto.

이하에서 설명하는 예시적인 실시예들에 따른 각 수직형 메모리 장치들은 상기 셀 블록에 형성되는 셀 콘택 플러그의 형상을 제외하고는 도 1 내지 도 7에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에 대한 설명은 생략하고, 셀 콘택 플러그, 패드 패턴 및 하부 패드 패턴에 대해서만 주로 설명한다. 또한, 각 평면도에서, 병합 패턴 구조물에 포함되는 패드 패턴은 직사각형의 형상을 갖는 것으로 도시하였으나, 이에 한정되지는 않는다.Each vertical memory device according to exemplary embodiments described below is substantially the same as or similar to the vertical memory device illustrated in FIGS. 1 to 7 except for a shape of a cell contact plug formed in the cell block. do. Accordingly, descriptions of the same components will be omitted, and only the cell contact plug, pad pattern, and lower pad pattern will be mainly described. Also, in each plan view, the pad pattern included in the merged pattern structure is illustrated as having a rectangular shape, but is not limited thereto.

도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 33a는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 33b는 일부 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다.31 is a plan view illustrating a vertical memory device according to example embodiments. 32 is a plan view illustrating conductive line and pad pattern portions of one layer in a vertical memory device according to example embodiments. 33A is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments. 33B is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to some example embodiments.

도 33a 및 33b는 각각 도 32의 a-a'선을 따라 절단한 단면도이다.33A and 33B are cross-sectional views taken along line a-a' of FIG. 32, respectively.

도 31 내지 도 33a를 참조하면, 셀 콘택 플러그(202a)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 패드 패턴(108a)의 상부면까지 연장될 수 있다. 31 to 33A, the cell contact plug 202a extends from the second interlayer insulating layer 146 positioned in the second region (B) to the upper surface of the lower pad pattern 108a in the first direction. may be extended.

상기 셀 콘택 플러그(202a)는 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 패드 패턴(180c)과 제3 방향으로 인접하는 부위의 병합 패턴 구조물(52) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다. 그러므로, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)을 관통하지 않고, 이에 따라 상기 패드 패턴(180c) 내에는 홀이 형성되지 않을 수 있다. The cell contact plug 202a includes the merged pattern structure 52 and the base insulating layer 118 adjacent to the second interlayer insulating layer 146, the first interlayer insulating layer 130, and the pad pattern 180c in a third direction. ) and may extend to the inside of the lower interlayer insulating film 110 . Therefore, the cell contact plug 202a does not pass through the pad pattern 180c, and thus, a hole may not be formed in the pad pattern 180c.

예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 저면은 상기 하부 패드 패턴(108a)과 접촉하는 제1 저면부(270a)와 상기 하부 패드 패턴(108b)과 접촉되지 않는 제2 저면부(270b)를 포함할 수 있다. 상기 제2 저면부(270b)는 상기 제1 저면부(270a)보다 높게 위치할 수 있다. 상기 셀 콘택 플러그(202a)는 상기 제2 저면부(270b)보다 위에 위치하는 상부와 상기 제2 저면부(270b)보다 아래에 위치하는 하부로 구분될 수 있다. 상기 셀 콘택 플러그(202a)의 상부는 적어도 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고, 상기 패드 패턴(180c) 및 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물 부위와 오버랩될 수 있다. 상기 셀 콘택 플러그(202a)의 하부는 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물 내에 형성될 수 있다. 따라서, 상기 셀 콘택 플러그(202a)의 상부는 상기 셀 콘택 플러그(202a)의 하부보다 더 넓은 내부폭을 가질 수 있다.In an exemplary embodiment, the bottom surface of the cell contact plug 202a includes a first bottom portion 270a contacting the lower pad pattern 108a and a second bottom portion (not contacting the lower pad pattern 108b). 270b) may be included. The second bottom part 270b may be positioned higher than the first bottom part 270a. The cell contact plug 202a may be divided into an upper portion positioned above the second bottom portion 270b and a lower portion positioned below the second bottom portion 270b. An upper portion of the cell contact plug 202a penetrates at least the first and second interlayer insulating films 130 and 146 and is adjacent to the pad pattern 180c and the pad pattern 180c in the third direction. It may overlap with the second structure portion of the merged pattern structure 52 . A lower portion of the cell contact plug 202a may be formed in a second structure of the merge pattern structure 52 adjacent to the pad pattern 180c in the third direction. Accordingly, the upper portion of the cell contact plug 202a may have a wider inner width than the lower portion of the cell contact plug 202a.

예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)의 상부면 및 측벽과 접촉하여 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. In an exemplary embodiment, the second bottom portion 270b of the cell contact plug 202a may contact the top surface of the pad pattern 180c. In this case, the cell contact plug 202a may contact the upper surface and the sidewall of the pad pattern 180c to electrically connect the pad pattern 180c and the lower pad pattern 108a.

일부 실시예에서, 도 33b에 도시된 것과 같이, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 예를들어, 상기 제2 저면부(270b)는 상기 패드 패턴(180c) 아래의 병합 패턴 구조물의 어느 한 층 또는 베이스 절연막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202a)는 상기 패드 패턴(180c)의 측벽과 접촉하여 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. In some embodiments, as shown in FIG. 33B , the second bottom portion 270b of the cell contact plug 202a is any layer provided between the pad pattern 180c and the lower pad pattern 108c. can come into contact with the membrane of For example, the second bottom portion 270b may contact any one layer of the merge pattern structure under the pad pattern 180c or a base insulating layer. In this case, the cell contact plug 202a may contact the sidewall of the pad pattern 180c to electrically connect the pad pattern 180c and the lower pad pattern 108a.

도 31 내지 도 33a에 도시된 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 것과 동일한 방법으로 제조할 수 있다. The vertical memory device illustrated in FIGS. 31 to 33A may be manufactured in the same manner as described with reference to FIGS. 8 to 30 .

다만, 도 27 및 도 28을 참조로 설명한 공정에서, 상기 제1 관통홀을 형성하기 위한 식각 마스크는 상기 패드 패턴(180c)의 상부면 및 상기 패드 패턴(180c)과 제3 방향으로 인접하는 제2 구조물과 대향하는 부위를 노출할 수 있다. 상기 식각 마스크를 사용하여 제1 관통홀을 형성하기 위한 식각 공정을 수행하면, 도전 물질로 이루어지는 패드 패턴(180c)에 비해 절연 물질막만을 포함하는 제2 구조물이 더 빠르게 식각될 수 있으므로, 상기 제2 구조물을 관통하여 상기 하부 패드 패턴(108a)까지 연장되는 제1 관통홀(192)을 형성할 수 있다. However, in the process described with reference to FIGS. 27 and 28 , the etching mask for forming the first through hole is an upper surface of the pad pattern 180c and a third direction adjacent to the pad pattern 180c in a third direction. 2 The area facing the structure can be exposed. When the etching process for forming the first through hole is performed using the etching mask, the second structure including only the insulating material layer can be etched more quickly than the pad pattern 180c made of the conductive material. A first through hole 192 may be formed through the second structure and extending to the lower pad pattern 108a.

따라서, 상기 제1 관통홀(192)은 상기 패드 패턴(180c)의 상부면을 노출하면서 상기 패드 패턴(180c)과 제3 방향으로 인접하는 제2 구조물을 관통하도록 형성할 수 있다. 이 경우, 도 33a에 도시된 수직형 메모리 장치를 제조할 수 있다. Accordingly, the first through hole 192 may be formed to pass through a second structure adjacent to the pad pattern 180c in a third direction while exposing an upper surface of the pad pattern 180c. In this case, the vertical memory device shown in FIG. 33A can be manufactured.

일부 실시예에서, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어, 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수 있다. 이 경우, 도 33b에 도시된 수직형 메모리 장치를 제조할 수 있다. In some embodiments, when the first through hole 192 is formed, the pad pattern 180c is partially etched so that a layer formed between the pad pattern 180c and the lower pad pattern 108c is formed. The membrane may be exposed. In this case, the vertical memory device shown in FIG. 33B may be manufactured.

도 34는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 34의 수직형 메모리 장치의 셀 콘택 플러그 부위의 평면도는 도 32와 실질적으로 동일할 수 있다. 34 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments. A plan view of the cell contact plug portion of the vertical memory device of FIG. 34 may be substantially the same as that of FIG. 32 .

도 34를 참조하면, 상기 셀 콘택 플러그(202a)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 제1 방향으로 상기 하부 패드 패턴(108a)의 상부면까지 연장될 수 있다. Referring to FIG. 34 , the cell contact plug 202a may extend from the second interlayer insulating layer 146 positioned in the second region (B) to the upper surface of the lower pad pattern 108a in a first direction. there is.

상기 셀 콘택 플러그(202a)는 패드 패턴(180c)의 상부면, 측벽 및 하부면과 접촉하면서, 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 상기 패드 패턴(180c)과 제3 방향으로 인접하는 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다. The cell contact plug 202a is in contact with the top surface, sidewall, and bottom surface of the pad pattern 180c, and the second interlayer insulating film 146, the first interlayer insulating film 130, and the pad pattern 180c It may extend to the inside of the lower interlayer insulating layer 110 through the merge pattern structure and the base insulating layer 118 adjacent in three directions.

예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 상, 하부 폭은 실질적으로 유사할 수 있다. 일부 실시예에서, 상기 셀 콘택 플러그(202a)는 하방으로 갈수록 점진적으로 폭이 감소하는 형상을 가질 수 있다.In an exemplary embodiment, upper and lower widths of the cell contact plug 202a may be substantially similar. In some embodiments, the cell contact plug 202a may have a shape in which a width gradually decreases toward the bottom.

도 35는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 35의 수직형 메모리 장치의 셀 콘택 플러그 부위의 평면도는 도 32와 실질적으로 동일할 수 있다. 35 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments. A plan view of the cell contact plug portion of the vertical memory device of FIG. 35 may be substantially the same as that of FIG. 32 .

도 35를 참조하면, 상기 셀 콘택 플러그(202a)는 패드 패턴(180c)의 상부면, 측벽 및 하부면과 접촉하면서, 상기 제2 층간 절연막(146), 제1 층간 절연막(130), 상기 패드 패턴(180c)과 상기 제3 방향으로 인접하는 병합 패턴 구조물(52) 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부까지 연장될 수 있다. 상기 셀 콘택 플러그(202a)의 하부 측벽은 상기 패드 패턴(180c)의 저면 아래 부위에서 사선 방향으로 경사를 가질 수 있다.Referring to FIG. 35 , the cell contact plug 202a contacts the upper surface, sidewall, and lower surface of the pad pattern 180c, and the second interlayer insulating film 146, the first interlayer insulating film 130, and the pad It may extend to the inside of the lower interlayer insulating layer 110 through the merged pattern structure 52 and the base insulating layer 118 adjacent to the pattern 180c in the third direction. A lower sidewall of the cell contact plug 202a may be inclined in an oblique direction from a lower portion of the bottom surface of the pad pattern 180c.

도 34 및 도 35에 도시된 수직형 메모리 장치는 도 31 내지 도 33a 에 도시된 수직형 메모리 장치와 동일한 방법으로 제조될 수 있다. 다만, 상기 제1 관통홀을 형성하는 식각 공정에서, 상기 패드 패턴(180c) 아래에 위치하는 병합 패턴 구조물 및/또는 베이스 절연막(118)과 하부 층간 절연막(110)을 추가적으로 식각하여 상기 제1 관통홀의 형상을 변경할 수 있다.The vertical memory device illustrated in FIGS. 34 and 35 may be manufactured in the same manner as the vertical memory device illustrated in FIGS. 31 to 33A. However, in the etching process of forming the first through hole, the merged pattern structure and/or the base insulating film 118 and the lower interlayer insulating film 110 positioned under the pad pattern 180c are additionally etched to form the first through hole. The shape of the hole can be changed.

도 36은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 37a는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 도 37b는 일부 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 36 is a plan view illustrating conductive line and pad pattern portions of one layer in a vertical memory device according to example embodiments. 37A is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments. 37B is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to some example embodiments.

도 36 및 도 37a를 참조하면, 상기 셀 콘택 플러그(202b)는 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146)으로부터 제1 방향으로 상기 하부 패드 패턴(108c)의 상부면까지 연장될 수 있다. 36 and 37A, the cell contact plug 202b extends from the second interlayer insulating layer 146 positioned in the second region (B) to the upper surface of the lower pad pattern 108c in a first direction. may be extended.

예시적인 실시예에서, 상기 셀 콘택 플러그(202b)의 일 측과 접하고 상기 패드 패턴(180c)을 관통하는 제2 지지대(150a)가 더 포함될 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다. In an exemplary embodiment, a second support 150a may be further included to contact one side of the cell contact plug 202b and pass through the pad pattern 180c. The second support 150a may extend from the second interlayer insulating layer 146 to the inside of the lower interlayer insulating layer 110 in the first direction.

예시적인 실시예에서, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202b)의 일부 및 상기 제2 지지대(150a)가 형성될 수 있다. 일 예로, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202b)의 제3 방향의 측벽에 위치할 수 있다.In an exemplary embodiment, a hole is provided in the pad pattern 180c, and a portion of the cell contact plug 202b and the second support 150a may be formed inside the hole. For example, the second support 150a may be positioned on a sidewall of the cell contact plug 202b in the third direction.

상기 셀 콘택 플러그(202b)의 저면은 상기 하부 패드 패턴(108a)과 접촉하는 제1 저면부(270a)와 상기 하부 패드 패턴(108a)과 접촉되지 않는 제2 저면부(270b)를 포함할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202b)에서, 상기 제2 저면부(270b)보다 위에 위치하는 셀 콘택 플러그(202b)의 상부는 적어도 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고, 상기 패드 패턴(180c) 및 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)과 오버랩될 수 있다. The bottom surface of the cell contact plug 202b may include a first bottom portion 270a contacting the lower pad pattern 108a and a second bottom portion 270b not contacting the lower pad pattern 108a. there is. In an exemplary embodiment, in the cell contact plug 202b, an upper portion of the cell contact plug 202b positioned above the second bottom portion 270b is at least the first and second interlayer insulating films 130 and 146 , and may overlap the pad pattern 180c and the merge pattern structure 52 adjacent to the pad pattern 180c in the third direction.

예시적인 실시예에서, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)의 상부면, 상기 홀에 의해 노출되는 상기 패드 패턴(180c)의 측벽 및 상기 패드 패턴(180c)의 제3 방향의 가장자리 측벽과 접촉할 수 있다. 이에 따라, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. In an exemplary embodiment, the second bottom portion 270b of the cell contact plug 202a may contact the top surface of the pad pattern 180c. In this case, the cell contact plug 202b is formed on the top surface of the pad pattern 180c, the sidewall of the pad pattern 180c exposed by the hole, and the edge sidewall of the pad pattern 180c in the third direction. can contact Accordingly, the cell contact plug 202b may electrically connect the pad pattern 180c and the lower pad pattern 108a.

일부 실시예에서, 도 37b에 도시된 것과 같이, 상기 셀 콘택 플러그(202a)의 제2 저면부(270b)는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202b)는 상기 홀에 의해 노출되는 상기 패드 패턴(180c)의 측벽과 접촉할 수 있다. 이에 따라, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c)과 상기 하부 패드 패턴(108a)을 전기적으로 연결할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202b)는 상기 패드 패턴(180c) 내에 형성되는 홀을 관통하여 제1 방향으로 연장되는 제1 부분(201a)과 상기 패드 패턴(180c)으로부터 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물(52)의 제2 구조물을 관통하여 제1 방향으로 연장되는 제2 부분(201b)을 포함할 수 있다. In some embodiments, as shown in FIG. 37B , the second bottom portion 270b of the cell contact plug 202a is any layer provided between the pad pattern 180c and the lower pad pattern 108c. can come into contact with the membrane of In this case, the cell contact plug 202b may contact the sidewall of the pad pattern 180c exposed by the hole. Accordingly, the cell contact plug 202b may electrically connect the pad pattern 180c and the lower pad pattern 108a. In an exemplary embodiment, the cell contact plug 202b has a first portion 201a extending in a first direction through a hole formed in the pad pattern 180c and the third portion from the pad pattern 180c. A second portion 201b extending in the first direction passing through the second structure of the merge pattern structure 52 adjacent in the same direction may be included.

예시적인 실시예에서, 상기 제1 부분(201a)과 제2 부분(201b) 중 적어도 하나는 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 일 예로, 도시된 것과 같이 상기 제1 부분(201a) 및 제2 부분(201b)은 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. In an exemplary embodiment, at least one of the first part 201a and the second part 201b may contact the upper surface of the lower pad pattern 108a. For example, as shown, the first part 201a and the second part 201b may contact the upper surface of the lower pad pattern 108a.

즉, 상기 셀 콘택 플러그(202b)는 상기 제1 및 제2 부분(201a, 201b)과 상기 제1 및 제2 부분(201a, 201b)의 상부를 서로 연결하는 제3 부분을 포함할 수 있다. That is, the cell contact plug 202b may include the first and second parts 201a and 201b and a third part connecting upper portions of the first and second parts 201a and 201b to each other.

도 38 내지 도 41은 도 36 및 도 37a에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 38 to 41 are plan and cross-sectional views for explaining a manufacturing method of the vertical memory device shown in FIGS. 36 and 37A.

도 36 및 도 37에 도시된 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 것과 유사한 방법으로 제조할 수 있다. 다만, 상기 지지대를 형성하는 공정에서 예비 제2 지지대를 추가적으로 형성할 수 있다. 또한, 상기 제1 관통홀을 형성하는 공정에서, 상기 제1 관통홀은 상기 예비 제2 지지대의 적어도 일부분을 관통하도록 형성할 수 있다. 보다 상세히 설명하면, 먼저 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 38 및 도 39 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 상기 지지대(150)를 형성하는 공정에서, 상기 제1 관통홀이 형성될 부위와 적어도 일부가 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다. 즉, 상기 예비 제2 지지대(149)는 후속 공정에서 패드 패턴이 형성될 부위에 해당하는 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 형성할 수 있다. 또한, 상기 예비 제2 지지대(149)는 상기 하부 패드 패턴(108a)의 상부면과 접촉하도록 형성할 수 있다. The vertical memory device shown in FIGS. 36 and 37 may be manufactured in a similar manner to that described with reference to FIGS. 8 to 30 . However, in the process of forming the supports, a second preliminary support may be additionally formed. In the process of forming the first through hole, the first through hole may be formed to pass through at least a portion of the preliminary second support. In more detail, first, the process described with reference to FIGS. 8 to 16 is performed. After that, referring to FIGS. 38 and 39 , a second interlayer insulating film 146 is formed on the first interlayer insulating film 130 . In addition, a support 150 extending in the first direction may be formed through the second interlayer insulating film 146, the first interlayer insulating film 130, and the pre-mold structure located in the second region (B). . In the process of forming the support 150, a second preliminary support 149 is additionally formed to overlap at least a portion of a portion where the first through hole is to be formed. That is, the preliminary second support 149 may be formed to pass through the first to third sacrificial patterns 122a, 128a, and 128b corresponding to a region where a pad pattern is to be formed in a subsequent process. In addition, the second preliminary support 149 may be formed to contact the upper surface of the lower pad pattern 108a.

계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다. Subsequently, the same process as described with reference to FIGS. 19 to 26 is performed.

이 후, 도 40 및 도 41을 참조하면, 상기 패드 패턴(180c)을 관통하는 예비 제2 지지대(149)의 일부분, 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)과 상기 패드 패턴(180c)과 제3 방향으로 인접하는 병합 패턴 구조물(52)의 제2 구조물을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 상기 식각 공정에서 상기 예비 제2 지지대(149)가 일부 식각되어, 제2 지지대(150a)가 형성될 수 있다. Afterwards, referring to FIGS. 40 and 41 , a portion of the second preliminary support 149 penetrating the pad pattern 180c and the first and second interlayer insulating films on the upper surface of the pad pattern 180c The first through hole 192 may be formed by etching the second structure of the merge pattern structure 52 adjacent to the areas 130 and 146 and the pad pattern 180c in the third direction. In the etching process, the preliminary second support 149 may be partially etched to form the second support 150a.

이와같이, 상기 예비 제2 지지대(149)의 일부를 식각함으로써, 상기 패드 패턴(180c)을 직접 식각하지 않으면서도 상기 패드 패턴(180c)을 관통하는 상기 제1 관통홀(192)이 형성될 수 있다. In this way, by etching a part of the preliminary second support 149, the first through hole 192 penetrating the pad pattern 180c may be formed without directly etching the pad pattern 180c. .

예시적인 실시예에서, 도 41에 도시된 것과 같이, 상기 제1 관통홀(192)이 상기 패드 패턴(180c)의 상부면을 노출하도록 형성할 수 있다. 이 경우, 제1 관통홀(192)의 제1 저면부(268a)는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부(268b)는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다. 따라서, 후속 공정들을 수행함으로써 도 37a에 도시된 수직형 메모리 장치를 제조할 수 있다. In an exemplary embodiment, as shown in FIG. 41 , the first through hole 192 may be formed to expose an upper surface of the pad pattern 180c. In this case, the first bottom portion 268a of the first through hole 192 exposes the lower pad pattern 108a, and the second bottom portion 268b of the first through hole 192 exposes the pad pattern 108a. The upper surface of (180c) may be exposed. Accordingly, the vertical memory device shown in FIG. 37A can be manufactured by performing subsequent processes.

일부 실시예에서, 도시하지는 않았지만, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수 있다. 이 경우, 상기 제1 관통홀(192)의 제1 저면부는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막을 노출할 수 있다. 따라서. 후속 공정들을 수행함으로써 도 37b에 도시된 수직형 메모리 장치를 제조할 수 있다.상기 식각 공정에서, 실리콘 산화물을 포함하는 예비 제2 지지대(149)는 도전 물질(예를들어, 금속)을 포함하는 패드 패턴(180c)에 비해 빠르게 식각될 수 있다. 또한, 절연 물질들을 포함하는 상기 제2 구조물은 상기 패드 패턴(180c)에 비해 빠르게 식각될 수 있다. In some embodiments, although not shown, when the first through hole 192 is formed, the pad pattern 180c is partially etched and provided between the pad pattern 180c and the lower pad pattern 108c. One layer of film may be exposed. In this case, the first bottom surface of the first through hole 192 exposes the lower pad pattern 108a, and the second bottom surface of the first through hole 192 exposes the pad pattern 180c and the lower pad pattern. Any one layer of film provided between (108c) can be exposed. thus. The vertical memory device shown in FIG. 37B may be manufactured by performing subsequent processes. In the etching process, the preliminary second support 149 containing silicon oxide is formed of a conductive material (eg, metal). It may be etched faster than the pad pattern 180c. Also, the second structure including insulating materials may be etched faster than the pad pattern 180c.

설명한 것과 같이, 상기 제1 관통홀(192)을 형성하기 이 전에 상기 제1 관통홀(192)이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 형성함으로써, 상기 제1 관통홀(192)을 용이하게 형성할 수 있다. As described above, before forming the first through hole 192, the second preliminary support 149 is formed to overlap the area where the first through hole 192 is to be formed, thereby forming the first through hole 192. ) can be easily formed.

상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 형성될 수 있다. In the process of forming the first through hole 192, as described with reference to FIGS. 27 and 28, the fourth opening and the second and third through holes may also be formed together.

이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다. Thereafter, the vertical memory device may be manufactured by performing the same processes described with reference to FIGS. 29 and 30 and FIGS. 1 to 3 .

도 42는 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 43은 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 42 is a plan view illustrating conductive line and pad pattern portions of one layer in a vertical memory device according to example embodiments. 43 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments.

상기 수직형 메모리 장치는 상기 제2 지지대의 위치를 제외하고는 도 36 및 37에 도시된 수직형 메모리 장치와 유사하다. The vertical memory device is similar to the vertical memory device shown in FIGS. 36 and 37 except for the position of the second support.

도 42 및 도 43을 참조하면, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202c)의 일부 및 제2 지지대(150a)가 구비될 수 있다. 상기 제2 지지대(150a)는 상기 셀 콘택 플러그의 상기 제2 방향의 양 측에 위치할 수 있다. 42 and 43 , a hole is provided in the pad pattern 180c, and a part of the cell contact plug 202c and the second support 150a may be provided inside the hole. The second supports 150a may be positioned on both sides of the cell contact plug in the second direction.

예시적인 실시예에서, 상기 셀 콘택 플러그(202c)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. In an exemplary embodiment, the second bottom surface portion 270b of the cell contact plug 202c may contact the top surface of the pad pattern 180c.

일부 실시예에서, 도 33b에 도시된 것 유사하게, 상기 셀 콘택 플러그(202c)의 제2 저면부는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. In some embodiments, similar to that shown in FIG. 33B , the second bottom portion of the cell contact plug 202c may include a layer of a layer provided between the pad pattern 180c and the lower pad pattern 108c. can contact

상기 수직형 메모리 장치는 도 38 내지 도 41을 참조로 설명한 것과 유사한 공정으로 제조할 수 있다. 다만, 상기 예비 제2 지지대를 형성하는 공정에서, 상기 예비 제2 지지대가 상기 패드 패턴과 교차하도록 형성할 수 있다.The vertical memory device may be manufactured by a process similar to that described with reference to FIGS. 38 to 41 . However, in the process of forming the second preliminary support, the second preliminary support may be formed to cross the pad pattern.

도 44는 예시적인 실시예들에 따른 수직형 메모리 장치에서 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 44에 도시된 수직형 메모리 장치의 a-a' 단면도는 도 43에 도시된 것과 동일할 수 있다. 44 is a plan view illustrating conductive line and pad pattern portions in a vertical memory device according to example embodiments. A cross-sectional view a-a' of the vertical memory device illustrated in FIG. 44 may be the same as that illustrated in FIG. 43 .

상기 수직형 메모리 장치는 상기 제2 지지대가 구비되지 않는 것을 제외하고는 도 36 및 37에 도시된 수직형 메모리 장치와 유사하다. The vertical memory device is similar to the vertical memory device shown in FIGS. 36 and 37 except that the second support is not provided.

도 44를 참조하면, 상기 패드 패턴(180c) 내에는 홀이 구비되며 상기 홀의 내부에는 상기 셀 콘택 플러그(202c)의 일부가 형성될 수 있다. 본 실시예에서, 상기 홀 내에 제2 지지대가 구비되지 않을 수 있다. Referring to FIG. 44 , a hole is provided in the pad pattern 180c, and a part of the cell contact plug 202c may be formed inside the hole. In this embodiment, the second support may not be provided in the hole.

도 45 및 도 46은 도 44에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 45 and 46 are plan and cross-sectional views for explaining a method of manufacturing the vertical memory device shown in FIG. 44 .

먼저, 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 45를 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 또한, 상기 제1 관통홀이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다. 즉, 상기 예비 제2 지지대(149)는 후속 공정에서 패드 패턴이 형성될 부위의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 형성할 수 있다. 또한, 상기 예비 제2 지지대(149)는 상기 하부 패드 패턴(108a)의 상부면과 접촉하도록 형성할 수 있다. First, the process described with reference to FIGS. 8 to 16 is performed. After that, referring to FIG. 45 , a second interlayer insulating layer 146 is formed on the first interlayer insulating layer 130 . In addition, a support 150 extending in the first direction may be formed through the second interlayer insulating film 146, the first interlayer insulating film 130, and the pre-mold structure located in the second region (B). . In addition, a second preliminary support 149 is additionally formed to overlap a region where the first through hole is to be formed. That is, the preliminary second support 149 may be formed to pass through the first to third sacrificial patterns 122a, 128a, and 128b where a pad pattern is to be formed in a subsequent process. In addition, the second preliminary support 149 may be formed to contact the upper surface of the lower pad pattern 108a.

계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 46을 참조하면, 상기 패드 패턴(180c)을 관통하는 예비 제2 지지대(149), 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)과 상기 패드 패턴(180c)과 제3 방향으로 인접하는 절연 구조물을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 즉, 상기 식각 공정에서 사용하는 식각 마스크의 노출 부위는 상기 예비 제2 지지대와 완전히 오버랩될 수 있다. 따라서, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 모두 식각될 수 있다. Subsequently, the same process as described with reference to FIGS. 19 to 26 is performed. Then, referring to FIG. 46 , the preliminary second support 149 penetrating the pad pattern 180c and the first and second interlayer insulating films 130 and 146 on the upper surface of the pad pattern 180c The first through hole 192 may be formed by etching the insulating structure adjacent to the pad pattern 180c in the third direction. That is, an exposed portion of the etching mask used in the etching process may completely overlap the preliminary second support. Thus, in the etching process, all of the preliminary second supports 149 may be etched.

예시적인 실시예에서, 상기 제1 관통홀(192)의 제1 저면부(268a)는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부(268b)는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다. In an exemplary embodiment, the first bottom portion 268a of the first through hole 192 exposes the lower pad pattern 108a, and the second bottom portion 268b of the first through hole 192 exposes the lower pad pattern 108a. may expose an upper surface of the pad pattern 180c.

일부 실시예에서, 도시하지는 않았지만, 상기 제1 관통홀(192)을 형성할 때 상기 패드 패턴(180c)이 일부 식각되어 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막이 노출될 수도 있다. 따라서, 상기 제1 관통홀(192)의 제1 저면부는 상기 하부 패드 패턴(108a)을 노출하고, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막의 상부면을 노출할 수 있다. 이와같이, 상기 예비 제2 지지대(149)를 제거함으로써, 상기 패드 패턴(180c)을 관통하는 상기 제1 관통홀(192)이 형성될 수 있다. In some embodiments, although not shown, when the first through hole 192 is formed, the pad pattern 180c is partially etched and provided between the pad pattern 180c and the lower pad pattern 108c. One layer of film may be exposed. Accordingly, the first bottom surface portion of the first through hole 192 exposes the lower pad pattern 108a, and the second bottom surface portion of the first through hole 192 exposes the pad pattern 180c and the lower pad pattern ( 108c) may expose an upper surface of any layer of the film provided between them. In this way, by removing the second preliminary support 149, the first through hole 192 penetrating the pad pattern 180c may be formed.

상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 각각 형성할 수 있다. In the process of forming the first through hole 192, as described with reference to FIGS. 27 and 28, the fourth opening and the second and third through holes may be formed together, respectively.

이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다. Thereafter, the vertical memory device may be manufactured by performing the same processes described with reference to FIGS. 29 and 30 and FIGS. 1 to 3 .

도 47은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 47 is a plan view illustrating conductive line and pad pattern portions of one layer in a vertical memory device according to example embodiments. 48 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments.

도 47 및 도 48을 참조하면, 상기 패드 패턴(180c) 내에 복수의 홀이 포함되고, 상기 복수의 홀 내에는 제2 지지대(150a) 및 셀 콘택 플러그(202d)의 일부가 형성될 수 있다. Referring to FIGS. 47 and 48 , a plurality of holes may be included in the pad pattern 180c, and portions of the second support 150a and the cell contact plug 202d may be formed in the plurality of holes.

예시적인 실시예에서, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202d)의 측벽과 접하고 상기 패드 패턴(180c)을 관통할 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다. In an exemplary embodiment, the second support 150a may contact the sidewall of the cell contact plug 202d and pass through the pad pattern 180c. The second support 150a may extend from the second interlayer insulating layer 146 to the inside of the lower interlayer insulating layer 110 in the first direction.

일부 실시예에서, 도시하지는 않았지만, 상기 제2 지지대는 구비되지 않을 수도 있다. 이 경우, 상기 패드 패턴 내의 복수의 홀 내에 각각 셀 콘택 플러그(202d)의 일부가 형성될 수 있다. In some embodiments, although not shown, the second support may not be provided. In this case, a portion of the cell contact plug 202d may be formed in each of a plurality of holes in the pad pattern.

상기 셀 콘택 플러그(202d)의 제1 저면부(270a)는 상기 하부 패드 패턴(108a)과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 제2 저면부(270b)는 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽 및 상기 패드 패턴(180c)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)는 상기 홀과 인접하는 부위의 패드 패턴(180c)의 상부면과 접촉될 수 있다. The first bottom portion 270a of the cell contact plug 202d may contact the lower pad pattern 108a. In an exemplary embodiment, the second bottom surface portion 270b of the cell contact plug 202d may contact the top surface of the pad pattern 180c. In this case, the cell contact plug 202d may contact a sidewall of a hole formed in the pad pattern 180c and an upper surface of the pad pattern 180c. In an exemplary embodiment, the cell contact plug 202d may contact an upper surface of the pad pattern 180c adjacent to the hole.

일부 실시예에서, 도 33b에 도시된 것 유사하게, 상기 셀 콘택 플러그(202d)의 제2 저면부는 상기 패드 패턴(180c)와 하부 패드 패턴(108c)의 사이에 구비되는 어느 한 층의 막과 접촉할 수 있다. 이 경우, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 상부는 상기 제1 및 제2 층간 절연막(130, 140)을 관통하고, 상기 패드 패턴(180c)의 상부면과 오버랩될 수 있다. In some embodiments, similar to that illustrated in FIG. 33B , the second bottom portion of the cell contact plug 202d may include a layer of any one layer provided between the pad pattern 180c and the lower pad pattern 108c. can contact In this case, the cell contact plug 202d may contact a sidewall of a hole formed in the pad pattern 180c. In an exemplary embodiment, an upper portion of the cell contact plug 202d may pass through the first and second interlayer insulating layers 130 and 140 and may overlap the upper surface of the pad pattern 180c.

예시적인 실시예에서, 상기 셀 콘택 플러그(202d)의 하부는 상기 패드 패턴(180c) 내에 형성되는 복수의 홀을 관통하여 제1 방향으로 연장되는 제1 부분(201a)들을 포함할 수 있다. 상기 제1 부분들 중 적어도 하나는 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 일 예로, 도시된 것과 같이 상기 제1 부분(201a)들은 모두 상기 하부 패드 패턴(108a) 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202d)는 상기 패드 패턴(180c)과 상기 제3 방향으로 인접하는 상기 병합 패턴 구조물의 제2 구조물과 오버랩되지 않고 상기 패드 패턴(180c) 내에만 위치할 수 있다. In an exemplary embodiment, the lower portion of the cell contact plug 202d may include first portions 201a extending in a first direction through a plurality of holes formed in the pad pattern 180c. At least one of the first portions may contact the upper surface of the lower pad pattern 108a. For example, as shown, all of the first portions 201a may contact the upper surface of the lower pad pattern 108a. In an exemplary embodiment, the cell contact plug 202d may be positioned only within the pad pattern 180c without overlapping with a second structure of the merge pattern structure adjacent to the pad pattern 180c in the third direction. can

도 49 및 도 50은 도 47 및 도 48에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 49 and 50 are plan and cross-sectional views for explaining a manufacturing method of the vertical memory device shown in FIGS. 47 and 48 .

먼저, 도 8 내지 도 16을 참조로 설명한 공정을 수행한다. 이 후, 도 49 및 도 50을 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(146)을 형성한다. 그리고, 상기 제2 영역(B)에 위치하는 제2 층간 절연막(146), 제1 층간 절연막(130) 및 예비 몰드 구조물을 관통하여 상기 제1 방향으로 연장되는 지지대(150)를 형성할 수 있다. 또한, 상기 제1 관통홀들이 형성될 부위와 오버랩되도록 예비 제2 지지대(149)를 추가적으로 형성한다. First, the process described with reference to FIGS. 8 to 16 is performed. After that, referring to FIGS. 49 and 50 , a second interlayer insulating film 146 is formed on the first interlayer insulating film 130 . In addition, a support 150 extending in the first direction may be formed through the second interlayer insulating film 146, the first interlayer insulating film 130, and the pre-mold structure located in the second region (B). . In addition, a second preliminary support 149 is additionally formed to overlap a portion where the first through holes are to be formed.

도시된 것과 같이, 상기 예비 제2 지지대(149)는 상기 패드 패턴이 형성될 부위의 제1 내지 제3 희생 패턴들(122a, 128a, 128b)을 관통하도록 복수개가 형성될 수 있다. As illustrated, a plurality of second preliminary supports 149 may be formed to pass through the first to third sacrificial patterns 122a, 128a, and 128b where the pad pattern is to be formed.

계속하여, 도 19 내지 도 26을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 50을 참조하면, 상기 예비 제2 지지대(149)의 일부 또는 전부, 상기 예비 제2 지지대(149) 사이에 위치하는 상기 패드 패턴(180c)의 상부면 위의 제1 및 제2 층간 절연막들(130, 146)을 식각함으로써 제1 관통홀(192)을 형성할 수 있다. 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)의 상부면을 노출할 수 있다. Subsequently, the same process as described with reference to FIGS. 19 to 26 is performed. Afterwards, referring to FIG. 50 , first and second parts of or all of the second preliminary support 149 are disposed on the upper surface of the pad pattern 180c positioned between the second preliminary support 149. The first through hole 192 may be formed by etching the interlayer insulating layers 130 and 146 . The second bottom portion of the first through hole 192 may expose an upper surface of the pad pattern 180c.

일부 실시예에서, 상기 제1 관통홀(192)을 형성할 때, 상기 예비 제2 지지대(149) 사이에 위치하는 상기 패드 패턴(180c) 및 그 하부의 막도 일부 식각될 수 있다. 이 경우, 상기 제1 관통홀(192)의 제2 저면부는 상기 패드 패턴(180c)과 하부 패드 패턴(108a) 사이의 어느 하나의 막을 노출할 수 있다. In some embodiments, when the first through hole 192 is formed, the pad pattern 180c positioned between the preliminary second supports 149 and the film below the pad pattern 180c may also be partially etched. In this case, the second bottom portion of the first through hole 192 may expose any one layer between the pad pattern 180c and the lower pad pattern 108a.

예시적인 실시예에서, 상기 제1 관통홀(192)을 형성하기 위한 식각 공정에서 사용되는 식각 마스크의 노출 부위는 상기 예비 제2 지지대(149)의 일부 및 상기 예비 제2 지지대(149) 사이 부위와 오버랩될 수 있다. 따라서, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 일부 제거되어 제2 지지대(150a)가 형성될 수 있다. In an exemplary embodiment, the exposed portion of the etching mask used in the etching process for forming the first through hole 192 is a portion of the preliminary second support 149 and an area between the preliminary second support 149. may overlap with Accordingly, in the etching process, a part of the preliminary second support 149 may be removed to form the second support 150a.

일부 실시예에서, 상기 제1 관통홀(192)을 형성하기 위한 식각 공정에서 사용되는 식각 마스크의 노출 부위는 상기 예비 제2 지지대(149)의 상부면 전체 및 예비 제2 지지대(149) 사이 부위와 오버랩될 수 있다. 이 경우, 상기 식각 공정에서 상기 예비 제2 지지대(149)가 모두 제거되어 제2 지지대가 형성되지 않을 수도 있다. In some embodiments, the exposed portion of the etching mask used in the etching process for forming the first through hole 192 is the entire upper surface of the second preliminary support 149 and an area between the second preliminary support 149. may overlap with In this case, in the etching process, all of the preliminary second supports 149 may be removed and the second supports may not be formed.

상기 제1 관통홀(192)을 형성하는 공정에서, 도 27 및 도 28을 참조로 설명한 것과 같이, 제4 개구, 제2 및 제3 관통홀들도 함께 각각 형성할 수 있다. In the process of forming the first through hole 192, as described with reference to FIGS. 27 and 28, the fourth opening and the second and third through holes may be formed together, respectively.

이 후, 도 29, 30 및 도 1 내지 3을 참조로 설명한 공정들을 동일하게 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다. Thereafter, the vertical memory device may be manufactured by performing the same processes described with reference to FIGS. 29 and 30 and FIGS. 1 to 3 .

도 51은 예시적인 실시예들에 따른 수직형 메모리 장치에서 한 층의 도전 라인 및 패드 패턴 부위를 나타내는 평면도이다. 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치에서 패드 패턴 부위를 나타내는 단면도이다. 51 is a plan view illustrating conductive line and pad pattern portions of one layer in a vertical memory device according to example embodiments. 52 is a cross-sectional view illustrating a pad pattern portion in a vertical memory device according to example embodiments.

도 51 및 도 52를 참조하면, 상기 패드 패턴(180c) 내에 홀이 포함되고, 상기 홀 내에는 제2 지지대(150a) 및 셀 콘택 플러그(202e)의 일부가 형성될 수 있다. 51 and 52 , a hole may be included in the pad pattern 180c, and portions of the second support 150a and the cell contact plug 202e may be formed in the hole.

예시적인 실시예에서, 상기 제2 지지대(150a)는 상기 셀 콘택 플러그(202e)의 측벽과 접하고 상기 패드 패턴(180c)을 관통할 수 있다. 상기 제2 지지대(150a)는 상기 제2 층간 절연막(146)으로부터 상기 제1 방향으로 상기 하부 층간 절연막(110)의 내부까지 연장될 수 있다. 일부 실시예에서, 상기 제2 지지대는 구비되지 않을 수도 있다. In an exemplary embodiment, the second support 150a may contact the sidewall of the cell contact plug 202e and pass through the pad pattern 180c. The second support 150a may extend from the second interlayer insulating layer 146 to the inside of the lower interlayer insulating layer 110 in the first direction. In some embodiments, the second support may not be provided.

상기 셀 콘택 플러그(202e)는 상기 패드 패턴(180c) 내에 형성되는 홀의 측벽 및 상기 패드 패턴(180c)의 상부면 및 상기 패드 패턴의 제3 방향의 측벽과 접촉할 수 있다. 예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 홀과 제2 방향으로 인접하는 부위의 패드 패턴(180c)의 상부면과 접촉될 수 있다. The cell contact plug 202e may contact a sidewall of a hole formed in the pad pattern 180c, an upper surface of the pad pattern 180c, and a sidewall of the pad pattern in the third direction. In an exemplary embodiment, the cell contact plug 202e may contact an upper surface of the pad pattern 180c adjacent to the hole in the second direction.

예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 제1 및 제2 층간 절연막(130, 146)을 관통하고 상기 패드 패턴(180c)의 상부면과 오버랩될 수 있다. 따라서, 상기 셀 콘택 플러그(202e)는 패드 패턴(180c)의 상부면 일부와 접촉될 수 있다. In an exemplary embodiment, the cell contact plug 202e may pass through the first and second interlayer insulating layers 130 and 146 and overlap the upper surface of the pad pattern 180c. Accordingly, the cell contact plug 202e may contact a portion of the upper surface of the pad pattern 180c.

예시적인 실시예에서, 상기 셀 콘택 플러그(202e)는 상기 패드 패턴(180c) 내에 형성되는 홀을 관통하여 제1 방향으로 연장될 수 있다. In an exemplary embodiment, the cell contact plug 202e may extend in a first direction through a hole formed in the pad pattern 180c.

이와같이, 상기 셀 콘택 플러그(202e)는 상기 병합 패턴 구조물의 제2 구조물과 오버랩되지 않고 상기 패드 패턴(180c) 내에만 위치할 수 있다. As such, the cell contact plug 202e may be positioned only within the pad pattern 180c without overlapping with the second structure of the merge pattern structure.

도 53은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 54는 일부 층의 도전 패턴을 나타내는 평면도이다. 도 55는 도전 라인 및 패드 패턴의 일부를 나타내는 사시도이다.53 is a plan view illustrating a vertical memory device according to example embodiments. 54 is a plan view showing conductive patterns of some layers. 55 is a perspective view showing a part of a conductive line and pad pattern.

상기 수직형 메모리 장치는 패드 패턴의 형상을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다. The vertical memory device is similar to the vertical memory device shown in FIGS. 1 to 3 except for the shape of the pad pattern. Accordingly, the same reference numerals are assigned to the same components, and detailed descriptions thereof are omitted.

도 53 내지 도 55를 참조하면, 상기 패드 패턴(180c)은 상기 도전 라인(180b)의 제2 방향의 단부로부터 상기 제3 방향으로 돌출되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 각 도전 라인들(180b)로부터 돌출되는 상기 패드 패턴들(180c)은 서로 접촉됨으로써 제3 방향으로 연결된 형상을 가질 수 있다. 따라서, 상기 병합 패턴 구조물의 각 층의 계단 부위에는 패드 패턴들(180c)만이 구비될 수 있다. 53 to 55 , the pad pattern 180c may have a shape protruding in the third direction from an end of the conductive line 180b in the second direction. In an exemplary embodiment, the pad patterns 180c protruding from each of the conductive lines 180b may have a shape connected in a third direction by contacting each other. Accordingly, only the pad patterns 180c may be provided at the step portion of each layer of the merge pattern structure.

따라서, 동일한 층의 게이트 전극들(180a)은 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 전기적으로 연결되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 각 층의 상기 연결 라인(180d), 도전 라인(180b) 및 패드 패턴(180c)은 평면도에서 볼 때, 링 형상을 가질 수 있다. Accordingly, the gate electrodes 180a of the same layer may have a structure in which the connection line 180d, the conductive line 180b, and the pad pattern 180c are electrically connected. In an exemplary embodiment, the connection line 180d, the conductive line 180b, and the pad pattern 180c of each layer may have a ring shape when viewed from a plan view.

상기 셀 콘택 플러그(202)는 상기 제2 영역(B)에 위치하는 상기 제2 층간 절연막(146), 제1 층간 절연막(130) 및 상기 패드 패턴(180c)과 그 하부의 병합 패턴 구조물 및 베이스 절연막(118)을 관통하여 상기 하부 층간 절연막(110) 내부에 위치하는 상기 하부 패드 패턴(108a)의 상부면과 접촉할 수 있다. The cell contact plug 202 includes the second interlayer insulating layer 146, the first interlayer insulating layer 130, and the pad pattern 180c located in the second region (B) and the merge pattern structure and base thereunder. It may pass through the insulating layer 118 and contact the upper surface of the lower pad pattern 108a positioned inside the lower interlayer insulating layer 110 .

예시적인 실시예에서, 상기 패드 패턴(180c)의 제3 방향의 사이에는 절연 물질이 구비되지 않으므로, 상기 셀 콘택 플러그(202)는 상기 패드 패턴(180c)을 관통하도록 형성할 수 있다. 상기 셀 콘택 플러그(202)는 다양한 형상을 가질 수 있다. 일 예로, 상기 셀 콘택 플러그는 도 6 및 7에 도시된 구조, 도 47 및 48에 도시된 구조 또는 도 51 및 52에 도시된 구조를 가질 수 있다. In an exemplary embodiment, since an insulating material is not provided between the pad patterns 180c in the third direction, the cell contact plug 202 may pass through the pad patterns 180c. The cell contact plug 202 may have various shapes. For example, the cell contact plug may have the structure shown in FIGS. 6 and 7 , the structure shown in FIGS. 47 and 48 , or the structure shown in FIGS. 51 and 52 .

상기 수직형 메모리 장치는 도 8 내지 도 30을 참조로 설명한 방법과 동일하거나 유사할 수 있다. 다만, 도 22 및 도 23을 참조로 설명한 공정을 수행할 때, 각 층에서 상기 제2 갭은 상기 제3 방향으로 서로 이격되도록 셀 블록 양 측에 구비될 수 있다. 반면에, 상기 제3 갭은 제3 방향으로 연통되도록 형성할 수 있다. 따라서, 후속 공정들을 통해, 상기 제3 갭 내에서 상기 제3 방향으로 연결되는 형상을 갖는 패드 패턴을 형성할 수 있다. The vertical memory device may be the same as or similar to the method described with reference to FIGS. 8 to 30 . However, when performing the process described with reference to FIGS. 22 and 23 , the second gaps in each layer may be provided on both sides of the cell block to be spaced apart from each other in the third direction. On the other hand, the third gap may be formed to communicate in a third direction. Accordingly, through subsequent processes, a pad pattern having a shape connected in the third direction within the third gap may be formed.

도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 COP 구조가 아니라는 점을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다. 56 is a cross-sectional view illustrating a vertical memory device according to example embodiments. The vertical memory device is similar to the vertical memory device shown in FIGS. 1 to 3 except that it does not have a COP structure. Accordingly, the same reference numerals are assigned to the same components, and detailed descriptions thereof are omitted.

도 56을 참조하면, 상기 수직형 메모리 장치는 COP 구조를 갖지 않으며, 이에 따라 기판(100)의 제1 및 제2 영역들(A, B)을 둘러싸는 제3 영역(C)에 주변 회로 패턴들이 형성될 수 있다.Referring to FIG. 56 , the vertical memory device does not have a COP structure, and thus a peripheral circuit pattern is formed in a third region C surrounding the first and second regions A and B of the substrate 100. can be formed.

즉, 기판(100)의 제3 영역(C) 상에는 페리 회로를 구성하는 트랜지스터들(104) 및 하부 배선들이 형성될 수 있다. That is, the transistors 104 and lower wires constituting the peripheral circuit may be formed on the third region C of the substrate 100 .

한편, 상기 제2 영역(B)에 해당하는 기판에는 소자 분리 패턴(102)이 형성되어, 필드 영역으로 제공될 수 있다. 상기 소자 분리 패턴(102) 상에는 상기 셀 콘택 플러그(202)와 상기 제1 방향으로 대향하는 부위에 각각 하부 배선(250) 또는 저항 패턴과 같은 도전 물질이 배치될 수 있다. Meanwhile, a device isolation pattern 102 may be formed on the substrate corresponding to the second region B, and may serve as a field region. A conductive material such as a lower wiring 250 or a resistance pattern may be disposed on the device isolation pattern 102 at a portion facing the cell contact plug 202 in the first direction.

상기 셀 콘택 플러그(202)는 패드 패턴(180c)의 적어도 일부분과 접촉하면서 상기 하부 배선(252) 또는 저항 패턴의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 하부 배선(252)은 페리 회로의 게이트 구조물과 동일한 적층 구조를 가질 수 있다. 일 예로, 상기 하부 배선(252)은 제1 도전 패턴(252a) 및 제2 도전 패턴(252b)이 적층되는 구조를 가질 수 있다. The cell contact plug 202 may contact the upper surface of the lower wiring 252 or the resistance pattern while contacting at least a portion of the pad pattern 180c. In an exemplary embodiment, the lower wiring 252 may have the same stacked structure as the gate structure of the ferry circuit. For example, the lower wiring 252 may have a structure in which a first conductive pattern 252a and a second conductive pattern 252b are stacked.

상기 셀 콘택 플러그(202)의 상부면에는 상부 배선이 형성되지 않을 수 있다. 즉, 상기 셀 콘택 플러그(202)의 상부면에는 절연 물질만이 접촉될 수 있다. An upper wiring may not be formed on the upper surface of the cell contact plug 202 . That is, only an insulating material may contact the upper surface of the cell contact plug 202 .

상기 하부 배선(252) 또는 저항 패턴은 상기 페리 회로들과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 제3 영역(C)에는 상기 하부 배선(252) 또는 저항 패턴과 전기적으로 연결되는 비아 콘택(208) 또는 상부 배선들(224, 234)이 더 구비될 수 있다. The lower wiring 252 or the resistance pattern may be electrically connected to the ferry circuits. In an exemplary embodiment, a via contact 208 electrically connected to the lower wiring 252 or the resistance pattern or upper wirings 224 and 234 may be further provided in the third region C.

이와같이, 상기 기판의 제2 영역(B)의 하부에 상기 페리 회로들과 전기적으로 연결되는 하부 배선(252) 또는 저항 패턴들이 포함됨으로써 메모리 셀의 수평 면적이 감소될 수 있다. As such, the horizontal area of the memory cell may be reduced by including the lower wiring 252 or resistance patterns electrically connected to the peripheral circuits in the lower portion of the second region B of the substrate.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, it has been described with reference to the preferred embodiments of the present invention, but those skilled in the art can variously modify and modify the present invention within the scope not departing from the spirit and scope of the present invention described in the claims. You will understand that it can be changed.

100 : 기판 110 : 하부 층간 절연막
104 : 하부 트랜지스터 106 : 하부 콘택 플러그,
108 : 하부 배선 108a : 하부 패드 패턴
120a : 제1 절연 패턴 122a 제1 희생 패턴
128a : 제2 희생 패턴 128b : 제3 희생 패턴
130 : 제1 층간 절연막 140 : 채널 구조물
146 : 제2 층간 절연막 150 : 지지대
180a :게이트 전극 180b : 도전 라인
180c : 패드 패턴 180d : 연결 라인
190 : 제2 절연 패턴 202 : 셀 콘택 플러그
204 : 관통 비아 콘택 206 : CSL
208 : 비아 콘택 210 : 제3 층간 절연막
222 : 제1 상부 콘택 224 : 제2 상부 콘택
228 : 제3 상부 콘택100: substrate 110: lower interlayer insulating film
104: lower transistor 106: lower contact plug,
108: lower wiring 108a: lower pad pattern
120a: first insulating pattern 122a first sacrificial pattern
128a: second sacrificial pattern 128b: third sacrificial pattern
130: first interlayer insulating film 140: channel structure
146: second interlayer insulating film 150: support
180a: gate electrode 180b: conductive line
180c: pad pattern 180d: connection line
190: second insulating pattern 202: cell contact plug
204: through via contact 206: CSL
208: via contact 210: third interlayer insulating film
222: first upper contact 224: second upper contact
228: third upper contact

Claims (10)

기판 상에 구비된 회로 패턴;
상기 회로 패턴과 전기적으로 연결되는 하부 패드 패턴들;
상기 하부 패드 패턴들 및 회로 패턴 상에 구비되는 베이스 패턴;
상기 베이스 패턴 상에 구비되고, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되면서 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물;
상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 각 층의 게이트 전극들과 각각 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물; 및
상기 병합 패턴 구조물의 각 층의 패드 패턴들과 각각 전기적으로 연결되면서 상기 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 각 층의 패드 패턴들과 전기적으로 연결되는 셀 콘택 플러그들을 포함하고,
각각의 셀 콘택 플러그들은 전기적으로 연결되는 한 층의 패드 패턴의 아래에서는 상기 병합 패턴 구조물의 절연 물질을 관통하고,
상기 각각의 셀 콘택 플러그들의 저면은 상기 베이스 패턴의 저면보다 낮게배치되는 수직형 메모리 장치. a circuit pattern provided on a substrate;
lower pad patterns electrically connected to the circuit pattern;
a base pattern provided on the lower pad patterns and the circuit pattern;
It is provided on the base pattern, is stacked while being spaced apart from each other along a first direction perpendicular to the upper surface of the substrate, extends in a second direction parallel to the upper surface of the substrate, and is parallel to the upper surface of the substrate and is stacked in the first direction. gate electrodes arranged in a third direction perpendicular to the second direction;
a channel structure extending in the first direction through the gate electrodes;
Including pad patterns extending in the second direction while merging ends of the gate electrodes of each layer in the second direction, the ends in the second direction having a stepped shape, and electrically connected to the gate electrodes of each layer, respectively merged pattern structures; and
cell contact plugs electrically connected to pad patterns of each layer of the merge pattern structure, extending in a first direction through the merge pattern structure, and electrically connected to pad patterns of each layer;
Each of the cell contact plugs penetrates an insulating material of the merge pattern structure under a pad pattern of one layer electrically connected to each other,
Bottom surfaces of each of the cell contact plugs are disposed lower than bottom surfaces of the base patterns. 제1 항에 있어서, 상기 병합 패턴 구조물은,
상기 각 층의 게이트 전극들과 전기적으로 연결되는 연결 패턴, 도전 라인 및 패드 패턴을 포함하는 도전 패턴 구조물; 및
상기 각 층의 게이트 전극들과 동일 평면 상에 배치되고 절연 물질로 이루어지는 희생 패턴을 포함하는 절연 구조물을 포함하는 수직형 메모리 장치. The method of claim 1, wherein the merge pattern structure,
a conductive pattern structure including a connection pattern electrically connected to the gate electrodes of each layer, a conductive line, and a pad pattern; and
A vertical memory device comprising an insulating structure disposed on the same plane as the gate electrodes of each layer and including a sacrificial pattern made of an insulating material. 제2 항에 있어서, 상기 연결 패턴은 상기 게이트 전극들의 단부를 연결하면서 제3 방향으로 연장되고, 상기 도전 라인은 상기 연결 패턴의 제2 방향 단부로부터 상기 제2 방향으로 연장되고, 상기 패드 패턴은 상기 도전 라인의 제2 방향 단부로부터 제3 방향으로 돌출되는 수직형 메모리 장치.The method of claim 2 , wherein the connection pattern extends in a third direction while connecting end portions of the gate electrodes, the conductive line extends from an end portion of the connection pattern in the second direction in the second direction, and the pad pattern comprises: A vertical memory device protruding in a third direction from an end of the conductive line in the second direction. 제2 항에 있어서, 상기 패드 패턴은 상기 병합 패턴 구조물의 계단의 노출 부위의 제3 방향의 가장자리에 배치되는 수직형 메모리 장치. The vertical memory device of claim 2 , wherein the pad pattern is disposed on an edge of an exposed portion of the step of the merge pattern structure in a third direction. 제1 항에 있어서, 상기 각각의 셀 콘택 플러그들은 상기 병합 패턴 구조물의 한 층의 패드 패턴의 적어도 일부와 접촉하는 수직형 메모리 장치. The vertical memory device of claim 1 , wherein each of the cell contact plugs contacts at least a portion of a pad pattern of one layer of the merge pattern structure. 제1 항에 있어서, 상기 각각의 셀 콘택 플러그들은 상기 병합 패턴 구조물의 한 층의 패드 패턴을 관통하고, 적어도 상기 패드 패턴을 관통하는 홀의 측벽과 접촉하는 수직형 메모리 장치. The vertical memory device of claim 1 , wherein each of the cell contact plugs penetrates a pad pattern of one layer of the merge pattern structure and contacts at least a sidewall of a hole penetrating the pad pattern. 제1 항에 있어서, 상기 각각의 셀 콘택 플러그들은 상기 병합 패턴 구조물의 한 층의 패드 패턴의 상부면 및 일 측벽과 접촉하면서, 상기 패드 패턴과 제3 방향으로 인접하는 병합 패턴 구조물의 절연 물질들을 관통하는 수직형 메모리 장치.2 . The method of claim 1 , wherein the cell contact plugs contact an upper surface and one sidewall of one layer of the pad pattern of the merge pattern structure and connect insulating materials of a merge pattern structure adjacent to the pad pattern in a third direction. Penetrating vertical memory device. 삭제delete 제1 항에 있어서, 상기 각각의 셀 콘택 플러그들은 상기 하부 패드 패턴들과 각각 접촉하는 수직형 메모리 장치.The vertical memory device of claim 1 , wherein the respective cell contact plugs contact the lower pad patterns, respectively. 제1 영역 및 제2 영역을 포함하는 기판 상에 형성되는 회로 패턴;
상기 회로 패턴과 전기적으로 연결되는 하부 패드 패턴들;
상기 하부 패드 패턴들 및 회로 패턴 상에 구비되는 베이스 패턴;
상기 하부 패드 패턴들 및 회로 패턴 상에서 상기 베이스 패턴 사이에 구비되는 베이스 절연막;
상기 제1 영역 상의 베이스 패턴 상에 구비되고, 상기 기판 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되고, 상기 기판의 상부면과 평행한 제2 방향으로 연장되고, 상기 기판의 상부면과 평행하고 상기 제2 방향과 수직한 제3 방향으로 배열되는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널 구조물;
상기 제2 영역 상에 구비되고, 상기 각 층의 게이트 전극들의 제2 방향의 단부를 병합하면서 제2 방향으로 연장되고, 제2 방향의 단부가 계단 형상을 갖고, 절연 물질들 및 각 층의 게이트 전극들과 전기적으로 연결되는 패드 패턴들을 포함하는 병합 패턴 구조물;
상기 게이트 전극들, 채널 구조물 및 병합 패턴 구조물을 덮는 층간 절연막; 및
상기 층간 절연막 및 병합 패턴 구조물을 관통하여 제1 방향으로 연장되고, 각 층의 패드 패턴들과 각각 전기적으로 연결되는 셀 콘택 플러그들을 포함하고,
각각의 셀 콘택 플러그들의 저면은 상기 하부 패드 패턴들과 각각 접촉하여, 상기 각각의 셀 콘택 플러그들은 상기 패드 패턴들 중 하나의 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 수직형 메모리 장치.a circuit pattern formed on the substrate including the first region and the second region;
lower pad patterns electrically connected to the circuit pattern;
a base pattern provided on the lower pad patterns and the circuit pattern;
a base insulating layer provided between the base pattern on the lower pad patterns and the circuit pattern;
provided on the base pattern on the first region, laminated on the substrate along a first direction perpendicular to the top surface of the substrate, extending in a second direction parallel to the top surface of the substrate, and extending in a second direction parallel to the top surface of the substrate; gate electrodes arranged in a third direction parallel to and perpendicular to the second direction;
a channel structure extending in the first direction through the gate electrodes;
It is provided on the second region, extends in the second direction while merging end portions of the gate electrodes of each layer in the second direction, the ends in the second direction have a stepped shape, and insulating materials and gate electrodes of each layer are formed. a merge pattern structure including pad patterns electrically connected to the electrodes;
an interlayer insulating layer covering the gate electrodes, the channel structure, and the merge pattern structure; and
cell contact plugs extending in a first direction through the interlayer insulating film and the merged pattern structure and electrically connected to pad patterns of each layer;
Bottom surfaces of each of the cell contact plugs contact the lower pad patterns, respectively, so that each of the cell contact plugs electrically connects a pad pattern of one layer of the pad patterns to the circuit pattern.
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