KR20110119896A - Method for fabricating nonvolatile memory device - Google Patents
Method for fabricating nonvolatile memory device Download PDFInfo
- Publication number
- KR20110119896A KR20110119896A KR1020100039305A KR20100039305A KR20110119896A KR 20110119896 A KR20110119896 A KR 20110119896A KR 1020100039305 A KR1020100039305 A KR 1020100039305A KR 20100039305 A KR20100039305 A KR 20100039305A KR 20110119896 A KR20110119896 A KR 20110119896A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- stack
- capping layer
- gas
- photoresist pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 58
- 230000008569 process Effects 0.000 claims abstract description 31
- 229920000642 polymer Polymers 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 7
- 239000000654 additive Substances 0.000 claims description 2
- 230000000996 additive effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 48
- 239000007789 gas Substances 0.000 description 40
- 239000004065 semiconductor Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002253 acid Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000280 densification Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- WMFYOYKPJLRMJI-UHFFFAOYSA-N Lercanidipine hydrochloride Chemical compound Cl.COC(=O)C1=C(C)NC(C)=C(C(=O)OC(C)(C)CN(C)CCC(C=2C=CC=CC=2)C=2C=CC=CC=2)C1C1=CC=CC([N+]([O-])=O)=C1 WMFYOYKPJLRMJI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 수직 구조의 비휘발성 메모리 장치 제조 방법에 관한 것이다.
BACKGROUND OF THE
플래쉬 메모리(Flash Memory)에서 디자인 룰(Design rule) 감소 시 장치 밀도(Device Density)를 높이는 방법으로 기존 플로팅 게이트(Floating Gate) 대신 3D 구조를 이용하는 방법이 있다. As a method of increasing device density when reducing design rules in flash memory, there is a method of using a 3D structure instead of a conventional floating gate.
한편, 플래쉬 메모리 장치와 같은 반도체 장치를 제조하기 위해서 사용되는 포토 공정은 패턴을 형성하기 위해서 필연적으로 포토마스크가 필요하다. 이러한 포토마스크는 투광성 기판 표면에 빛을 차광하는 차광 물질로 제작하고자하는 집적회로의 다양한 형태의 패턴들을 형성하여 빛을 선택적으로 투과할 수 있도록 제작되어 있다.On the other hand, a photo process used to manufacture a semiconductor device such as a flash memory device inevitably requires a photomask to form a pattern. Such photomasks are manufactured to selectively transmit light by forming various types of patterns of an integrated circuit to be made of a light blocking material that blocks light on a light transmissive substrate surface.
그리하여 포토 공정의 정렬 노광시 원하는 패턴이 포토레지스트에 정확히 전사되도록 한다. 이러한 마스크 제작 방법은, 반도체 장치의 회로 선폭이 좁아지고 이에 따라서 노광용 광원의 파장이 짧아짐에 따라, 포토마스크 상에 형성된 패턴들끼리 상호 간섭을 하여 실제 원하는 선폭이 제대로 형성되지 않는 단점이 있다.Thus, during the alignment exposure of the photo process, the desired pattern is accurately transferred to the photoresist. Such a mask fabrication method has a disadvantage in that the circuit line width of the semiconductor device is narrowed and thus the wavelength of the light source for exposure is shortened, so that the patterns formed on the photomasks interfere with each other to actually form a desired line width.
즉, 비교적 선폭이 세밀한 선형의 패턴은 주변의 패턴 밀도에 따라서 선폭이 영향을 받게 되는데, 마스크 상에는 정상적인 선폭으로 패턴이 되었다 하더라도, 실제 포토 공정에서 노광을 하여 포토레지스트에 패턴을 형성하면, 회절 등의 영향으로 패턴 크기가 다르게 된다. 특히 마스크 패턴의 광 근접 효과를 제대로 고려하지 못하는 경우에는 리소그라피(Lithography) 본래의 노광 의도와 다르게 패턴 선폭 왜곡이 발생하게 되어 선폭 선형성(Linearity)이 왜곡되는 현상이 나타나 반도체 장치 특성에 나쁜 영향을 많이 주게 된다.In other words, the linear pattern having a relatively fine line width is affected by the pattern density of the surroundings. Even if the pattern has a normal line width on the mask, when the pattern is formed on the photoresist by exposure in the actual photo process, diffraction or the like is performed. The size of the pattern is different due to the influence of. In particular, when the optical proximity effect of the mask pattern is not properly considered, pattern linewidth distortion occurs unlike lithography's original exposure intention, resulting in distortion of linewidth linearity, which adversely affects semiconductor device characteristics. Given.
특히, 종래 기술에는 마스크 공정 진행 후 슬리밍 식각 진행시 포토레지스트의 슬리밍이 제대로 이루어지지 않아 계단 형태의 패턴 형성이 어렵고, LER(Line Edge Roughness)이 좋지 않은 문제점이 발생하였다.In particular, in the prior art, since the slimming of the photoresist is not properly performed during the slimming etching after the mask process, it is difficult to form a pattern in a step shape and the LER (Line Edge Roughness) is not good.
즉, 현재의 리소그라피(lithography) 공정에 의한 미세 패턴 형성 방법에 의해 형성되는 패턴의 경우 적용되는 레지스트의 구조 및 마스크 드로잉(drawing)시 발생되는 마스크 에러 영향 등에 의하여 LER이 발생된다. That is, in the case of a pattern formed by a fine pattern forming method by a current lithography process, LER is generated due to the structure of a resist to be applied and the influence of mask error generated during mask drawing.
LER은 식각(Etch) 등의 후속 공정에 영향을 줌으로써, 결국은 반도체 장치의 전기적 특성, 특히 문턱 전압(Threshold Voltage)에 부정적 영향을 미치게 된다. 따라서 패턴 형성시 이러한 LER의 발생을 최소화하기 위한 많은 연구와 공정 개발이 진행되고 있다.The LER affects subsequent processes, such as etching, which in turn negatively affects the electrical properties of the semiconductor device, in particular the threshold voltage. Therefore, a lot of research and process development is in progress to minimize the occurrence of such LER in the pattern formation.
일반적으로 알려진 LER의 발생은 KrF, ArF, 157nm, 이 유 브이(EUV) 또는 E 빔(E-beam) 등에 적용되는 화학 증폭형의 레지스트 타입에서 주로 발생하게 되는데, 이는 노광시 발생되는 산의 불균일한 확산과 레지스트의 매트릭스 수지와의 화학적 반응에 의하여 주로 발생이 되며, 또한 사용되는 현상액과의 불균일한 디베러핑 메카니즘(developing mechanism)에 의해 유발되게 된다.Generally known LER occurs mainly in the chemically amplified resist type applied to KrF, ArF, 157nm, EUV or E-beam, which is caused by acid unevenness during exposure. It is mainly caused by the diffusion and chemical reaction of the resist with the matrix resin, and also by the non-uniform developing mechanism with the developer used.
또한, 점차 작아지는 패턴의 형성을 위하여 제작되는 마스크 상에서의 광원 및 마스크 재질의 선택에 의하여 LER이 발생하게 되며, 이들 마스크를 사용한 패터닝시 LER이 패턴에 전사되게 된다. 따라서, 화학 증폭형 레지스트 사용시 산의 균일한 확산을 유도하기 위하여 적용되는 광산 발생제의 선택이 중요하며, 노광과 노광후 베이킹(post exposure baking)에 대한 영향을 최소한으로 조절할 수 있는 산의 적용과 공정 조건이 필요하다.In addition, the LER is generated by the selection of a light source and a mask material on a mask fabricated for forming a gradually smaller pattern, and the LER is transferred to the pattern during patterning using these masks. Therefore, it is important to select a photoacid generator to induce uniform diffusion of acid when using a chemically amplified resist, and to apply an acid which can minimize the effects on exposure and post exposure baking. Process conditions are required.
그러나, 많은 연구와 공정 조건 개선에도 불구하고 여전히 화학 증폭형 레지스트의 적용 공정의 경우에 LER의 발생은 불가결한 사항이며, 추후의 공정을 이용하여 얼마만큼 LER을 최소화할 수 있느냐 하는 것이 현재의 큰 관심 사항이라 할 수 있다. 이러한 미세 패턴시 LER의 발생은 결과적으로 반도체 장치 특성에 큰 문제점을 유발함으로써 공정의 안정화를 기대할 수 없게 되었다.
However, despite much research and process conditions improvement, the generation of LER is still indispensable in the process of applying chemically amplified resist, and how much LER can be minimized by using a later process It is a matter of interest. The occurrence of LER during such a fine pattern causes a big problem in the characteristics of the semiconductor device, so that stabilization of the process cannot be expected.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 패터닝시 포토레지스트의 마진 부족을 해결할 수 있는 비휘발성 메모리 장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a nonvolatile memory device capable of resolving a shortage of photoresist during patterning.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치 제조 방법은 기판 상에 도전막과 절연막이 적층된 스택을 반복하여 적층하는 단계; 적층된 상기 스택 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 상부에 캡핑층을 형성하는 단계; 상기 캡핑층 및 감광막 패턴을 식각장벽으로 상기 스택의 최상단을 식각하는 단계; 상기 감광막 패턴의 선폭을 감소시키는 제1단계; 선폭이 감소된 상기 감광막 패턴의 상부에 캡핑층을 형성하는 제2단계; 및 상기 캡핑층 및 선폭이 감소된 상기 감광막 패턴을 식각장벽으로 상기 최상단의 스택을 식각하고 동시에 직전 단계에 의해 노출된 하단의 스택을 식각하는 제3단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, the method comprising: repeatedly stacking a stack of conductive films and insulating films on a substrate; Forming a photoresist pattern on the stacked stack; Forming a capping layer on the photoresist pattern; Etching the top of the stack using the capping layer and the photoresist pattern as an etch barrier; A first step of reducing the line width of the photoresist pattern; A second step of forming a capping layer on the photoresist pattern having a reduced line width; And a third step of etching the uppermost stack using the capping layer and the photosensitive film pattern having reduced line width, and simultaneously etching the lower stack exposed by the immediately preceding step.
특히, 상기 제1, 제2 및 제3단계를 하나의 사이클로 상기 기판이 드러날 때까지 반복 진행하며, 상기 스택은 적어도 2번 이상 반복 적층되는 것을 특징으로 한다.In particular, the first, second and third steps are repeated in one cycle until the substrate is exposed, and the stack is repeatedly stacked at least twice.
또한, 상기 스택의 최상단을 식각하는 단계는, 상기 절연막을 식각하는 단계; 및 상기 도전막을 식각하는 단계를 포함하며, 상기 절연막을 식각하는 단계는, CF4, CHF3 및 CH2F2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 둘 이상의 혼합 가스를 식각가스로 사용하고, He 또는 Ar 가스를 첨가가스로 사용하고, 상기 도전막을 식각하는 단계는, HBr, Cl2, O2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 HBr 및 Cl2의 혼합 가스를 식각가스로 사용하는 것을 특징으로 한다.In addition, etching the top of the stack may include etching the insulating film; And etching the conductive film, wherein the etching of the insulating film includes any one gas selected from the group consisting of CF 4 , CHF 3 and CH 2 F 2 , or two or more mixed gases as an etching gas, Using He or Ar gas as an additive gas, and etching the conductive film may include using any single gas selected from the group of HBr, Cl 2 and O 2 or a mixed gas of HBr and Cl 2 as an etching gas. It features.
또한, 상기 캡핑층은 폴리머층으로 형성하고, 상기 캡핑층을 형성하는 단계는, C2H4 또는 C2H6 가스를 이용한 플라즈마 공정으로 진행하며, 상기 캡핑층은 단차피복성이 불량한 물질로 형성하는 것을 특징으로 한다.In addition, the capping layer is formed of a polymer layer, and the forming of the capping layer may be performed by a plasma process using a C 2 H 4 or C 2 H 6 gas, and the capping layer may be a material having poor step coverage. It is characterized by forming.
또한, 상기 캡핑층을 형성하는 단계 후, 상기 캡핑층을 치밀화시키는 단계를 더 포함하는 것을 특징으로 한다.The method may further include densifying the capping layer after forming the capping layer.
또한, 상기 감광막 패턴의 선폭을 감소시키는 단계에서, 상기 캡핑층이 동시에 제거되며, 상기 감광막 패턴의 선폭을 감소시키는 단계는, 30mTorr∼80mTorr의 압력과 1200W∼1800W의 소스파워를 인가하여 진행하고, He 및 O2의 혼합가스 또는 He, O2 및 N2 의 혼합 가스를 사용하여 진행하는 것을 특징으로 한다.
In addition, in the step of reducing the line width of the photoresist pattern, the capping layer is removed at the same time, the step of reducing the line width of the photoresist pattern is performed by applying a pressure of 30mTorr ~ 80mTorr and source power of 1200 ~ 1800W, It is characterized by advancing using a mixed gas of He and O 2 or a mixed gas of He, O 2 and N 2 .
상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법은 감광막 패턴의 상부 표면에 폴리머층을 형성하여 식각 및 슬리밍 공정시 감광막의 높이 손실을 방지하는 효과가 있다. The method of manufacturing a nonvolatile memory device according to the embodiment of the present invention described above has an effect of preventing the height loss of the photoresist layer during the etching and slimming process by forming a polymer layer on the upper surface of the photoresist pattern.
따라서, 감광막 패턴 형성시 최소의 높이로 형성이 가능하며, 이에 따라 감광막 패턴의 안정성 확보 및 패터닝시 라인 에지 부분의 거칠기 불량을 방지하는 효과가 있다.
Therefore, the photoresist layer may be formed to a minimum height when the photoresist pattern is formed, thereby securing stability of the photoresist pattern and preventing roughness of the line edge portion during patterning.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
도 1a에 도시된 바와 같이, 기판(10) 상에 도전막(11)과 절연막(12)이 적층된 스택(N1)을 형성한다. 도전막(11)은 메모리 셀을 형성하기 위한 것으로, 폴리실리콘으로 형성하는 것이 바람직하다. 또한, 절연막(12)은 각 메모리 셀의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. As shown in FIG. 1A, a stack N 1 on which the
이어서, 도전막(11)과 절연막(12)이 적층된 스택(N1)을 원하는 층(Nn)까지 반복하여 적층한다. 스택은 적어도 2층 이상으로 반복 적층하며, 바람직하게는 8층으로 형성한다. Subsequently, the stack N 1 on which the
이어서, 최상단의 스택(Nn) 상에 감광막 패턴(13)을 형성한다. 감광막 패턴(13)은 최상단의 스택(Nn) 상에 감광막을 코팅(Coating)하고, 노광 및 현상으로 패턴 영역이 정의되도록 패터닝하여 형성한다. 이때, 감광막은 I-Line 노광원을 이용한 감광막 패턴(13)으로 형성하는 것이 바람직하다. 또한, 감광막 패턴(13)의 두께는 도전막과 절연막이 적층된 멀티 스택 식각과 슬리밍(Slimming) 식각 시의 마진(Margin)을 고려하여 두께를 조절하는 것이 바람직하며, 예컨대, 8층 이상의 스택을 적층한 경우 적어도 50000Å이상으로 형성하는 것이 바람직하다. Next, the
도 1b에 도시된 바와 같이, 감광막 패턴(13)의 상부 표면에 캡핑층(P1)을 형성한다. 캡핑층(P1)은 후속 식각공정시 감광막 패턴(13)의 식각마진을 확보하고, 식각 및 슬리밍 공정에서 감광막 패턴(13)을 보호하여 감광막 패턴(13)의 높이 손실을 방지하므로, 도 1a에서 감광막 패턴(13) 형성시 최소화된 높이로 형성이 가능하다. 캡핑층(P1)은 폴리머층으로 형성하며, 설명의 편의를 위해 이하 캡핑층(P1)을 '폴리머층(P1)'이라고 한다.As shown in FIG. 1B, a capping layer P 1 is formed on the upper surface of the
즉, 폴리머층(P1)을 고려하여 최소화된 높이로 감광막 패턴(13)을 형성하여 감광막 패턴(13)의 안정성을 확보하고, 따라서 패터닝시 라인 에지부분의 거칠기(Line Edge Roughness)가 불량해지는 것을 방지할 수 있다.That is, the
폴리머층(P1)은 피복성(Step Coverage)이 극히 불량한 물질로 형성하여 감광막 패턴(13)의 상부 표면에만 형성되도록 하는 것이 바람직하다. 폴리머층(P1)을 형성하기 위해 C2H4 또는 C2H6 가스를 이용한 플라즈마 공정을 진행하며, 이때 기판 바이어스를 작게 인가하여 하부층은 식각되지 않으면서 감광막 패턴(13)의 상부 표면에 폴리머층(P1)이 증착되는 환경을 조성하는 것이 바람직하다. 특히, 소스파워는 인가하지 않고 기판 바이어스만을 작게 인가함으로써 이온의 직진성으로 인해 감광막 패턴(13)의 측면에는 폴리머층(P1)이 형성되지 않도록 하는 것이 가능하다.The polymer layer P 1 may be formed of a material having extremely poor step coverage so as to be formed only on the upper surface of the
이어서, 폴리머층(P1)을 치밀화(Densify) 시킨다. 이때, 치밀화는 HBr 가스 등의 식각기체 처리를 통해 진행할 수 있다.Next, the polymer layer P 1 is densified. At this time, the densification may proceed through etching gas treatment such as HBr gas.
감광막 패턴(13) 상부 표면에 형성된 폴리머층(P1)은 감광막 패턴(13)에 대비하여 식각 내성이 양호한 폴리머 성분을 포함하며, 따라서 후속 식각 및 슬리밍 공정에서 감광막 패턴(13)의 높이 손실을 방지할 수 있다.The polymer layer P 1 formed on the upper surface of the
도 1c에 도시된 바와 같이, 폴리머층(P1) 및 감광막 패턴(13)을 식각장벽으로 최상단의 스택(Nn)을 식각한다. 이때, 스택의 식각은 절연막(12) 식각과 도전막(11) 식각으로 각각 나누어 진행하는 것이 바람직하다. As shown in FIG. 1C, the uppermost stack N n is etched using the polymer layer P 1 and the
절연막(12)이 산화막인 경우, 산화막 식각가스를 이용하여 식각하는 것이 바람직하며, 산화막 식각가스로 CF4, CHF3 및 CH2F2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 둘 이상의 혼합 가스를 사용하는 것이 바람직하다. 또한, 첨가 가스(insert gas)로 He 또는 Ar 가스를 사용한다.When the insulating
그리고, 도전막(11)이 폴리실리콘인 경우, 실리콘 식각가스를 이용하여 식각하는 것이 바람직하며, 실리콘 식각가스로 HBr, Cl2 및 O2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 HBr 및 Cl2의 혼합 가스를 사용하는 것이 바람직하다.In addition, when the
위와 같이, 절연막(11)과 도전막(11)은 각각 다른 식각가스를 이용하여 식각을 진행하며, 따라서 최상단의 스택(Nn)을 식각하는 공정에서 도전막(11) 식각시 하부 절연막은 식각선택비에 의해 식각되지 않으므로 도전막(11) 만을 선택적으로 식각하는 것이 가능하다.As described above, the insulating
도 1d에 도시된 바와 같이, 슬리밍(Slimming) 공정을 진행한다. 슬리밍 공정에 의해 감광막 패턴(13)의 선폭이 감소된다. 특히, 도 1b에서 감광막 패턴(13)의 상부에 폴리머층(P1, 도 1c 참조)을 형성하여 상부를 보호함으로써, 감광막 패턴(13)의 상부 손실을 방지할 수 있다. As shown in FIG. 1D, a slimming process is performed. The line width of the
슬리밍 공정은 30mTorr∼80mTorr의 압력(Pressure) 및 1200W∼1800W의 소스 파워(Source Power)를 인가하여 진행하는 것이 바람직하다. 또한, 감광막 패턴(13)의 손실을 최소화하기 위해 바이어스 파워(Bias Power)는 인가하지 않는 것이 바람직하다. 그리고, 슬리밍 공정은 He 및 O2의 혼합가스 또는 He, O2 및 N2의 혼합가스를 사용하여 진행하는 것이 바람직하다. The slimming process is preferably performed by applying a pressure of 30mTorr to 80mTorr and a source power of 1200W to 1800W. In addition, in order to minimize the loss of the
특히, 감광막 패턴(13)은 슬리밍 공정 시간에 따라 감광막 패턴(13)의 선폭(Slimming Width)을 자유롭게 변화시킬 수 있으므로, 시간을 조절하여 원하는 폭을 얻을 수 있다. In particular, since the
폴리머층(P1, 도 1c 참조)은 감광막 패턴(13)의 선폭을 감소시키는 슬리밍 공정이 함께 제거된다.The polymer layer P 1 (see FIG. 1C) is removed with a slimming process that reduces the line width of the
도 1e에 도시된 바와 같이, 선폭이 감소된 감광막 패턴(13)의 상부 표면에 폴리머층(P2)을 형성한다. 폴리머층(P2)은 후속 식각공정시 감광막 패턴(13)의 식각마진을 확보하고, 식각 및 슬리밍 공정에서 감광막 패턴(13)을 보호하여 감광막 패턴(13)의 높이 손실을 방지한다.As shown in FIG. 1E, the polymer layer P 2 is formed on the upper surface of the
폴리머층(P2)은 피복성(Step Coverage)이 극히 불량한 물질로 형성하여 감광막 패턴(13)의 상부 표면에만 형성되도록 하는 것이 바람직하다. 폴리머층(P2)을 형성하기 위해 C2H4 또는 C2H6 가스를 이용한 플라즈마 공정을 진행하며, 이때 기판 바이어스를 작게 인가하여 하부층은 식각되지 않으면서 감광막 패턴(13)의 상부 표면에 폴리머층(P2)이 증착되는 환경을 조성하는 것이 바람직하다. 특히, 소스파워는 인가하지 않고 기판 바이어스만을 작게 인가함으로써 이온의 직진성으로 인해 감광막 패턴(13)의 측면에는 폴리머층(P2)이 형성되지 않도록 하는 것이 가능하다.The polymer layer P 2 may be formed of a material having extremely poor step coverage so as to be formed only on the upper surface of the
이어서, 폴리머층(P2)을 치밀화(Densify) 시킨다. 이때, 치밀화는 HBr 가스 등의 식각기체 처리를 통해 진행할 수 있다.Next, the polymer layer P 2 is densified. At this time, the densification may proceed through etching gas treatment such as HBr gas.
감광막 패턴(13) 상부 표면에 형성된 폴리머층(P2)은 감광막 패턴(13)에 대비하여 식각 내성이 양호한 폴리머 성분을 포함하며, 따라서 후속 식각 및 슬리밍 공정에서 감광막 패턴(13)의 높이 손실을 방지할 수 있다.The polymer layer P 2 formed on the upper surface of the
도 1f에 도시된 바와 같이, 폴리머층(P2) 및 선폭이 감소된 감광막 패턴(13)을 식각장벽으로 최상단의 스택(Nn)을 식각하고, 동시에 노출된 하단의 스택(Nn -1)을 식각한다. As illustrated in FIG. 1F, the uppermost stack N n is etched using the polymer layer P 2 and the
즉, 최상단의 절연막(12) 식각시 노출된 하단의 절연막(12)이 식각되고, 최상단의 도전막(11) 식각시 노출된 하단의 도전막(11)이 식각된다. 이는, 동일물질인 도전막(11)과 절연막(12)이 적층된 스택을 반복하여 적층하였기 때문이며, 하단의 스택(Nn -1)은 도 1c에서 식각된 최상단의 스택(Nn)과 동일한 폭으로 식각된다. That is, the lower insulating
따라서, 하단의 스택(Nn -1)은 최상단의 스택(Nn)보다 넓은 폭을 갖고 식각된다. Therefore, the bottom stack N n -1 is etched with a wider width than the top stack N n .
절연막(12) 및 도전막(11)의 식각은 도 1c와 동일한 공정으로 진행할 수 있다. The etching of the insulating
절연막(12)이 산화막인 경우, 산화막 식각가스를 이용하여 식각하는 것이 바람직하며, 산화막 식각가스로 CF4, CHF3 및 CH2F2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 둘 이상의 혼합 가스를 사용하는 것이 바람직하다. 또한, 첨가 가스(insert gas)로 He 또는 Ar 가스를 사용한다.When the insulating
그리고, 도전막(11)이 폴리실리콘인 경우, 실리콘 식각가스를 이용하여 식각하는 것이 바람직하며, 실리콘 식각가스로 HBr, Cl2 및 O2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 HBr 및 Cl2의 혼합 가스를 사용하는 것이 바람직하다.In addition, when the
도 1g에 도시된 바와 같이, 도 1d의 슬리밍, 도 1e의 폴리머층 형성 및 도 1f의 식각을 하나의 사이클로 기판(10)이 노출될 때까지 반복진행하여 계단 구조를 형성한다.As shown in FIG. 1G, the slimming of FIG. 1D, the polymer layer formation of FIG. 1E, and the etching of FIG. 1F are repeatedly performed until the
즉, 최상단의 스택(Nn)으로부터 폭이 점차적으로 증가하여 계단 구조를 갖는 수직 구조의 비휘발성 메모리 장치를 형성한다. That is, the width gradually increases from the uppermost stack N n to form a vertical nonvolatile memory device having a stepped structure.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.
10 : 기판 11 : 도전막
12 : 절연막 13 : 감광막 패턴
N1, N2, ..., Nn : 스택
P1, P2, ..., Pn : 폴리머층10
12 insulating
N 1 , N 2 , ..., N n : stack
P 1 , P 2 , ..., P n : polymer layer
Claims (13)
적층된 상기 스택 상에 감광막 패턴을 형성하는 단계;
상기 감광막 패턴의 상부에 캡핑층을 형성하는 단계;
상기 캡핑층 및 감광막 패턴을 식각장벽으로 상기 스택의 최상단을 식각하는 단계;
상기 감광막 패턴의 선폭을 감소시키는 제1단계;
선폭이 감소된 상기 감광막 패턴의 상부에 캡핑층을 형성하는 제2단계; 및
상기 캡핑층 및 선폭이 감소된 상기 감광막 패턴을 식각장벽으로 상기 최상단의 스택을 식각하고 동시에 직전 단계에 의해 노출된 하단의 스택을 식각하는 제3단계
를 포함하는 비휘발성 메모리 장치 제조 방법.
Repeatedly stacking a stack of conductive films and insulating films stacked on a substrate;
Forming a photoresist pattern on the stacked stack;
Forming a capping layer on the photoresist pattern;
Etching the top of the stack using the capping layer and the photoresist pattern as an etch barrier;
A first step of reducing the line width of the photoresist pattern;
A second step of forming a capping layer on the photoresist pattern having a reduced line width; And
A third step of etching the uppermost stack using the capping layer and the photosensitive film pattern having reduced line width, and simultaneously etching the lower stack exposed by the immediately preceding step
Nonvolatile memory device manufacturing method comprising a.
상기 제1, 제2 및 제3단계를 하나의 사이클로 상기 기판이 드러날 때까지 반복 진행하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
And repeating the first, second, and third steps in a single cycle until the substrate is exposed.
상기 스택은 적어도 2번 이상 반복 적층되는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
And the stack is repeatedly stacked at least twice.
상기 스택의 최상단을 식각하는 단계는,
상기 절연막을 식각하는 단계; 및
상기 도전막을 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
Etching the top of the stack,
Etching the insulating film; And
And etching the conductive layer.
상기 절연막을 식각하는 단계는,
CF4, CHF3 및 CH2F2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 둘 이상의 혼합 가스를 식각가스로 사용하고, He 또는 Ar 가스를 첨가가스로 사용하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
Etching the insulating film,
A method of manufacturing a nonvolatile memory device using any one gas selected from the group of CF 4 , CHF 3 and CH 2 F 2 as an etching gas, and using He or Ar as an additive gas.
상기 도전막을 식각하는 단계는,
HBr, Cl2, O2의 그룹 중에서 선택된 어느 하나의 단일 가스 또는 HBr 및 Cl2의 혼합 가스를 식각가스로 사용하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
Etching the conductive film,
A method of manufacturing a nonvolatile memory device using any one gas selected from the group of HBr, Cl 2 , O 2 or a mixed gas of HBr and Cl 2 as an etching gas.
상기 캡핑층은 폴리머층으로 형성하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
And the capping layer is formed of a polymer layer.
상기 캡핑층을 형성하는 단계는,
C2H4 또는 C2H6 가스를 이용한 플라즈마 공정으로 진행하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
Forming the capping layer,
A method of manufacturing a nonvolatile memory device in which a plasma process using C 2 H 4 or C 2 H 6 gas is performed.
상기 캡핑층은 단차피복성이 불량한 물질로 형성하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
And the capping layer is formed of a material having poor step coverage.
상기 캡핑층을 형성하는 단계 후,
상기 캡핑층을 치밀화시키는 단계를 더 포함하는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
After forming the capping layer,
And densifying the capping layer.
상기 감광막 패턴의 선폭을 감소시키는 단계에서,
상기 캡핑층이 동시에 제거되는 비휘발성 메모리 장치 제조 방법.
The method of claim 1,
In the step of reducing the line width of the photosensitive film pattern,
And the capping layer is removed at the same time.
상기 감광막 패턴의 선폭을 감소시키는 단계는,
30mTorr∼80mTorr의 압력과 1200W∼1800W의 소스파워를 인가하여 진행하는 비휘발성 메모리 장치 형성방법.
The method of claim 1,
Reducing the line width of the photosensitive film pattern,
A method of forming a nonvolatile memory device in which a pressure of 30 mTorr to 80 mTorr and a source power of 1200 kW to 1800 kW are applied.
상기 감광막 패턴의 선폭을 감소시키는 단계는,
He 및 O2의 혼합가스 또는 He, O2 및 N2 의 혼합 가스를 사용하여 진행하는 비휘발성 메모리 장치 형성방법.The method of claim 1,
Reducing the line width of the photosensitive film pattern,
A method of forming a nonvolatile memory device using a mixed gas of He and O 2 or a mixed gas of He, O 2 and N 2 .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100039305A KR20110119896A (en) | 2010-04-28 | 2010-04-28 | Method for fabricating nonvolatile memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100039305A KR20110119896A (en) | 2010-04-28 | 2010-04-28 | Method for fabricating nonvolatile memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20110119896A true KR20110119896A (en) | 2011-11-03 |
Family
ID=45391194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100039305A KR20110119896A (en) | 2010-04-28 | 2010-04-28 | Method for fabricating nonvolatile memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20110119896A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9142455B2 (en) | 2013-07-22 | 2015-09-22 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
US10319735B2 (en) | 2015-09-10 | 2019-06-11 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US10381361B2 (en) | 2015-09-10 | 2019-08-13 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US10461030B2 (en) | 2013-01-17 | 2019-10-29 | Samsung Electronics Co., Ltd. | Pad structures and wiring structures in a vertical type semiconductor device |
US10756108B2 (en) | 2018-08-09 | 2020-08-25 | Samsung Electronics Co., Ltd. | Vertical memory devices |
-
2010
- 2010-04-28 KR KR1020100039305A patent/KR20110119896A/en not_active Application Discontinuation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10461030B2 (en) | 2013-01-17 | 2019-10-29 | Samsung Electronics Co., Ltd. | Pad structures and wiring structures in a vertical type semiconductor device |
US9142455B2 (en) | 2013-07-22 | 2015-09-22 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
US10319735B2 (en) | 2015-09-10 | 2019-06-11 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US10381361B2 (en) | 2015-09-10 | 2019-08-13 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US10756108B2 (en) | 2018-08-09 | 2020-08-25 | Samsung Electronics Co., Ltd. | Vertical memory devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7786020B1 (en) | Method for fabricating nonvolatile memory device | |
JP4420592B2 (en) | Method for forming fine pattern of semiconductor element | |
US20140370713A1 (en) | Method of forming fine patterns of a semiconductor device | |
US20110124196A1 (en) | Method for forming fine pattern in semiconductor device | |
US8101338B2 (en) | Method of forming micro pattern of semiconductor device | |
KR20080101677A (en) | Semiconductor device manufacturing methods | |
KR100835486B1 (en) | Method for forming fine patterns of semiconductor devices | |
KR20120126442A (en) | Method for forming pattern of Semiconductor Device | |
KR20110119896A (en) | Method for fabricating nonvolatile memory device | |
KR20100134418A (en) | Method for forming contact hole using spacer patterning technology | |
US20090246954A1 (en) | Method of manufacturing semiconductor device | |
JP2003133295A (en) | Etching method using photoresist pattern as mask | |
US6448179B2 (en) | Method for fabricating semiconductor device | |
KR20110049447A (en) | Method of forming a semiconductor device | |
JP2001358061A (en) | Method for manufacturing semiconductor device | |
KR101097465B1 (en) | Method for forming nonvolatile memory device | |
CN111640657B (en) | Semiconductor device and method of forming the same | |
US6709986B2 (en) | Method for manufacturing semiconductor memory device by using photoresist pattern exposed with ArF laser beam | |
KR100807074B1 (en) | Method for fabrication a semiconductor device | |
US11515159B2 (en) | Forming contact holes using litho-etch-litho-etch approach | |
KR20090069091A (en) | Method for forming overlay vernier | |
KR20090125635A (en) | Method for forming pattern in semiconductor device using spacer | |
KR100658937B1 (en) | Method of fabricating photoresist layer pattern | |
KR100392431B1 (en) | Method of manufacturing semiconductor device | |
KR101087789B1 (en) | Method for Manufacuring Semiconductor Device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |