KR20090125635A - Method for forming pattern in semiconductor device using spacer - Google Patents

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Abstract

PURPOSE: A method for forming a pattern of a semiconductor device using a spacer is provided to perform deposition of an amorphous carbon and a SiON film well, by making a slope of an etched plane of a polysilicon layer on an overlay vernier. CONSTITUTION: An opaque first hard mask(210) is formed on an etching object film formed on a substrate. The first hard mask on an overlay vernier area is etched to have a sloped etched plane by using an etching gas generating a polymer. A second hard mask formed with an amorphous carbon film is formed. An anti reflection layer(220) is formed on the second hard mask. A photoresist pattern is formed on the anti reflection layer. An amorphous carbon film(240) and a SiON film(250) are formed in sequence, after removing the photoresist pattern.

Description

스페이서를 이용한 반도체 소자의 패턴 형성방법{Method for forming pattern in semiconductor device using spacer}Method for forming pattern in semiconductor device using spacer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서를 이용한 반도체 소자의 패턴 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a pattern of a semiconductor device using a spacer.

반도체 소자의 디자인 룰(design rule)이 감소함에 따라 보다 미세한 패턴이 필요하게 되었다. 그러나 노광장비의 한계로 인해 실제 구현할 수 있는 패턴은 디자인 룰에서 필요한 미세 패턴을 따라가지 못하는 실정이다. 일 예로, ArF 광원을 이용한 노광공정으로 40nm 이하의 라인/스페이스 패턴을 형성하는 것은 불가능하다. 이를 패터닝하기 위해서는 극자외선 공정이 필요하다. 그러나, 극자외선 리소그래피 장비는 아직 개발단계에 있으며, 현재 디램(DRAM) 공정에 사용이 불가능하다. 따라서, 이러한 노광장비의 한계를 극복하여 보다 미세한 패턴 형성을 가능하게 하는 더블 패터닝 기술(DPT) 또는 스페이서 패터닝 기술(SPT) 등이 개발되었으며, 이러한 기술을 이용함으로써 40nm보다 더 작은 패턴도 구현 가능하게 되었다.As design rules of semiconductor devices decrease, finer patterns are required. However, due to the limitations of the exposure equipment, the actual pattern can not follow the fine pattern required in the design rule. For example, it is impossible to form a line / space pattern of 40 nm or less by an exposure process using an ArF light source. To pattern this, an extreme ultraviolet process is required. However, extreme ultraviolet lithography equipment is still in development and currently unavailable for DRAM processing. Accordingly, a double patterning technique (DPT) or a spacer patterning technique (SPT) has been developed that overcomes the limitations of the exposure equipment and enables finer pattern formation. By using these techniques, a pattern smaller than 40 nm can be realized. It became.

SPT 공정은 스페이서를 형성하여 미세 라인/스페이스 패턴을 형성하는 공정으로, 이를 위하여 많은 적층 구조를 형성하여야 하므로 식각 공정이 용이하지 않 다. SPT 공정에 사용되는 하드마스크의 일 예로, 폴리실리콘막을 이중으로 사용하는 더블 폴리실리콘막 구조가 있다. 그런데, 더블 폴리실리콘막을 사용할 경우, 폴리실리콘막이 다른 적층막과의 식각 선택비가 그다지 높지 않기 때문에 폴리실리콘막의 두께를 증가시켜야 하지만, 폴리실리콘막을 패터닝하기 위한 포토레지스트의 두께가 낮기 때문에 폴리실리콘막의 두께를 증가시키는 데에는 한계가 있다. 이러한 문제를 해결하기 위하여 아몰퍼스 카본(amorphous carbon)막을 도입하여 폴리실리콘막과 아몰퍼스 카본막을 이중으로 사용하는 방법이 도입되었다.The SPT process is a process for forming a fine line / space pattern by forming a spacer. For this purpose, an etching process is not easy because many stacked structures must be formed. An example of the hard mask used in the SPT process is a double polysilicon film structure using a polysilicon film as a double. By the way, when the double polysilicon film is used, the thickness of the polysilicon film should be increased because the etch selectivity of the polysilicon film is not very high, but the thickness of the polysilicon film is low because the thickness of the photoresist for patterning the polysilicon film is low. There is a limit to increasing. In order to solve this problem, a method of using a polysilicon film and an amorphous carbon film by introducing an amorphous carbon film has been introduced.

SPT 공정을 사용할 경우 얼라인 키 및 오버레이 버니어도 셀 패턴과 동일하게 스페이서 형태로 만들어지고 그 물질 또한 셀 패턴 물질과 동일하게 적용한다. 폴리실리콘막과 아몰퍼스 카본막을 사용하는 SPT 공정의 경우 불투명층인 하부의 폴리실리콘막을 제거하여 얼라인 키 및 오버레이 버니어 부분이 노출되도록 하고 있다. 그러나, 종래에는 얼라인 키 및 오버레이 버니어 부분의 폴리실리콘막을 제거할 때 수직으로 제거하였기 때문에, 폴리실리콘막 제거 후 아몰퍼스 카본막 및 반사방지막인 SiON막을 증착할 때 폴리실리콘막이 제거된 단차부위에서 스텝 커버리지(step coverage) 불량에 의해 코너 부분에서 아몰퍼스 카본막 및 SiON막이 제대로 증착되지 않을 수 있다.When using the SPT process, the align key and overlay vernier are also made in the same spacer pattern as the cell pattern and the material is applied in the same way as the cell pattern material. In the case of the SPT process using the polysilicon film and the amorphous carbon film, the alignment layer and the overlay vernier portion are exposed by removing the lower polysilicon film, which is an opaque layer. However, since the conventional removal of the polysilicon film of the alignment key and overlay vernier portion is performed vertically, the step of the polysilicon film is removed when the amorphous carbon film and the SiON film, which is an antireflection film, are removed after the polysilicon film is removed. Due to poor coverage, the amorphous carbon film and the SiON film may not be properly deposited at the corners.

도 1은 종래의 폴리실리콘막과 아몰퍼스 카본막을 사용한 SPT 공정에서의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a problem in an SPT process using a conventional polysilicon film and an amorphous carbon film.

도 1을 참조하면, 식각 대상막(도시되지 않음)을 패터닝하기 위한 다층의 하드마스크를 형성한 다음에, 오버레이 버니어 부분의 폴리실리콘막(120)을 이방성식 각하여 제거한다.Referring to FIG. 1, after forming a multi-layer hard mask for patterning an etch target layer (not shown), the polysilicon layer 120 of the overlay vernier portion is anisotropically removed.

상기 하드마스크는 미세 스페이서를 이용하여 식각 대상막을 패터닝하기 위하여 다층으로 구성된다. 통상, PE-TEOS와 같은 산화막(110), 폴리실리콘막(120), 아몰퍼스 카본막(130) 및 반사방지막인 SiON막(140)을 적층하여 형성한다. 산화막(110)과 폴리실리콘막(120)을 형성한 후 아몰퍼스 카본막(130)을 형성하기 전에, 불투명층인 폴리실리콘막(120)을 제거하여 얼라인 및 오버레이 버니어 부분을 노출시킨다. 그 후 폴리실리콘막이 제거된 결과물 상에 아몰퍼스 카본막(130) 및 SiON막(140)을 형성하는데, 폴리실리콘막(120) 식각면이 수직하기 때문에 도시된 바와 같이 식각된 코너 부분에서 아몰퍼스 카본막(130)이 제대로 증착되지 않는 문제가 발생한다. 이렇게 아몰퍼스 카본막(130)의 증착이 제대로 이루어지지 않은 코너 부분이 플라즈마에 노출될 경우 벙커 불량(bunker defect)이 발생하는 문제점이 있다.The hard mask is formed of a multilayer in order to pattern an etch target layer using a fine spacer. Usually, an oxide film 110 such as PE-TEOS, a polysilicon film 120, an amorphous carbon film 130, and a SiON film 140 that is an antireflection film are formed by stacking. After forming the oxide film 110 and the polysilicon film 120, and before forming the amorphous carbon film 130, the opaque layer polysilicon film 120 is removed to expose the alignment and overlay vernier portions. Thereafter, the amorphous carbon film 130 and the SiON film 140 are formed on the resultant from which the polysilicon film is removed. Since the etching surface of the polysilicon film 120 is vertical, the amorphous carbon film is formed at the etched corners as shown. A problem arises in that 130 is not deposited properly. As such, when a corner portion in which the amorphous carbon film 130 is not deposited properly is exposed to the plasma, a bunker defect may occur.

본 발명이 이루고자 하는 기술적 과제는 더블 아몰퍼스 카본 구조를 사용하는 SPT 공정에서 벙커 불량의 발생을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a pattern of a semiconductor device capable of preventing occurrence of bunker defects in an SPT process using a double amorphous carbon structure.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 패턴 형성방법은, 반도체기판 상에 형성된 식각 대상막 위에, 불투명 제1 하드마스크를 형성하는 단계와, 오버레이 버니어 부분의 제1 하드마스크를, 폴리머를 발생시키는 식각가스를 사용하여 식각면이 경사를 이루도록 식각하는 단계와, 제1 하드마스크가 식각된 결과물 상에, 아몰퍼스 카본막으로 이루어진 제2 하드마스크를 형성하는 단계와, 제2 하드마스크 상에 반사방지막을 형성하는 단계와, 반사방지막 상에 포토레지스트 패턴을 형성하는 단계, 및 포토레지스트 패턴을 마스크로 하여 반사방지막 및 제2 하드마스크를 패터닝하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a pattern of a semiconductor device according to the present invention includes forming an opaque first hard mask on an etching target layer formed on a semiconductor substrate, and forming a first hard mask of an overlay vernier portion. Etching using the etching gas generating the polymer to form an inclined surface, forming a second hard mask made of an amorphous carbon film on the resultant of the first hard mask being etched, and a second hard mask. Forming an antireflection film on the antireflection film, forming a photoresist pattern on the antireflection film, and patterning the antireflection film and the second hard mask using the photoresist pattern as a mask.

상기 제1 하드마스크는 폴리실리콘막으로 형성할 수 있다.The first hard mask may be formed of a polysilicon film.

상기 식각가스로 CHF3, CH2F2, CH3F, C2F6, C3F8, C4F6 중의 어느 하나를 사용할 수 있다.As the etching gas, any one of CHF 3 , CH 2 F 2 , CH 3 F, C 2 F 6 , C 3 F 8 , and C 4 F 6 may be used.

상기 식각가스에 산소가스(O2)를 추가하여 사용할 수 있다.Oxygen gas (O 2 ) may be added to the etching gas.

상기 제1 하드마스크의 식각면이 경사를 이루도록 상기 산소가스(O2)의 농도 를 조절할 수 있다.The concentration of the oxygen gas (O 2 ) may be adjusted such that the etching surface of the first hard mask is inclined.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 2 내지 도 4는 본 발명에 따른 스페이서를 이용한 패턴 형성방법을 설명하기 위하여 도시한 단면도들로서, 얼라인 키가 형성되는 주변회로 영역을 나타낸다.2 to 4 are cross-sectional views illustrating a method of forming a pattern using a spacer according to the present invention, and show a peripheral circuit region in which an alignment key is formed.

도 2를 참조하면, 반도체기판(도시되지 않음) 상에 형성된 식각 대상막(도시되지 않음) 위에, 제1 하드마스크층(210) 및 폴리실리콘막(220)을 차례로 형성한다.Referring to FIG. 2, a first hard mask layer 210 and a polysilicon layer 220 are sequentially formed on an etching target layer (not shown) formed on a semiconductor substrate (not shown).

상기 식각 대상막(도시되지 않음)은 미세 패턴을 형성하고자 하는 여러 가지 막질이 될 수 있다. 예를 들면, 플래시 메모리소자의 셀 트랜지스터를 형성하고자 한다면, 반도체기판으로부터 터널절연막, 플로팅게이트용 도전막, 게이트간절연막 및 컨트롤게이트용 도전막이 차례로 적층된 구조가 될 수 있다.The etching target layer (not shown) may be various layers to form a fine pattern. For example, when a cell transistor of a flash memory device is to be formed, a tunnel insulating film, a floating gate conductive film, an inter-gate insulating film, and a control gate conductive film may be sequentially stacked from a semiconductor substrate.

상기 제1 하드마스크층(210)은 다층의 식각 대상막을 패터닝하기 위하여 단일막 또는 둘 이상의 적층막으로 형성할 수 있는데, 사용되는 막질은 식각 대상막의 종류에 따라 달라질 수 있다. 예를 들면, 식각 대상막이 폴리실리콘막일 경우 상기 제1 하드마스크층(210)은 옥사이드 또는 나이트라이드로 형성할 수 있다.The first hard mask layer 210 may be formed as a single layer or two or more layers in order to pattern a plurality of etching target layers. The film quality used may vary depending on the type of the etching target layer. For example, when the etching target layer is a polysilicon layer, the first hard mask layer 210 may be formed of oxide or nitride.

상기 폴리실리콘막(220)은 제1 하드마스크층(210)을 식각하기 위한 마스크로 사용된다.The polysilicon layer 220 is used as a mask for etching the first hard mask layer 210.

도 3을 참조하면, 폴리실리콘막(220) 위에 얼라인 및 오버레이 버니어 부분을 노출시키는 모양의 포토레지스트 패턴(230)을 형성한다. 포토레지스트 패턴(230)을 마스크로 하여 얼라인 및 오버레이 버니어 영역의 폴리실리콘막(220)을 식각한다. 이때, 도시된 바와 같이, 폴리실리콘막이 경사지게 식각되도록 하여 오버레이 버니어 오픈 영역에서 급격한 단차가 발생하지 않도록 한다. Referring to FIG. 3, a photoresist pattern 230 having a shape exposing the alignment and overlay vernier portions is formed on the polysilicon layer 220. The polysilicon layer 220 of the alignment and overlay vernier regions is etched using the photoresist pattern 230 as a mask. At this time, as shown, the polysilicon film is inclined to be etched so as to prevent a sudden step in the overlay vernier open area.

폴리실리콘막(220)의 식각 프로파일을 조절하기 위해서는 일반적인 폴리실리콘막 식각 가스로 사용되는 염소가스(Cl2) 대신, 폴리실리콘 식각과 함께 폴리머(polymer)를 발생시키는 가스를 식각 가스로 사용한다. 이러한 가스로는 CHF3, CH2F2, CH3F, C2F6, C3F8, C4F8, C4F6 등을 사용할 수 있다. 이때, 산소가스(O2)를 적절히 사용하여 슬로프(slope)를 조절할 수 있다. 폴리실리콘막(220)에 대한 식각 공정은 유도 결합 플라즈마(Inductive Coupled Plasma; ICP) 타입 또는 용량 결합 플라즈마(Capacitive Coupled Plasma; CCP) 타입의 식각장비에서 진행할 수 있다.In order to control the etching profile of the polysilicon film 220, instead of chlorine gas (Cl 2 ) used as a general polysilicon film etching gas, a gas that generates a polymer together with polysilicon etching is used as an etching gas. As such a gas, CHF 3 , CH 2 F 2 , CH 3 F, C 2 F 6 , C 3 F 8 , C 4 F 8 , C 4 F 6 and the like can be used. At this time, the slope (slope) can be adjusted by appropriately using the oxygen gas (O 2 ). The etching process for the polysilicon layer 220 may be performed in an etching apparatus of an inductive coupled plasma (ICP) type or a capacitive coupled plasma (CCP) type.

한편, 본 발명은 상기 폴리실리콘막 외에도, 불투명 마스크층을 이용하는 경우에 적용될 수 있다. 상기 불투명 마스크층으로 폴리실리콘막 외에 다른 물질을 사용할 경우에도, 식각시 폴리머를 발생시키는 적절한 식각 가스를 사용하여 본 발명을 적용할 수 있다.On the other hand, the present invention can be applied to the case of using an opaque mask layer in addition to the polysilicon film. Even when a material other than the polysilicon film is used as the opaque mask layer, the present invention may be applied using an appropriate etching gas that generates a polymer upon etching.

도 4를 참조하면, 포토레지스트 패턴을 제거한 다음, 결과물 상에 아몰퍼스 카본막(240) 및 SiON막(250)을 차례로 형성한다. 오버레이 버니어 영역의 폴리실리콘막(220)의 식각면이 수직하지 않고 경사를 이루고 있기 때문에 아몰퍼스 카본막(240)과 SiON막(250)의 증착이 양호하게 이루어질 수 있다. 따라서, 코너 부분에서의 아몰퍼스 카본막의 노출로 인해 벙커 불량이 발생하는 현상을 방지할 수 있다.Referring to FIG. 4, after removing the photoresist pattern, an amorphous carbon film 240 and a SiON film 250 are sequentially formed on the resultant. Since the etching surface of the polysilicon film 220 of the overlay vernier region is not vertical but inclined, deposition of the amorphous carbon film 240 and the SiON film 250 may be satisfactorily achieved. Therefore, it is possible to prevent a phenomenon in which a bunker defect occurs due to the exposure of the amorphous carbon film at the corner portion.

이와 같이 오버레이 버니어 영역의 폴리실리콘막을 식각할 때 폴리머를 발생시키는 식각 가스를 사용함으로써, 폴리실리콘막의 식각 면이 경사를 이루도록 하여 후속 아몰퍼스 카본막 및 SiON의 증착을 용이하게 하고, 오버레이 오픈 영역의 코너에서 아몰퍼스 카본막이 노출되지 않도록 하여 플라즈마 노출에 의한 벙커 불량을 방지할 수 있다. As such, by using an etching gas that generates a polymer when etching the polysilicon film of the overlay vernier region, the etching surface of the polysilicon film is inclined to facilitate deposition of subsequent amorphous carbon film and SiON, and the corner of the overlay open region. The amorphous carbon film may not be exposed to prevent bunker defects due to plasma exposure.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 종래의 폴리실리콘막과 아몰퍼스 카본막을 사용한 SPT 공정에서의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a problem in an SPT process using a conventional polysilicon film and an amorphous carbon film.

도 2 내지 도 4는 본 발명에 따른 스페이서를 이용한 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.2 to 4 are cross-sectional views illustrating a method of forming a pattern using a spacer according to the present invention.

Claims (5)

반도체기판 상에 형성된 식각 대상막 위에, 불투명 제1 하드마스크를 형성하는 단계;Forming an opaque first hard mask on the etching target layer formed on the semiconductor substrate; 오버레이 버니어 부분의 상기 제1 하드마스크를, 폴리머를 발생시키는 식각가스를 사용하여 식각면이 경사를 이루도록 식각하는 단계;Etching the first hard mask of the overlay vernier portion so that an etching surface is inclined using an etching gas generating a polymer; 상기 제1 하드마스크가 식각된 결과물 상에, 아몰퍼스 카본막으로 이루어진 제2 하드마스크를 형성하는 단계; 및Forming a second hard mask made of an amorphous carbon film on the resultant of etching the first hard mask; And 상기 제2 하드마스크 상에 반사방지막을 형성하는 단계;Forming an anti-reflection film on the second hard mask; 상기 반사방지막 상에 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the anti-reflection film; And 상기 포토레지스트 패턴을 마스크로 하여 반사방지막 및 제2 하드마스크를 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.Patterning an anti-reflection film and a second hard mask using the photoresist pattern as a mask. 제1항에 있어서,The method of claim 1, 상기 제1 하드마스크는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.And the first hard mask is formed of a polysilicon film. 제1항에 있어서,The method of claim 1, 상기 식각가스로 CHF3, CH2F2, CH3F, C2F6, C3F8, C4F6 중의 어느 하나를 사용 하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.CHF 3 , CH 2 F 2 , CH 3 F, C 2 F 6 , C 3 F 8 , C 4 F 6 The pattern forming method of a semiconductor device, characterized in that as the etching gas. 제3항에 있어서,The method of claim 3, 상기 식각가스에 산소가스(O2)를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.The method of forming a pattern of a semiconductor device, characterized in that to use by adding oxygen gas (O 2 ) to the etching gas. 제1항 및 제4항에 있어서,The method according to claim 1 and 4, 상기 제1 하드마스크의 식각면이 경사를 이루도록 상기 산소가스(O2)의 농도를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.The pattern forming method of a semiconductor device, characterized in that for adjusting the concentration of the oxygen gas (O 2 ) so that the etching surface of the first hard mask is inclined.
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