KR102522161B1 - Semiconductor device and method for manufacturing the same - Google Patents

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KR102522161B1 KR1020150164177A KR20150164177A KR102522161B1 KR 102522161 B1 KR102522161 B1 KR 102522161B1 KR 1020150164177 A KR1020150164177 A KR 1020150164177A KR 20150164177 A KR20150164177 A KR 20150164177A KR 102522161 B1 KR102522161 B1 KR 102522161B1
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Abstract

본 발명은 3차원 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상에 교대로 그리고 반복적으로 적층된 제1 절연막들 및 제1 게이트 전극들을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체는 제1 영역, 및 이와 일 방향으로 이격된 제2 영역을 갖고; 및 상기 제1 적층 구조체의 상기 제1 영역 내에서 수직하게 연장되는 채널 구조체를 포함한다. 상기 제2 영역은 계단식 구조를 갖고, 상기 제2 영역에서, 적어도 하나의 상기 제1 게이트 전극들의 일단은 제1 측벽을 포함하며, 상기 제2 영역에서, 다른 상기 제1 게이트 전극들 각각의 일단은, 상기 제1 측벽보다 더 급한 경사를 갖는 제2 측벽을 포함한다.The present invention relates to a three-dimensional semiconductor memory device and a method of manufacturing the same, and more particularly, to a first stacked structure including first insulating films and first gate electrodes alternately and repeatedly stacked on a substrate, and the first stacked structure. The one-stack structure has a first region and a second region spaced apart from the first region in one direction; and a channel structure extending vertically within the first region of the first laminated structure. The second region has a stepped structure, in the second region, one end of at least one of the first gate electrodes includes a first sidewall, and in the second region, one end of each of the other first gate electrodes includes a second sidewall having a steeper slope than the first sidewall.

Figure R1020150164177
Figure R1020150164177

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}Semiconductor device and method for manufacturing the same {Semiconductor device and method for manufacturing the same}

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a three-dimensional semiconductor memory device and a method for manufacturing the same.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. It is required to increase the degree of integration of semiconductor devices in order to meet the excellent performance and low price demanded by consumers. In the case of a semiconductor memory device, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required. In the case of a conventional two-dimensional or planar semiconductor memory device, since the degree of integration is mainly determined by the area occupied by a unit memory cell, it is greatly affected by the level of fine pattern formation technology. However, since ultra-expensive equipment is required for miniaturization of the pattern, although the degree of integration of the 2D semiconductor memory device is increasing, it is still limited.

이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 소자의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.In order to overcome these limitations, three-dimensional semiconductor memory devices having three-dimensionally arranged memory cells have been proposed. However, for mass production of 3D semiconductor memory devices, a process technology capable of reducing manufacturing cost per bit compared to that of 2D semiconductor memory devices and implementing reliable product characteristics is required.

본 발명이 해결하고자 하는 과제는 공정상의 위험을 줄일 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a semiconductor device capable of reducing process risks and a manufacturing method thereof.

본 발명의 개념에 따른, 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 제1 절연막들 및 제1 게이트 전극들을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체는 제1 영역, 및 이와 일 방향으로 이격된 제2 영역을 갖고; 및 상기 제1 적층 구조체의 상기 제1 영역 내에서 수직하게 연장되는 채널 구조체를 포함할 수 있다. 상기 제2 영역은 계단식 구조를 갖고, 상기 제2 영역에서, 적어도 하나의 상기 제1 게이트 전극들의 일단은 제1 측벽을 포함하며, 상기 제2 영역에서, 다른 상기 제1 게이트 전극들 각각의 일단은, 상기 제1 측벽보다 더 급한 경사를 갖는 제2 측벽을 포함할 수 있다.According to the concept of the present invention, a semiconductor device includes a first stacked structure including first insulating films and first gate electrodes alternately and repeatedly stacked on a substrate, the first stacked structure comprising a first region, and having second regions spaced apart in one direction; and a channel structure extending vertically within the first region of the first stacked structure. The second region has a stepped structure, in the second region, one end of at least one of the first gate electrodes includes a first sidewall, and in the second region, one end of each of the other first gate electrodes may include a second sidewall having a steeper slope than the first sidewall.

상기 일 방향으로의 일 단면의 관점에서, 제1 선(line)과, 상기 적어도 하나의 제1 게이트 전극들 아래의 상기 제1 절연막의 상면은 제1 각도를 이루고, 상기 일 방향으로의 일 단면의 관점에서, 제2 선과, 각각의 상기 다른 제1 게이트 전극들 아래의 상기 제1 절연막의 상면은 제2 각도를 이루며, 상기 제1 선은, 상기 제1 측벽의 상부와 하부를 잇는 선이고, 상기 제2 선은, 상기 제2 측벽의 상부와 하부를 잇는 선이며, 상기 제2 각도는 상기 제1 각도보다 클 수 있다.From the viewpoint of one cross-section in the one direction, a first line and an upper surface of the first insulating film under the at least one first gate electrode form a first angle, and one cross-section in the one direction From the point of view, a second line and an upper surface of the first insulating film under each of the other first gate electrodes form a second angle, and the first line is a line connecting the upper and lower portions of the first sidewall, , The second line is a line connecting upper and lower portions of the second sidewall, and the second angle may be greater than the first angle.

상기 제1 각도는 30° 내지 85°일 수 있다.The first angle may be 30° to 85°.

상기 적어도 하나의 제1 게이트 전극들은, 최상단의 제1 상부 게이트 전극을 포함하고, 상기 다른 제1 게이트 전극들은, 상기 제1 상부 게이트 전극 아래의 제1 하부 게이트 전극들을 포함할 수 있다.The at least one first gate electrode may include a first upper gate electrode at an uppermost stage, and the other first gate electrodes may include first lower gate electrodes below the first upper gate electrode.

상기 제2 영역에서, 상기 적어도 하나의 제1 게이트 전극들은 상기 일 방향으로 연장되는 제1 패드부를 포함하고, 상기 제1 패드부의 상기 일 방향으로의 길이는, 상기 제1 패드부의 상부에서 하부로 갈수록 점진적으로 증가할 수 있다.In the second region, the at least one first gate electrode includes a first pad part extending in the one direction, and the length of the first pad part in the one direction is from an upper part to a lower part of the first pad part. may increase gradually over time.

상기 제2 영역에서, 상기 다른 제1 게이트 전극들은 상기 일 방향으로 연장되는 제2 패드부들을 각각 포함하고, 상기 제1 절연막들을 관통하여, 상기 제1 및 제2 패드부들에 각각 연결되는 콘택 플러그들을 더 포함할 수 있다.In the second region, the other first gate electrodes include second pad portions extending in the one direction, and contact plugs respectively connected to the first and second pad portions through the first insulating layers. may further include

상기 반도체 소자는, 상기 제1 적층 구조체 상에 교대로 그리고 반복적으로 적층된 제2 절연막들 및 제2 게이트 전극들을 포함하는 제2 적층 구조체를 더 포함할 수 있다. 상기 제2 적층 구조체는 제3 영역, 및 이와 상기 일 방향으로 이격된 제4 영역을 포함하고, 상기 채널 구조체는, 상기 제2 적층 구조체의 상기 제3 영역 내로 수직하게 더 연장되며, 상기 제4 영역은 계단식 구조를 갖고, 상기 제4 영역에서, 적어도 하나의 상기 제2 게이트 전극들의 일단은 제3 측벽을 포함하며, 상기 제4 영역에서, 다른 상기 제2 게이트 전극들 각각의 일단은, 상기 제3 측벽보다 더 급한 경사를 갖는 제4 측벽을 포함할 수 있다.The semiconductor device may further include a second stacked structure including second insulating films and second gate electrodes alternately and repeatedly stacked on the first stacked structure. The second laminated structure includes a third region and a fourth region spaced apart from the third region in the one direction, and the channel structure further extends vertically into the third region of the second laminated structure, and the fourth region The regions have a stepped structure, and in the fourth region, one end of at least one of the second gate electrodes includes a third sidewall, and in the fourth region, one end of each of the other second gate electrodes, A fourth sidewall having a steeper slope than the third sidewall may be included.

상기 제3 측벽은 상기 제1 측벽과 실질적으로 동일한 경사를 가질 수 있다.The third sidewall may have substantially the same inclination as the first sidewall.

상기 제1 게이트 전극들의 개수와 상기 제2 게이트 전극들의 개수는 동일할 수 있다.The number of the first gate electrodes and the number of the second gate electrodes may be the same.

상기 적어도 하나의 제2 게이트 전극들은, 최상단의 제2 상부 게이트 전극을 포함하고, 상기 다른 제2 게이트 전극들은, 상기 제2 상부 게이트 전극 아래의 제2 하부 게이트 전극들을 포함할 수 있다.The at least one second gate electrode may include a second upper gate electrode at an uppermost stage, and the other second gate electrodes may include second lower gate electrodes below the second upper gate electrode.

상기 반도체 소자는, 상기 제1 게이트 전극들과 상기 채널 구조체 사이에 개재된 게이트 절연막을 더 포함할 수 있다.The semiconductor device may further include a gate insulating layer interposed between the first gate electrodes and the channel structure.

상기 제1 적층 구조체는 복수개로 제공되고, 복수개의 상기 제1 적층 구조체들은 상기 일 방향으로 서로 평행하게 연장될 수 있다.The first stacked structure may be provided in plurality, and the plurality of first stacked structures may extend parallel to each other in the one direction.

본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체는 셀 어레이 영역, 및 이와 일 방향으로 이격된 콘택 영역을 갖고; 및 상기 적층 구조체의 상기 셀 어레이 영역을 관통하여 상기 기판과 연결되는 채널 구조체를 포함할 수 있다. 상기 콘택 영역에서, 적어도 하나의 상기 게이트 전극들은 상기 일 방향으로 연장되는 제1 패드부를 갖고, 상기 제1 패드부의 상기 일 방향으로의 길이는, 상기 제1 패드부의 상부에서 하부로 갈수록 점진적으로 증가할 수 있다.According to another concept of the present invention, a semiconductor device includes a stacked structure including insulating films and gate electrodes alternately and repeatedly stacked on a substrate, the stacked structure comprising a cell array region, and a contact region spaced apart therefrom in one direction. have; and a channel structure connected to the substrate by penetrating the cell array region of the stack structure. In the contact region, at least one of the gate electrodes has a first pad portion extending in the one direction, and a length of the first pad portion in the one direction gradually increases from top to bottom of the first pad portion. can do.

상기 일 방향으로의 일 단면의 관점에서, 제1 선과, 상기 제1 패드부 아래의 상기 절연막의 상면은 제1 각도를 이루고, 상기 제1 선은, 상기 제1 패드부의 일단의 제1 측벽의 상부와 하부를 잇는 선이며, 상기 제1 각도는 30° 내지 85°일 수 있다.In terms of one cross section in the one direction, a first line and an upper surface of the insulating film below the first pad part form a first angle, and the first line is a portion of a first sidewall of one end of the first pad part. It is a line connecting the upper part and the lower part, and the first angle may be 30° to 85°.

상기 적어도 하나의 게이트 전극들은 최상단의 게이트 전극을 포함할 수 있다.The at least one gate electrode may include an uppermost gate electrode.

상기 콘택 영역에서, 상기 적어도 하나의 게이트 전극들을 제외한 다른 상기 게이트 전극들은 각각 제2 패드부들을 갖고, 상기 제1 패드부의 일단의 제1 측벽은, 각각의 상기 제2 패드부들의 일단의 제2 측벽보다 더 완만한 경사를 가질 수 있다.In the contact region, the gate electrodes other than the at least one gate electrode each have second pad portions, and the first sidewall of one end of the first pad portion includes the second pad portion of one end of each of the second pad portions. It may have a gentler slope than the sidewall.

상기 적어도 하나의 게이트 전극들은 두 개 이상이고, 상기 적어도 하나의 게이트 전극들 사이에 복수개의 다른 상기 게이트 전극들이 개재될 수 있다.The at least one gate electrode may be two or more, and a plurality of other gate electrodes may be interposed between the at least one gate electrode.

상기 콘택 영역은 계단식 구조를 가질 수 있다.The contact region may have a stepped structure.

상기 반도체 소자는, 상기 채널 구조체와 상기 게이트 전극들 사이에 순차적으로 개재된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 더 포함할 수 있다.The semiconductor device may further include a tunnel insulating layer, a charge storage layer, and a blocking insulating layer sequentially interposed between the channel structure and the gate electrodes.

본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 포함하는 적층 구조체를 형성하는 것; 상기 적층 구조체 상에 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 상기 적층 구조체의 일단을 식각하여, 상기 일단을 계단식 구조로 형성하는 것을 포함할 수 있다. 상기 일단을 상기 계단식 구조로 형성하는 것은, 하기의 단계들을 하나의 사이클로 하여, 상기 사이클을 반복하는 것을 포함하고: 상기 마스크 패턴을 식각 마스크로, 상기 마스크 패턴에 의해 노출된 적어도 하나의 상기 절연막들을 식각하는 제1 식각 공정을 수행하는 것; 상기 적어도 하나의 절연막들 아래의 적어도 하나의 상기 희생막들을 식각하는 제2 식각 공정을 수행하는 것; 및 상기 마스크 패턴을 트리밍하여, 그의 폭 및 높이를 줄이는 것, 적어도 하나의 사이클의 상기 제2 식각 공정은, 다른 사이클의 상기 제2 식각 공정보다 상기 희생막들에 대한 식각률이 더 낮을 수 있다.According to another concept of the present invention, a method of manufacturing a semiconductor device includes forming a laminated structure including insulating films and sacrificial films alternately and repeatedly stacked on a substrate; forming a mask pattern on the laminated structure; and etching one end of the laminated structure using the mask pattern as an etch mask to form the one end in a stepped structure. Forming the one end into the stepped structure includes repeating the cycle by taking the following steps as one cycle: using the mask pattern as an etching mask, and at least one of the insulating films exposed by the mask pattern performing a first etching process of etching; performing a second etching process of etching at least one of the sacrificial layers under the at least one insulating layer; and trimming the mask pattern to reduce its width and height. The second etching process of at least one cycle may have a lower etching rate of the sacrificial layers than the second etching process of another cycle.

상기 적어도 하나의 사이클은 마지막에 수행되는 사이클이고, 상기 적어도 하나의 사이클의 상기 제2 식각 공정 동안, 최상단의 상기 희생막은 이의 일단이 제1 측벽을 갖도록 형성되고, 상기 최상단의 희생막을 제외한 상기 희생막들은 이들의 일단들이 각각 제2 측벽들을 갖도록 형성되며, 상기 제1 측벽은 각각의 상기 제2 측벽들보다 더 완만한 경사를 가질 수 있다.The at least one cycle is a cycle performed last, and during the second etching process of the at least one cycle, the uppermost sacrificial layer is formed such that one end thereof has a first sidewall, and the sacrificial layer excluding the uppermost sacrificial layer is formed. The membranes are formed such that their ends each have second sidewalls, and the first sidewall may have a gentler slope than each of the second sidewalls.

상기 적어도 하나의 사이클의 상기 제2 식각 공정은, 상기 다른 사이클의 상기 제2 식각 공정보다 상기 절연막들에 대한 상기 희생막들의 식각 선택비가 더 높을 수 있다.The second etching process of the at least one cycle may have a higher etch selectivity ratio of the sacrificial layers to the insulating layers than the second etching process of the other cycle.

상기 사이클을 반복하는 동안, 노출된 상기 절연막들의 상부가 리세스될 수 있다.While repeating the cycle, exposed upper portions of the insulating layers may be recessed.

상기 적어도 하나의 사이클의 상기 제1 식각 공정 동안, 상기 노출된 절연막들 아래의 상기 희생막들의 상부들이 리세스될 수 있다. During the first etching process of the at least one cycle, upper portions of the sacrificial layers under the exposed insulating layers may be recessed.

상기 사이클은, 최하단의 상기 절연막 및 최하단의 상기 희생막이 식각될 때까지 반복될 수 있다.The cycle may be repeated until the lowermost insulating layer and the lowermost sacrificial layer are etched.

상기 제조 방법은, 상기 적층 구조체의 셀 어레이 영역을 관통하여 상기 기판을 노출하는 채널 홀들을 형성하는 것; 및 각각의 상기 채널 홀들 내에, 그의 내벽을 덮는 게이트 절연막 및 채널 막을 순차적으로 형성하는 것을 더 포함할 수 있다.The manufacturing method may include forming channel holes exposing the substrate through a cell array region of the laminated structure; and sequentially forming a gate insulating layer and a channel layer covering inner walls of each of the channel holes.

상기 제조 방법은, 상기 희생막들을 선택적으로 제거하여 상기 절연막들 사이에 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들을 채우는 게이트 전극들을 형성하는 것을 더 포함할 수 있다.The manufacturing method may include forming recess regions between the insulating layers by selectively removing the sacrificial layers; and forming gate electrodes filling the recess regions.

본 발명에 따른 반도체 소자 및 이의 제조 방법은, 적층 구조체의 일단을 계단식 구조로 형성하기 위한 사이클 공정에 있어서, 마지막 사이클의 식각 공정의 식각률을 낮춰 공정상의 위험을 줄이고 정상적인 계단식 구조를 형성할 수 있다. 이로써, 본 발명에 따른 반도체 소자의 적어도 하나의 게이트 전극들의 측벽은 다른 게이트 전극들의 측벽들에 비해 더 완만한 경사를 가질 수 있다.The semiconductor device and method for manufacturing the same according to the present invention, in a cycle process for forming one end of a laminated structure into a cascading structure, lowers the etching rate of the etching process of the last cycle to reduce process risks and form a normal cascading structure. . Thus, sidewalls of at least one gate electrode of the semiconductor device according to the present invention may have a gentler slope than sidewalls of other gate electrodes.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도로서, 도 2의 I-I'선을 따라 자른 단면도이다.
도 3b는 도 3a의 M 영역을 확대한 단면도의 일 예이고, 도 3c는 도 3a의 M 영역을 확대한 단면도의 다른 예이다.
도 4 내지 도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다.
도 27은 본 발명과의 비교를 위한 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 것으로, 도 2의 I-I'선을 따라 자른 단면도이다.1 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.
2 is a plan view of a 3D semiconductor memory device according to example embodiments.
FIG. 3A is a cross-sectional view of a semiconductor memory device according to example embodiments, taken along the line II′ of FIG. 2 .
3B is an example of an enlarged cross-sectional view of area M of FIG. 3A, and FIG. 3C is another example of an enlarged cross-sectional view of area M of FIG. 3A.
4 to 26 are cross-sectional views for explaining a method of manufacturing a 3D semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along the line II′ of FIG. 2 .
FIG. 27 is a cross-sectional view taken along the line II′ of FIG. 2 to explain a method of manufacturing a three-dimensional semiconductor memory device for comparison with the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be implemented in various forms and various changes may be made. However, it is provided to complete the disclosure of the present invention through the description of the present embodiments, and to completely inform those skilled in the art of the scope of the invention to which the present invention belongs.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it means that it may be directly formed on the other element or a third element may be interposed therebetween. Also, in the drawings, the thickness of components is exaggerated for effective description of technical content. Parts designated with like reference numerals throughout the specification indicate like elements.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a region of a device and are not intended to limit the scope of the invention. Although terms such as first, second, and third are used to describe various elements in various embodiments of the present specification, these elements should not be limited by these terms. These terms are only used to distinguish one component from another. Embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. The terms 'comprises' and/or 'comprising' used in the specification do not exclude the presence or addition of one or more other elements.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.1 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.

도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 공통 소스 라인(CS), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CS)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 1 , a cell array of a 3D semiconductor memory device according to embodiments of the present invention includes a common source line CS, a plurality of bit lines BL, and the common source line CS and the bit line. It may include a plurality of cell strings CSTR disposed between the BLs.

상기 공통 소스 라인(CS)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소스 라인(CS)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소스 라인(CS)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CS)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CS) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CS)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CS)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CS)의 각각이 전기적으로 제어될 수도 있다. The common source line CS may be a conductive thin film disposed on a substrate or an impurity region formed in the substrate. In the present embodiments, the common source line CS may be conductive patterns (eg, metal lines) spaced apart from the substrate and disposed on the substrate. The bit lines BL may be conductive patterns (eg, metal lines) spaced apart from the substrate and disposed on the substrate. In the present embodiments, the bit lines BL may be vertically spaced apart while crossing the common source line CS. The bit lines BL are two-dimensionally arranged, and a plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL. The cell strings CSTR may be commonly connected to the common source line CS. That is, the plurality of cell strings CSTR may be disposed between the plurality of bit lines BL and the common source line CS. According to an exemplary embodiment, a plurality of the common source lines CS may be provided and may be two-dimensionally arranged. Here, the same voltage may be electrically applied to the common source lines CS, or each of the common source lines CS may be electrically controlled.

상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CS)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CS, a string select transistor SST connected to the bit line BL, and the ground and string select transistors It may be composed of a plurality of memory cell transistors MCT disposed between GST and SST. Also, the ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.

상기 공통 소스 라인(CS)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CS)과 상기 비트 라인들(BL) 사이에 배치되는, 하부 선택 라인(LSL), 복수 개의 워드 라인들(WL0-WL5) 및 상부 선택 라인(USL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.The common source line CS may be commonly connected to sources of the ground select transistors GST. In addition, a lower select line LSL, a plurality of word lines WL0-WL5, and an upper select line USL disposed between the common source line CS and the bit lines BL are connected to the ground. They may be used as gate electrodes of the selection transistor GST, the memory cell transistors MCT, and the string selection transistor SST, respectively. Also, each of the memory cell transistors MCT may include a data storage element.

도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 3a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도로서, 도 2의 I-I'선을 따라 자른 단면도이다. 도 3b는 도 3a의 M 영역을 확대한 단면도의 일 예이고, 도 3c는 도 3a의 M 영역을 확대한 단면도의 다른 예이다.2 is a plan view of a 3D semiconductor memory device according to example embodiments. FIG. 3A is a cross-sectional view of a semiconductor memory device according to example embodiments, taken along the line II′ of FIG. 2 . 3B is an example of an enlarged cross-sectional view of area M of FIG. 3A, and FIG. 3C is another example of an enlarged cross-sectional view of area M of FIG. 3A.

도 2 및 도 3a를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(CSL)을 포함할 수 있다. 상기 공통 소스 영역들(CSL)은, 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 공통 소스 영역들(CSL)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다.Referring to FIGS. 2 and 3A , a substrate 100 may be provided. The substrate 100 may be, for example, a silicon substrate, a germanium substrate, or a silicon-germanium substrate. The substrate 100 may include common source regions CSL doped with impurities. The common source regions CSL may have a line shape extending in a second direction D2 parallel to the top surface of the substrate 100 . The common source regions CSL may be arranged along a first direction D1 crossing the second direction D2.

기판(100) 상에, 절연막들(110) 및 게이트 전극들(WLb1, WLa1, WLb2, WLa2)이 교대로 그리고 반복적으로 적층된 제1 적층 구조체들(ST1) 및 제2 적층 구조체들(ST2)이 배치될 수 있다. 각각의 상기 제1 적층 구조체들(ST1)은 제1 게이트 전극들(WLb1, WLa1)을 포함할 수 있으며, 각각의 상기 제2 적층 구조체들(ST2)은 제2 게이트 전극들(WLb2, WLa2)을 포함할 수 있다. 상기 제2 적층 구조체들(ST2)은 상기 제1 적층 구조체들(ST1) 상에 각각 배치될 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은 상기 제1 방향(D1)을 따라 배열될 수 있다.First stacked structures ST1 and second stacked structures ST2 in which insulating layers 110 and gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 are alternately and repeatedly stacked on the substrate 100 . can be placed. Each of the first stacked structures ST1 may include first gate electrodes WLb1 and WLa1, and each of the second stacked structures ST2 may include second gate electrodes WLb2 and WLa2. can include The second stacked structures ST2 may be respectively disposed on the first stacked structures ST1. Each of the stacked structures ST1 and ST2 may have a line shape extending in the second direction D2 when viewed from a plan view. Each of the stacked structures ST1 and ST2 may be arranged along the first direction D1.

상기 적층 구조체들(ST1, ST2) 사이의 상기 기판(100)에 상기 공통 소스 영역들(CSL)이 배치될 수 있다. 상기 기판(100)과 상기 제1 적층 구조체들(ST1) 사이에 하부 절연막(105)이 배치될 수 있다. 상기 하부 절연막(105)은, 일 예로, 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.The common source regions CSL may be disposed on the substrate 100 between the stacked structures ST1 and ST2. A lower insulating layer 105 may be disposed between the substrate 100 and the first stack structures ST1. The lower insulating layer 105 may include, for example, a high dielectric layer such as a silicon nitride layer, an aluminum oxide layer, or a hafnium oxide layer. The lower insulating layer 105 may have a thickness smaller than that of the insulating layers 110 .

상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)은, 이들 사이에 배치된 상기 절연막들(110)에 의해 서로 수직적으로 분리될 수 있다. 상기 제1 게이트 전극들(WLb1, WLa1)은, 최상단의 제1 상부 게이트 전극(WLa1), 및 상기 제1 상부 게이트 전극(WLa1) 아래의 제1 하부 게이트 전극들(WLb1)을 포함할 수 있다. 최하단의 상기 제1 하부 게이트 전극(WLb1)은 하부 선택 라인(LSL)일 수 있다. 상기 제2 게이트 전극들(WLb2, WLa2)은, 최상단의 제2 상부 게이트 전극(WLa2), 및 상기 제2 상부 게이트 전극(WLa2) 아래의 제2 하부 게이트 전극들(WLb2)을 포함할 수 있다. 상기 제2 상부 게이트 전극(WLa2)은 상부 선택 라인(USL)일 수 있다. 일 예로, 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막을 포함할 수 있다.The gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 may be stacked along a third direction D3 perpendicular to both the first direction D1 and the second direction D2 . The gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 may be vertically separated from each other by the insulating layers 110 disposed therebetween. The first gate electrodes WLb1 and WLa1 may include an uppermost first upper gate electrode WLa1 and first lower gate electrodes WLb1 below the first upper gate electrode WLa1. . The lowermost first lower gate electrode WLb1 may be a lower selection line LSL. The second gate electrodes WLb2 and WLa2 may include an uppermost second upper gate electrode WLa2 and second lower gate electrodes WLb2 below the second upper gate electrode WLa2. . The second upper gate electrode WLa2 may be an upper selection line USL. For example, the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 may include doped silicon, metal (eg, tungsten), metal nitride, metal silicides, or a combination thereof. The insulating layers 110 may include a silicon oxide layer.

상기 하부 선택 라인(LSL)은, 앞서 도 1을 참조하여 설명한 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 상부 선택 라인(USL)은, 앞서 도 1을 참조하여 설명한 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 상기 하부 및 상부 선택 라인들(LSL, USL)을 제외한 상기 게이트 전극들(WLb1, WLa1, WLb2)은, 앞서 도 1을 참조하여 설명한 메모리 셀 트랜지스터들(MCT)의 워드 라인들로 이용될 수 있다.The lower selection line LSL may be used as a gate electrode of the ground selection transistor GST described above with reference to FIG. 1 . The upper selection line USL may be used as a gate electrode of the string selection transistor SST described above with reference to FIG. 1 . The gate electrodes WLb1 , WLa1 , and WLb2 excluding the lower and upper select lines LSL and USL may be used as word lines of the memory cell transistors MCT described above with reference to FIG. 1 . .

각각의 상기 적층 구조체들(ST1, ST2)은 셀 어레이 영역(CAR), 제1 콘택 영역(CTR1) 및 제2 콘택 영역(CTR2)을 포함할 수 있다. 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)은 상기 적층 구조체(ST1, ST2)의 적어도 한 일단에 배치될 수 있다. 여기서, 상기 제1 콘택 영역(CTR1)은 상기 제1 적층 구조체(ST1)의 일단의 영역일 수 있으며, 상기 제2 콘택 영역(CTR2)은 상기 제2 적층 구조체(ST2)의 일단의 영역일 수 있다. 일 예로, 상기 제2 콘택 영역(CTR2)은 상기 셀 어레이 영역(CAR)과 인접할 수 있다. 상기 제1 콘택 영역(CTR1)은 상기 제2 콘택 영역(CTR2)을 사이에 두고 상기 셀 어레이 영역(CAR)과 이격될 수 있다. 상기 셀 어레이 영역(CAR), 상기 제2 콘택 영역(CTR2), 및 상기 제1 콘택 영역(CTR1)은 상기 제2 방향(D2)으로 나란히 배치될 수 있다.Each of the stacked structures ST1 and ST2 may include a cell array region CAR, a first contact region CTR1 and a second contact region CTR2. The first and second contact regions CTR1 and CTR2 may be disposed on at least one end of the stack structure ST1 and ST2. Here, the first contact region CTR1 may be one end of the first stacked structure ST1, and the second contact region CTR2 may be one end of the second stacked structure ST2. there is. For example, the second contact region CTR2 may be adjacent to the cell array region CAR. The first contact region CTR1 may be spaced apart from the cell array region CAR with the second contact region CTR2 therebetween. The cell array region CAR, the second contact region CTR2 , and the first contact region CTR1 may be disposed side by side in the second direction D2 .

각각의 상기 적층 구조체들(ST1, ST2)은, 이들의 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 주변 로직 구조체 간의 전기적 연결을 위해, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)의 수직적 높이는 상기 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 상기 적층 구조체(ST1, ST2)는 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)에서 경사진 프로파일(sloped profile)을 가질 수 있다. Each of the stacked structures ST1 and ST2 includes the first and second contact regions CTR1, for electrical connection between the gate electrodes WLb1, WLa1, WLb2, and WLa2 and the peripheral logic structure. CTR2) may have a stepwise structure. That is, the vertical heights of the first and second contact regions CTR1 and CTR2 may gradually increase as they are closer to the cell array region CAR. In other words, the stacked structure ST1 and ST2 may have a sloped profile in the first and second contact regions CTR1 and CTR2.

상기 제1 콘택 영역(CTR1)의 상기 제1 게이트 전극들(WLb1, WLa1)은 상기 기판(100)의 상면으로부터 상기 제3 방향(D3)으로 멀어질수록, 이들의 평면적 면적이 감소될 수 있다. 따라서, 상기 제1 게이트 전극들(WLb1, WLa1) 중 최하단의 상기 하부 선택 라인(LSL)의 면적은 가장 클 수 있다. 상기 제2 콘택 영역(CTR2)의 상기 제2 게이트 전극들(WLb2, WLa2)은 상기 기판(100)의 상면으로부터 상기 제3 방향(D3)으로 멀어질수록, 이들의 평면적 면적이 감소될 수 있다. 따라서, 상기 제2 게이트 전극들(WLb2, WLa2) 중 최상단의 상기 상부 선택 라인(USL)의 면적은 가장 작을 수 있다.The planar area of the first gate electrodes WLb1 and WLa1 of the first contact region CTR1 may decrease as the distance from the upper surface of the substrate 100 in the third direction D3 increases. . Accordingly, the lowermost selection line LSL of the first gate electrodes WLb1 and WLa1 may have the largest area. The planar area of the second gate electrodes WLb2 and WLa2 of the second contact region CTR2 may decrease as the distance from the upper surface of the substrate 100 in the third direction D3 increases. . Accordingly, the area of the uppermost selection line USL of the second gate electrodes WLb2 and WLa2 may be the smallest.

상기 기판(100) 전면에 상기 적층 구조체들(ST1, ST2)을 덮는 제1 층간 절연막(180)이 배치될 수 있다. 상기 제1 층간 절연막(180)은 평탄화된 상면을 가지며, 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)을 덮을 수 있다. 상기 제1 층간 절연막(180) 상에 제2 층간 절연막(190)이 배치될 수 있다.A first interlayer insulating layer 180 covering the stacked structures ST1 and ST2 may be disposed on the entire surface of the substrate 100 . The first interlayer insulating layer 180 has a planarized top surface and may cover the first and second contact regions CTR1 and CTR2 . A second interlayer insulating layer 190 may be disposed on the first interlayer insulating layer 180 .

상기 적층 구조체(ST1, ST2)의 상기 셀 어레이 영역(CAR)을 관통하는 복수개의 채널 구조체들이 배치될 수 있다. 상기 채널 구조체들은, 복수개의 채널 막들(135)을 각각 포함할 수 있다. 구체적으로, 복수개의 채널 홀들(CH)이 상기 적층 구조체(ST1, ST2)의 상기 셀 어레이 영역(CAR)을 관통할 수 있으며, 상기 채널 막들(135)이 각각 상기 채널 홀들(CH)의 내벽을 따라 상기 기판(100)을 향하여 연장될 수 있다. 상기 채널 막들(135)은 상기 기판(100)과 전기적으로 연결될 수 있다. 즉, 상기 채널 막들(135)은 상기 기판(100)의 상면과 직접 접촉할 수 있다. 평면적 관점에서, 상기 채널 막들(135)은 상기 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 상기 채널 막들(135)은 상기 제2 방향(D2)을 따라 일렬로 배열될 수 있다. 다른 예로, 상기 채널 막들(135)은 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수도 있다.A plurality of channel structures passing through the cell array region CAR of the stack structure ST1 and ST2 may be disposed. Each of the channel structures may include a plurality of channel films 135 . In detail, a plurality of channel holes CH may pass through the cell array region CAR of the stack structure ST1 and ST2, and the channel films 135 respectively cover inner walls of the channel holes CH. It may extend toward the substrate 100 along the way. The channel layers 135 may be electrically connected to the substrate 100 . That is, the channel layers 135 may directly contact the top surface of the substrate 100 . When viewed from a plan view, the channel films 135 may be arranged along the second direction D2. For example, the channel films 135 may be arranged in a line along the second direction D2. As another example, the channel layers 135 may be arranged in a zigzag shape along the second direction D2 .

상기 채널 막들(135)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 다른 예로, 도시되진 않았지만, 상기 채널 막들(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수도 있다.The channel membranes 135 may have a pipe shape or a macaroni shape with upper and lower ends open. As another example, although not shown, the channel membranes 135 may have a pipe shape with a closed bottom or a macaroni shape.

상기 채널 막들(135)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상기 채널 막들(135)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 채널 막들(135)은 실리콘을 포함할 수 있다. 상기 채널 막들(135)의 내부는 매립 절연 패턴(150)으로 채워질 수 있다. 일 예로, 상기 매립 절연 패턴(150)은 실리콘 산화막을 포함할 수 있다.The channel layers 135 may be in an undoped state or doped with impurities having the same conductivity type as the substrate 100 . The channel layers 135 may include a semiconductor material having a polycrystalline structure or a single crystal structure. For example, the channel layers 135 may include silicon. Interiors of the channel layers 135 may be filled with a filling insulating pattern 150 . For example, the filling insulating pattern 150 may include a silicon oxide layer.

상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 상기 채널 막들(135) 사이에 게이트 절연막들(145)이 개재될 수 있다. 즉, 각각의 상기 게이트 절연막들(145)은 상기 채널 홀(CH)의 내벽을 직접 덮을 수 있다. 상기 게이트 절연막들(145)은 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 게이트 절연막들(145)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.Gate insulating layers 145 may be interposed between the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 and the channel layers 135 . That is, each of the gate insulating layers 145 may directly cover the inner wall of the channel hole CH. The gate insulating layers 145 may extend along the third direction D3. The gate insulating layers 145 may have a pipe shape with open tops and bottoms or a macaroni shape.

각각의 상기 게이트 절연막들(145)은 하나의 박막 또는 복수의 박막들을 포함할 수 있다. 일 실시예로, 상기 게이트 절연막(145)은 전하 트랩형 플래시 메모리 트랜지스터의 터널 절연막 및 전하 저장막을 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 전하 저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 상기 터널 절연막은 상기 채널 막(135)과 직접 접촉할 수 있다. 한편, 도시되진 않았지만, 각각의 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 상기 전하 저장막 사이에 블로킹 절연막이 개재될 수 있다. 상기 블로킹 절연막은 각각의 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 상기 절연막(110) 사이로 연장될 수 있다. 상기 블로킹 절연막은 상기 터널 절연막보다 작고 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.Each of the gate insulating layers 145 may include one thin film or a plurality of thin films. In one embodiment, the gate insulating layer 145 may include a tunnel insulating layer and a charge storage layer of a charge trap type flash memory transistor. The tunnel insulating layer may be one of materials having a larger band gap than the charge storage layer. For example, the tunnel insulating layer may be one of high dielectric layers such as an aluminum oxide layer and a hafnium oxide layer. The charge storage layer may be one of an insulating layer rich in trap sites such as a silicon nitride layer, a floating gate electrode, or an insulating layer including conductive nano dots. The tunnel insulating layer may directly contact the channel layer 135 . Meanwhile, although not shown, a blocking insulating layer may be interposed between each of the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 and the charge storage layer. The blocking insulating layer may extend between each of the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 and the insulating layer 110 . The blocking insulating layer may be one of materials having a band gap smaller than that of the tunnel insulating layer and larger than that of the charge storage layer. For example, the blocking insulating layer may be one of high dielectric layers such as an aluminum oxide layer and a hafnium oxide layer.

다른 실시예로, 각각의 상기 게이트 절연막들(145)은 상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 상기 채널 막(135)과 직접 접촉할 수 있고, 상기 블로킹 절연막은 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 직접 접촉할 수 있다. 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재될 수 있다. 이때, 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)은 상기 절연막들(110)과 직접 접촉할 수 있다.In another embodiment, each of the gate insulating layers 145 may include the tunnel insulating layer, the charge storage layer, and the blocking insulating layer. The tunnel insulating layer may directly contact the channel layer 135 , and the blocking insulating layer may directly contact the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 . The charge storage layer may be interposed between the tunnel insulating layer and the blocking insulating layer. In this case, the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 may directly contact the insulating layers 110 .

매립 절연막(170)이, 서로 인접하는 상기 적층 구조체들(ST1, ST2) 사이의 트렌치들(TR)을 채울 수 있다. 상기 매립 절연막(170)은 실리콘 산화막을 포함할 수 있다.The filling insulating layer 170 may fill the trenches TR between the stacked structures ST1 and ST2 adjacent to each other. The filling insulating layer 170 may include a silicon oxide layer.

각각의 상기 채널 막들(135)의 상부는 드레인 영역(DR)을 포함할 수 있다. 상기 채널 막들(135)의 상기 드레인 영역들(DR)과 각각 접촉하는 도전 패드들(160)이 배치될 수 있다. 상기 제2 층간 절연막(190)이 상기 도전 패드들(160)을 덮을 수 있다. 상기 제2 층간 절연막(190)을 관통하여 상기 도전 패드들(160)과 각각 전기적으로 연결되는 비트 라인 플러그들(BPLG)이 배치될 수 있다. 상기 비트 라인 플러그들(BPLG) 상에 비트 라인들(BL)이 배치될 수 있다. 각각의 상기 비트 라인들(BL)은 복수개의 상기 비트 라인 플러그들(BPLG)을 통해 복수개의 상기 도전 패드들(160)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.An upper portion of each of the channel layers 135 may include a drain region DR. Conductive pads 160 contacting the drain regions DR of the channel layers 135 may be disposed. The second interlayer insulating layer 190 may cover the conductive pads 160 . Bit line plugs BPLG electrically connected to the conductive pads 160 may be disposed through the second interlayer insulating layer 190 . Bit lines BL may be disposed on the bit line plugs BPLG. Each of the bit lines BL may be electrically connected to the plurality of conductive pads 160 through a plurality of bit line plugs BPLG. The bit lines BL may have a line shape extending in the first direction D1.

상기 제1 및 제2 콘택 영역들(CTR1, CTR2) 상에, 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)과 주변 로직 구조체를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다.A wiring structure may be disposed on the first and second contact regions CTR1 and CTR2 to electrically connect the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 to a peripheral logic structure.

구체적으로 상기 제1 콘택 영역(CTR1) 상에는, 상기 제1 및 제2 층간 절연막들(180, 190)을 관통하여 상기 제1 게이트 전극들(WLb1, WLa1)의 일단들에 각각 접속되는 제1 콘택 플러그들(PLG1)이 배치될 수 있다. 그리고, 상기 제2 콘택 영역(CTR2) 상에는, 상기 제1 및 제2 층간 절연막들(180, 190)을 관통하여 상기 제2 게이트 전극들(WLb2, WLa2)의 일단들에 각각 접속되는 제2 콘택 플러그들(PLG2)이 배치될 수 있다. 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)은, 상기 셀 어레이 영역(CAR)에 인접할수록 이들의 수직적 길이가 감소될 수 있다. 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)의 상면들은 공면을 이룰 수 있다.Specifically, on the first contact region CTR1, a first contact is connected to ends of the first gate electrodes WLb1 and WLa1 through the first and second interlayer insulating layers 180 and 190, respectively. Plugs PLG1 may be disposed. Further, on the second contact region CTR2, a second contact is connected to ends of the second gate electrodes WLb2 and WLa2 through the first and second interlayer insulating films 180 and 190, respectively. Plugs PLG2 may be disposed. Vertical lengths of the first and second contact plugs PLG1 and PLG2 may decrease as they are closer to the cell array area CAR. Top surfaces of the first and second contact plugs PLG1 and PLG2 may be coplanar.

이에 더하여, 상기 제1 콘택 영역(CTR1)의 상기 제2 층간 절연막(190) 상에 상기 제1 콘택 플러그들(PLG1)과 전기적으로 연결되는 제1 연결 라인들(CL1)이 배치될 수 있다. 상기 제2 콘택 영역(CTR2)의 상기 제2 층간 절연막(190) 상에 제2 콘택 플러그들(PLG2)과 전기적으로 연결되는 제2 연결 라인들(CL2)이 배치될 수 있다.In addition, first connection lines CL1 electrically connected to the first contact plugs PLG1 may be disposed on the second interlayer insulating layer 190 of the first contact region CTR1. Second connection lines CL2 electrically connected to second contact plugs PLG2 may be disposed on the second interlayer insulating layer 190 of the second contact region CTR2 .

도 3a 및 도 3b를 참조하면, 상기 제1 콘택 영역(CTR1)의 상기 제1 상부 게이트 전극(WLa1)의 일단은 제1 측벽(SW1)을 가질 수 있다. 상기 제1 상부 게이트 전극(WLa1)의 상기 일단은, 상기 제1 상부 게이트 전극(WLa1)과 연결되는 상기 제1 콘택 플러그(PLG1)와 인접할 수 있다. 상기 제1 콘택 영역(CTR1)의 상기 제1 하부 게이트 전극들(WLb1)의 일단들은 각각 제2 측벽들(SW2)을 가질 수 있다. 상기 제1 측벽(SW1)은 완만한 경사를 가질 수 있고, 각각의 상기 제2 측벽들(SW2)은 수직한 경사를 가질 수 있다. 따라서, 상기 제1 측벽(SW1)은, 각각의 상기 제2 측벽들(SW2)보다 더 완만한 경사를 가질 수 있다.Referring to FIGS. 3A and 3B , one end of the first upper gate electrode WLa1 of the first contact region CTR1 may have a first sidewall SW1 . The one end of the first upper gate electrode WLa1 may be adjacent to the first contact plug PLG1 connected to the first upper gate electrode WLa1. Ends of the first lower gate electrodes WLb1 of the first contact region CTR1 may have second sidewalls SW2 , respectively. The first sidewall SW1 may have a gentle slope, and each of the second sidewalls SW2 may have a vertical slope. Accordingly, the first sidewall SW1 may have a gentler slope than each of the second sidewalls SW2.

상기 제2 콘택 영역(CTR2)의 상기 제2 상부 게이트 전극(WLa2)의 일단은 제3 측벽(SW3)을 가질 수 있다. 상기 제1 콘택 영역(CTR1)의 상기 제2 하부 게이트 전극들(WLb2)의 일단들은 각각 제4 측벽들(SW4)을 가질 수 있다. 상기 제3 측벽(SW3)은 완만한 경사를 가질 수 있고, 각각의 상기 제4 측벽들(SW4)은 수직한 경사를 가질 수 있다. 따라서, 상기 제3 측벽(SW3)은, 각각의 상기 제4 측벽들(SW4)보다 더 완만한 경사를 가질 수 있다. 한편, 상기 제3 측벽(SW3)은 상기 제1 측벽(SW1)과 실질적으로 동일한 경사를 가질 수 있다.One end of the second upper gate electrode WLa2 of the second contact region CTR2 may have a third sidewall SW3. Ends of the second lower gate electrodes WLb2 of the first contact region CTR1 may have fourth sidewalls SW4 , respectively. The third sidewall SW3 may have a gentle slope, and each of the fourth sidewalls SW4 may have a vertical slope. Accordingly, the third sidewall SW3 may have a gentler slope than each of the fourth sidewalls SW4 . Meanwhile, the third sidewall SW3 may have substantially the same inclination as the first sidewall SW1.

보다 구체적으로, 도 3b를 다시 참조하면, 상기 제2 콘택 영역(CTR2)에서 상기 제2 상부 게이트 전극(WLa2)은 상기 제2 방향(D2)으로 연장되는 제1 패드부(CTP1)를 가질 수 있으며, 상기 제2 콘택 플러그(PLG2)는 상기 제1 패드부(CTP1)와 직접 연결될 수 있다. 상기 제2 콘택 영역(CTR2)에서 각각의 상기 제2 하부 게이트 전극들(WLb2)은 상기 제2 방향(D2)으로 연장되는 제2 패드부(CTP2)를 가질 수 있으며, 상기 제2 콘택 플러그(PLG2)는 상기 제2 패드부(CTP2)와 직접 연결될 수 있다.More specifically, referring to FIG. 3B again, in the second contact region CTR2, the second upper gate electrode WLa2 may have a first pad portion CTP1 extending in the second direction D2. And, the second contact plug PLG2 may be directly connected to the first pad part CTP1. In the second contact region CTR2, each of the second lower gate electrodes WLb2 may have a second pad part CTP2 extending in the second direction D2, and the second contact plug ( PLG2) may be directly connected to the second pad part CTP2.

상기 제1 패드부(CTP1)의 상기 제3 측벽(SW3)의 기울기는 제1 각도(θ1)를 가질 수 있다. 구체적으로, 상기 제2 방향(D2)으로의 일 단면의 관점에서, 상기 제3 측벽(SW3)의 상부와 하부를 잇는 제1 선(SWL1)이 제공될 수 있다. 상기 제1 선(SWL1)이 상기 제2 상부 게이트 전극(WLa2) 아래의 상기 절연막(110)의 상면과 이루는 각도가 상기 제1 각도(θ1)일 수 있다. 상기 절연막(110)의 상면은 상기 기판(100)의 상면과 실질적으로 평행할 수 있다. 여기서, 상기 제1 각도(θ1)는 90°보다 작을 수 있으며, 보다 구체적으로 상기 제1 각도(θ1)는 30° 내지 85°일 수 있다. 한편, 상기 제2 패드부(CTP2)의 상기 제4 측벽(SW4)의 기울기는 실질적으로 수직(약 90°)할 수 있다. An inclination of the third sidewall SW3 of the first pad part CTP1 may have a first angle θ1. Specifically, when viewed from a cross-section in the second direction D2 , a first line SWL1 connecting upper and lower portions of the third sidewall SW3 may be provided. An angle between the first line SWL1 and the top surface of the insulating layer 110 under the second upper gate electrode WLa2 may be the first angle θ1. A top surface of the insulating layer 110 may be substantially parallel to a top surface of the substrate 100 . Here, the first angle θ1 may be smaller than 90°, and more specifically, the first angle θ1 may be 30° to 85°. Meanwhile, the slope of the fourth sidewall SW4 of the second pad part CTP2 may be substantially vertical (about 90°).

상기 제1 각도(θ1)가 90°보다 작기 때문에, 상기 제1 패드부(CTP1)의 상기 제2 방향(D2)으로의 폭은, 이의 상부에서 하부로 갈수록 점진적으로 증가할 수 있다. 일 예로, 상기 제1 패드부(CTP1)의 상부는 상기 제2 방향(D2)으로 제1 길이(W1)를 가질 수 있고, 상기 제1 패드부(CTP1)의 하부는 상기 제2 방향(D2)으로 제2 길이(W2)를 가질 수 있다. 이때, 상기 제2 길이(W2)는 상기 제1 길이(W1)보다 클 수 있다.Since the first angle θ1 is smaller than 90°, the width of the first pad part CTP1 in the second direction D2 may gradually increase from top to bottom. For example, an upper portion of the first pad portion CTP1 may have a first length W1 in the second direction D2, and a lower portion of the first pad portion CTP1 may have a first length W1 in the second direction D2. ) and may have a second length W2. In this case, the second length W2 may be greater than the first length W1.

다른 예로, 도 3c를 참조하면, 상기 제2 패드부(CTP2)의 상기 제4 측벽(SW4)의 기울기는 제2 각도(θ2)를 가질 수 있다. 구체적으로, 상기 제2 방향(D2)으로의 일 단면의 관점에서, 상기 제4 측벽(SW4)의 상부와 하부를 잇는 제2 선(SWL2)이 제공될 수 있다. 상기 제2 선(SWL2)이 상기 제2 하부 게이트 전극(WLb2) 아래의 상기 절연막(110)의 상면과 이루는 각도가 상기 제2 각도(θ2)일 수 있다. 여기서, 상기 제2 각도(θ2)는 상기 제1 각도(θ1)보다 클 수 있다. 보다 구체적으로 상기 제2 각도(θ2)는 80° 내지 90°일 수 있다. As another example, referring to FIG. 3C , the slope of the fourth sidewall SW4 of the second pad part CTP2 may have a second angle θ2. Specifically, when viewed from a cross-section in the second direction D2 , a second line SWL2 connecting upper and lower portions of the fourth sidewall SW4 may be provided. An angle between the second line SWL2 and the upper surface of the insulating layer 110 under the second lower gate electrode WLb2 may be the second angle θ2. Here, the second angle θ2 may be greater than the first angle θ1. More specifically, the second angle θ2 may be 80° to 90°.

도시되진 않았지만, 제1 콘택 영역(CTR1)에서 상기 제1 상부 게이트 전극(WLa1)은 제3 패드부를 가질 수 있으며, 각각의 상기 제1 하부 게이트 전극들(WLb1)은 제4 패드부를 가질 수 있다. 상기 제3 패드부 및 상기 제4 패드부의 구조적 특징들은, 앞서 도 3b 및 도 3c를 참조하여 설명한 상기 제1 패드부(CTP1) 및 상기 제2 패드부(CTP2)의 구조적 특징들과 유사할 수 있다.Although not shown, in the first contact region CTR1, the first upper gate electrode WLa1 may have a third pad portion, and each of the first lower gate electrodes WLb1 may have a fourth pad portion. . Structural features of the third pad part and the fourth pad part may be similar to those of the first pad part CTP1 and the second pad part CTP2 described above with reference to FIGS. 3B and 3C . there is.

도 4 내지 도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선을 따라 자른 단면도들이다. 도 27은 본 발명과의 비교를 위한 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 것으로, 도 2의 I-I'선을 따라 자른 단면도이다.4 to 26 are cross-sectional views for explaining a manufacturing method of a 3D semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along the line II′ of FIG. 2 . FIG. 27 is a cross-sectional view taken along the line II′ of FIG. 2 to explain a method of manufacturing a three-dimensional semiconductor memory device for comparison with the present invention.

도 2 및 도 4를 참조하면, 기판(100) 상에 희생막들(HLb1, HLa1, HLb2, HLa2) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 적층 구조체(ST1, ST2)가 형성될 수 있다. 구체적으로, 상기 적층 구조체(ST1, ST2)는, 상기 기판(100) 상의 제1 적층 구조체(ST1), 및 상기 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 상기 제1 적층 구조체(ST1)는 제1 희생막들(HLb1, HLa1)을 포함할 수 있고, 상기 제2 적층 구조체(ST2)는 제2 희생막들(HLb2, HLa2)을 포함할 수 있다.Referring to FIGS. 2 and 4 , sacrificial films HLb1 , HLa1 , HLb2 , and HLa2 and insulating films 110 are alternately and repeatedly deposited on the substrate 100 to form the stacked structures ST1 and ST2 . can be formed Specifically, the stacked structures ST1 and ST2 may include a first stacked structure ST1 on the substrate 100 and a second stacked structure ST2 on the first stacked structure ST1. The first stack structure ST1 may include first sacrificial layers HLb1 and HLa1, and the second stack structure ST2 may include second sacrificial layers HLb2 and HLa2.

상기 제1 희생막들(HLb1, HLa1)은 최상단의 제1 상부 희생막(HLa1), 및 상기 제1 상부 희생막(HLa1) 아래의 제1 하부 희생막들(HLb1)을 포함할 수 있다. 상기 제2 희생막들(HLb2, HLa2)은 최상단의 제2 상부 희생막(HLa2), 및 상기 제2 상부 희생막(HLa2) 아래의 제2 하부 희생막들(HLb2)을 포함할 수 있다. The first sacrificial layers HLb1 and HLa1 may include an uppermost first upper sacrificial layer HLa1 and first lower sacrificial layers HLb1 below the first upper sacrificial layer HLa1. The second sacrificial layers HLb2 and HLa2 may include an uppermost second upper sacrificial layer HLa2 and second lower sacrificial layers HLb2 below the second upper sacrificial layer HLa2.

일 예로, 상기 희생막들(HLb1, HLa1, HLb2, HLa2)은 동일한 두께를 가지도록 형성될 수 있다. 다른 예로, 상기 희생막들(HLb1, HLa1, HLb2, HLa2) 중 최하단의 상기 제1 하부 희생막(HLb1) 및 최상단의 상기 제2 상부 희생막(HLa2)은 그것들 사이에 위치한 희생막들(HLb1, HLa1, HLb2)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 동일한 두께를 가지거나, 상기 절연막들(110) 중 일부는 두께가 다를 수도 있다.For example, the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 may be formed to have the same thickness. As another example, among the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 , the lowermost first lower sacrificial layer HLb1 and the uppermost second upper sacrificial layer HLa2 are sacrificial layers HLb1 positioned between them. , HLa1, HLb2) can be formed thicker. The insulating layers 110 may have the same thickness, or some of the insulating layers 110 may have different thicknesses.

상기 희생막들(HLb1, HLa1, HLb2, HLa2) 및 상기 절연막들(110)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 상기 희생막들(HLb1, HLa1, HLb2, HLa2)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘막으로 형성될 수 있다. 상기 희생막들(HLb1, HLa1, HLb2, HLa2)은 다결정 구조 또는 단결정 구조를 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다.The sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 and the insulating layers 110 may be formed by thermal CVD, plasma enhanced CVD, physical CVD, or It may be deposited using an atomic layer deposition (ALD) process. The sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 may be formed of a silicon nitride layer, a silicon oxynitride layer, or a silicon layer. The sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 may have a polycrystalline structure or a single crystal structure. The insulating layers 110 may be formed of a silicon oxide layer.

이에 더하여, 상기 기판(100)과 상기 제1 적층 구조체(ST1) 사이에 하부 절연막(105)이 형성될 수 있다. 상기 하부 절연막(105)은 상기 희생막들(HLb1, HLa1, HLb2, HLa2) 및 상기 절연막들(110)에 대하여 높은 선택비를 가지는 물질로 형성될 수 있다. 일 예로, 상기 하부 절연막(105)은 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 희생막들(HLb1, HLa1, HLb2, HLa2) 및 상기 절연막들(110)보다 얇은 두께를 가지도록 형성될 수 있다. In addition, a lower insulating layer 105 may be formed between the substrate 100 and the first stacked structure ST1. The lower insulating layer 105 may be formed of a material having a high selectivity with respect to the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 and the insulating layers 110 . For example, the lower insulating layer 105 may include a high dielectric layer such as a silicon nitride layer, an aluminum oxide layer, or a hafnium oxide layer. The lower insulating layer 105 may be formed to have a thickness smaller than that of the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 and the insulating layers 110 .

도 2 및 도 5를 참조하면, 상기 적층 구조체(ST1, ST2)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)은, 앞서 도 2 및 도 3을 참조하여 설명한 채널 구조체들(즉, 채널 막들(135))과 동일한 방식으로 배치될 수 있다.Referring to FIGS. 2 and 5 , channel holes CH exposing the substrate 100 may be formed through the stacked structures ST1 and ST2 . The channel holes CH may be disposed in the same manner as the channel structures (ie, the channel layers 135) previously described with reference to FIGS. 2 and 3 .

상기 채널 홀들(CH)을 형성하는 것은, 상기 적층 구조체(ST1, ST2) 상에 상기 채널 홀들(CH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 적층 구조체(ST1, ST2)를 식각하는 것을 포함할 수 있다. 이 후, 상기 마스크 패턴들이 제거될 수 있다. 한편, 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 도시되진 않았지만, 상기 기판(100)의 상면이 리세스될 수 있다.Forming the channel holes CH may include forming a mask pattern having openings defining a region where the channel holes CH are to be formed on the stack structure ST1 and ST2, and etching the mask pattern. Etching the stacked structures ST1 and ST2 with a mask may be included. After this, the mask patterns may be removed. Meanwhile, during the etching process, the upper surface of the substrate 100 may be over-etched. Accordingly, although not shown, the upper surface of the substrate 100 may be recessed.

도 2 및 도 6을 참조하면, 각각의 상기 채널 홀들(CH)의 내벽을 차례로 덮는 게이트 절연막(145) 및 채널 막(135)이 형성될 수 있다. 일 예로, 상기 게이트 절연막(145)은 터널 절연막 및 전하 저장막을 포함할 수 있다. 다른 예로, 상기 게이트 절연막(145)은 블로킹 절연막을 더 포함할 수 있다. 이때, 상기 블로킹 절연막은 상기 희생막들(HLb1, HLa1, HLb2, HLa2)과 상기 전하 저장막 사이에 개재될 수 있다. 상기 게이트 절연막(145) 및 상기 채널 막(135)은 각각 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 이어서, 각각의 상기 채널 홀들(CH)을 완전히 채우는 매립 절연 패턴(150)이 형성될 수 있다. Referring to FIGS. 2 and 6 , a gate insulating layer 145 and a channel layer 135 sequentially covering inner walls of each of the channel holes CH may be formed. For example, the gate insulating layer 145 may include a tunnel insulating layer and a charge storage layer. As another example, the gate insulating layer 145 may further include a blocking insulating layer. In this case, the blocking insulating layer may be interposed between the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 and the charge storage layer. The gate insulating layer 145 and the channel layer 135 may be formed using atomic layer deposition (ALD) or chemical vapor deposition (CVD), respectively. Subsequently, a filling insulating pattern 150 may be formed to completely fill each of the channel holes CH.

도 2 및 도 7을 참조하면, 상기 제2 적층 구조체(ST2) 상에 제1 포토레지스트 패턴(PR1)이 형성될 수 있다. 상기 제1 포토레지스트 패턴(PR1)은, 상기 채널 막들(135)이 위치하는 셀 어레이 영역(CAR), 및 상기 셀 어레이 영역(CAR)과 인접하는 제2 콘택 영역(CTR2) 상에 형성될 수 있다. 상기 제1 포토레지스트 패턴(PR1)은, 상기 제2 콘택 영역(CTR2)을 사이에 두고 상기 셀 어레이 영역(CAR)과 이격된 제1 콘택 영역(CTR1)을 노출시킬 수 있다.Referring to FIGS. 2 and 7 , a first photoresist pattern PR1 may be formed on the second stacked structure ST2. The first photoresist pattern PR1 may be formed on a cell array region CAR where the channel films 135 are located and a second contact region CTR2 adjacent to the cell array region CAR. there is. The first photoresist pattern PR1 may expose the first contact region CTR1 spaced apart from the cell array region CAR with the second contact region CTR2 interposed therebetween.

구체적으로, 상기 제1 포토레지스트 패턴(PR1)을 형성하는 것은, 포토레지스트 조성물을 준비하는 것, 상기 포토레지스트 조성물을 상기 기판(100)의 전면 상에 도포하여 포토레지스트막을 형성하는 것, 및 상기 포토레지스트막을 노광 및 현상하여 상기 제1 포토레지스트 패턴(PR1)을 형성하는 것을 포함할 수 있다.Specifically, forming the first photoresist pattern PR1 includes preparing a photoresist composition, applying the photoresist composition on the entire surface of the substrate 100 to form a photoresist film, and The first photoresist pattern PR1 may be formed by exposing and developing the photoresist layer.

도 2 및 도 8을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 제2 콘택 영역(CTR2)의 최상단의 상기 절연막(110) 및 상기 제2 상부 희생막(HLa2)을 순차적으로 식각할 수 있다. 상기 절연막(110)을 식각하는 공정은 제1 식각 공정일 수 있고, 상기 제2 상부 희생막(HLa2)을 식각하는 공정은 제2 식각 공정일 수 있다. 상기 제1 및 제2 식각 공정들에 대한 구체적인 설명은 후술한다. 식각된 상기 절연막(110) 및 식각된 상기 제2 상부 희생막(HLa2)은, 이들 아래의 다른 절연막(110) 및 제2 하부 희생막(HLb2)을 노출시킬 수 있다.2 and 8 , the insulating layer 110 at the top of the second contact region CTR2 and the second upper sacrificial layer HLa2 are sequentially formed using the first photoresist pattern PR1 as an etch mask. can be etched with The process of etching the insulating layer 110 may be a first etching process, and the process of etching the second upper sacrificial layer HLa2 may be a second etching process. A detailed description of the first and second etching processes will be described later. The etched insulating layer 110 and the etched second upper sacrificial layer HLa2 may expose another insulating layer 110 and the second lower sacrificial layer HLb2 below them.

도 2 및 도 9를 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 상기 제1 포토레지스트 패턴(PR1)에 대하여 등방성 식각 공정이 수행될 수 있다. 이로써 상기 제1 포토레지스트 패턴(PR1)의 폭 및 높이가 줄어들 수 있다. 구체적으로, 상기 트리밍 공정 동안, 상기 제1 포토레지스트 패턴(PR1)의 폭은 제1 길이(T1)만큼 줄어들 수 있고 높이는 제2 길이(T2)만큼 줄어들 수 있다.Referring to FIGS. 2 and 9 , a trimming process may be performed on the first photoresist pattern PR1 . That is, an isotropic etching process may be performed on the first photoresist pattern PR1. Accordingly, the width and height of the first photoresist pattern PR1 may be reduced. Specifically, during the trimming process, the width of the first photoresist pattern PR1 may be reduced by a first length T1 and the height may be reduced by a second length T2.

상기 트리밍 공정은, 상기 제1 포토레지스트 패턴(PR1)을 선택적으로 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이러한 습식 식각의 특성상, 상기 제1 포토레지스트 패턴(PR1)의 폭이 줄어드는 길이 보다 상기 제1 포토레지스트 패턴(PR1)의 높이가 줄어드는 길이가 더 클 수 있다. 이는, 상기 제1 포토레지스트 패턴(PR1)의 상면이 노출되는 면적이 상기 제1 포토레지스트 패턴(PR1)의 측벽이 노출되는 면적보다 더 크기 때문이다. 따라서, 상기 트리밍 공정 동안 줄어든 상기 제2 길이(T2)는 상기 제1 길이(T1)보다 클 수 있다.The trimming process may be performed using an etchant capable of selectively removing the first photoresist pattern PR1. Due to the characteristics of such wet etching, the length by which the height of the first photoresist pattern PR1 is reduced may be greater than the length by which the width of the first photoresist pattern PR1 is reduced. This is because the area where the upper surface of the first photoresist pattern PR1 is exposed is larger than the area where the sidewall of the first photoresist pattern PR1 is exposed. Accordingly, the second length T2 reduced during the trimming process may be greater than the first length T1.

앞서 도 8 및 도 9를 참조하여 설명한 단계들은, 상기 제2 콘택 영역(CTR2)의 측벽을 계단식 구조로 형성하기 위한 하나의 사이클을 구성할 수 있다. 즉, 상기 사이클은, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 적어도 하나의 상기 절연막들(110)을 식각하는 것(제1 식각 공정), 식각된 상기 적어도 하나의 절연막들(110)에 의해 노출된 적어도 하나의 상기 제2 희생막들(HLb2, HLa2)을 식각하는 것(제2 식각 공정), 및 상기 제1 포토레지스트 패턴(PR1)을 트리밍하여, 그의 폭 및 높이를 줄이는 것을 포함할 수 있다. 상기 사이클이 반복되는 것을 아래에서 자세히 설명한다.The steps previously described with reference to FIGS. 8 and 9 may constitute one cycle for forming the sidewall of the second contact region CTR2 in a stepped structure. That is, in the cycle, at least one of the insulating layers 110 exposed by the first photoresist pattern PR1 is etched using the first photoresist pattern PR1 as a mask (a first etching process). , etching at least one of the second sacrificial layers HLb2 and HLa2 exposed by the at least one insulating layer 110 (second etching process), and the first photoresist pattern PR1 ) to reduce its width and height. The repetition of the above cycle will be described in detail below.

도 2 및 도 10을 참조하면, 크기가 한번 줄어든 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 최상층의 절연막(110)을 식각할 수 있다. 이와 동시에, 상기 제2 상부 희생막(HLa2)에 의해 노출된 그 아래의 절연막(110)이 함께 식각될 수 있다(제1 식각 공정). 이어서, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 상기 제2 상부 희생막(HLa2)을 식각할 수 있다. 이와 동시에, 상기 제2 상부 희생막(HLa2)에 의해 노출된 그 아래의 상기 제2 하부 희생막(HLb2)을 함께 식각할 수 있다(제2 식각 공정). 식각된 상기 절연막들(110) 및 식각된 상기 제2 상부 희생막(HLa2) 및 상기 제2 하부 희생막(HLb2)은, 이들 아래의 다른 절연막(110) 및 다른 제2 하부 희생막(HLb2)을 노출시킬 수 있다.Referring to FIGS. 2 and 10 , the uppermost insulating layer 110 may be etched using the first photoresist pattern PR1 whose size has been reduced once as an etching mask. At the same time, the insulating layer 110 under the second upper sacrificial layer HLa2 exposed by the second upper sacrificial layer HLa2 may be etched together (first etching process). Subsequently, the second upper sacrificial layer HLa2 may be etched using the first photoresist pattern PR1 as an etch mask. At the same time, the second lower sacrificial layer HLb2 underneath exposed by the second upper sacrificial layer HLa2 may be etched together (second etching process). The etched insulating layers 110 and the etched second upper sacrificial layer HLa2 and the second lower sacrificial layer HLb2 are formed by another insulating layer 110 and another second lower sacrificial layer HLb2 thereunder. can expose.

도 2 및 도 11을 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 대하여 트리밍 공정이 다시 수행될 수 있다. 상기 트리밍 공정 동안, 상기 제1 포토레지스트 패턴(PR1)의 폭은 상기 제1 길이(T1)만큼 줄어들 수 있고 높이는 상기 제2 길이(T2)만큼 줄어들 수 있다. 이로써, 상기 사이클이 한번 더 반복됨을 확인할 수 있다.Referring to FIGS. 2 and 11 , a trimming process may be performed again on the first photoresist pattern PR1 . During the trimming process, the width of the first photoresist pattern PR1 may be reduced by the first length T1 and the height may be reduced by the second length T2. Thus, it can be confirmed that the cycle is repeated once more.

도 2 및 도 12를 참조하면, 상기 사이클이 반복되면서, 상기 제2 적층 구조체(ST2)의 일단(즉, 상기 제2 콘택 영역(CTR2))은 계단식 구조를 가질 수 있다. 이와 함께, 반복된 트리밍 공정으로 인하여 상기 제1 포토레지스트 패턴(PR1)의 크기는 작아질 수 있다.Referring to FIGS. 2 and 12 , as the cycle is repeated, one end of the second stacked structure ST2 (ie, the second contact region CTR2) may have a stepped structure. In addition, the size of the first photoresist pattern PR1 may be reduced due to repeated trimming processes.

한편, 매 사이클마다 수행되는 상기 절연막들(110)에 대한 상기 제1 식각 공정과 상기 제2 희생막들(HLb2, HLa2)에 대한 상기 제2 식각 공정이 반복되면서, 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 상기 절연막들(110)의 상부들이 과식각될 수 있다. 따라서, 노출된 상기 절연막들(110)의 상부들에는 각각 제1 리세스들(RC1)이 형성될 수 있다. Meanwhile, while the first etching process for the insulating layers 110 and the second etching process for the second sacrificial layers HLb2 and HLa2 are repeated every cycle, the first photoresist pattern ( Upper portions of the insulating layers 110 exposed by PR1) may be over-etched. Accordingly, first recesses RC1 may be formed on the exposed upper portions of the insulating layers 110 , respectively.

도 2 및 도 13을 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 대하여 상기 트리밍 공정이 수행될 수 있다. 이후, 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 상기 절연막들(110)을 식각하는 상기 제1 식각 공정(ET1)이 수행될 수 있다. 한편, 상기 제1 리세스들(RC1)에 의해 두께가 더 얇아진 상기 노출된 절연막들(110)은 금방 제거되고, 이들 아래의 상기 제2 하부 희생막들(HLb2)의 상부들까지 과식각될 수 있다. 이로써, 상기 제2 하부 희생막들(HLb2)의 상부들에 각각 제2 리세스들(RC2)이 형성될 수 있다.Referring to FIGS. 2 and 13 , the trimming process may be performed on the first photoresist pattern PR1 . Thereafter, the first etching process ET1 of etching the insulating layers 110 exposed by the first photoresist pattern PR1 may be performed. Meanwhile, the exposed insulating layers 110, which are thinner by the first recesses RC1, are quickly removed, and upper portions of the second lower sacrificial layers HLb2 below them are overetched. can Thus, second recesses RC2 may be formed on upper portions of the second lower sacrificial layers HLb2 , respectively.

도 13의 결과물 상에, 상기 제1 식각 공정(ET1) 이후 그대로 상기 제2 식각 공정(ET2)이 수행될 경우 발생할 수 있는 공정적 문제에 대해 설명한다. 도 2 및 도 27을 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 상기 제2 희생막들(HLb2, HLa2)을 식각하는 상기 제2 식각 공정(ET2)이 수행될 수 있다.Process problems that may occur when the second etching process ET2 is performed as it is after the first etching process ET1 on the result of FIG. 13 will be described. 2 and 27 , the second etching process ET2 of etching the second sacrificial layers HLb2 and HLa2 exposed by the first photoresist pattern PR1 may be performed.

구체적으로, 상기 제2 식각 공정(ET2)은 상기 제2 희생막들(HLb2, HLa2)을 식각할 수 있는 식각 가스를 이용한 플라즈마 건식 식각을 이용할 수 있다. 일 예로, 상기 제2 희생막들(HLb2, HLa2)이 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 경우, 상기 식각 가스는 CH3F, CH2F2, CF4 및 SF6로 이루어진 군에서 선택된 적어도 하나 이상의 식각 성분을 포함할 수 있다. 상기 식각 성분은 실리콘 질화막 및/또는 실리콘 산화질화막을 식각할 수 있다. 나아가, 상기 식각 성분은 실리콘 질화막보다 물리 화학적인 내성이 낮은 실리콘 산화막(상기 절연막들(110))도 식각할 수 있다. 그러나, 상기 식각 가스 내 상기 식각 성분의 비율을 조절하여, 상기 제2 희생막들(HLb2, HLa2)에 대한 식각 선택비를 높일 수 있다.Specifically, the second etching process ET2 may use plasma dry etching using an etching gas capable of etching the second sacrificial layers HLb2 and HLa2. For example, when the second sacrificial layers HLb2 and HLa2 are formed of a silicon nitride layer and/or a silicon oxynitride layer, the etching gas is selected from the group consisting of CH 3 F, CH 2 F 2 , CF 4 and SF 6 It may include at least one selected etching component. The etching component may etch a silicon nitride layer and/or a silicon oxynitride layer. Furthermore, the etching component may also etch silicon oxide films (the insulating films 110) having lower physical and chemical resistance than silicon nitride films. However, the etching selectivity of the second sacrificial layers HLb2 and HLa2 may be increased by adjusting the ratio of the etching component in the etching gas.

한편, 상기 제2 리세스들(RC2)에 의해 두께가 더 얇아진 상기 노출된 제2 하부 희생막들(HLb2)은 금방 제거되고, 이들 아래의 상기 절연막들(110)까지 모두 제거될 수 있다. 이는, 앞서 설명한 상기 제2 식각 공정(ET2)의 상기 식각 가스가 상기 절연막들(110)도 식각할 수 있기 때문이다. 나아가, 상기 제거된 절연막들(110) 아래의 제2 하부 희생막들(HLb2)의 상부들까지 과식각으로 식각되어, 상기 제2 하부 희생막들(HLb2)의 상부들에 각각 제3 리세스들(RC3)이 형성될 수 있다. 또한, 상기 제1 콘택 영역(CTR1)의 상기 제1 상부 희생막(HLa1)의 상부에도 상기 제3 리세스(RC3)가 형성될 수 있다.Meanwhile, the exposed second lower sacrificial layers HLb2, which are thinner by the second recesses RC2, may be quickly removed, and all of the insulating layers 110 below them may be removed. This is because the etching gas of the second etching process ET2 described above can also etch the insulating layers 110 . Furthermore, upper portions of the second lower sacrificial layers HLb2 under the removed insulating layers 110 are etched by over-etching, so that third recesses are formed on the upper portions of the second lower sacrificial layers HLb2, respectively. Fields RC3 may be formed. Also, the third recess RC3 may be formed on an upper portion of the first upper sacrificial layer HLa1 of the first contact region CTR1 .

즉, 상기 사이클 공정이 그대로 반복된 결과, 상기 제2 하부 희생막들(HLb2)을 보호해야 할 상기 절연막들(110)이 잔류하지 못하고 제거될 수 있다. 그리고 상기 제2 하부 희생막들(HLb2)에 상기 제3 리세스들(RC3)이 형성될 수 있다. 그 결과, 상기 제2 하부 희생막들(HLb2)을 제2 하부 게이트 전극들(WLb2)로 교체할 때, 상기 제2 콘택 영역(CTR2)에서는 상기 제2 하부 게이트 전극들(WLb2)이 제대로 형성되지 못할 수 있다.That is, as a result of repeating the cycle process as it is, the insulating layers 110 to protect the second lower sacrificial layers HLb2 do not remain and may be removed. In addition, the third recesses RC3 may be formed in the second lower sacrificial layers HLb2. As a result, when the second lower sacrificial layers HLb2 are replaced with the second lower gate electrodes WLb2, the second lower gate electrodes WLb2 are properly formed in the second contact region CTR2. may not be

또한, 상기 사이클 공정이 그대로 반복된 결과, 상기 제1 상부 희생막(HLa1) 상의 상기 절연막(110)이 잔류하지 못하고 제거될 수 있고, 이로써 제1 상부 희생막(HLa1)이 노출될 수 있다. 이 경우, 후술할 다른 사이클 공정이 제대로 수행되지 못해, 상기 제1 콘택 영역(CTR1)에서 계단식 구조가 정상적으로 형성되지 못할 수 있다.In addition, as a result of repeating the cycle process as it is, the insulating layer 110 on the first upper sacrificial layer HLa1 does not remain and may be removed, thereby exposing the first upper sacrificial layer HLa1. In this case, another cycle process to be described below may not be properly performed, and thus a stepped structure may not be normally formed in the first contact region CTR1.

앞서 도 27을 참조하여 설명한 공정적 문제를 해결하기 위해, 본 발명의 실시예들은, 마지막 사이클의 상기 제2 식각 공정(ET2)을 변경된 제2 식각 공정(ET2')으로 대체할 수 있다. 도 2 및 도 14를 참조하면, 도 13의 결과물 상에 상기 변경된 제2 식각 공정(ET2')이 수행될 수 있다. 즉, 상기 제1 포토레지스트 패턴(PR1)에 의해 노출된 상기 제2 희생막들(HLb2, HLa2)을 선택적으로 식각할 수 있다.In order to solve the process problem previously described with reference to FIG. 27 , in embodiments of the present invention, the second etching process ET2 of the last cycle may be replaced with a modified second etching process ET2′. Referring to FIGS. 2 and 14 , the modified second etching process ET2′ may be performed on the result of FIG. 13 . That is, the second sacrificial layers HLb2 and HLa2 exposed by the first photoresist pattern PR1 may be selectively etched.

상기 변경된 제2 식각 공정(ET2')은 앞서 도 27을 참조하여 설명한 상기 제2 식각 공정(ET2)과 비교하여, 상기 제2 희생막들(HLb2, HLa2)에 대한 식각률이 더 낮을 수 있다. 구체적으로, 상기 변경된 제2 식각 공정(ET2')은 식각 가스를 이용한 플라즈마 건식 식각을 이용할 수 있으며, 일 예로, 상기 식각 가스는 CH3F, CH2F2, CF4 및 SF6로 이루어진 군에서 선택된 적어도 하나 이상의 식각 성분을 포함할 수 있다. 다만, 상기 제2 식각 공정(ET2)과 달리, 상기 식각 성분의 비율을 더 낮추고 상기 식각 가스 내의 다른 성분의 비율을 늘려, 상기 제2 희생막들(HLb2, HLa2)에 대한 식각률을 낮출 수 있다. 결과적으로, 상기 변경된 제2 식각 공정(ET2')은 상기 제2 식각 공정(ET2)에 비해 식각 소요 시간이 길어지고 식각 직진성(이방성 식각)이 떨어질 수 있다(식각 효율성의 감소). 그러나, 상기 변경된 제2 식각 공정(ET2')은 상기 제2 식각 공정(ET2)에 비해 실리콘 산화막(상기 절연막들(110))에 대한 식각률이 더욱 낮아지므로, 상기 제2 희생막들(HLb2, HLa2)에 대한 식각 선택비를 높일 수 있다.The modified second etching process ET2′ may have a lower etching rate for the second sacrificial layers HLb2 and HLa2 than the second etching process ET2 previously described with reference to FIG. 27 . Specifically, the modified second etching process (ET2′) may use plasma dry etching using an etching gas. For example, the etching gas is a group consisting of CH 3 F, CH 2 F 2 , CF 4 and SF 6 It may include at least one or more etching components selected from. However, unlike the second etching process ET2, the etching rate of the second sacrificial layers HLb2 and HLa2 may be lowered by lowering the ratio of the etching component and increasing the ratio of other components in the etching gas. . As a result, compared to the second etching process ET2, the modified second etching process ET2' may take a longer etching time and may have lower etching linearity (anisotropic etching) (decrease in etching efficiency). However, since the etching rate of the silicon oxide layer (the insulating layers 110) is lower than that of the second etching process ET2' in the modified second etching process ET2', the second sacrificial layers HLb2, The etching selectivity for HLa2) can be increased.

상기 변경된 제2 식각 공정(ET2')을 통해, 상기 제2 리세스들(RC2)에 의해 두께가 더 얇아진 상기 노출된 제2 하부 희생막들(HLb2)은 금방 제거되지 못하고 천천히 제거될 수 있다. 또한, 향상된 식각 선택비로 인해 이들 아래의 상기 절연막들(110)이 함께 식각되는 것을 방지할 수 있고, 상기 절연막들(110)은 그대로 잔류할 수 있다.Through the modified second etching process ET2 ′, the exposed second lower sacrificial layers HLb2, which are thinner by the second recesses RC2, may not be removed immediately but slowly. . In addition, due to the improved etching selectivity, it is possible to prevent the insulating layers 110 below them from being etched together, and the insulating layers 110 may remain as they are.

상기 변경된 제2 식각 공정(ET2')은 식각 직진성이 떨어지므로, 온전한 두께로 노출되어 있던 상기 제2 상부 희생막(HLa2)은 상기 변경된 제2 식각 공정(ET2') 이후에 완만한 경사를 갖는 제5 측벽(SW5)을 가질 수 있다. 한편, 상기 노출된 제2 하부 희생막들(HLb2)은 상대적으로 얇은 두께를 가지고 있으므로, 상기 변경된 제2 식각 공정(ET2') 이후에도 실질적으로 수직한 기울기를 갖는 제6 측벽들(SW6)을 각각 가질 수 있다. 즉, 상기 제5 측벽(SW5)은, 각각의 상기 제6 측벽들(SW6)보다 더 완만한 경사를 가질 수 있다.Since the etch straightness of the changed second etching process ET2' is poor, the second upper sacrificial layer HLa2 exposed to a full thickness has a gentle slope after the changed second etching process ET2'. It may have a fifth sidewall (SW5). Meanwhile, since the exposed second lower sacrificial layers HLb2 have a relatively thin thickness, the sixth sidewalls SW6 having a substantially vertical slope are formed even after the changed second etching process ET2'. can have That is, the fifth sidewall SW5 may have a gentler slope than each of the sixth sidewalls SW6.

결과적으로, 본 발명의 실시예들에 따르면, 마지막 사이클에 상기 변경된 제2 식각 공정(ET2')을 도입함으로써, 앞서 도 27을 참조하여 설명한 공정적 문제들을 해결할 수 있다. 즉, 상기 절연막들(110)이 정상적으로 잔류하면서 이들 아래의 상기 제2 하부 희생막들(HLb2)을 보호하므로, 이후 상기 제2 콘택 영역(CTR2)에 제2 하부 게이트 전극들(WLb2)이 정상적으로 형성될 수 있다. 나아가, 상기 제1 상부 희생막(HLa1)이 노출되는 문제도 해결될 수 있다.As a result, according to embodiments of the present invention, the process problems described above with reference to FIG. 27 can be solved by introducing the modified second etching process ET2′ into the last cycle. That is, since the insulating layers 110 normally remain and protect the second lower sacrificial layers HLb2 below them, the second lower gate electrodes WLb2 are normally formed in the second contact region CTR2 thereafter. can be formed Furthermore, the problem of exposure of the first upper sacrificial layer HLa1 may be solved.

도 2 및 도 15를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 제거한 뒤, 상기 적층 구조체(ST1, ST2)를 덮는 포토레지스트막(PL)이 형성될 수 있다. 상기 포토레지스트막(PL)은, 앞서 설명한 상기 포토레지스트 조성물을 상기 기판(100) 전면 상에 도포함으로써 형성될 수 있다. 상기 포토레지스트막(PL)은 균일한 두께로 형성될 수 있으므로, 상기 제2 콘택 영역(CTR2) 상에서 경사질 수 있다.Referring to FIGS. 2 and 15 , after the first photoresist pattern PR1 is removed, a photoresist layer PL covering the stacked structure ST1 and ST2 may be formed. The photoresist layer PL may be formed by coating the photoresist composition described above on the entire surface of the substrate 100 . Since the photoresist layer PL may be formed to have a uniform thickness, it may be inclined on the second contact region CTR2 .

도 2 및 도 16을 참조하면, 상기 포토레지스트막(PL)을 노광 및 현상하여, 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)은, 상기 셀 어레이 영역(CAR), 상기 제2 콘택 영역(CTR2), 및 상기 제1 콘택 영역(CTR1) 상에 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)은, 상기 제1 콘택 영역(CTR1) 밖의 상기 절연막들(110) 및 상기 제1 희생막들(HLb1, HLa1)을 노출시킬 수 있다.Referring to FIGS. 2 and 16 , a second photoresist pattern PR2 may be formed by exposing and developing the photoresist layer PL. The second photoresist pattern PR2 may be formed on the cell array region CAR, the second contact region CTR2, and the first contact region CTR1. The second photoresist pattern PR2 may expose the insulating layers 110 and the first sacrificial layers HLb1 and HLa1 outside the first contact region CTR1 .

도 2 및 도 17을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 제1 콘택 영역(CTR1)의 최상단의 상기 절연막(110) 및 상기 제1 상부 희생막(HLa1)을 순차적으로 식각할 수 있다. 식각된 상기 절연막(110) 및 식각된 상기 제1 상부 희생막(HLa1)은, 이들 아래의 다른 절연막(110) 및 다른 제1 하부 희생막(HLb1)을 노출시킬 수 있다.2 and 17 , the insulating layer 110 at the top of the first contact region CTR1 and the first upper sacrificial layer HLa1 are sequentially formed using the second photoresist pattern PR2 as an etch mask. can be etched with The etched insulating layer 110 and the etched first upper sacrificial layer HLa1 may expose another insulating layer 110 and another first lower sacrificial layer HLb1 below them.

도 2 및 도 18을 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 대하여 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정 동안, 상기 제2 포토레지스트 패턴(PR2)의 폭은 상기 제1 길이(T1)만큼 줄어들 수 있고 높이는 상기 제2 길이(T2)만큼 줄어들 수 있다.Referring to FIGS. 2 and 18 , a trimming process may be performed on the second photoresist pattern PR2 . During the trimming process, the width of the second photoresist pattern PR2 may be reduced by the first length T1 and the height of the second photoresist pattern PR2 may be reduced by the second length T2.

즉, 앞서 도 17 및 도 18을 참조하여 설명한 단계들은, 앞서 도 8 및 도 9를 참조하여 설명한 하나의 사이클과 동일할 수 있다. 이어서, 상기 사이클은 반복될 수 있다.That is, the steps previously described with reference to FIGS. 17 and 18 may be the same as one cycle previously described with reference to FIGS. 8 and 9 . The cycle can then be repeated.

도 2 및 도 19를 참조하면, 크기가 한번 줄어든 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 최상층의 절연막(110)을 식각할 수 있다. 이와 동시에, 상기 제1 상부 희생막(HLa1)에 의해 노출된 그 아래의 절연막(110)이 함께 식각될 수 있다(제1 식각 공정). 이어서, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 상기 제1 상부 희생막(HLa1)을 식각할 수 있다. 이와 동시에, 상기 제1 상부 희생막(HLa1)에 의해 노출된 그 아래의 제1 하부 희생막(HLb1)이 함께 식각될 수 있다(제2 식각 공정).Referring to FIGS. 2 and 19 , the uppermost insulating layer 110 may be etched using the second photoresist pattern PR2 whose size has been reduced once as an etch mask. At the same time, the insulating layer 110 below the first upper sacrificial layer HLa1 exposed by the first upper sacrificial layer HLa1 may be etched together (a first etching process). Subsequently, the first upper sacrificial layer HLa1 may be etched using the second photoresist pattern PR2 as an etch mask. At the same time, the first lower sacrificial layer HLb1 below the first upper sacrificial layer HLa1 exposed by the first lower sacrificial layer HLa1 may be etched together (second etching process).

도 2 및 도 20을 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 대하여 트리밍 공정이 다시 수행될 수 있다. 이로써, 상기 사이클이 한번 더 반복됨을 확인할 수 있다.Referring to FIGS. 2 and 20 , a trimming process may be performed again on the second photoresist pattern PR2 . Thus, it can be confirmed that the cycle is repeated once more.

도 2 및 도 21을 참조하면, 상기 사이클이 반복되면서, 상기 제1 적층 구조체(ST1)의 일단(즉, 상기 제1 콘택 영역(CTR1))은 계단식 구조를 가질 수 있다. 이와 함께, 반복된 트리밍 공정으로 인하여 상기 제2 포토레지스트 패턴(PR2)의 크기는 작아질 수 있다.Referring to FIGS. 2 and 21 , as the cycle is repeated, one end of the first stacked structure ST1 (ie, the first contact region CTR1) may have a stepped structure. In addition, the size of the second photoresist pattern PR2 may be reduced due to repeated trimming processes.

한편, 앞서 도 12를 참조하여 설명한 바와 같이, 매 사이클마다 상기 제1 식각 공정과 상기 제2 식각 공정이 반복되면서, 상기 제2 포토레지스트 패턴(PR2)에 의해 노출된 상기 절연막들(110)의 상부가 과식각될 수 있다. 따라서, 노출된 상기 절연막들(110)의 상부들에는 각각 상기 제1 리세스들(RC1)이 형성될 수 있다. Meanwhile, as described above with reference to FIG. 12 , as the first etching process and the second etching process are repeated every cycle, the insulating layers 110 exposed by the second photoresist pattern PR2 The top may be over etched. Accordingly, the first recesses RC1 may be formed on the exposed upper portions of the insulating layers 110 , respectively.

도 2 및 도 22를 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 대하여 상기 트리밍 공정이 수행될 수 있다. 이후, 상기 제2 포토레지스트 패턴(PR2)에 의해 노출된 상기 절연막들(110)을 식각하는 상기 제1 식각 공정(ET1)이 수행될 수 있다. 한편, 앞서 도 13을 참조하여 설명한 바와 같이, 상기 제1 하부 희생막들(HLb1)의 상부들까지 과식각되어, 이들에 각각 상기 제2 리세스들(RC2)이 형성될 수 있다.Referring to FIGS. 2 and 22 , the trimming process may be performed on the second photoresist pattern PR2 . Thereafter, the first etching process ET1 of etching the insulating layers 110 exposed by the second photoresist pattern PR2 may be performed. Meanwhile, as described above with reference to FIG. 13 , upper portions of the first lower sacrificial layers HLb1 may be over-etched, and the second recesses RC2 may be formed therein, respectively.

도 2 및 도 23을 참조하면, 상기 변경된 제2 식각 공정(ET2')을 수행하여, 상기 제2 포토레지스트 패턴(PR2)에 의해 노출된 상기 제1 희생막들(HLb1, HLa1)이 선택적으로 식각될 수 있다. 상기 변경된 제2 식각 공정(ET2')은 앞서 도 14를 참조하여 설명한 것과 동일할 수 있다.2 and 23 , the modified second etching process ET2′ is performed to selectively remove the first sacrificial layers HLb1 and HLa1 exposed by the second photoresist pattern PR2. may be etched. The modified second etching process ET2' may be the same as that described above with reference to FIG. 14 .

상기 제1 상부 희생막(HLa1)은 상기 변경된 제2 식각 공정(ET2') 이후에 완만한 경사를 갖는 제7 측벽(SW7)을 가질 수 있다. 한편, 상기 노출된 제1 하부 희생막들(HLb1)은 상대적으로 얇은 두께를 가지고 있으므로, 상기 변경된 제2 식각 공정(ET2') 이후에도 실질적으로 수직한 기울기를 갖는 제8 측벽들(SW8)을 각각 가질 수 있다. 즉, 상기 제7 측벽(SW7)은, 각각의 상기 제8 측벽들(SW8)보다 더 완만한 경사를 가질 수 있다.The first upper sacrificial layer HLa1 may have a seventh sidewall SW7 having a gentle slope after the modified second etching process ET2 ′. Meanwhile, since the exposed first lower sacrificial layers HLb1 have a relatively thin thickness, each of the eighth sidewalls SW8 having a substantially vertical slope even after the changed second etching process ET2' is formed. can have That is, the seventh sidewall SW7 may have a gentler slope than each of the eighth sidewalls SW8.

도 2 및 도 24를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 뒤, 상기 기판(100) 상에 상기 적층 구조체(ST1, ST2)를 덮는 제1 층간 절연막(180)이 형성될 수 있다. 상기 제1 층간 절연막(180)은 상기 제1 및 제2 콘택 영역들(CTR1, CTR2)을 덮도록 형성될 수 있다. 상기 제1 층간 절연막(180)을 평탄화하여, 상기 제2 적층 구조체(ST2)의 상면을 노출시킬 수 있다.2 and 24 , after removing the second photoresist pattern PR2, a first interlayer insulating film 180 may be formed on the substrate 100 to cover the stacked structures ST1 and ST2. there is. The first interlayer insulating layer 180 may be formed to cover the first and second contact regions CTR1 and CTR2 . An upper surface of the second stacked structure ST2 may be exposed by planarizing the first interlayer insulating layer 180 .

이어서, 상기 적층 구조체(ST1, ST2)를 패터닝하여, 인접하는 채널 홀들(CH) 사이에 상기 기판(100)을 노출시키는 트렌치들(TR)이 형성될 수 있다. 구체적으로, 상기 트렌치들(TR)을 형성하는 것은, 상기 적층 구조체(ST1, ST2) 상에 상기 트렌치들(TR)이 형성될 평면적 위치를 정의하는 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 적층 구조체(ST1, ST2)를 식각하는 것을 포함할 수 있다. Subsequently, trenches TR exposing the substrate 100 may be formed between adjacent channel holes CH by patterning the stacked structures ST1 and ST2 . Specifically, forming the trenches TR may include forming mask patterns defining planar locations where the trenches TR are to be formed on the stacked structures ST1 and ST2, and forming the mask patterns on the stacked structures ST1 and ST2. It may include etching the stacked structures ST1 and ST2 with an etch mask.

상기 트렌치들(TR)은 상기 희생막들(HLb1, HLa1, HLb2, HLa2) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 수직적 깊이에 있어서, 상기 트렌치들(TR)은 상기 하부 절연막(105)의 측벽을 노출시키도록 형성될 수 있다. 또한, 도시되진 않았지만, 상기 트렌치들(TR)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 수직적 거리에 따라 다른 폭을 가질 수 있다. The trenches TR may be formed to expose the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 and sidewalls of the insulating layers 110 . In terms of vertical depth, the trenches TR may be formed to expose sidewalls of the lower insulating layer 105 . Also, although not shown, the trenches TR may have different widths according to a vertical distance from the substrate 100 by an anisotropic etching process.

상기 트렌치들(TR)이 형성됨에 따라, 상기 적층 구조체(ST1, ST2)는 복수개로 나뉘어질 수 있다. 각각의 상기 적층 구조체들(ST1, ST2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 하나의 상기 적층 구조체(ST1, ST2)는 복수의 상기 채널 막들(135)에 의해 관통될 수 있다.As the trenches TR are formed, the stacked structures ST1 and ST2 may be divided into a plurality of pieces. Each of the stacked structures ST1 and ST2 may have a line shape extending in the second direction D2. One of the stacked structures ST1 and ST2 may be penetrated by a plurality of the channel films 135 .

도 2 및 도 25를 참조하면, 상기 트렌치들(TR)에 의하여 노출된 상기 희생막들(HLb1, HLa1, HLb2, HLa2)을 선택적으로 제거하여 리세스 영역들(155)이 형성될 수 있다. 상기 리세스 영역들(155)은 상기 희생막들(HLb1, HLa1, HLb2, HLa2)이 제거된 영역들에 해당될 수 있다. 상기 희생막들(HLb1, HLa1, HLb2, HLa2)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(HLb1, HLa1, HLb2, HLa2)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 리세스 영역들(155)에 의하여 상기 게이트 절연막(145)의 측벽의 일부들이 노출될 수 있다.2 and 25 , recess regions 155 may be formed by selectively removing the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 exposed by the trenches TR. The recess regions 155 may correspond to regions from which the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 are removed. When the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 include a silicon nitride layer or a silicon oxynitride layer, the removal process of the sacrificial layers HLb1 , HLa1 , HLb2 , and HLa2 uses an etching solution containing phosphoric acid. can be performed by Portions of sidewalls of the gate insulating layer 145 may be exposed by the recess regions 155 .

한편, 상기 리세스 영역들(155)에 의해 노출되는 상기 제1 층간 절연막(180)은 제9 측벽들(SW9) 및 제10 측벽들(SW10)을 가질 수 있다. 상기 제9 측벽들(SW9)은 상기 제2 상부 희생막(HLa2)의 상기 제5 측벽(SW5), 및 상기 제1 상부 희생막(HLa1)의 상기 제7 측벽(SW7)에 각각 대응하여 형성된 것이므로, 상기 제9 측벽들(SW9)은 경사진 측벽들일 수 있다. 상기 제10 측벽들(SW10)은 상기 제2 하부 희생막들(HLb2)의 상기 제6 측벽들(SW6), 및 상기 제1 하부 희생막들(HLb1)의 상기 제8 측벽들(SW8)에 각각 대응하여 형성된 것이므로, 상기 제10 측벽들(SW10)은 수직한 측벽들일 수 있다.Meanwhile, the first interlayer insulating layer 180 exposed by the recess regions 155 may have ninth sidewalls SW9 and tenth sidewalls SW10 . The ninth sidewalls SW9 are formed to correspond to the fifth sidewall SW5 of the second upper sacrificial layer HLa2 and the seventh sidewall SW7 of the first upper sacrificial layer HLa1, respectively. Therefore, the ninth sidewalls SW9 may be inclined sidewalls. The tenth sidewalls SW10 are formed on the sixth sidewalls SW6 of the second lower sacrificial layers HLb2 and the eighth sidewalls SW8 of the first lower sacrificial layers HLb1. Since they are formed to correspond to each other, the tenth sidewalls SW10 may be vertical sidewalls.

도 2 및 도 26을 참조하면, 상기 리세스 영역들(155)을 채우는 게이트 전극들(WLb1, WLa1, WLb2, WLa2)이 형성될 수 있다. 구체적으로, 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)을 형성하는 것은, 상기 리세스 영역들(155)을 채우는 도전막을 형성한 뒤, 상기 리세스 영역들(155) 외부에 형성된 상기 도전막을 제거하는 것을 포함할 수 있다.Referring to FIGS. 2 and 26 , gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 filling the recess regions 155 may be formed. Specifically, the forming of the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 involves forming a conductive layer filling the recess regions 155 and then forming the conductive layer outside the recess regions 155 . This may include removing the membrane.

제1 상부 게이트 전극(WLa1)은 완만한 경사를 갖는 제1 측벽(SW1)을 가질 수 있고, 제2 상부 게이트 전극(WLa2)은 완만한 경사를 갖는 제3 측벽(SW3)을 가질 수 있다. 제1 하부 게이트 전극들(WLb1)은 수직한 제2 측벽들(SW2)을 각각 가질 수 있고, 제2 하부 게이트 전극들(WLb2)은 수직한 제4 측벽들(SW4)을 각각 가질 수 있다. 상기 제1 및 제3 측벽들(SW1, SW3)은 상기 제9 측벽들(SW9)에 각각 대응하여 형성될 수 있고, 상기 제2 및 제4 측벽들(SW2, SW4)은 상기 제10 측벽들(SW10)에 각각 대응하여 형성될 수 있다.The first upper gate electrode WLa1 may have a first sidewall SW1 having a gentle slope, and the second upper gate electrode WLa2 may have a third sidewall SW3 having a gentle slope. The first lower gate electrodes WLb1 may each have second vertical sidewalls SW2 , and the second lower gate electrodes WLb2 may each have vertical fourth sidewalls SW4 . The first and third sidewalls SW1 and SW3 may be formed to correspond to the ninth sidewalls SW9, respectively, and the second and fourth sidewalls SW2 and SW4 may correspond to the tenth sidewalls. (SW10) may be formed in correspondence with each other.

상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)이 형성된 후, 상기 기판(100)에 공통 소스 영역들(CSL)이 형성될 수 있다. 상기 공통 소스 영역들(CSL)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(TR)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역들(CSL)은 상기 기판(100)과 PN 접합을 구성할 수 있다. 이어서, 이온 주입 공정을 통해 상기 채널 막들(135)의 상부에 드레인 영역들(DR)이 각각 형성될 수 있다.After the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 are formed, common source regions CSL may be formed on the substrate 100 . The common source regions CSL may be formed through an ion implantation process and may be formed in the substrate 100 exposed by the trenches TR. The common source regions CSL may form a PN junction with the substrate 100 . Subsequently, drain regions DR may be formed on top of the channel layers 135 through an ion implantation process.

만약, 상기 게이트 절연막(145)이 터널 절연막 및 전하 저장막을 포함할 경우, 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)을 형성하기 이전에 상기 리세스 영역들(155)의 일부를 채우는 블로킹 절연막(미도시)을 추가로 형성할 수 있다. 이후, 상기 블로킹 절연막 상에 상기 리세스 영역들(155)을 완전히 채우는 상기 게이트 전극들(WLb1, WLa1, WLb2, WLa2)이 형성될 수 있다.If the gate insulating layer 145 includes a tunnel insulating layer and a charge storage layer, blocking to partially fill the recess regions 155 before forming the gate electrodes WLb1, WLa1, WLb2, and WLa2 An insulating film (not shown) may be additionally formed. Thereafter, the gate electrodes WLb1 , WLa1 , WLb2 , and WLa2 completely filling the recess regions 155 may be formed on the blocking insulating layer.

도 2 및 도 3a를 다시 참조하면, 상기 트렌치들(TR)을 채우는 매립 절연막(170)이 형성될 수 있다. 상기 매립 절연막(170)은 실리콘 산화막을 포함할 수 있다.Referring back to FIGS. 2 and 3A , a filling insulating layer 170 filling the trenches TR may be formed. The filling insulating layer 170 may include a silicon oxide layer.

상기 채널 막들(135)의 상면과 접하는 도전 패드들(160)이 각각 형성될 수 있다. 이어서, 상기 매립 절연막(170), 상기 도전 패드들(160) 및 상기 제1 층간 절연막(180)을 덮는 제2 층간 절연막(190)이 형성될 수 있다. 상기 제2 층간 절연막(190)을 관통하여, 상기 도전 패드들(160)과 접하는 비트 라인 플러그들(BPLG)이 형성될 수 있다. Conductive pads 160 contacting upper surfaces of the channel layers 135 may be formed, respectively. Subsequently, a second interlayer insulating layer 190 may be formed to cover the filling insulating layer 170 , the conductive pads 160 , and the first interlayer insulating layer 180 . Bit line plugs BPLG may be formed through the second interlayer insulating layer 190 and in contact with the conductive pads 160 .

한편, 상기 제2 층간 절연막(190)을 관통하여, 상기 제1 콘택 영역(CTR1)의 상기 제1 게이트 전극들(WLb1, WLa1)과 각각 접속되는 제1 콘택 플러그들(PLG1)이 형성될 수 있다. 상기 제2 층간 절연막(190)을 관통하여, 상기 제2 콘택 영역(CTR2)의 상기 제2 게이트 전극들(WLb2, WLa2)과 각각 접속되는 제2 콘택 플러그들(PLG2)이 형성될 수 있다.Meanwhile, first contact plugs PLG1 may be formed through the second interlayer insulating layer 190 and connected to the first gate electrodes WLb1 and WLa1 of the first contact region CTR1 , respectively. there is. Second contact plugs PLG2 may be formed through the second interlayer insulating layer 190 and connected to the second gate electrodes WLb2 and WLa2 of the second contact region CTR2 , respectively.

상기 제2 층간 절연막(190) 상에, 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 각각의 상기 비트 라인들(BL)은 복수개의 상기 비트 라인 플러그들(BPLG)을 서로 연결시킬 수 있다. 이에 더하여, 상기 제2 층간 절연막(190) 상에, 상기 제1 및 제2 콘택 플러그들(PLG1, PLG2)와 각각 접하는 제1 및 제2 연결 라인들(CL1, CL2)이 형성될 수 있다.Bit lines BL extending in the first direction D1 may be formed on the second interlayer insulating layer 190 . Each of the bit lines BL may connect a plurality of the bit line plugs BPLG to each other. In addition, first and second connection lines CL1 and CL2 contacting the first and second contact plugs PLG1 and PLG2 , respectively, may be formed on the second interlayer insulating layer 190 .

Claims (26)

기판 상에 교대로 그리고 반복적으로 적층된 제1 절연막들 및 제1 게이트 전극들을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체는 제1 영역, 및 이와 일 방향으로 이격된 제2 영역을 갖고; 및
상기 제1 적층 구조체의 상기 제1 영역 내에서 수직하게 연장되는 채널 구조체를 포함하되,
상기 제1 게이트 전극들은, 최상단의 제1 상부 게이트 전극 및 상기 제1 상부 게이트 전극 아래의 제1 하부 게이트 전극들을 포함하며,
상기 제2 영역은 계단식 구조를 갖고,
상기 제2 영역에서, 상기 제1 상부 게이트 전극의 일단은 제1 측벽을 포함하며,
상기 제2 영역에서, 상기 제1 하부 게이트 전극들 각각의 일단은, 상기 제1 측벽보다 더 급한 경사를 갖는 제2 측벽을 포함하는 반도체 소자.
a first laminated structure including first insulating films and first gate electrodes alternately and repeatedly stacked on a substrate, the first laminated structure having a first region and a second region spaced apart from the first region in one direction; and
Including a channel structure extending vertically within the first region of the first laminated structure,
The first gate electrodes include a first upper gate electrode at an uppermost level and first lower gate electrodes under the first upper gate electrode,
The second region has a stepped structure,
In the second region, one end of the first upper gate electrode includes a first sidewall,
In the second region, one end of each of the first lower gate electrodes includes a second sidewall having a steeper slope than the first sidewall.
 제1항에 있어서,
상기 일 방향으로의 일 단면의 관점에서, 제1 선(line)과, 상기 제1 상부 게이트 전극 아래의 상기 제1 절연막의 상면은 제1 각도를 이루고,
상기 일 방향으로의 일 단면의 관점에서, 제2 선과, 각각의 상기 제1 하부 게이트 전극들 아래의 상기 제1 절연막의 상면은 제2 각도를 이루며,
상기 제1 선은, 상기 제1 측벽의 상부와 하부를 잇는 선이고,
상기 제2 선은, 상기 제2 측벽의 상부와 하부를 잇는 선이며,
상기 제2 각도는 상기 제1 각도보다 큰 반도체 소자.
According to claim 1,
From the viewpoint of one cross-section in the one direction, a first line and an upper surface of the first insulating film under the first upper gate electrode form a first angle;
From the viewpoint of one cross-section in the one direction, a second line and an upper surface of the first insulating film under each of the first lower gate electrodes form a second angle,
The first line is a line connecting the upper and lower portions of the first sidewall,
The second line is a line connecting the upper and lower portions of the second sidewall,
The second angle is greater than the first angle semiconductor device.
 제2항에 있어서,
상기 제1 각도는 30° 내지 85°인 반도체 소자.
According to claim 2,
The first angle is a semiconductor device of 30 ° to 85 °.
 삭제delete 제1항에 있어서,
상기 제2 영역에서, 상기 제1 상부 게이트 전극은 상기 일 방향으로 연장되는 제1 패드부를 포함하고,
상기 제1 패드부의 상기 일 방향으로의 길이는, 상기 제1 패드부의 상부에서 하부로 갈수록 점진적으로 증가하는 반도체 소자.
According to claim 1,
In the second region, the first upper gate electrode includes a first pad portion extending in the one direction;
A length of the first pad portion in the one direction gradually increases from an upper portion to a lower portion of the first pad portion.
 제5항에 있어서,
상기 제2 영역에서, 상기 제1 하부 게이트 전극들은 상기 일 방향으로 연장되는 제2 패드부들을 각각 포함하고,
상기 제1 절연막들을 관통하여, 상기 제1 및 제2 패드부들에 각각 연결되는 콘택 플러그들을 더 포함하는 반도체 소자.
According to claim 5,
In the second region, the first lower gate electrodes each include second pad portions extending in the one direction;
The semiconductor device further includes contact plugs passing through the first insulating layers and connected to the first and second pad portions, respectively.
 제1항에 있어서,
상기 제1 적층 구조체 상에 교대로 그리고 반복적으로 적층된 제2 절연막들 및 제2 게이트 전극들을 포함하는 제2 적층 구조체를 더 포함하되,
상기 제2 적층 구조체는 제3 영역, 및 이와 상기 일 방향으로 이격된 제4 영역을 포함하고,
상기 제2 게이트 전극들은, 최상단의 제2 상부 게이트 전극 및 상기 제2 상부 게이트 전극 아래의 제2 하부 게이트 전극들을 포함하며,
상기 채널 구조체는, 상기 제2 적층 구조체의 상기 제3 영역 내로 수직하게 더 연장되며,
상기 제4 영역은 계단식 구조를 갖고,
상기 제4 영역에서, 상기 제2 상부 게이트 전극의 일단은 제3 측벽을 포함하며,
상기 제4 영역에서, 상기 제2 하부 게이트 전극들 각각의 일단은, 상기 제3 측벽보다 더 급한 경사를 갖는 제4 측벽을 포함하는 반도체 소자
According to claim 1,
Further comprising a second stacked structure including second insulating films and second gate electrodes alternately and repeatedly stacked on the first stacked structure,
The second laminated structure includes a third region and a fourth region spaced apart from the third region in the one direction,
The second gate electrodes include a second upper gate electrode at an uppermost level and second lower gate electrodes under the second upper gate electrode,
The channel structure further extends vertically into the third region of the second laminated structure,
The fourth region has a stepped structure,
In the fourth region, one end of the second upper gate electrode includes a third sidewall,
In the fourth region, one end of each of the second lower gate electrodes includes a fourth sidewall having a steeper slope than the third sidewall.
 제7항에 있어서,
상기 제3 측벽은 상기 제1 측벽과 실질적으로 동일한 경사를 갖는 반도체 소자.
According to claim 7,
The third sidewall has substantially the same slope as the first sidewall.
 제7항에 있어서,
상기 제1 게이트 전극들의 개수와 상기 제2 게이트 전극들의 개수는 동일한 반도체 소자.
According to claim 7,
The semiconductor device of claim 1 , wherein the number of the first gate electrodes and the number of the second gate electrodes are the same.
 삭제delete 제1항에 있어서,
상기 제1 게이트 전극들과 상기 채널 구조체 사이에 개재된 게이트 절연막을 더 포함하는 반도체 소자.
According to claim 1,
The semiconductor device further includes a gate insulating layer interposed between the first gate electrodes and the channel structure.
 제1항에 있어서,
상기 제1 적층 구조체는 복수개로 제공되고,
복수개의 상기 제1 적층 구조체들은 상기 일 방향으로 서로 평행하게 연장되는 반도체 소자.
According to claim 1,
The first laminated structure is provided in plurality,
The plurality of first stacked structures extend parallel to each other in the one direction.
 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 영역, 및 이와 일 방향으로 이격된 제2 영역을 포함하는 기판;
상기 기판 상에 순차적으로 적층된 제1 절연막, 제1 하부 게이트 전극, 제2 절연막 및 제1 상부 게이트 전극을 포함하는 제1 적층 구조체;
상기 제1 적층 구조체 상에 순차적으로 적층된 제3 절연막, 제2 하부 게이트 전극, 제4 절연막 및 제2 상부 게이트 전극을 포함하는 제2 적층 구조체; 및
상기 제1 영역 상의 상기 제1 적층 구조체 및 상기 제2 적층 구조체 내부에서 수직하게 연장되는 채널 구조체를 포함하되,
상기 제2 영역 상의 상기 제1 적층 구조체 및 상기 제2 적층 구조체는 계단식 구조를 갖고,
상기 제2 영역 상의 상기 제1 상부 게이트 전극의 일단은 제1 측벽을 포함하며,
상기 제2 영역 상의 상기 제1 하부 게이트 전극의 일단은, 상기 제1 측벽보다 더 급한 경사를 갖는 제2 측벽을 포함하고,
상기 제2 영역 상의 상기 제2 상부 게이트 전극의 일단은 제3 측벽을 포함하며,
상기 제2 영역 상의 상기 제2 하부 게이트 전극의 일단은, 상기 제3 측벽보다 더 급한 경사를 갖는 제4 측벽을 포함하고,
상기 제2 상부 게이트 전극의 상기 제3 측벽이 상기 제2 하부 게이트 전극의 상기 제4 측벽보다 상기 채널 구조체에 더 가까운 반도체 소자.
a substrate including a first region and a second region spaced apart from the first region in one direction;
a first stacked structure including a first insulating layer, a first lower gate electrode, a second insulating layer, and a first upper gate electrode sequentially stacked on the substrate;
a second stacked structure including a third insulating film, a second lower gate electrode, a fourth insulating film, and a second upper gate electrode sequentially stacked on the first stacked structure; and
Including a channel structure extending vertically inside the first laminated structure and the second laminated structure on the first region,
The first laminated structure and the second laminated structure on the second region have a stepped structure,
One end of the first upper gate electrode on the second region includes a first sidewall,
One end of the first lower gate electrode on the second region includes a second sidewall having a steeper slope than the first sidewall;
One end of the second upper gate electrode on the second region includes a third sidewall,
One end of the second lower gate electrode on the second region includes a fourth sidewall having a steeper slope than the third sidewall;
The semiconductor device of claim 1 , wherein the third sidewall of the second upper gate electrode is closer to the channel structure than the fourth sidewall of the second lower gate electrode.
 제20항에 있어서,
상기 제1 하부 및 상부 게이트 전극들 및 상기 제2 하부 및 상부 게이트 전극들은 도핑된 실리콘을 포함하는 반도체 소자.
According to claim 20,
The first lower and upper gate electrodes and the second lower and upper gate electrodes include doped silicon.
 제20항에 있어서,
상기 제3 측벽은 상기 제1 측벽과 동일한 기울기를 갖고,
상기 제2 측벽은 상기 제4 측벽과 동일한 기울기를 갖는 반도체 소자.
According to claim 20,
The third sidewall has the same slope as the first sidewall,
The second sidewall has the same slope as the fourth sidewall.
 제20항에 있어서,
상기 제2 상부 게이트 전극은 상부 선택 라인인 반도체 소자.
According to claim 20,
The second upper gate electrode is an upper selection line semiconductor device.
 제23항에 있어서,
상기 제1 하부 게이트 전극은 하부 선택 라인인 반도체 소자.
According to claim 23,
The first lower gate electrode is a lower selection line semiconductor device.
 제20항에 있어서,
상기 제1 상부 게이트 전극의 상기 제1 측벽의 기울기는 30° 내지 85°인 반도체 소자.
According to claim 20,
The semiconductor device of claim 1 , wherein an inclination of the first sidewall of the first upper gate electrode is 30° to 85°.
 제20항에 있어서,
상기 채널 구조체와 상기 제1 상부 게이트 전극 사이에 개재된 게이트 절연막을 더 포함하는 반도체 소자.
According to claim 20,
The semiconductor device further includes a gate insulating layer interposed between the channel structure and the first upper gate electrode.
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