JP6523593B2 - 撮像装置 - Google Patents

Description

本発明は、複数の異なる電源が投入される撮像素子を備えた撮像装置に関する。

従来、被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成する画像処理装置等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。

このような内視鏡システムの内視鏡としては、従来、所定のクロック信号により駆動される撮像素子（例えばＣＭＯＳイメージセンサ）を採用し、また、この撮像素子から出力される撮像信号を伝送するケーブルを内部に配設する内視鏡が知られている。

撮像素子等の電子デバイスは、一般的に、デジタル電源、Ｉ／Ｏ（Input/Output）電源、アナログ電源等、複数の異なる電源を必要とする。複数の異なる電源を必要とする電子デバイスは、誤動作及び電気的ストレスによる破壊を回避するために、通常、複数の異なる電源の立ち上がり・立ち下がり順序、及び、電位関係等の電源シーケンスが指定されている。

このような電源シーケンスとしては、電源の立ち上がり時間を予め予測し、前段の電源が確実に立ち上がったと予測される時間が経過した後に、後段の電源を投入する時間制御の制御方法が用いられる。

電源シーケンスの制御を時間制御により実行する場合、前段の電源の温度特性、及び、電子デバイスの素子のばらつき等を含めた大きなマージンを持たせた立ち上がり時間を確保する必要がある。さらに、電源シーケンスの制御を時間制御により実行する場合、前段の電源が設計範囲外の状態（例えば、設計温度外、故障等による遅延・不動状態）になると、前段の電源が立ち上がりきらないまま後段の電源を投入してしまい、電子デバイスを破壊させることがある。

例えば、国際公開第２０１３／０４２６４７号には、複数の異なる電源が投入される撮像素子を備え、撮像素子に投入される複数の異なる電源電圧を検出し、所定の閾値と比較し、異常があった場合、撮像素子への電源の投入を停止する内視鏡が開示されている。このような構成を用いて、電源シーケンスの制御を時間制御で行うのではなく、前段の電源電圧を監視し、前段の電源電圧が推奨動作電圧の範囲内に入ったことを検出してから後段の電源を立ち上げる電源シーケンスも一般的である。

しかしながら、電源電圧を監視して電源の立ち上げを制御する電源シーケンスは、前段の電源電圧のばらつき、及び、前段の電源電圧を検出するＡＤ変換器の精度によっては、前段の電源電圧が規定値まで十分に立ち上がったかを検出することができない虞がある。

すなわち、電源電圧を監視して電源の立ち上げを制御する電源シーケンスは、前段の電源電圧のばらつき、及び、前段の電源電圧を検出するＡＤ変換器の精度によっては、前段の電源電圧が推奨動作電圧の範囲内に入ったことを検出することができない虞がある。前段の電源電圧が推奨動作電圧の範囲内に入ったことを検出することができない場合、後段の電源電圧が何時までも投入されず、電子デバイスの動作が開始されなくなるという問題が発生する。

そこで、本発明は、複数の異なる電源で立ち上がる電子デバイスに対して、電源電圧のばらつき、ＡＤ変換器の精度によらず、各電源の立ち上がりを確実に検出し、適切な電源シーケンスで電源を供給することができる撮像装置を提供することを目的とする。

本発明の一態様の撮像装置は、被写体を撮像する撮像素子と、前記撮像素子に供給する電源電圧をそれぞれ生成する複数の電源生成回路と、前記複数の電源生成回路が前記撮像素子に供給する電源電圧を検出する電圧検出回路と、前記電圧検出回路により検出された前記電源電圧を用いて前記電源電圧の増加量を検出し、検出した前記増加量に基づいて、前記複数の電源生成回路を順次起動させるシーケンスを制御するシーケンス制御回路と、を備える撮像装置であって、前記シーケンス制御回路は、前記電源電圧の増加量に基づいて前記電源電圧の収束を検出した場合、次に起動すべき電源生成回路を起動する。

本発明の第１の実施形態の撮像装置（内視鏡）を含む内視鏡システムの構成を示す図である。 第１の実施形態の内視鏡システムの電気的な構成を示すブロック図である。 本実施形態の電源シーケンスの処理の一例を説明するためのフローチャートである。 本実施形態の電源シーケンスの処理の一例を説明するためのフローチャートである。 Ａ／Ｄ変換器５５で検出されるデジタル電源の電源電圧の変化を説明するための図である。 デジタル電源の過電圧の検出処理の一例を説明するためのフローチャートである。 Ａ／Ｄ変換器５５で検出されるデジタル電源の電源電圧の変化を説明するための図である。 変形例の内視鏡システムの電気的な構成を示すブロック図である。 電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値の変化を説明するための図である。

以下、図面を参照して本発明の実施形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の撮像装置（内視鏡）を含む内視鏡システムの構成を示す図である。なお、本実施形態においては、撮像装置として、固体撮像素子を有し被検体の内部の被写体を撮像する内視鏡を例に挙げて説明する。

図１に示すように、本第１の実施形態の撮像装置（内視鏡）を有する内視鏡システム１は、被検体を観察して撮像信号を出力する内視鏡２と、内視鏡２に接続され、内視鏡２からの撮像信号に対して所定の画像処理を施すビデオプロセッサ３と、被検体を照明するための照明光を供給する光源装置４と、撮像信号に応じた観察画像を表示するモニタ装置５と、を有している。

内視鏡２は、被検体の体腔内等に挿入される細長の挿入部６と、挿入部６の基端側に配設され術者が把持して操作を行う内視鏡操作部１０と、内視鏡操作部１０の側部から延出するように一方の端部が設けられたユニバーサルコード４１と、を有して構成されている。

挿入部６は、先端側に設けられた硬質の先端部７と、先端部７の後端に設けられた湾曲自在の湾曲部８と、湾曲部８の後端に設けられた長尺かつ可撓性を有する可撓管部９と、を有して構成されている。

ユニバーサルコード４１の基端側にはコネクタ４２が設けられ、コネクタ４２は光源装置４に接続されるようになっている。すなわち、コネクタ４２の先端から突出する流体管路の接続端部となる口金（図示せず）と、照明光の供給端部となるライトガイド口金（図示せず）とは光源装置４に着脱自在で接続されるようになっている。

さらに、コネクタ４２の側面に設けた電気接点部には接続ケーブル４３の一端が接続されるようになっている。この接続ケーブル４３には、例えば内視鏡２からの撮像信号を伝送する信号線が内設され、また、他端のコネクタ部はビデオプロセッサ３に接続されるようになっている。

なお、コネクタ４２には、後述するコネクタ回路５０（図２参照）が配設されている。コネクタ回路５０の構成については後述する。

以下、本第１の実施形態の内視鏡システム１の電気的構成について、図２を参照して説明する。図２は、第１の実施形態の内視鏡システムの電気的な構成を示すブロック図である。

図２に示すように、先端部７には被写体を撮像する撮像素子２１が配設されている。撮像素子２１は、本実施形態において、ローリングシャッタ方式、即ち、ライン毎に順次読み出しを行うＣＭＯＳイメージセンサにより構成される固体撮像素子である。なお、撮像素子２１は、ＣＭＯＳイメージセンサに限定されることなく、例えば、ＣＣＤイメージセンサにより構成される固体撮像素子であってもよい。

撮像素子２１には、複数の異なる電源が投入される。この撮像素子２１は、複数の異なる電源が所定の順番で投入されることにより立ち上がる電子デバイスである。具体的には、撮像素子２１には、１．０５Ｖのデジタル電源、１．８ＶのＩ／Ｏ電源、２．７Ｖのアナログ電源が投入される。そして、撮像素子２１は、デジタル電源、Ｉ／Ｏ電源、アナログ電源の順番で電源が投入されることで立ち上がる。

このように、本実施形態では、複数の異なる電源が投入される撮像素子２１の電源シーケンスについて説明するが、この電源シーケンスは、複数の異なる電源が投入される電子デバイスであれば、撮像素子２１以外にも適用することができる。

コネクタ４２には、コネクタ回路５０が配設されている。コネクタ回路５０は、ＦＰＧＡ５１と、第１電源生成回路５２と、第２電源生成回路５３と、第３電源生成回路５４と、Ａ／Ｄ変換器５５と、を有して構成されている。

ＦＰＧＡ５１は、いわゆるＦＰＧＡ（Field Programmable Gate Array）により構成され、ビデオプロセッサ３からの動作制御を受け、撮像素子２１及び３１の駆動、および、撮像素子２１及び３１からの撮像信号の処理等の機能の他、内視鏡２における各種回路を制御する機能を備えている。また、ＦＰＧＡ５１は、コネクタ回路５０内の各種回路を制御して、撮像素子２１に投入する電源の電源シーケンスを制御する機能を備えている。

第１電源生成回路５２、第２電源生成回路５３、及び、第３電源生成回路５４には、ビデオプロセッサ３から電源が供給される。また、第１電源生成回路５２、第２電源生成回路５３、及び、第３電源生成回路５４には、ＦＰＧＡ５１からイネーブル信号が供給される。第１電源生成回路５２、第２電源生成回路５３、及び、第３電源生成回路５４は、それぞれＦＰＧＡ５１からのＯＮまたはＯＦＦを示すイネーブル信号に応じて、所定の電源を生成し、撮像素子２１に供給する。

具体的には、第１電源生成回路５２は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号が入力されると、ビデオプロセッサ３から供給された電源から１．０５Ｖの電源を生成し、電源線５６を介して撮像素子２１に出力する。この１．０５Ｖの電源は、撮像素子２１のデジタル電源である。

同様に、第２電源生成回路５３は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号が入力されると、ビデオプロセッサ３から供給された電源から１．８Ｖの電源を生成し、電源線５７を介して撮像素子２１に出力する。この１．８Ｖの電源は、撮像素子２１のＩ／Ｏ電源である。

同様に、第３電源生成回路５４は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号が入力されると、ビデオプロセッサ３から供給された電源から２．７Ｖの電源を生成し、電源線５６を介して撮像素子２１に出力する。この２．７Ｖの電源は、撮像素子２１のアナログ電源である。このように、第１電源生成回路５２、第２電源生成回路５３及び第３電源生成回路５４は、撮像素子２１に供給する電源電圧をそれぞれ生成する複数の電源生成回路を構成する。

Ａ／Ｄ変換器５５は、第１電源生成回路５２で生成される電圧値を検出し、検出した電圧値をＡＤ変換し、ＦＰＧＡ５１に出力する。また、Ａ／Ｄ変換器５５は、第２電源生成回路５３で生成される電圧値を検出し、検出した電圧値をＡＤ変換し、ＦＰＧＡ５１に出力する。さらに、Ａ／Ｄ変換器５５は、第３電源生成回路５４で生成される電圧値を検出し、検出した電圧値をＡＤ変換し、ＦＰＧＡ５１に出力する。このように、Ａ／Ｄ変換器５５は、第１電源生成回路５２、第２電源生成回路５３及び第３電源生成回路５４が撮像素子２１に供給する電源電圧を検出する電圧検出回路を構成する。

ＦＰＧＡ５１は、Ａ／Ｄ変換器５５によって検出された電圧値、及び、電圧値の変動（一定時間当たりの電源電圧の増加量）を用いて、第１電源生成回路５２、第２電源生成回路５３、及び、第３電源生成回路５４に出力するイネーブル信号のＯＮまたはＯＦＦを変更し、第１電源生成回路５２、第２電源生成回路５３、及び、第３電源生成回路５４の起動を制御する。すなわち、ＦＰＧＡ５１は、Ａ／Ｄ変換器５５によって検出された電源電圧を用いて電源電圧の増加量を検出し、検出した電源電圧の増加量に基づいて、第１電源生成回路５２、第２電源生成回路５３及び第３電源生成回路５４を順次起動させるシーケンスを制御するシーケンス制御回路を構成する。

次に、このように構成された内視鏡２の電源シーケンスを図３から図５を用いて説明する。

図３及び図４は、本実施形態の電源シーケンスの処理の一例を説明するためのフローチャートであり、図５は、Ａ／Ｄ変換器５５で検出されるデジタル電源の電源電圧の変化を説明するための図である。

図３及び図４の処理は、内視鏡２がビデオプロセッサ３に接続され、ビデオプロセッサ３から内視鏡２の電源が供給されることで開始される。

まず、ＦＰＧＡ５１は、ステップＳ１において、第１電源生成回路５２へのイネーブル信号をＯＮにし、デジタル電源の立ち上げを開始する。第１電源生成回路５２は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号に応じて、撮像素子２１へ供給するデジタル電源、本実施形態の例では、１．０５Ｖの電源を生成し、撮像素子２１に出力する。

Ａ／Ｄ変換器５５は、ステップＳ２において、第１電源生成回路５２から出力される撮像素子２１のデジタル電源用の電源電圧を検出し、検出結果をＦＰＧＡ５１に出力する。具体的には、Ａ／Ｄ変換器５５は、第１電源生成回路５２から出力される撮像素子２１のデジタル電源用の電源電圧を測定し、ＡＤ変換した後、ＦＰＧＡ５１に出力する。

次に、ＦＰＧＡ５１は、ステップＳ３において、電源電圧の検出結果が閾値Ｖ１以上か否かを判定する。ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ１以上であると判定した場合、ステップＳ６に移行し、第２電源生成回路５３へのイネーブル信号をＯＮにし、Ｉ／Ｏ電源の立ち上げを開始する。一方、ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ１以上でないと判定した場合、ステップＳ４に移行し、一定時間当たりの電源電圧の増加量（電源電圧の変化量）ΔＶを算出する。この一定時間は、例えば１ｍｓに設定される。

次に、ＦＰＧＡ５１は、ステップＳ５において、増加量ΔＶが閾値ｖ１以下か否かを判定する。ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下であると判定した場合、ステップＳ６に移行し、第２電源生成回路５３へのイネーブル信号をＯＮにし、Ｉ／Ｏ電源の立ち上げを開始する。一方、ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下でないと判定した場合、ステップＳ２に移行し、同様の処理を繰り返す。

このように、ＦＰＧＡ５１は、Ａ／Ｄ変換器５５により検出された第１電源生成回路５２の電源電圧の検出結果が閾値Ｖ１以上の場合、撮像素子２１のデジタル電源の立ち上がりが完了したと判定し、第２電源生成回路５３のイネーブル信号をＯＮにする。

また、ＦＰＧＡ５１は、第１電源生成回路５２の電源電圧の検出結果が閾値Ｖ１でない場合でも、一定時間当たりの電源電圧の増加量ΔＶが閾値ｖ１以下の場合、撮像素子２１のデジタル電源の立ち上がりが完了したと判定し、第２電源生成回路５３のイネーブル信号をＯＮにする。

ここで、閾値Ｖ１及び増加量ΔＶについて説明する。図５に示すように、撮像素子２１に投入されるデジタル電源は、第１電源生成回路５２の回路固有の電源電圧ばらつきにより変動する。図５では、電源電圧ばらつきがｍａｘ側の例をＶｍａｘ、ｍｉｎ側の例をＶｍｉｎと表示している。閾値Ｖ１は、Ｖｍａｘ×Ｘ％（例えば８０％）＋ＡＤ変換誤差に設定される。ＦＰＧＡ５１は、閾値Ｖ１を用いて撮像素子２１のデジタル電源の立ち上がりを検出する。

一方、電源電圧ばらつきがｍｉｎ側の場合、電源電圧ばらつき及びＡ／Ｄ変換器５５によるＡＤ変換誤差により、図５に示すように、閾値Ｖ１に到達しないことがある。この場合、ＦＰＧＡ５１は、撮像素子２１のデジタル電源の立ち上がりを何時までも検出することができず、電源シーケンスの制御の設計が破綻することがある。電源シーケンスの制御の設計が破綻しない場合でも、ＦＰＧＡ５１は電源電圧が１００％近傍になるまで待つ必要があり、電源シーケンスの完了までに長い時間がかかってしまうことになる。

そこで、本実施形態では、ＦＰＧＡ５１は、一定時間（例えば１ｍｓ）当たりの電源電圧の増加量ΔＶを算出し、増加量ΔＶが閾値ｖ１以下か否かを判定する。なお、ＦＰＧＡ５１の処理を軽減するために、一定時間（例えば１ｍｓ）当たりの電源電圧の増加量ΔＶを算出せずに、電源電圧の検出結果あるいは増加量ΔＶに応じて、増加量ΔＶを算出する間隔を変更してもよい。

電源電圧の増加量ΔＶは、電源投入直後では大きくなり、時間が経つに従い収束して小さくなる。そのため、ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下の場合、撮像素子２１に投入されるデジタル電源の電源電圧の収束を検出して、デジタル電源の立ち上がりが完了したと判定する。

これにより、ＦＰＧＡ５１は、第１電源生成回路５２の回路固有の電源ばらつき、及び、Ａ／Ｄ変換器５５のＡＤ変換誤差によらず、撮像素子２１のデジタル電源の立ち上がりの完了を確実に検出することができる。

ＦＰＧＡ５１は、撮像素子２１のデジタル電源の立ち上がりを検出すると、撮像素子２１のＩ／Ｏ電源を立ち上げるために、第２電源生成回路５３へのイネーブル信号をＯＮにする。そして、ＦＰＧＡ５１は、撮像素子２１のＩ／Ｏ電源の立ち上がりを検出すると、撮像素子２１のアナログ電源を立ち上げるために、第３電源生成回路５４へのイネーブル信号をＯＮにする。

図３に戻り、ＦＰＧＡ５１は、ステップＳ６において、第２電源生成回路５３へのイネーブル信号をＯＮにし、Ｉ／Ｏ電源の立ち上げを開始する。第２電源生成回路５３は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号に応じて、撮像素子２１へ投入するＩ／Ｏ電源、本実施形態の例では、１．８Ｖの電源を生成し、撮像素子２１に出力する。

Ａ／Ｄ変換器５５は、ステップＳ７において、第２電源生成回路５３から出力される撮像素子２１のＩ／Ｏ電源用の電源電圧を検出し、検出結果をＦＰＧＡ５１に出力する。具体的には、Ａ／Ｄ変換器５５は、第２電源生成回路５３から出力される撮像素子２１のＩ／Ｏ電源用の電源電圧を測定し、ＡＤ変換した後、ＦＰＧＡ５１に出力する。

次に、図４に移行し、ＦＰＧＡ５１は、ステップＳ８において、電源電圧の検出結果が閾値Ｖ２以上か否かを判定する。なお、ステップＳ３では閾値Ｖ１であったが、撮像素子２１のデジタル電源とＩ／Ｏ電源とで投入される電源電圧が異なるため、閾値も異なる。本実施形態では、第２電源生成回路５３の回路固有の電源電圧ばらつき、及び、Ａ／Ｄ変換器５５のＡＤ変換誤差に応じて閾値Ｖ２が設定されている。

ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ２以上であると判定した場合、ステップＳ１１に移行し、第３電源生成回路５４へのイネーブル信号をＯＮにし、アナログ電源の立ち上げを開始する。一方、ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ２以上でないと判定した場合、ステップＳ９に移行し、一定時間当たりの電源電圧の増加量ΔＶを算出する。この一定時間は、例えば１ｍｓに設定される。

次に、ＦＰＧＡ５１は、ステップＳ１０において、増加量ΔＶが閾値ｖ１以下か否かを判定する。ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下であると判定した場合、ステップＳ１１に移行し、第３電源生成回路５４へのイネーブル信号をＯＮにし、アナログ電源の立ち上げを開始する。一方、ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下でないと判定した場合、ステップＳ７に移行し、同様の処理を繰り返す。なお、デジタル電源とＩ／Ｏ電源とで投入される電源電圧は異なるが、電源電圧の収束の条件は同じため、ステップＳ１０の閾値ｖ１は、ステップＳ５の閾値ｖ１と同じ値としている。

ＦＰＧＡ５１は、撮像素子２１のＩ／Ｏ電源の立ち上がりを検出すると、撮像素子２１のアナログ電源の立ち上げを開始する。

ＦＰＧＡ５１は、ステップＳ１１において、第３電源生成回路５４へのイネーブル信号をＯＮにし、アナログ電源の立ち上げを開始する。第３電源生成回路５４は、ＦＰＧＡ５１からのＯＮを示すイネーブル信号に応じて、撮像素子２１へ投入するアナログ電源、本実施形態の例では、２．７Ｖの電源を生成し、撮像素子２１に出力する。

Ａ／Ｄ変換器５５は、ステップＳ１２において、第３電源生成回路５４から出力される撮像素子２１のアナログ電源用の電源電圧を検出し、検出結果をＦＰＧＡ５１に出力する。具体的には、Ａ／Ｄ変換器５５は、第３電源生成回路５４から出力される撮像素子２１のアナログ電源用の電源電圧を測定し、ＡＤ変換した後、ＦＰＧＡ５１に出力する。

次に、ＦＰＧＡ５１は、ステップＳ１３において、電源電圧の検出結果が閾値Ｖ３以上か否かを判定する。なお、ステップＳ３では閾値Ｖ１であったが、撮像素子２１のデジタル電源とアナログ電源とで投入される電源電圧が異なるため、閾値も異なる。本実施形態では、第３電源生成回路５４の回路固有の電源電圧ばらつき、及び、Ａ／Ｄ変換器５５のＡＤ変換誤差に応じて閾値Ｖ３が設定されている。

ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ３以上であると判定した場合、アナログ電源の立ち上がりが完了したと判定し、処理を終了する。一方、ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ３以上でないと判定した場合、ステップＳ１４に移行し、一定時間当たりの電源電圧の増加量ΔＶを算出する。この一定時間は、例えば１ｍｓに設定される。

次に、ＦＰＧＡ５１は、ステップＳ１５において、増加量ΔＶが閾値ｖ１以下か否かを判定する。ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下であると判定した場合、アナログ電源の立ち上がりが完了したと判定し、処理を終了する。一方、ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ１以下でないと判定した場合、ステップＳ１２に移行し、同様の処理を繰り返す。なお、デジタル電源とアナログ電源とで投入される電源電圧は異なるが、電源電圧の収束の条件は同じため、ステップＳ１５の閾値ｖ１は、ステップＳ５の閾値ｖ１と同じ値としている。

以上の処理により、複数の異なる電源で立ち上がる撮像素子２１に対して、第１電源生成回路５２、第２電源生成回路５３、第３電源生成回路５４の回路固有の電源ばらつき、及び、Ａ／Ｄ変換器５５のＡＤ変換誤差に関係なく、デジタル電源、Ｉ／Ｏ電源及びアナログ電源の立ち上げを行うことができる。

よって、本実施形態の撮像装置（内視鏡２）によれば、複数の異なる電源で立ち上がるデバイスに対して、電源電圧のばらつき、ＡＤ変換器の精度によらず、各電源の立ち上がりを確実に検出し、適切な電源シーケンスで電源を供給することができる。

また、本実施形態では、ＦＰＧＡ５１は、撮像素子２１の電源立ち上げ時に過電圧を検出し、過電圧を検出した際に撮像素子２１の電源をシャットダウンする。なお、以下の説明では、撮像素子２１のデジタル電源に過電圧が発生した際の処理について説明するが、Ｉ／Ｏ電源及びアナログ電源に過電圧が発生した場合も同様の処理で撮像素子２１の電源をシャットダウンすることができる。

図６は、デジタル電源の過電圧の検出処理の一例を説明するためのフローチャートであり、図７は、Ａ／Ｄ変換器５５で検出されるデジタル電源の電源電圧の変化を説明するための図である。

なお、図６の処理は、図３のステップＳ３の処理において、ＦＰＧＡ５１が電源電圧の検出結果が閾値Ｖ１以上であると判定した場合に実行される。電源電圧の検出結果が閾値Ｖ１以上でない場合、過電圧となることはないため、図６の処理を実行する必要がない。

まず、Ａ／Ｄ変換器５５は、ステップＳ２１において、第１電源生成回路５２から出力される撮像素子２１のデジタル電源用の電源電圧を検出し、検出結果をＦＰＧＡ５１に出力する。なお、ステップＳ２１の処理は、図３のステップＳ２の処理で代用してもよい。

ＦＰＧＡ５１は、ステップＳ２２において、電源電圧の検出結果が閾値Ｖ４以上か否かを判定する。ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ４以上であると判定した場合、ステップＳ２５に移行し、第１電源生成回路５２へのイネーブル信号をＯＦＦにして、処理を終了する。一方、ＦＰＧＡ５１は、電源電圧の検出結果が閾値Ｖ４以上でないと判定した場合、ステップＳ２３に移行し、一定時間当たりの電源電圧の増加量ΔＶを算出する。この一定時間は、例えば１ｍｓに設定される。

次に、ＦＰＧＡ５１は、ステップＳ２４において、増加量ΔＶが閾値ｖ２以上か否かを判定する。ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ２以上であると判定した場合、ステップＳ２５に移行し第１電源生成回路５２へのイネーブル信号をＯＦＦにして、処理を終了する。一方、ＦＰＧＡ５１は、増加量ΔＶが閾値ｖ２以上でないと判定した場合、ステップＳ２１に移行し、同様の処理を繰り返す。

ステップＳ２２の閾値Ｖ４は、図７に示すように、第１電源生成回路５２の回路固有のｍａｘ側の電源電圧ばらつき（Ｖｍａｘ）に、Ａ／Ｄ変換器５５のＡＤ変換誤差を考慮して設定される。電源電圧の検出結果を閾値Ｖ４と比較するだけでは、撮像素子２１のデジタル電源に投入される電源電圧がＶ５となるまで、シャットダウンを行うことができない。この場合、急峻な電源電圧の増加、あるいは、制御上の遅延等により、撮像素子２１のデジタル電源に絶対最大定格を超えた電源電圧が投入され、撮像素子２１が破壊される可能性がある。

これに対して、図６の処理では、一定時間当たりの電源電圧の増加量ΔＶを閾値ｖ２と比較することで、電源電圧の異常な変化量を検出し、撮像素子２１に投入されるデジタル電源をシャットダウンすることが可能となる。すなわち、ＦＰＧＡ５１は、撮像素子２１のデジタル電源の異常を早期に検出することが可能となり、撮像素子２１に投入されるデジタル電源を早期にシャットダウンすることができる。この結果、撮像素子２１のデジタル電源に絶対最大定格を超えた電源電圧が投入されることがなくなり、撮像素子２１が破壊されることを防ぎ、内視鏡２の安全性を高めることができる。

（変形例）
次に、第１の実施形態の変形例について説明する。

図８は、変形例の内視鏡システムの電気的な構成を示すブロック図である。なお、図８において、図２と同様の構成については、同一の符号を付して説明を省略する。

第１の実施形態の変形例の内視鏡システムの電気的な構成を示すブロック図である。内視鏡システム１の内視鏡２は、図２のコネクタ回路５０に代わり、コネクタ回路５０ａを有して構成されている。

コネクタ回路５０ａは、図２のコネクタ回路５０に対して、電流検出部６１及びＡ／Ｄ変換器６２が追加されて構成されている。電流検出部６１は、ビデオプロセッサ３から内視鏡２に供給される電源電圧の電流値を検出し、Ａ／Ｄ変換器６２に出力する。電流検出部６１は、例えば、センス抵抗と、センス抵抗の両端の電位差から電流値を検出する検出回路とを備えて構成されている。Ａ／Ｄ変換器６２は、電流検出部６１により検出された電流値をＡＤ変換し、ＦＰＧＡ５１に出力する。このように、電流検出部６１及びＡ／Ｄ変換器６２は、第１電源生成回路５２、第２電源生成回路５３及び第３電源生成回路５４に供給される電流値を検出する電流検出回路を構成する。

図９は、電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値の変化を説明するための図である。ＦＰＧＡ５１は、電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値から過電流を検出し、過電流を検出した場合、撮像素子２１の電源をシャットダウンする。

具体的には、図９に示すように、ＦＰＧＡ５１は、電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値が閾値Ａ１以上か否かを判定し、電流値が閾値Ａ１以上と判定した場合、撮像素子２１の電源をシャットダウンする。なお、閾値Ａ１は、ｍａｘ側の電流ばらつきＡｍａｘ及びＡ／Ｄ変換器６２のＡＤ変換誤差を考慮して決定される。

また、ＦＰＧＡ５１は、電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値を用いて、一定時間当たりの電流値の増加量ΔＡを算出する。そして、ＦＰＧＡ５１は、増加量ΔＡが例えば閾値ａ１以上か否かを判定し、増加量ΔＡが例えば閾値ａ１以上と判定した場合、撮像素子２１の電源をシャットダウンする。

ＦＰＧＡ５１は、閾値Ａ１を用いた過電流の検出では、電流検出部６１及びＡ／Ｄ変換器６２で検出される電流値がＡ２となるまで過電流を検出することができない。これに対して、ＦＰＧＡ５１は、一定時間当たりの電流の増加量ΔＡから異常な電流値の変化量を検出し、撮像素子２１への電源の投入を停止することができる。

以上のように、変形例の内視鏡２は、上述した第１の実施形態の過電圧の検出に加え、過電流を検出することで、第１の実施形態よりも更に安全性を高めることができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本出願は、２０１７年５月３１日に日本国に出願された特願２０１７−１０７５４１号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

Claims (5)

1. 被写体を撮像する撮像素子と、
   前記撮像素子に供給する電源電圧をそれぞれ生成する複数の電源生成回路と、
   前記複数の電源生成回路が前記撮像素子に供給する電源電圧を検出する電圧検出回路と、
   前記電圧検出回路により検出された前記電源電圧を用いて前記電源電圧の増加量を検出し、検出した前記増加量に基づいて、前記複数の電源生成回路を順次起動させるシーケンスを制御するシーケンス制御回路と、
   を備える撮像装置であって、
   前記シーケンス制御回路は、前記電源電圧の増加量に基づいて前記電源電圧の収束を検出した場合、次に起動すべき電源生成回路を起動することを特徴とする撮像装置。
2. 前記シーケンス制御回路は、前記複数の電源生成回路のうち、現在起動している電源生成回路で生成されている電源電圧が所定の閾値以上となった場合、次に起動すべき電源生成回路を起動することを特徴とする請求項１に記載の撮像装置。
3. 前記シーケンス制御回路は、前記電圧検出回路により検出された前記電源電圧の変化量に応じて過電圧を予測し、前記複数の電源生成回路の起動を停止することを特徴とする請求項１に記載の撮像装置。
4. 前記複数の電源生成回路に供給される電流値を検出する電流検出回路を更に備え、
   前記シーケンス制御回路は、前記電流検出回路により検出された前記電流値の変化量に応じて過電流を検出し、前記複数の電源生成回路の起動を停止することを特徴とする請求項１に記載の撮像装置。
5. 前記複数の電源生成回路が生成する電源電圧の大きさは、互いに異なっていることを特徴とする請求項１に記載の撮像装置。

Images