JP6511202B2 - 抗短絡検出装置およびユーザ端末 - Google Patents

Description

本発明は、電子技術の分野に関する。そして、特には、抗短絡（anti-short-circuit）検出装置および当該抗短絡検出装置が適用されるユーザ端末に関する。

コンピュータ、携帯電話、およびタブレットコンピュータといったユーザ端末においては、周辺機器に対して接続するためにUSBインターフェイスといったペリフェラルインターフェイスがたいてい用意されている。ペリフェラルインターフェイスは、充電器または外部電源を使用してユーザ端末に対して電力を供給するように、充電器または外部電源に接続されてよい。もしくは、ペリフェラルインターフェイスを使用してユーザ端末によって、ペリフェラルインターフェイスに接続されている周辺機器に対して電源を供給するためである。ユーザ端末のペリフェラルインターフェイスは、ほとんどの場合に日常使用に晒されるので、ペリフェラルインターフェイスが導電性液体に接触するときには短絡故障（short-circuit failure）が発生することは避けられない。例えば、高温と低温の空気間での交替のせいでペリフェラルインターフェイス上に水滴が凝縮される場合、または、ユーザ端末の使用の最中にユーザが偶発的にペリフェラルインターフェイス上にお茶といった液体を飛散させた場合に、ペリフェラルインターフェイスの電源ケーブルと接地（ground）ケーブルとの間に短絡が存在し得るものであり、そして、ユーザ端末または周辺機器は焼損し、修復不可能な損失を引き起こしてしまう。

現在、ペリフェラルインターフェイスを有するユーザ端末製品の製造者は、ユーザマニュアルにおいて、ユーザは、使用のために製品をドライ（dry）に保つべきこと、または、ペリフェラルインターフェイスを使用する必要がないときにペリフェラルインターフェイス上でシーリング処置を実行するように、製品に防水性の機械部品を備えるべきことを、通常は推奨している。しかしながら、日常使用において、不注意なユーザは、ペリフェラルインターフェイス上の導電性液体に気付かず、使用の最中に短絡故障を生じてしまうことがある。さらに、防水性の機械部品を装備することは比較的に望ましい防水効果を有することができるが、製品の設計および製造コストがいくらか増加し、そして、防水性の機械部品を使用することは製品外観を向上させることの助けにならない。

本発明の実施形態は、ユーザ端末について短絡故障の自動検出を実装するように、かつ、短絡警告（warning）を発行するようにユーザ端末を制御し、または、短絡故障が発生したことを検出した場合に、電源回路をオフにするようユーザ端末を制御するように、抗短絡検出装置を提供し、短絡故障のせいでユーザ端末が損傷するのを防止している。

本発明の実施形態の第１態様は、抗短絡検出装置を提供する。抗短絡検出装置は、ユーザ端末の電源ポートと接地ポートとの間に短絡が存在するか否かを検出するように構成されており、ここで、抗短絡検出装置は、プローブ、検出抵抗、スイッチング回路、および、検出回路を含む。ここにおいて、
プローブは、電源ポートと接地ポートとの間に配置されており、かつ、プローブの少なくとも一部分が、電源ポートと接地ポートとの間に配置されており、
検出抵抗の第１端子は、ユーザ端末の電源回路に対して電気的に接続されていて、電源回路からの補助電圧を獲得するように構成されており、かつ、検出抵抗の第２端子は、プローブに対して電気的に接続されており、
スイッチング回路は、検出抵抗の第１端子とユーザ端末のプロセッサに対して電気的に接続されており、かつ、プロセッサの制御の下で、検出抵抗の第１端子を接地するか又は非接地とするか切替えるように構成されており、
検出回路は、検出抵抗の２つの端子とプロセッサに対して電気的に接続されていて、検出抵抗における短絡電流を検出し、かつ、短絡電流がゼロでない場合には、ユーザ端末を制御して短絡警告を発行するか又は電源回路をオフにするためにプロセッサをトリガするように構成されている。

抗短絡検出装置において、プローブは、電源ポートと接地ポートとの間に配置されており、プローブは、検出抵抗を使用してユーザ端末の電源回路に対して電気的に接続されており、そして、スイッチング回路は、接地されるように切替えを行うことができる。そうして、検出回路により、検出抵抗において短絡電流が存在するか否かを検出することによって、電源ポートと接地ポートとの間に短絡故障が発生しているか否かを判断することができる。そして、電源ポートと接地ポートとの間で短絡故障が発生したと判断される場合には、短絡警告を発行するか又は電源回路をオフにするようにユーザ端末がトリガされる。このことは、ユーザ端末の部品やコンポーネントが短絡故障のせいで損傷されるのを効果的に防止することができる。

第１態様に関して、当該第１態様に係る第１の可能な実施において、検出回路は、第１検出回路と第２検出回路とを含み、スイッチング回路が検出抵抗の第１端子を非接地とするように切替える場合に、第１検出回路は、検出抵抗上の第１方向における電流を検出し、かつ、第１方向における電流を第１電圧へと変換するように構成されおり、かつ、スイッチング回路が検出抵抗の第１端子を接地されるように切替える場合に、第２検出回路は、検出抵抗上の第２方向における電流を検出し、かつ、第２方向における電流を第２電圧へと変換するように構成されている。

抗短絡検出装置においては、スイッチング回路が設けられており、電源ポートと接地ポートとの間に短絡故障が発生した場合に、スイッチング回路は、検出抵抗の第１端子を接地または非接地に切り替えることができるので、検出抵抗はグラウンドとループを形成し、そして、さらに、第１方向における電流と第２方向における電流とが別々に形成される。このことは、第１検出回路または第２検出回路により、検出抵抗上の電流を検出することによって、電力ポートと接地ポートとの間に短絡故障が発生しているか否かをさらに判断する手助けとなる。

第１態様に係る第１の可能な実施に関して、当該第１態様に係る第２の可能な実施において、検出装置は、さらに、ダイオードを含み、ダイオードの正極が電源回路に対して電気的に接続されており、かつ、ダイオードの負極が検出抵抗の第１端子に対して電気的に接続されている。第１方向における電流は、電源回路からダイオードと検出抵抗を通じてプローブへ流れ、かつ、プローブは、第１短絡抵抗（short-circuit resistor）を使用して接地されておいる。そして、第２方向における電流は、電源ポートから第２短絡抵抗とプローブを通じて検出抵抗へ流れ、かつ、検出抵抗は、スイッチング回路を使用して接地されている。

第１態様に係る第１の可能な実施または第１態様に係る第２の可能な実施に関して、当該第１態様に係る第３の可能な実施において、第１検出回路は、第１増幅器、第１トランジスタ、第１抵抗、第２抵抗、および、第３抵抗を含み、第１増幅器は、第１入力端、第２入力端、および、出力端を含む。第１入力端は、第１抵抗を使用して検出抵抗の第１端子に対して接続されており、第２入力端は、第２抵抗を使用して検出抵抗の第２端子に対して接続されており、出力端は、第１トランジスタのベースに対して接続されており、第１トランジスタのコレクタは、第２入力端に対して接続されおり、第１トランジスタのエミッタは、プロセッサに対して電気的に接続されており、かつ、第３抵抗を使用して接地されている。

第１検出回路においては、第１増幅器の第入力端が、検出抵抗の第１端子に接続され、第１増幅器の第２入力端が、検出抵抗の第２端子に接続されている。そして、第１増幅器の出力端は、第１トランジスタを使用してプロセッサに対して接続され、そうして、検出抵抗上の第１方向における電流を第１電圧へと変換することができる。プロセッサは、電力ポートと接地ポートとの間に短絡故障が発生しているか否かを判断するように、第１電圧がゼロであるか否かを検出することによってだけ、検出抵抗上の第１方向において電流が存在するか否かを判断することができる。

第１態様に係る第１の可能な実施または第１態様に係る第２の可能な実施に関して、当該第１態様に係る第４の可能な実施において、第２検出回路は、第２増幅器、第２トランジスタ、第４抵抗、第５抵抗、および、第６抵抗を含み、第２増幅器は、第１入力端、第２入力端、および、出力端を含む。第１入力端は、第４抵抗を使用して検出抵抗の第２端子に対して接続されており、第２入力端は、第５抵抗を使用して検出抵抗の第１端子に対して接続されており、出力端は、第２トランジスタのベースに対して接続されており、第２トランジスタのコレクタは、第２入力端に対して接続されており、第２トランジスタのエミッタは、プロセッサに対して電気的に接続されており、かつ、第６抵抗を使用して接地されている。

第２検出回路において、第２増幅器の第１入力端は、検出抵抗の第２端子に接続され、第２増幅器の第２入力端は、検出抵抗器の第１の端子に接続され、そして、第２増幅器の出力端は、第２トランジスタを使用してプロセッサに接続されている。そうして、検出抵抗上の第２方向における電流を第２電圧へと変換することができる。プロセッサは、電力ポートと接地ポートとの間で短絡故障が発生しているか否かを判断するように、第２電圧がゼロであるか否かを検出することによってだけ検出抵抗上で第２方向における電流が存在するか否かを判断することができる。

第１態様に係る第４の可能な実施に関して、当該第１態様に係る第５の可能な実施において、スイッチング回路は、第３トランジスタと第７抵抗を含み、第３トランジスタのベースは、プロセッサに対して電気的に接続されており、第３トランジスタのコレクタは、検出抵抗の第１端子に対して接続されており、かつ、第３トランジスタのエミッタは、第７抵抗を使用して接地されている。

スイッチング回路において、第３トランジスタのベースはプロセッサに接続され、コレクタは検出抵抗の第１端子に接続され、そして、エミッタは第７抵抗を使用して接地されている。従って、プロセッサは、ハイレベルの制御信号を出力することにより、検出抵抗の第１端子を接地に切り替えるように、第３トランジスタを導通するよう制御することができる。または、プロセッサは、ローレベルの制御信号を出力することにより、検出抵抗の第１端子を非接地に切り替えるように、第３トランジスタを遮断するよう制御することができる。

第１態様に係る第３の可能な実施に関して、当該第１態様に係る第６の可能な実施において、検出抵抗の第１端子での電圧がプローブの位置における電圧よりも大きい場合に、検出抵抗上の電流の方向は第１方向である。そして、検出抵抗上の第１方向における電流と第１電圧との間の関係は、Ｉｓ１＝（Ｖｏ１−Ｖｏ１×（Ｒ２＋Ｒ３）／Ｒ３）／ＲＳである。ここで、Ｉｓ１は検出抵抗上の第１方向における電流であり、Ｖｏ１は第１電圧であり、Ｒ２は第２抵抗の抵抗値であり、Ｒ３は第３抵抗の抵抗値であり、かつ、ＲＳは検出抵抗の抵抗値である、

検出抵抗上の第１方向における電流と第１電圧との関係に従って、第１電圧がゼロでない場合には、検出抵抗上の第１方向において電流が存在することを示す。従って、プロセッサは、第１電圧がゼロであるか否かを検出することによって、電力ポートと接地ポートとの間に短絡故障が発生しているか否かを判断するために、検出抵抗上の第１方向において電流が存在するか否かを判断することができる。

第１態様に係る第５の可能な実施に関して、当該第１態様に係る第７の可能な実施において、検出抵抗の第１端子での電圧がプローブの位置における電圧よりも小さい場合に、検出抵抗上の電流の方向は第２方向である。そして、検出抵抗上の第２方向における電流と第２電圧との間の関係は、Ｉｓ２＝（Ｖｏ２−Ｖｏ２／Ｒ６×（Ｒ７／／（Ｒ５＋Ｒ６）））／ＲＳである。ここで、Ｉｓ２は検出抵抗上の第２方向における電流であり、Ｖｏ２は第２電圧であり、Ｒ５は第５抵抗の抵抗値であり、Ｒ６は第６抵抗の抵抗値であり、Ｒ７は第７抵抗の抵抗値であり、かつ、ＲＳは検出抵抗の抵抗値である。

検出抵抗上の第２方向における電流と第２電圧との関係に従って、第２電圧がゼロでない場合には、検出抵抗上の第２方向において電流が存在することを示す。従って、プロセッサは、第２電圧がゼロであるか否かを検出することによって、電力ポートと接地ポートとの間に短絡故障が発生しているか否かを判断するために、検出抵抗上の第２方向において電流が存在するか否かを判断することができる。

第１態様に係る第７の可能な実施に関して、当該第１態様に係る第８の可能な実施において、Ｒ７／／（Ｒ５＋Ｒ６）との表現は、直列に接続されているＲ５およびＲ６と並列にＲ７を接続した後に得られる総抵抗Ｒを表している。そして、総抵抗Ｒについては、次の関係が当てはまる。Ｒ＝Ｒ７×（Ｒ５＋Ｒ６）／（Ｒ５＋Ｒ６＋Ｒ７）。

本発明の実施形態の第２態様は、ユーザ端末を提供する。ユーザ端末は、ペリフェラルインターフェイスと抗短絡検出装置とを含む。ここで、抗短絡検出装置は、プローブ、検出抵抗、スイッチング回路、および、検出回路を含む。
ペリフェラルインターフェイスは、電源ポートと接地ポートとを含み、プローブは、電源ポートと接地ポートとの間に配置されており、かつ、プローブの少なくとも一部分が、電源ポートと接地ポートとの間に配置されている。
検出抵抗の第１端子は、ユーザ端末の電源回路に対して電気的に接続されていて、電源回路からの補助電圧を獲得するように構成されており、かつ、検出抵抗の第２端子は、プローブに対して電気的に接続されている。
スイッチング回路は、検出抵抗の第１端子とユーザ端末のプロセッサに対して電気的に接続されており、かつ、プロセッサの制御の下で、検出抵抗の第１端子を接地するか又は非接地とするか切替えるように構成されている。
検出回路は、検出抵抗の２つの端子とプロセッサに対して電気的に接続されていて、検出抵抗における短絡電流を検出し、かつ、短絡電流がゼロでない場合には、ユーザ端末を制御して短絡警告を発行するか又は電源回路をオフにするためにプロセッサをトリガするように構成されている。

第２態様に関して、当該第２態様に係る第１の可能な実施において、抗短絡検出装置は、本発明の第１態様に係る第１から第８の可能な実施におけるいずれか１つに従った、抗短絡検出装置である。

第２態様または第２態様に係る第１の可能な実施に関して、当該第２態様に係る第２の可能な実施において、プローブは、電源ポートと接地ポートとの間に配置されている。プローブが電源ポートと接地ポートとの間に配置されており、そうして、電源ポートと接地ポートとの間に短絡故障が発生した場合に、短絡は、プローブと電源ポートとの間にも存在し、かつ、短絡は、また、プローブと接地ポートとの間にも存在する。こうした場合には、プローブにかかる電圧が形成され、そして、電圧と検出抵抗の第１端子での電圧との電圧差に応じて、第１方向における電流または第２方向における電流が検出抵抗を横切って形成される。

第２態様または第２態様に係る第１の可能な実施に関して、当該第２態様に係る第３の可能な実施において、プローブは、電源ポートの周囲に配置されている。プローブは、電源ポートの周囲に配置されており、そうして、プローブの少なくとも一部分が電源ポートと接地ポートとの間に配置されている。従って、電源ポートと接地ポートとの間に短絡故障が発生した場合に、短絡は、プローブと電源ポートとの間にも存在し、かつ、短絡は、また、プローブと接地ポートとの間にも存在する。こうした場合には、プローブにかかる電圧が形成され、そして、電圧と検出抵抗の第１端子での電圧との電圧差に応じて、第１方向における電流または第２方向における電流が検出抵抗を横切って形成される。

ユーザ端末の中に抗短絡検出装置が配置されており、そうして、短絡検出装置は、電源ポートと接地ポートとの間に短絡故障が発生しているか否かを検出することができる。電源ポートと接地ポートとの間で短絡故障が発生したと判断される場合には、短絡警告を発行するか又は電源回路をオフにするようにユーザ端末をトリガする。このことは、ユーザ端末の部品やコンポーネントが短絡故障のせいで損傷されるのを効果的に防止することができる。

本発明の実施形態における技術的ソリューションをより明確に説明するため、以下に、実施形態を説明するために必要とされる添付図面を簡単に説明する。
図１は、本発明の一つの実施形態に従った抗短絡検出装置の模式的な構成図である。 図２は、図１に示された抗短絡検出装置の模式的なフローチャートである。 図３は、本発明の一つの実施形態に従ったユーザ端末に係るペリフェラルインターフェイスの模式的な構成図である。 図４は、本発明の一つの実施形態に従ったユーザ端末に係るペリフェラルインターフェイスの別の模式的な構成図である。

以下に、本発明の実施形態における添付図面を参照して、本発明の実施形態における技術的ソリューションについて説明する。

図１を参照すると、本発明の一つの実施形態における、抗短絡検出（anti-short-circuit detection）装置が提供されており、ユーザ端末20の電源ポートVbusと接地ポートGNDとの間に短絡（short-circuit）が存在するか否かを検出するように構成されている。抗短絡検出装置10は、プローブ11、検出抵抗ＲＳ、スイッチング回路13、および検出回路15を備えている。

プローブ11は、電源ポートVbusと接地ポートGNDとの間に配置されており、プローブ11の少なくとも一部は、電源ポートVbusと接地ポートGNDとの間に置かれている。

検出抵抗RSの第１端子は、ユーザ端末20の電源回路21に対して電気的に接続されており、そして、電源回路21から補助電圧（auxiliary voltage）を獲得するように構成されている。検出抵抗RSの第２端子は、プローブ11に対して電気的に接続されている。

スイッチング回路13は、検出抵抗RSの第１端子とユーザ端末20のプロセッサ23に対して電気的に接続されており、そして、プロセッサ23の制御の下で、検出抵抗RSの第１端子を接地するか又は非接地とするか切替えるように構成されている。

検出回路15は、検出抵抗RSの２つの端子とプロセッサ23に対して電気的に接続されており、そして、検出抵抗RSにおける短絡電流を検出し、かつ、短絡電流がゼロでない場合に、ユーザ端末20を制御して短絡警告を発行するか又は電源回路21をオフにするためにプロセッサ23をトリガするように構成されている。

ユーザ端末20は、これらに限定されるわけではないが、携帯電話、タブレットコンピュータ、ノートブックコンピュータ、または、デスクトップコンピュータであってよい。電源ポートVbusと接地ポートGNDは、ユーザ端末20のペリフェラルインターフェイス25（例えば、電力インターフェイス）における電源ケーブルと接地ケーブルであってよい。プロセッサ23は、第１イネーブル端En1を含んでいる。第１イネーブル端En1は、電源回路21に対して電気的に接続されており、そして、電源回路21をオンまたはオフに制御するように構成されている。誤ってユーザ端末20のペリフェラルインターフェイス25の中へ水が侵入した場合には、電源ポートVbusと接地ポートGNDとの間で短絡が発生し、そして、結果的に、ユーザ端末20のコンポーネントが損傷を受け得る。従って、プローブ11は、電源ポートVbusと接地ポートGNDとの間に配置されており、プローブ11は、検出抵抗RSを使用してユーザ端末20の電源回路21に対して電気的に接続されており、そして、スイッチング回路13は、接地されるように切替えを行うことができる。そうして、検出回路15により、検出抵抗RSにおいて短絡電流が存在するか否かを検出することによって、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生しているか否かを判断することができる。そして、電源ポートVbusと接地ポートGNDとの間で短絡故障が発生したと判断される場合には、短絡警告を発行するか又は電源回路21をオフにするようにユーザ端末20がトリガされる。このことは、ユーザ端末20の部品やコンポーネントが短絡故障のせいで損傷されるのを効果的に防止することができる。

検出回路15は、第１検出回路151と第２検出回路153を含んでいる。スイッチング回路13が検出抵抗RSの第１端子を非接地とするように切替える場合に、第１検出回路151は、検出抵抗RSの第１方向における電流を検出し、そして、第１方向における電流を第１電圧Vo1へと変換するように構成されている。スイッチング回路13が検出抵抗RSの第１端子を接地されるように切替える場合に、第２検出回路153は、検出抵抗RSの第２方向における電流を検出し、そして、第２方向における電流を第２電圧Vo2へと変換するように構成されている。

検出装置10は、さらに、ダイオードD1を含み、ダイオードD1の正極（positive electrode）は電源回路21に対して電気的に接続されており、そして、ダイオードD1の負極（negative electrode）は検出抵抗RSの第１端子に対して電気的に接続されている。第１方向における電流は、電源回路21から、ダイオードD1と検出抵抗RSを通じてプローブ11へ流れ、そして、プローブ11は、第１短絡抵抗R8を使用して接地されている。第２方向における電流は、電源ポートVbusから、第２短絡抵抗R9とプローブ11を通じて検出抵抗RSへ流れ、そして、検出抵抗RSは、スイッチング回路13を使用して接地されている。第１短絡抵抗R8は、プローブ11と接地ポートGNDとの間の導電性液体の等価抵抗（equivalent resistor）であり、そして、第２短絡抵抗R9は、電力ポートVbusとプローブ11との間の導電性液体の等価抵抗であることが理解されよう。

第１検出回路151は、第１増幅器A1、第１トランジスタQ1、第１抵抗R1、第２抵抗R2、および、第３抵抗R3を含む。第１増幅器A1は、第１入力端A11、第２入力端A12、および、出力端A13を含む。第１入力端A11は、第１抵抗R1を使用して検出抵抗RSの第１端子に対して接続されている。第２入力端A12は、第２抵抗R2を使用して検出抵抗RSの第２端子に対して接続されている。出力端A13は、第１トランジスタQ1のベースに対して接続されている。第１トランジスタQ1のコレクタは、第２入力端A12に対して接続されている。第１トランジスタQ1のエミッタは、プロセッサ23に対して電気的に接続されており、かつ、第３抵抗R3を使用して接地されている。

第２検出回路153は、第２増幅器A2、第２トランジスタQ2、第４抵抗R4、第５抵抗R5、および第６抵抗R6、を含む。第２増幅器A2は、第１入力端A21、第２入力端A22、および出力端A23、を含む。第１入力端A21は、第４抵抗R4を使用して検出抵抗RSの第２端子に対して接続されている。第２入力端A22は、第５抵抗R5を使用して検出抵抗RSの第１端子に対して接続されている。出力端A23は、第２トランジスタQ2のベースに対して接続されている。第２トランジスタQ2のコレクタは、第２入力端A22に対して接続されている。第２トランジスタQ2のエミッタは、プロセッサ23に対して電気的に接続されており、かつ、第６抵抗R6を使用して接地されている。

スイッチング回路13は、第３トランジスタQ3と第７抵抗R7を含む。第３トランジスタQ3のベースは、プロセッサ23に対して電気的に接続されている。第３トランジスタQ3のコレクタは、検出抵抗RSの第１端子に対して接続されている。第３トランジスタQ3のエミッタは、第７抵抗R7を使用して接地されている。プロセッサ23は、さらに、第２イネーブル端En2を含み、そして、第３トランジスタQ3のベースは、第２イネーブル端En2に対して電気的に接続されている。プロセッサ23が第２イネーブル端En2を使用してハイレベル（high level）制御信号を出力する場合に、第３トランジスタQ3は導通され（conducted）、そして、スイッチング回路13は検出抵抗RSの第１端子を接地されるように切替える。プロセッサ23が第２イネーブル端En2を使用してローレベル（low level）の制御信号を出力する場合には、第３トランジスタQ3が遮断され（cut off）、スイッチング回路13は検出抵抗RSの第１端子を非接地とするように切替える。

この実施形態においては、電源ポートVbusと接地ポートGNDとの間に短絡が存在し、かつ、検出抵抗RSの第１端子の電圧V1がプローブ11にかかる電圧V2よりも大きい場合に、第１方向における電流は、電源回路21から検出抵抗RSを通じてプローブ11に電流が流れ、かつ、プローブ11が接地ポートを使用して接地された後に形成される短絡電流である。電源ポートVbusと接地ポートGNDとの間に短絡が存在し、かつ、検出抵抗RSの第１端子の電圧V1がプローブ11にかかる電圧V2よりも小さい場合に、第２方向における電流は、プローブ11から検出抵抗RSを通じて電流が流れ、かつ、検出抵抗RSがスイッチング回路13を使用して接地された後に形成される短絡電流である。

特定的に、プロセッサ23は、ユーザ端末20のペリフェラルインターフェイス25に対して周辺機器30（例えば、充電器）が接続されていることを検知する場合に、抗短絡検出装置10を電源オンするように電源回路21を制御し、かつ、検出抵抗RSの第１端子を非接地（ungrounded）に切替えるようにスイッチング回路13を制御する。この場合には、検出抵抗RSの第１端子の電圧がV1であると仮定されている。電源ポートVbusと接地ポートGNDとの間に短絡故障が発生していない場合に、プローブ11は非接続状態（unconnected state）になり、そして、検出抵抗RSを使用して電源回路21がプローブ11に対して非接続状態で（in an unconnected state）接続される。従って、検出抵抗RSは、グラウンド（ground）とのループを形成せず、そして、検出抵抗RSを通じて流れる電流は存在しない。検出抵抗RSを通じて流れる電流が存在しない場合には、検出回路15におけるオリジナルの出力状態は変化せず、そして、ユーザ端末20は、オリジナルの状態を維持する。

電源ポートVbusと接地ポートGNDとの間に短絡故障が発生する場合には、第１短絡抵抗R8のせいでプローブ11と接地ポートGNDとの間に短絡が存在し、そして、第２短絡抵抗R9のせいで電源ポートVbusとプローブ11との間に短絡が存在している。プローブ11にかかる電圧はV2であると仮定されている。検出抵抗RSの第１端子の電圧V1がプローブ11にかかる電圧V2よりも大きい場合に、電源回路21は、検出抵抗RSと第１短絡抵抗R8とを接続した後でグラウンドとのループ（loop）を形成する。すなわち、検出抵抗RS上には第１方向における電流Is1が存在している。第１検出回路151は、検出抵抗RS上の第１方向における電流Is1を検出し、そして、第１方向における電流Is1を第１電圧Vo1へと変換する。第１方向における電流は、Is1＝（V1−V2）／RSである。オペアンプ（operational amplifier）の仮想短絡（virtual-short-circuit）特性に従って、第１増幅器A1に係る第１入力端A11と第２入力端A12の電圧は等しい。加えて、オペアンプの仮想開回路（virtual-open-circuit）特性に従って、第１増幅器A1に係る第１入力端A11と第２入力端A12へと流れる電流は無く、開回路と同等である。従って、第１入力端A11での電圧は、検出抵抗RSの第１端子での電圧V1に等しい。従って、Vo1＝V1であることが分かる。加えて、Vo1＝V2×R3／（R2＋R3）であるので、V2＝Vo1×（R2＋R3）／R3が当てはまる（hold true）。このようにして、第１方向における電流であるIs1＝（Vo1−Vo1×（R2＋R3）／R3）／RSが得られる。第１方向における電流Is1の式に従って、第１電圧Vo1がゼロである場合には、第１方向における電流Is1も、またゼロである。従って、プロセッサ23は、第１検出回路151の第１電圧Vo1がゼロであるか否かを検出することによって、検出抵抗RSを通じて第１方向において電流が流れるか否かを判断することができる。第１電圧Vo1がゼロでない場合は、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生したことを示しており、そして、次いで、プロセッサ23は、短絡警告を発するか、または、電源回路21をオフにするようにユーザ端末20を制御する。

検出抵抗RSの第１端子での電圧V1がプローブ11にかかる電圧V2よりも小さい場合には、最初に、スイッチング回路13は、検出抵抗RSの第１端子を非接地とするように切替えるので、プローブ11は、検出抵抗RSの分岐回路に接続した後でグラウンドとのループを形成しない。つまり、検出抵抗RSを通じて流れる電流は存在せず、そして、従って、第１電圧Vo1はゼロである。第１電圧Vo1がゼロであることをプロセッサ23が検出する場合には、検出抵抗RSを通じて流れる第１方向における電流が存在しないことだけを示し得ることを理解することができる。しかし、以下の場合は除外され得ない。電源ポートVbusと接地ポートGNDとの間に短絡が存在し、かつ、V1がV2より小さい場合である。従って、第１電圧Vo1がゼロであることを検出する場合に、プロセッサ23は、抗短絡検出装置10への電力供給を停止するように、電源回路21を制御する。加えて、プロセッサ23は、第２イネーブルポート（enabling port）En2を使用してハイレベルの制御信号を出力することによって、第３トランジスタQ3が導通されるように制御し、そして、スイッチング回路13は、検出抵抗RSの第１端子が接地されるように切替える。第２短絡抵抗R9、プローブ11、検出抵抗RS、そして、スイッチング回路13に対して連続的に接続した後で、電源ポートVbusがグラウンドとループを形成するようにである。この場合には、検出抵抗RS上に第２方向における電流Is2が存在し、そして、第２検出回路153は、検出抵抗RS上で第２方向における電流Is2を検出し、かつ、第２方向における電流Is2を第２電圧Vo2へと変換する。

第２方向における電流は、Is2＝（V2−V1）／RSである。オペアンプの仮想短絡特性に従って、第２増幅器A2に係る第１入力端A21と第２入力端A22の電圧は等しい。加えて、オペアンプの仮想開回路特性に従って、第２増幅器A2に係る第１入力端A21と第２入力端A22へと電流が流れていないことは、開回路と同等である。従って、第１入力端A21での電圧は、プローブ11にかかる電圧V2と等しい。従って、Vo2＝V2であることが分かる。加えて、Vo2＝V1×R6／（R7／／（R5＋R6））であるため、V1＝Vo2／R6×（R7／／（R5＋R6））が当てはまる。このようにして、第２方向における電流Is2＝（Vo2−Vo2／R6×（R7／／（R5＋R6）））／RSが得られる。第２方向における電流Is2の式に従って、第２電圧Vo2がゼロである場合には、第２方向における電流Is2も、またゼロである。従って、プロセッサ23は、第２検出回路153の第２電圧Vo2がゼロであるか否かを検出することによって、検出抵抗RSを通じて第２方向において電流が流れているか否かを判断することができる。第２電圧Vo2がゼロでない場合は、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生していることを示しており、そして、次いで、プロセッサ23は、短絡警告を発行するか又は電源回路21をオフするようにユーザ端末を制御する。R7／／（R5＋R6）との表現は、直列に接続されているR5およびR6と、R7を並列に接続した後に得られる総抵抗Rを表している。特定的には、総抵抗Rについて、以下の関係が当てはまる。1／R＝1／R7＋1／（R5＋R6）、つまり、R＝R7×（R5＋R6）／（R5＋R6＋R7）である。

前述の式において、R2は第２抵抗の抵抗値であり、R3は第３抵抗の抵抗値であり、R5は第５抵抗の抵抗値であり、R6は第６抵抗の抵抗値であり、R7は第７抵抗の抵抗値であり、かつ、RSは検出抵抗の抵抗値であることが理解されよう。

図２を参照すると、図２は、抗短絡検出装置10の模式的なフローチャートである。特定的に、抗短絡検出装置10のワークフローは、以下のステップを含んでいる。

ステップS1：ユーザ端末のペリフェラルインターフェイスに対して周辺機器が接続されていることを検出した場合に、プロセッサは、抗短絡検出装置を電源オンするように、ユーザ端末の電源回路を制御し、そして、検出抵抗の第１端子が非接地（ungrounded）とするように切替えるために、スイッチング回路を制御する。

ステップS2：プロセッサは、第１検出回路によって出力された第１電圧を読み取り、そして、第１電圧がゼロより大きいか否か判断する。

ステップS3：第１電圧がゼロより大きい場合に、プロセッサは、検出抵抗上で第１方向における電流が存在すると判断し、そして、ペリフェラルインターフェイスである電力ポートと接地ポートとの間に短絡故障が発生していると判断する。そして、次に、ステップS7を実行する。

ステップS4：第１電圧がゼロ以下である場合には、抗短絡検出装置に対する電力供給を停止するように、ユーザ端末の電源回路を制御し、そして、検出抵抗の第１端子を非接地とするように切替えるために、スイッチング回路を制御する。

ステップS5：プロセッサは、第２検出回路によって出力された第２電圧を読み取り、そして、第２電圧がゼロより大きいか否か判断する。

ステップS6：第２電圧がゼロより大きい場合に、プロセッサは、検出抵抗上で第２方向における電流が存在すると判断し、そして、ペリフェラルインターフェイスである電力ポートと接地ポートとの間に短絡故障が発生していると判断する。

ステップS7：ペリフェラルインターフェイスである電力ポートと接地ポートとの間に短絡故障が発生していると判断された場合には、短絡警告を発するか、または、電源回路をオフにするように、ユーザ端末を制御する。

ステップS8：第２電圧がゼロ以下である場合に、プロセッサは、検出抵抗を通じて電流が流れていないと判断し、そして、ペリフェラルインターフェイスである電源ポートと接地ポートとの間に短絡故障が発生していないと判断する。そして、次に、ステップS1を実行し、かつ、前述のワークフローを繰り返す。

本発明の一実施形態は、さらにユーザ端末20を提供する。図１で示される実施形態における電源回路21、プロセッサ23、ペリフェラルインターフェイス25、および、抗短絡検出装置10を含むものである。ペリフェラルインターフェイス25は、電源ポートVbusと接地ポートGNDを含んでいる。プローブ11は、電源ポートVbusと接地ポートGNDとの間に配置されており、そして、プローブ11の少なくとも一部分が、電源ポートVbusと接地ポートGNDとの間に配置されている。電源ポートVbusは、電源回路21に対して電気的に接続されており、そして、接地ポートGNDを使用して接地（grounding）が行われている。抗短絡検出装置10は、電源回路21とプロセッサ23との両方に対して電気的に接続されており、かつ、プロセッサ23の制御の下で、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生しているか否かを検出する。そして、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生している場合には、短絡警告を発するか、または、電源回路21をオフにするようにユーザ端末20を制御するために、プロセッサ23をトリガする。

図３を参照すると、可能な実施態様において、ペリフェラルインターフェイス25は、別個に配置された、電源ポートVbus、接地ポートGND、および、少なくとも１つの信号ポート251を含んでいる。プローブ11は、電源ポートVbusと接地ポートGNDとの間に配置されている。特定的に、電源ポートVbusと接地ポートGNDは、ペリフェラルインターフェイス25の２つの対向する端部にそれぞれ配置されている。少なくとも１つの信号ポート251は、電源ポートVbusと接地ポートGNDとの間に配置されている。この実施形態において、プローブ11は、電源ポートVbusと、電源ポートVbusに隣接する信号ポート251との間に配置されている。プローブ11は、電源ポートVbusと接地ポートGNDとの間において任意のポート間隔で配置されてよいことが理解されよう。

図４に示すように、可能な実施態様において、プローブ11は、電源ポートVbusの周囲に配置されている。特定的に、プローブ11は、電源ポートVbusの周囲に配置され、プローブ11と電源ポートVbusとの間にリングギャップ（ring cap）111を形成している。電源ポートVbusと接地ポートGNDとの間に短絡故障が発生していない場合に、プローブ11と電源ポートVbusは、ギャップ111によって分離されている。電源ポートVbusと接地ポートGNDとの間に短絡故障が発生している場合、例えば、導電性液体のせいで電源ポートVbusと接地ポートGNDとの間に短絡が存在する場合には、プローブ11の少なくとも一部分が電源ポートVbusと接地ポートGNDとの間に置かれているので、短絡は、また、プローブ11と電源ポートVbusとの間にも存在し、そして、短絡は、また、プローブ11と接地ポートGNDとの間にも存在する。この場合には、プローブ11にかかる電圧V2が形成され、そして、検出抵抗RSの第１端子での電圧V2と電圧V1との電圧差に応じて、第１方向における電流または第２方向における電流が検出抵抗RSを横切って形成されている。このことは、プロセッサ23が、検出回路15により第１方向における電流または第２方向における電流を検出することによって、電源ポートVbusと接地ポートGNDとの間にポート故障が発生しているか否か判断するのを手助けする。

抗短絡検出装置10の構造と機能の実践について、本発明の図１および図２で示された実施形態における関連した説明の参照をなし得ることが理解されよう。ここでは、詳細が繰り返されない。

抗短絡検出装置10において、プローブ11は、電源ポートVbusと接地ポートGNDとの間に配置されており、プローブ11は、検出抵抗RSを使用してユーザ端末20の電源回路21に対して電気的に接続されており、そして、検出回路15により、検出抵抗RS上に短絡電流が存在するか否かを検出することによって、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生しているか否かを判断することができるように、スイッチング回路13は、接地されるように切替えを実行することができる。そして、電源ポートVbusと接地ポートGNDとの間に短絡故障が発生したと判断される場合には、短絡警告を発行するか又は電源回路21をオフにするようにユーザ端末20がトリガされる。このことは、ユーザ端末20の部品およびコンポーネントが短絡故障のせいで損傷されることを効果的に防止することができる。

上記に開示されたものは、本発明の実施形態の単なる例であって、かつ、確かに本発明の請求項に係る範囲を限定するように意図されたものではない。当業者であれば、前述の実施形態を実施するためのプロシージャの全て又はいくらか、および、本発明の請求項に従って成された均等な変更が、本発明の範囲内のものであることを理解できる。

Claims (12)

1. ユーザ端末の電源ポートと接地ポートとの間に短絡が存在するか否かを検出するように構成されている抗短絡検出装置であって、該抗短絡検出装置は、プローブ、検出抵抗、スイッチング回路、および、検出回路を含み、
   前記プローブは、前記電源ポートと前記接地ポートとの間に配置されており、かつ、前記プローブの少なくとも一部分が、前記電源ポートと前記接地ポートとの間に配置されており、
   前記検出抵抗の第１端子は、前記ユーザ端末の電源回路に対して電気的に接続されていて、前記電源回路からの補助電圧を獲得するように構成されており、かつ、前記検出抵抗の第２端子は、前記プローブに対して電気的に接続されており、
   前記スイッチング回路は、前記検出抵抗の第１端子と前記ユーザ端末のプロセッサに対して電気的に接続されており、かつ、前記プロセッサの制御の下で、前記検出抵抗の第１端子を接地するか又は非接地とするか切替えるように構成されており、
   前記検出回路は、前記検出抵抗の２つの端子と前記プロセッサに対して電気的に接続されていて、前記検出抵抗における短絡電流を検出し、かつ、前記短絡電流がゼロでない場合には、前記ユーザ端末を制御して短絡警告を発行するか又は前記電源回路をオフにするために前記プロセッサをトリガするように構成されている、
   抗短絡検出装置。
2. 前記検出回路は、第１検出回路と第２検出回路とを含み、
   前記スイッチング回路が前記検出抵抗の第１端子を非接地とするように切替える場合に、前記第１検出回路は、前記検出抵抗上の第１方向における電流を検出し、かつ、前記第１方向における電流を第１電圧へと変換するように構成されおり、かつ、
   前記スイッチング回路が前記検出抵抗の第１端子を接地されるように切替える場合に、前記第２検出回路は、前記検出抵抗上の第２方向における電流を検出し、かつ、前記第２方向における電流を第２電圧へと変換するように構成されている、
   請求項１に記載の抗短絡検出装置。
3. 前記検出回路は、さらに、ダイオードを含み、前記ダイオードの正極が前記電源回路に対して電気的に接続されており、かつ、前記ダイオードの負極が前記検出抵抗の第１端子に対して電気的に接続されており、
   第１方向における電流は、前記電源回路から前記ダイオードと前記検出抵抗を通じて前記プローブへ流れ、かつ、前記プローブは、第１短絡抵抗を使用して接地されており、
   第２方向における電流は、前記電源ポートから第２短絡抵抗と前記プローブを通じて前記検出抵抗へ流れ、かつ、前記検出抵抗は、前記スイッチング回路を使用して接地されている、
   請求項２に記載の抗短絡検出装置。
4. 前記第１検出回路は、第１増幅器、第１トランジスタ、第１抵抗、第２抵抗、および、第３抵抗を含み、
   前記第１増幅器は、第１入力端、第２入力端、および、出力端を含み、
   前記第１入力端は、前記第１抵抗を使用して前記検出抵抗の第１端子に対して接続されており、
   前記第２入力端は、前記第２抵抗を使用して前記検出抵抗の第２端子に対して接続されており、
   前記出力端は、前記第１トランジスタのベースに対して接続されており、
   前記第１トランジスタのコレクタは、前記第２入力端に対して接続されおり、
   前記第１トランジスタのエミッタは、前記プロセッサに対して電気的に接続されており、かつ、前記第３抵抗を使用して接地されている、
   請求項２または３に記載の抗短絡検出装置。
5. 前記第２検出回路は、第２増幅器、第２トランジスタ、第４抵抗、第５抵抗、および、第６抵抗を含み、
   前記第２増幅器は、第１入力端、第２入力端、および、出力端を含み、
   前記第１入力端は、前記第４抵抗を使用して前記検出抵抗の第２端子に対して接続されており、
   前記第２入力端は、前記第５抵抗を使用して前記検出抵抗の第１端子に対して接続されており、
   前記出力端は、前記第２トランジスタのベースに対して接続されており、
   前記第２トランジスタのコレクタは、前記第２入力端に対して接続されており、
   前記第２トランジスタのエミッタは、前記プロセッサに対して電気的に接続されており、かつ、前記第６抵抗を使用して接地されている、
   請求項２または３に記載の抗短絡検出装置。
6. 前記スイッチング回路は、第３トランジスタと第７抵抗を含み、
   前記第３トランジスタのベースは、前記プロセッサに対して電気的に接続されており、
   前記第３トランジスタのコレクタは、前記検出抵抗の第１端子に対して接続されており、かつ、
   前記第３トランジスタのエミッタは、前記第７抵抗を使用して接地されている、
   請求項５に記載の抗短絡検出装置。
7. 前記検出抵抗の第１端子での電圧が前記プローブの位置における電圧よりも大きい場合に、前記検出抵抗上の電流の方向は前記第１方向であり、
   前記検出抵抗上の前記第１方向における電流と前記第１電圧との間の関係は、
   Ｉｓ１＝（Ｖｏ１−Ｖｏ１×（Ｒ２＋Ｒ３）／Ｒ３）／ＲＳであり、
   ここで、Ｉｓ１は前記検出抵抗上の前記第１方向における電流であり、Ｖｏ１は前記第１電圧であり、Ｒ２は前記第２抵抗の抵抗値であり、Ｒ３は前記第３抵抗の抵抗値であり、ＲＳは前記検出抵抗の抵抗値である、
   請求項４に記載の抗短絡検出装置。
8. 前記検出抵抗の第１端子での電圧が前記プローブの位置における電圧よりも小さい場合に、前記検出抵抗上の電流の方向は前記第２方向であり、
   前記検出抵抗上の前記第２方向における電流と前記第２電圧との間の関係は、
   Ｉｓ２＝（Ｖｏ２−Ｖｏ２／Ｒ６×（Ｒ７／／（Ｒ５＋Ｒ６）））／ＲＳであり、
   ここで、Ｉｓ２は前記検出抵抗上の前記第２方向における電流であり、Ｖｏ２は前記第２電圧であり、Ｒ５は前記第５抵抗の抵抗値であり、Ｒ６は前記第６抵抗の抵抗値であり、Ｒ７は前記第７抵抗の抵抗値であり、ＲＳは前記検出抵抗の抵抗値である、
   請求項６に記載の抗短絡検出装置。
9. ペリフェラルインターフェイスを含むユーザ端末であって、該ユーザ端末は、抗短絡検出装置をさらに含み、該抗短絡検出装置は、プローブ、検出抵抗、スイッチング回路、および、検出回路を含み、前記ペリフェラルインターフェイスは、電源ポートと接地ポートとを含み、前記プローブは、前記電源ポートと前記接地ポートとの間に配置されており、かつ、前記プローブの少なくとも一部分が、前記電源ポートと前記接地ポートとの間に配置されており、
   前記検出抵抗の第１端子は、前記ユーザ端末の電源回路に対して電気的に接続されていて、前記電源回路からの補助電圧を獲得するように構成されており、かつ、前記検出抵抗の第２端子は、前記プローブに対して電気的に接続されており、
   前記スイッチング回路は、前記検出抵抗の第１端子と前記ユーザ端末のプロセッサに対して電気的に接続されており、かつ、前記プロセッサの制御の下で、前記検出抵抗の第１端子を接地するか又は非接地とするか切替えるように構成されており、
   前記検出回路は、前記検出抵抗の２つの端子と前記プロセッサに対して電気的に接続されていて、前記検出抵抗における短絡電流を検出し、かつ、前記短絡電流がゼロでない場合には、前記ユーザ端末を制御して短絡警告を発行するか又は前記電源回路をオフにするために前記プロセッサをトリガするように構成されている、
   ユーザ端末。
10. 前記抗短絡検出装置は、請求項２乃至８いずれか一項に記載の抗短絡検出装置である、
    請求項９に記載のユーザ端末。
11. 前記プローブは、前記電源ポートと前記接地ポートとの間に配置されている、
    請求項９または１０に記載のユーザ端末。
12. 前記プローブは、前記電源ポートの周囲に配置されている、
    請求項９または１０に記載のユーザ端末。

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