JP6498043B2

JP6498043B2 - 電子機器

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Publication number: JP6498043B2
Application number: JP2015110801A
Authority: JP
Inventors: 和志藤本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-05-29
Filing date: 2015-05-29
Publication date: 2019-04-10
Anticipated expiration: 2035-05-29
Also published as: JP2016224730A; US9652702B2; US20160350634A1

Description

本発明は、複数のコントロールチップを縦列接続した電子機器に関するものである。

ワードプロセッサ、パーソナルコンピュータ、ファクシミリ等に於ける情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行うプリンタが広く使用されている。

プリンタの記録方式としては様々な方式が知られている。中でも、用紙等の記録媒体に非接触記録が可能である、カラー化が容易である、静粛性に富む等の理由から、インクジェット方式が近年特に注目されている。また、その構成としては、記録命令に応じてインクを吐出する記録ヘッドを装着し、用紙等の記録媒体の送り方向と交差する方向に往復走査しながら記録を行うシリアル型インクジェット記録方式が、安価で小型化が容易などの点から一般的に広く用いられている。

上記のようなインクジェット記録装置では、インク滴を吐出するノズルの集積密度をあげながら、１ドットあたりのインク吐出量を小さくすることで、更なる高解像度画像の記録を実現する。また、より高い画質を得るために、基本となる４色インク（シアン、マゼンタ、イエロー、ブラック）の他に、これらの染料濃度を低くした淡インク、更にはレッド、グリーン、ブルー等の特色インクを同時に記録する等の多彩な技術が展開されている。

また、この高画質化が進むと記録スピードの低下が懸念される。しかし、係る問題は、記録素子の多数化や駆動周波数の向上、記録ヘッドの往復の走査時に記録を行う両方向記録の様な記録技術の採用、記録用紙の搬送速度の高速化により良好な結果が得られるようになってきている。

また、インクジェット記録装置における更なる高速化を目的として、複数のコントローラチップ（以下、単にチップ）を接続してシステムを構成し、さまざまな処理や、端子の機能を分散させるケースが増えてきている。

複数のチップを接続して構成されたシステムについては、それぞれの機能に特化したチップを用意して構成する方法もあるが、同一チップを用いて前記のシステムを構成できた方が、開発負荷的にも、費用的にも望ましいケースもある。また、システムを複数のチップで構成する場合、それぞれのチップで発生しうるエラー状態をどの様に共有し、管理するかが重要となってくる。特にシステムの制御を司るＣＰＵが適切な制御を行えなくなった場合、記録ヘッドの制御や、モーター制御が正常に行えなくなり、本体の故障につながる可能性がある。こういった状態を回避するために、一般的にはウォッチドックタイマを用いて、ＣＰＵを監視し、問題が生じた場合に自動的にリセットをかける監視方法が一般的によく使われている。

しかしながら、システムが複数のチップで構成される場合、チップ内のＣＰＵが適切な制御を行えなくなった場合、その状態を、互いのチップでどの様に共有して、システム全体をどの様に安全に止めるか重要な問題である。こういった状態を想定して、例えば、特許文献１では、一つのウォッチドックを用いて、少なくとも２つのマイクロコントローラを監視する方法が開示されている。ウォッチドックは、第１のマイクロコントローラに割り当てられ、所定期間の時間間隔内での第１のマイクロコントローラのメッセージの通知を監視する。第１のマイクロコントローラによりウォッチドックに通知されたメッセージは、第１のマイクロコントローラと、第１のマイクロコントローラと接続された第２のマイクロコントローラと、の間の通信の結果として形成される寄与を含む。前記寄与に基づいて、ウォッチドックは、第２のマイクロコントローラが正しく動作しているかを検査する手法が開示されている。

特表２０１３−５４１０８９号公報

しかしながら、特許文献１においては、複数のコントローラを一つのウォッチドックタイマにより監視する構成が可能ではあるが、第２のコントローラが正常に動作しているかどうかは、第１のコントローラとの通信によってしか判別できない。このため、仮に第１のコントローラにエラーが発生した場合に、第２のコントローラとの通信が出来なくなる事で、第２のコントローラが制御不能となってしまう可能性がある。

何らかのエラーが発生したときにシステム全体で共有することができれば、そのシステムは、エラーに応じた適切な処理を行うことができる。例えば、通信が出来ない理由が、静電気等の影響で通信が一瞬途切れただけの状態であれば、リトライ動作などを行って再度通信の確立を行う様にすれば良い。一方、ウォッチドックタイマが動作しコントローラのリセットが発生した事で通信ができない状態になってしまっているのであれば、大きな電力を消費するモーター、ヘッド等への電力供給を早急に停止させ、システム全体を安全な状態にすることが求められる。

そのため、複数個のコントローラを用いて構成されたシステムにおいては、特定のコントローラで何らかの原因でエラーが発生し、ウォッチドックタイマが動作した場合、その事をシステム全体で適切に共有するための技術が求められる。

この課題を解決するため、例えば本発明の電子機器は以下の構成を備える。すなわち、
複数のコントロールチップが縦列接続された電子機器であって、
第１のコントロールチップの下流側に第２のコントロールチップが配置され、且つ、前記第２のコントロールチップの下流側に第３のコントロールチップが配置され、
前記第２のコントロールチップは、
ウォッチドッグタイマと、
下流側に位置する前記第３のコントロールチップのウォッチドッグタイマが発生する割り込み信号と、自チップが有するウォッチドックタイマが発生する割り込み信号との論理和信号を、前記自チップが有するウォッチドッグタイマから割り込み信号として、上流側に位置する前記第１のコントロールチップに供給するための伝達部とを有する。

本発明によれば、複数のコントローラチップを縦列接続した電子機器において、いずれかのチップで発生したエラー状態となった場合であっても、少なくともそのエラーとなったチップより上流側のチップ間では、エラーチップの存在を共有する事が可能となる。

インクジェット記録装置の主要機構部分を示す図。複数チップ接続構成の関係を示す図。コントロールチップのWDT_INT切り替え部周辺を示す図。ウォッチドック割り込み信号とリセット信号との関係を示す図。３つ目のコントロールチップでエラーが発生した場合の信号伝達に係る構成を示す図。３つ目のコントロールチップでエラーが発生した場合の処理の流れを示す図。第２の実施形態におけるシステムの構成を示す図。第２の実施形態におけるエラー発生時の処理の流れを示す図。第３の実施形態におけるシステム構成を示す図。第３の実施形態におけるエラー発生時の処理の流れを示す図。

以下、添付図面に従って本発明に係る実施形態を詳細に説明する。

図１は、実施形態が適用する電子機器としての記録装置の主要な構成を示す図である。図１において、符号１は、インクを吐出する複数のノズルからなるノズル列を有する記録ヘッドである。符号２は、記録ヘッド１を搭載し、記録媒体の搬送方向と直交する走査方向に記録ヘッド１を走査するキャリッジである。符号３は記録された記録媒体を記録装置の外へ搬送する時に用いる排紙ローラ、符号４は記録面の底面に位置するプラテンである。符号５は、記録用紙などの記録媒体１５を押さえるために用いられる紙押さえローラである。符号６は記録紙を搬送する用紙搬送ローラである。符号７は用紙搬送ギア、符号８は用紙搬送ギア７と用紙搬送モーターギア９を介して用紙搬送ローラ６を駆動する用紙搬送モーターである。符号１０は用紙搬送モーター８に同期して回転するエンコーダフィルムであり、用紙搬送エンコーダ１１を用いてエンコーダフィルムに記されたスリットの検知を行い、検知信号を発生する。この信号は、用紙搬送モーターの位置の検出と、記録タイミングの生成に使用される。符号１２はキャリッジ２を固定するシャフト、符号１３はキャリッジ２をその一部に固定し、案内するためのベルト、符号１４はベルト１３を回転させるためのモーターである。

図２は、実施形態における記録装置の基板上に実装させた制御部のブロック構成図である。制御部は、複数個（図示では符号１７，３１，４５の３つ）の同一構成のコントロールチップ（以下、単にチップ）を縦列に接続したマルチチップ構成を有する。

チップ１７は、プログラムに従って処理を実行するＣＰＵ１９、外部装置との通信を行うためのＩ／Ｆ処理部１８、描画処理や２値化処理等を行う画像処理部２１、印刷装置の記録ヘッドの駆動を制御するためのヘッド制御部２２を有する。また、チップ１７は、記録ヘッドや記録媒体を搬送するモーターの制御、並びに、モーターの回転速度や位置を検出するモーター・センサー制御部２３、他のチップとの通信を行うためのチップ間通信部２４を有する。また、チップ１７は、各回路への必要な周波数のクロック信号を発生するクロック制御部２５、ＣＰＵ１９へのリセット信号の供給を制御するリセット制御部２６、ウォッチドッグタイマ部２８、割り込み制御部２７を有する。また、チップ１７は、ＩＯ切り替え部３０、及びＩＯ切り替え部３０を制御するＩＯ制御部２９を有する。

また、チップ１７には、ＣＰＵ１９が実行するプログラムを格納したＲＯＭ及びワークエリアとして使用するＲＡＭで構成される外部メモリ２０が接続されている。また、チップ１７には、チップ３１やチップ４５への電力供給や、記録ヘッド１の駆動や、記録ヘッド１並びに記録媒体１５の搬送を行うモーター等の、大きな電力を消費する部分への電力供給を制御するための電源制御部７０が接続されている。そして、チップ１７には、印刷データの発生源であるＰＣ等のホスト１６が接続されている。接続形態は、ネットワークインターフェース、ＵＳＢインターフェース等があり、その種類は問わない。また、チップ１７には、そのチップ１７をリセットするためのリセットＩＣ５９が接続されている。

以上がチップ１７の構成とそれに接続された構成要素の説明である。チップ３１、チップ４５は、チップ１７と同じである。従って、図示の符号３２乃至４３、４６乃至５７は、符号１８乃至３０と同じであるので説明は省略する。ただし、チップ３１、４５には図示のごとく、用紙搬送エンコーダ１１、用紙搬送モーター９、記録ヘッド１、キャリッジエンコーダ６０、キャリッジモーター１４が接続されている。また、外部メモリ４４，５８を構成するＲＯＭには、それぞれのチップに特化したプログラムが格納されることになる。

ホスト１６と接続されるチップ１７のリセットは上記のようにリセットＩＣ５９からの信号によりリセットされる。そして、チップ１７に接続される２番目、３番目のチップ３１，４５のチップリセットは、それぞれの前段（上流側）のチップにより制御される。

それぞれのチップは、チップ間通信部２４、３７、５１によって接続され各チップ間で制御コマンドのやり取りや、データ転送が行われる。

また、このチップ１７は、ＩＦ処理部１８を介して、ホスト１６から送信された制御コマンドや記録データの受信処理を行う。そして、チップ１７のＣＰＵ１９は、ホスト１６から受信された制御コマンドを解析し、この制御コマンドに従って記録装置の制御を行う。尚、外部メモリ２０には、上記ＣＰＵ１９が動作するためのプログラムや記録制御回路部２３の制御に必要な各種テーブルなどが格納されている。また、チップ３１や、チップ４５にもＣＰＵ３２、４６が内蔵され、それぞれのチップで必要なプログラムや各種テーブル等が外部メモリ４４、５８に格納されている。

受信された記録データはチップ間通信部２４、３７、５１を通じて、後段（下流側）のチップ３１やチップ４５に送られ、記録方法に応じた各種の画像処理が施された上で外部メモリ４４、５８に一旦格納される。外部メモリ４４、５８には、少なくとも１走査分の記録ヘッド１を駆動するための記録データが格納されている。さらに、マルチパス記録を行うため、又は記録データを２つのノズルに分配して記録するためなどに用いられる画像マスク等も格納されている。

記録ヘッドに接続されているチップ３１、４６内のＣＰＵ３２、４６は、チップ１７からのデータに基づき、印刷処理を実行する。具体的には、ＣＰＵ３２、４６は、外部メモリ４４，５８のＲＡＭに、印刷用の画像データの生成、格納を行う。また、用紙搬送エンコーダ１１やキャリッジエンコーダ６０からの信号を基にモーター・センサー制御部３６、５０は記録タイミング信号を生成する。この記録タイミング信号の発生をトリガに、ＣＰＵ３２、４６は、外部メモリ４４，５８に格納された記録データを、ヘッド制御部３５、４９を介して記録ヘッド１へ送信することで印刷処理を行う。

［第１の実施形態］
以下、図２及び図３に従って第１の実施形態の詳細な制御方法について説明する。

第１の実施形態では、電子機器として、３チップを縦列接続するシステム（印刷装置）を例として示す。３チップを用いたシステムを構成する事で、メモリ帯域、画像処理機能、端子機能を分散して処理させる事が可能となり、システム全体の処理能力の向上と、使用可能なＩＯ数を増加させる事が可能となる。

ホスト１６と接続されている１番目のチップ１７は、主にＩ/Ｆ処理や電源制御等のシステム全体を管理するメインチップとしての役割を果たし、そのリセットについては外部ICによるリセット制御が行われる。また、２番目以降のチップ３１、及び４５については、主にモーターやセンサー制御、記録ヘッドの駆動制御等を行うサブチップとしての役割を果たす。また、チップ３１、及び４５については、自チップの前段に位置するチップの汎用のＩＯを用いてリセット制御信号が行われる。また、リセット制御を行う端子は汎用のＩＯの為、リセット状態では入力状態で、システムが起動後に出力に切り替えて使用される。この為、端子を出力に切り替えて制御できる状態にするまでの論理を固定しておく必要があり、外部抵抗を用意して固定する。また、固定する論理は、チップがリセット状態の時に、リセット信号が接続されている対向チップがリセットされる論理とする。こうする事で、例えば、２番目のチップ３１がリセットされた場合、２番目のチップでリセット制御している３番目のチップ４５も自動的にリセットされる構成とする事が可能となる。

図３に、チップ３１のウォッチドックタイマ部４１の周囲の構成と、チップ１７、４５との接続例を示す。ウォッチドックタイマ部４１は、ウォッチドックタイマ機能によってエラーを検知した場合、WDT_INT信号を出力する機能を有する。WDT_INT切り替え部６１は、論理回路６３を有する。この論理回路６３は、自チップのウォッチドックタイマ部４１で生成されるWDT_INT信号と、後段につながっているチップ４５から出力されてコントロールチップ３１へ入力されるWDT_INT外部入力信号とを論理和の演算するＯＲゲートを有する。そして、論理回路６３は、その論理和信号を、コントローラチップ１７へWDT_INT外部出力信号として出力する。このように、論理回路６３により、下段に位置するコントローラチップで発生したウォッチドックタイマの割り込み信号WDT_INTがファームウェアの介在なく先頭（最上流）のコントローラチップまで供給することが可能になる。つまり、WDT_INT切り替え部６１は、自チップと下流側のチップそれぞれのウォッチドッグタイマからの割り込み信号を上流側のチップに伝達する伝達部として機能する。また、割り込み制御部４０は、後段のコントローラチップからWDT_INT信号を受信した場合、その信号を受信したことを示すことを自チップのＣＰＵに通知する通知部として機能する。具体的には、後段のコントローラチップからWDT_INT信号を受信した場合、割り込み制御部４０は割り込み信号をＣＰＵに供給する。

また、この対向チップへ出力されるWDT_INT信号は、IO制御部４２で生成される起動完了通知信号とWDT_INT切り替え部６１のセレクタ６２において、切り替えてＩＯを共有する。各コントロールチップの電源が投入され起動が完了した場合は、この信号をＣＰＵから制御する事によって、各コントロールチップの起動状態を示す信号として使用するが、起動完了後にはウォッチドックタイマの割り込み信号を伝達する信号に切り換える。この為、本実施形態における機能を実現する為に、新たに別の信号を用意する事無く、他のコントロールチップのエラー状態を共有する事が可能となる。

図４にウォッチドックタイマの機能によってエラーを検出し、実際にシステムリセットがされるまでのタイミングチャートを示す。実際にエラーを検出すると、ウォッチドックタイマ部４１から出力されるWDT_INT信号がアサートされる。実施形態では、この段階ですぐにシステムのリセットがかかる訳ではない。つまり、WDT_INT信号がアサートされてからリセット制御部３９に対して各モジュールのリセット処理を実行させる為の制御信号WD_RST_EN信号がアサートされるまで、所定の時間がかかるようにした。この時間は、外部から適宜設定できるようにしても良い。そして、この時間を利用し、エラーが発生したチップよりも前段に位置するチップ間で、エラー発生を共有する。図４では一例として、エラーが発生してWDT_INT信号がアサート後、１０秒後にリセットされるタイミングチャートを記載している。この時間があれば、外部に出力されるWDT_INTを利用して対向チップとのエラー状態の共有は十分に実施する事ができる。

以下、具体的な構成図を示した図５と、処理の流れを示した図６に従って、３チップ目のチップ４５においてエラーが発生し、ウォッチドックタイマが動作した場合の例を説明する。３チップ目のチップ４５でウォッチドックタイマが動作すると、WDT_INT#3信号が、２チップ目のチップ３１のWDT_INT切り替え部６１にある論理回路を通過して、１番目のチップ１７へ到達する。この結果、システム全体を管理している１番目のチップ１７は、２番目以降のチップにエラーが発生していること認識可能となる。また、並行して３番目のチップ４５は、適当な時間が経過（実施形態では１０秒）してから、ウォッチドック機能によってチップ全体がリセットされる。１番目のチップ１７は、後段チップからのウォッチドックの割り込み信号WDT_INT信号を受信したことに応じて、電源制御部７０を制御し、大きな電力を消費するモーターや、ヘッド等への電力供給を停止させる。この電力供給の制御処理を開始するタイミングは、３番目のチップ４５がリセットされるタイミングより十分に早い。つまり、３番目チップ４５がリセットされる以前に、システム全体を安全な状態に移行させることが可能となる。そして、チップ１７は、係る制御を行った後、後段チップへ順次アクセスを試していく事で、どのチップでエラーが発生したかを把握する事ができるようになる。また、全チップが正常になったことを受けて、チップ１７は電源制御部７０を制御し、電力供給を行い、再び印刷可能状態に復帰する。

［第２の実施形態］
第２の実施形態では、最上流のチップに並列に２チップが接続され、且つ、それぞれのチップに更に縦列にチップが接続されている構成を例として示す。また、第２の実施形態では、４チップ目のチップにおいてエラーが発生し、ウォッチドックタイマが動作した場合を例として示す。記録装置の具体的な構成を図７に示す。以下、処理の流れを示した図８に従って説明する。

今、４チップ目のチップ６４でウォッチドックタイマによるエラーを検知すると、WDT_INT#4信号が、チップ４５、チップ３１のWDT_INT切り替え部にある論理回路を通過して１番目のチップ１７へ到達する。信号が到達後、システム全体を管理している１番目のチップ１７は、２番目以降のチップでエラーが発生していること認識する。また、並行してチップ６４はウォッチドック機能によってチップ全体がリセットされる。合わせて、チップ６４によってリセットの制御を行っているチップ６５もリセットされ、チップ６４及びチップ６５は安全な状態に変化させる事ができる。１番目のチップ１７は、第１の実施形態と同様に後段チップからのウォッチドックの割り込み信号WDT_INT信号を受信したことに応じて、電源制御部７０を制御し、大きな電力を消費するモーターや、ヘッド等への電力供給を停止させる。この結果、システム全体を安全な状態に移行させることができる。この後、チップ１７は、後段チップへ順次アクセスを試していく事で、どのチップでエラーが発生したかを把握する事ができる。

本第２の実施形態においては、チップ４５までのアクセスは確認できるが、チップ６４へのアクセスは、チップ６４にリセットが入り初期状態となっている為、正しくアクセスする事が出来ず、チップ６４でエラーが発生した事を確認する事ができる。

［第３の実施形態］
第３の実施形態では、３チップが縦列に接続されているシステムにおいて、２チップ目においてウォッチドックタイマが動作した場合を例として示す。具体的な構成図は、図９に示す。本第３の実施形態では、記録動作に必要なモーター・エンコーダ―制御、及びヘッド制御をチップ３１、チップ４５で分散して処理させる場合を例として示している。こうする事で、システム全体の処理を分散化させる事が可能となり、より高速な記録動作が可能となる。

通常、記録動作時は、チップ１７に入力されるデータに基づいて、記録装置内のモーターやエンコーダ、ヘッド制御等を動作させ記録用紙へ記録を行う。しかしながら、記録動作の途中で、エラーが発生し、ウォッチドックタイマが動作した場合、用紙を送っている用紙搬送モーター９や、記録ヘッドの動作制御を行っているキャリッジモーター１４が止まってしまうことになる。また、それぞれのモーターの位置検出に使用されるエンコーダも止まってしまう。その為、記録途中の用紙も意図しない状態で止まり、次に復帰した時に問題となる場合がある。

システム全体をコントロールしているチップ１７でウォッチドックタイマが動作した場合は、システム全体に対して再起動をかける事が可能となり、メカの初期化も行われ、記録途中の用紙は正常に処理される。しかしながら、例えば、本第３の実施形態の様に２チップ目のチップ３１でエラーが発生し、ウォッチドックタイマが動作した場合は、その後の再起動処理の手順を正しく行う必要がある。具体的には、途中で止まっている記録ヘッドの退避や、記録用紙を強制的に排出する処理が必要となる。

以下、処理の流れを示した図１０に従って説明する。２チップ目のチップ３１でウォッチドックタイマによるエラーを検知すると、WDT_INT#2信号が、１チップ目１７へ出力される。その後、システム全体を管理している１番目のチップ１７は、２番目以降のチップでエラーが発生していること認識する。また、並行してチップ３１は所定時間経過後にウォッチドック機能によってチップ全体がリセットされる。合わせて、チップ３１によってリセットの制御を行っているチップ４５もリセットされ、チップ３１及びチップ４５は安全な状態に変化させる事ができる。チップ１７は、第１の実施形態と同様である。つまり、チップ１７は、後段のチップからのウォッチドックの割り込み信号WDT_INT信号を受信後、電源制御部７０を制御し、まずは大きな電力を消費するモーターや、ヘッド等への電力供給を一旦停止させ、システム全体を安全な状態に移行させる。そして、チップ１７は、後段チップへ順次アクセスを試し２番目のチップ３１でエラーが発生している事を把握する。

チップ１７は、２番目のチップ３１でエラーを通知した後、システムとして問題が無いようであれば、チップ３１の再起動処理を行う。チップ１７は、チップ３１との通信が出来るようになった後、続けて３番目のチップ４５の再起動処理を行うが、並行して２番目のチップ３１のメカの初期化処理を実施する。また、チップ４５が通信可能となった後も同様に、チップ４５のメカの初期化処理を実施する。この様な構成を有する事で、モーターやセンサー、記録ヘッドを制御しているチップでエラーが発生し、チップの再起動が必要な状況となった場合、少なくともエラーが発生したチップよりも前段のチップ間でエラー状態の共有することができる。故に、エラーが発生した時の記録装置の状態に応じて、記録ヘッドや記録用紙を退避させるなどして、装置の状態をより安全な状態にする事が可能となる。

以上述べた様に、本実施形態によれば、複数のチップを接続して構成されたシステムにおいて、いずれかのチップで発生したエラー状態をCPUの介在無しに最上流のチップまで通知する事が可能となり、エラー状態の共有が可能となる。また、エラーが発生したチップを含む下流のチップをリセットする構成を有する事で、どのチップでエラーが発生してもシステム全体を安全に停止、または再起動させる事が可能となる。また、起動完了通知信号と機能を共有する事で、前記機能を実現するために、新たな専用の端子を用意する事なく実現が可能となる。

１７、３１，４５、６４，６５…コントロールチップ、１６…ホスト、１９，３２，４６…ＣＰＵ、２８，４１、５５…ウォッチドッグタイマ部、２７，４０，５４…割り込み制御部、３０，４３，５７…ＩＯ切り替え部、２７，４０、５４…割り込み制御部

Claims

複数のコントロールチップが縦列接続された電子機器であって、
第１のコントロールチップの下流側に第２のコントロールチップが配置され、且つ、前記第２のコントロールチップの下流側に第３のコントロールチップが配置され、
前記第２のコントロールチップは、
ウォッチドッグタイマと、
下流側に位置する前記第３のコントロールチップのウォッチドッグタイマが発生する割り込み信号と、自チップが有するウォッチドックタイマが発生する割り込み信号との論理和信号を、前記自チップが有するウォッチドッグタイマから割り込み信号として、上流側に位置する前記第１のコントロールチップに供給するための伝達部と
を有することを特徴とする電子機器。
前記第２のコントロールチップは、自チップのウォッチドッグタイマが割り込み信号を発生した場合、自チップと下流側に位置する前記第３のコントロールチップをリセットすることを特徴とする請求項１に記載の電子機器。
前記第２のコントロールチップは、自チップのウォッチドッグタイマが割り込み信号を発生した場合、予め設定された時間が経過してから、自チップをリセットするリセット制御部を有することを特徴とする請求項１又は２に記載の電子機器。
前記第２のコントロールチップは、下流側の前記第３のコントロールチップから割り込み信号を受信した場合、自チップのＣＰＵに割り込み信号の入力を通知する通知部を有することを特徴とする請求項１乃至３のいずれか１項に記載の電子機器。
前記第２のコントロールチップは、互いに通信するための通信部を有することを特徴とする請求項１乃至４のいずれか１項に記載の電子機器。
前記第１のコントロールチップは、外部装置からの印刷データの受信処理を行い、下流に位置する前記第２のコントロールチップと前記第３のコントロールチップの少なくとも１つは、前記通信部を介して受信した印刷データに基づく印刷を行うヘッドの制御を行うことを特徴とする請求項５に記載の電子機器。
前記第２のコントロールチップは、用紙の搬送に関する制御を行い、前記第３のコントロールチップは、前記ヘッドを走査するキャリッジの制御を行うことを特徴とする請求項６に記載の電子機器。
前記第１のコントロールチップは、下流側の前記第２のコントロールチップから割り込み信号を受信した場合、前記ヘッド、モーターの駆動のための電力供給の停止を行うことを特徴とする請求項６または７に記載の電子機器。
前記第１のコントロールチップは、前記複数のコントロールチップの最上流に位置することを特徴とする請求項１乃至８のいずれか１項に記載の電子機器。
前記第１のコントロールチップと前記第３のコントロールチップも、前記ウォッチドッグタイマと前記伝達部とを有することを特徴とする請求項１乃至９のいずれか１項に記載の電子機器。
前記第１のコントロールチップと前記第２のコントロールチップと前記第３のコントロールチップは、同一の構成であることを特徴とする請求項１乃至１０のいずれか１項に記載の電子機器。
前記電子機器は、用紙に印刷を行う印刷装置であることを特徴とする請求項１乃至１１のいずれか１項に記載の電子機器。