JP6461030B2 - 電子装置及び電子装置の製造方法 - Google Patents

電子装置及び電子装置の製造方法 Download PDF

Info

Publication number
JP6461030B2
JP6461030B2 JP2016051228A JP2016051228A JP6461030B2 JP 6461030 B2 JP6461030 B2 JP 6461030B2 JP 2016051228 A JP2016051228 A JP 2016051228A JP 2016051228 A JP2016051228 A JP 2016051228A JP 6461030 B2 JP6461030 B2 JP 6461030B2
Authority
JP
Japan
Prior art keywords
hole
layer
protective layer
electronic device
protective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016051228A
Other languages
English (en)
Other versions
JP2017164839A (ja
Inventor
明 藤本
明 藤本
直文 中村
直文 中村
民雄 池橋
民雄 池橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2016051228A priority Critical patent/JP6461030B2/ja
Priority to US15/250,519 priority patent/US9914637B2/en
Publication of JP2017164839A publication Critical patent/JP2017164839A/ja
Application granted granted Critical
Publication of JP6461030B2 publication Critical patent/JP6461030B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0064—Constitution or structural means for improving or controlling the physical properties of a device
    • B81B3/0067—Mechanical properties
    • B81B3/0075—For improving wear resistance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00277—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS
    • B81C1/00293—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS maintaining a controlled atmosphere with processes not provided for in B81C1/00285
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00642—Manufacture or treatment of devices or systems in or on a substrate for improving the physical properties of a device
    • B81C1/0065—Mechanical properties
    • B81C1/00674—Treatments for improving wear resistance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0221—Variable capacitors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0228—Inertial sensors
    • B81B2201/0235—Accelerometers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0307—Anchors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0315—Cavities
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/015—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0118—Processes for the planarization of structures
    • B81C2201/0123—Selective removal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/05—Temporary protection of devices or parts of the devices during manufacturing
    • B81C2201/053—Depositing a protective layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0136—Growing or depositing of a covering layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0145—Hermetically sealing an opening in the lid

Description

本発明の実施形態は、電子装置及び電子装置の製造方法に関する。
半導体基板上に可変キャパシタ等のＭＥＭＳ（micro electro-mechanical systems）素子が形成された電子装置が提案されている。
上述した電子装置では、可動部分を有する素子部（ＭＥＭＳ素子部）が保護膜で覆われており、保護膜の内側にはキャビティが形成されている。
しかしながら、従来の電子装置では、必ずしも適切な保護膜が設けられているとは言えなかった。
特開２０１２−２１８１４７号公報
適切な保護膜を有する電子装置及び電子装置の製造方法を提供する。
実施形態に係る電子装置は、下地領域と、前記下地領域上に設けられ、可動部分を有する素子部と、前記素子部を覆い、その内側にキャビティを形成する保護膜と、を備え、前記保護膜は、前記下地領域の主面に対して平行な方向に延伸し、前記素子部の周囲に対応して複数の第１の穴が設けられた第１の保護層と、前記第１の保護層上に設けられ且つ前記第１の穴を塞ぐ第２の保護層とを含み、前記第１の穴を構成する面のうち、前記下地領域の主面に対して非平行な面は、前記第１の保護層である。
第１の実施形態に係る電子装置の構成を模式的に示した断面図である。 第１の実施形態に係る電子装置の構成を模式的に示した平面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係り、第２の保護層によって穴を封止したときの第１の構成例を模式的に示した断面図である。 第１の実施形態に係り、第２の保護層によって穴を封止したときの第２の構成例を模式的に示した断面図である。 第１の実施形態に係り、穴の内部に柱状部を設けたときの第１の構成例を模式的に示した平面図である。 第１の実施形態に係り、穴の内部に柱状部を設けたときの第１の構成例を模式的に示した断面図である。 第１の実施形態に係り、穴の内部に柱状部を設けたときの第２の構成例を模式的に示した平面図である。 第１の実施形態に係り、穴の第１の変更例の構成を模式的に示した平面図である。 第１の実施形態に係り、穴の第２の変更例の構成を模式的に示した平面図である。 第１の実施形態に係り、穴の第３の変更例の構成を模式的に示した平面図である。 第１の実施形態の変更例に係る電子装置の構成を模式的に示した断面図である。 第２の実施形態に係る電子装置の構成を模式的に示した断面図である。 第２の実施形態に係り、第１の保護層の第１の構成例を模式的に示した断面図である。 第２の実施形態に係り、第１の保護層の第２の構成例を模式的に示した断面図である。 第２の実施形態に係り、第１の保護層の第２の構成例を模式的に示した断面図である。 第２の実施形態の変更例に係る電子装置の構成を模式的に示した断面図である。
以下、図面を参照して実施形態を説明する。
（実施形態１）
まず、第１の実施形態に係る電子装置について説明する。本実施形態の電子装置は、可変キャパシタとして用いられ、ＭＥＭＳ技術によって形成される。可変キャパシタは、例えば、加速度センサとして用いられる。
図１は、第１の実施形態に係る電子装置の構成を模式的に示した断面図である。図２は、第１の実施形態に係る電子装置の構成を模式的に示した平面図である。図２のＡ−Ａ線に沿った断面が、概ね図１の断面図に対応する。
図に示すように、下地領域１０には、半導体基板１１及び絶縁領域１２が含まれている。半導体基板１１の表面領域にはＭＯＳトランジスタ１３が形成され、絶縁領域１２には配線１４が形成されている。すなわち、下地領域１０には、ＭＯＳトランジスタ１３及び配線１４を含む回路が設けられている。この回路には、後述する可変キャパシタ２０を駆動するための駆動回路が含まれている。絶縁領域１２には、層間絶縁膜１５及び下地絶縁膜１６が含まれている。
下地領域１０上には、可動部分を有する素子部として、可変キャパシタ２０が設けられている。この可変キャパシタ２０は、下地領域１０の主面に平行な方向に交互に配列された複数の固定電極２１及び複数の可動電極２２を有している。固定電極２１及び可動電極２２はいずれも櫛歯状の平面パターンを有しており、隣接する固定電極２１及び可動電極２２は互いに向かい合っている。固定電極２１は下地領域１０に固定されており、可動電極２２は下地領域１０の主面に平行な方向（水平方向）に可動である。可動電極２２が水平方向に動くことにより、可動電極２２と隣接する固定電極２１との間の距離が変化し、可動電極２２と隣接する固定電極２１との間のキャパシタンスが変化する。キャパシタンスの変化を検出することで、例えば、加速度を求めることができる。
可動電極２２には、大きなパターン面積を有するマス構成部２３が接続されている。具体的には、可動電極２２とマス構成部２３とは一体に形成されている。マス構成部２３には一対のバネ部２４が接続されており、一対のバネ部２４には一対のアンカー部２５が接続されている。
可変キャパシタ２０は、保護膜（薄膜キャップ）３０によって覆われており、保護膜３０の内側にはキャビティ４０が形成されている。保護膜３０は、複数の穴ｈ１が設けられた第１の保護層３１と、第１の保護層３１上に設けられ且つ穴ｈ１を塞ぐ第２の保護層３２とを含んでいる。
第１の保護層３１は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成されており、下層部分３１ａ及び上層部分３１ｂを含んでいる。したがって、下層部分３１ａ及び上層部分３１ｂいずれも、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成されている。具体的には、第１の保護層３１（下層部分３１ａ及び上層部分３１ｂ）は、ＳｉＧｅで形成されている。第２の保護層３２には、例えば、共晶系材料膜或いはシリコン窒化膜等を用いることが可能である。
各穴ｈ１は、下地領域１０の主面に対して平行な方向に延伸している。また、各穴ｈ１の内面は、下地領域１０と第１の保護層３１とによって規定されている。すなわち、各穴ｈ１は、下地領域１０と第１の保護層３１とによって囲まれている。上述した穴ｈ１は、後述する犠牲層を除去する際に、エッチングガスを供給するため及びエッチングガスを排出するために用いられる。穴ｈ１の高さ（下地領域１０の主面に対して垂直な方向の高さ、穴ｈ１の下面と上面との間の距離）は０．０５μｍから０．５μｍの範囲であり、穴ｈ１の長さ（下地領域１０の主面に対して平行な方向の長さ）は５μｍ以上である。
次に、本実施形態に係る電子装置の製造方法を説明する。図３〜図９は、本実施形態に係る電子装置の製造方法を模式的に示した断面図である。
まず、図３に示すように、下地領域１０上に、ｐ型不純物を含有したポリＳｉＧｅ層のパターン９１を形成する。
次に、図４に示すように、下地領域１０上に第１の犠牲層９２を形成する。具体的には、全面にシリコン酸化膜を形成した後、ＣＭＰ（chemical mechanical polishing）によって平坦化処理を行う。その結果、シリコン酸化膜で形成された第１の犠牲層９２のパターンが得られる。
次に、図５に示すように、ポリＳｉＧｅ層パターン９１上及び第１の犠牲層９２上に、ｐ型不純物を含有したポリＳｉＧｅ層９３を形成する。さらに、ポリＳｉＧｅ層９３上にシリコン酸化膜パターン９４を形成する。
次に、図６に示すように、シリコン酸化膜パターン９４をマスクとして用いて、ポリＳｉＧｅ層９３をＲＩＥ（reactive ion etching）によってエッチングする。その結果、固定電極２１、可動電極２２、バネ部２４、アンカー部２５、及び第１の保護層３１の下層部分３１ａが形成される。固定電極２１、可動電極２２、バネ部２４及びアンカー部２５によって、可変キャパシタ２０が構成される。
次に、図７に示すように、固定電極２１、可動電極２２、バネ部２４、アンカー部２５、及び第１の保護層３１の下層部分３１ａが形成されていない領域のスペースを埋めるように、第２の犠牲層９５を形成する。具体的には、第２の犠牲層９５として、シリコン酸化膜を用いる。
次に、図８に示すように、第１の保護層３１の下層部分３１ａ上及び第２の犠牲層９５上に、第１の保護層３１の上層部分３１ｂのパターンを形成する。具体的には、上層部分３１ｂとして、ポリＳｉＧｅを用いる。上層部分３１ｂとして、ポリＳｉＧｅの代わりに、アモルファスＳｉ、アモルファスＳｉＣ、ＳｉＮ等を用いてもよい。
以上のようにして、下地領域１０上に、可変キャパシタ（素子部）２０と、可変キャパシタ２０を覆う第１の保護層３１と、下地領域１０上（下地領域１０と第１の保護層３１との間、下地領域１０と可動電極２２との間、等）に設けられた第１の犠牲層９２と、第１の保護層３１の内側に設けられた第２の犠牲層９５と、を含む構造が形成される。
次に、図９に示すように、第１の犠牲層９２及び第２の犠牲層９５を除去する。第１の犠牲層９２及び第２の犠牲層９５は、いずれもシリコンン酸化膜で形成されているため、同一のエッチング工程で除去することが可能である。第１の犠牲層９２を除去することで、下地領域１０と第１の保護層３１とによって規定される穴ｈ１が形成され、且つ下地領域１０と可動電極２２との間にスペースが形成される。また、第２の犠牲層９５を除去することで、第１の保護層３１の内側にキャビティ４０が形成される。
その後、図１に示すように、第１の保護層３１上に第２の保護層３２を形成する。第１の保護層３１に設けられた穴ｈ１は、第２の保護層３２によって塞がれる。
以上のように、本実施形態では、下地領域１０と第１の保護層３１との間に形成された第１の犠牲層９２を除去することで、第１の保護層３１の側面に穴ｈ１が形成される。そのため、穴ｈ１の大きさ（穴ｈ１の高さ）を第１の犠牲層９２の厚さによって規定することができ、面積の小さい、特に幅の狭い微細な穴ｈ１を得ることができる。仮に、第１の保護層３１の側面ではなく、第１の保護層３１の上面に穴を形成する場合には、パターニングによって穴を形成する必要があり、面積の小さい微細な穴を形成することは難しい。本実施形態では、上述したように、第１の保護層３１の側面に面積の小さい、特に幅の狭い微細な穴ｈ１を形成することが可能である。そのため、第２の保護層３２によって穴ｈ１を封止する際に、少ない封止量で高真空封止を行うことができ、ＭＥＭＳ技術を用いた高性能の電子装置を得ることができる。
また、本実施形態では、第１の保護層３１の側面に複数の穴ｈ１を設けているため、第１の犠牲層９２及び第２の犠牲層９５をエッチングによって除去する際に、エッチング生成物を第１の保護層３１の内側から容易に除去することができる。また、複数の穴ｈ１を設けているため、第１の保護層３１の応力を緩和することができ、第１の保護層３１の強度を増加させることが可能である。
図１０は、第２の保護層３２によって穴ｈ１を封止したときの第１の構成例を模式的に示した断面図である。例えば、第２の保護層３２をスパッタリングによって形成する場合には、図１０に示すように、第２の保護層３２は穴ｈ１の内側にはほとんど形成されない。なお、第２の保護層３２をスパッタリングによって形成する場合には、第２の保護層３２の材料として、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＯ、ＳｉＮ、等を用いることが可能である。
図１１は、第２の保護層３２によって穴ｈ１を封止したときの第２の構成例を模式的に示した断面図である。例えば、第２の保護層３２をリフローによって形成する場合には、図１１に示すように、第２の保護層３２は穴ｈ１の内側にも形成される。なお、第２の保護層３２をリフローによって形成する場合には、第２の保護層３２の材料として、Ｃｕ、Ａｌ、Ｔｉ等を用いることができる。
図１２及び図１３は、穴ｈ１の内側に柱状部５０を設けたときの、第１の構成例を模式的に示した図である。図１２及び図１３はそれぞれ、平面図及び断面図である。柱状部５０は、穴ｈ１の下面と上面との間に設けられており、穴ｈ１の下面及び上面に接触している。本構成例では、２つの柱状部５０が、穴ｈ１の延伸方向に平行な方向に配列されている。
図１４は、穴ｈ１の内部に柱状部５０を設けたときの、第２の構成例を模式的に示した平面図である。本構成例でも、柱状部５０は、穴ｈ１の下面と上面との間に設けられており、穴ｈ１の下面及び上面に接触している。また、本構成例では、２つの柱状部５０が、穴ｈ１の延伸方向に垂直な方向に配列されている。
上述したように、穴ｈ１の内部に柱状部５０を設けることにより、穴ｈ１の強度を増加させることができる。
図１５、図１６及び図１７はそれぞれ、穴ｈ１の第１、第２及び第３の変更例の構成を模式的に示した平面図である。上述した実施形態では、穴ｈ１の延伸方向において穴ｈ１の形状及び大きさ（面積）は一定であるが、図１５、図１６及び図１７に示した第１、第２及び第３の変更例では、穴ｈ１の延伸方向において穴ｈ１の形状及び大きさ（面積）の少なくとも一方が変化している。すなわち、穴ｈ１の延伸方向において穴ｈ１の断面の形状及び大きさ（面積）の少なくとも一方が変化している。
図１５に示した穴ｈ１の第１の変更例では、穴ｈ１の延伸方向の中央部で穴ｈ１の形状が変化し且つ穴ｈ１の大きさ（面積）が大きくなっている。図１６に示した穴ｈ１の第２の変更例では、第１の保護層３１の外表面側から内表面側に向かって穴ｈ１の大きさ（面積）が増加している。図１７に示した穴ｈ１の第３の変更例では、第１の保護層３１の外表面側から内表面側に向かって穴ｈ１の大きさ（面積）が減少している。
上述したように、穴ｈ１の延伸方向において穴ｈ１の形状及び大きさの少なくとも一方を変化させることにより、第２の保護層３２が必要以上に穴ｈ１の奥深くまで形成されることを抑制することができる。特に、第２の保護層３２をリフローによって形成する場合には、上述したような穴ｈ１の構成は有効である。
図１８は、第１の実施形態の変更例に係る電子装置の構成を模式的に示した断面図である。
上述した実施形態では、穴ｈ１を第１の保護層３１と下地領域１０との間に設けていたが、本変更例では、穴ｈ１に加えてさらに、複数の穴ｈ２を第１の保護層３１に設けている。各穴ｈ２は、下地領域１０の主面に対して平行な方向に延伸している。穴ｈ２は、第１の保護層３１の下層部分３１ａと上層部分３１ｂとの間に設けられており、第１の保護層３１によって囲まれている。したがって、穴ｈ２の内面は、第１の保護層３１のみによって規定されている。
このように、穴ｈ１に加えて穴ｈ１とは異なる高さに穴ｈ２を設けることにより、第１の犠牲層９２及び第２の犠牲層９５を、第１の保護層３１の内側からより容易に除去することが可能となる。
なお、上述したような穴ｈ２を第１の保護層３１に設ける場合には、穴ｈ１を設けないようにしてもよい。
（実施形態２）
次に、第２の実施形態に係る電子装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図１９は、第２の実施形態に係る電子装置の構成を模式的に示した断面図である。第１の実施形態で説明した構成要素に対応する構成要素には同一の参照番号を付し、それらの説明は省略する。
本実施形態では、保護膜３０の第１の保護層３１が、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された下層部分３１ａと、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された上層部分３１ｂと、下層部分３１ａと上層部分３１ｂとの間に介在し且つシリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分３１ｃとを含んでいる。第２の保護層３２の基本的な構成及び材料は、第１の実施形態と同様である。また、第１の保護層３１の下層部分３１ａと上層部分３１ｂの基本的な構成及び材料も、第１の実施形態と同様である。ただし、図１９に示した構成では、第１の保護層３１の上面に犠牲層を除去するための穴ｈ３が設けられている。
中間層部分３１ｃに含まれるシリサイド層は、シリコン（Ｓｉ）と、ニッケル（Ｎｉ）及びコバルト（Ｃｏ）の少なくとも一方とを含有することが好ましい。シリサイド層は、ゲルマニウム（Ｇｅ）をさらに含有していてもよい。本実施形態では、シリサイド層として、Ｎｉ（Ｓｉ1-xＧｅx）2 或いはＣｏ（Ｓｉ1-xＧｅx）2 を用いる。
中間層部分３１ｃに含まれるアモルファス金属層は、例えば、ニッケル（Ｎｉ）及びタンタル（Ｔａ）を含有している。本実施形態では、アモルファス金属層として、アモルファスＮｉＴａを用いる。
このような中間層部分３１ｃを設けることにより、下層部分３１ａと上層部分３１ｂとを強固に接続することができ、保護膜３０の内側を確実に高真空状態に維持することができる。以下、説明を加える。
第１の実施形態で説明したことからわかるように、第１の保護層３１の下層部分３１ａと上層部分３１ｂとは異なった工程で形成されるため、下層部分３１ａと上層部分３１ｂとの密着性が十分に確保できないおそれがある。そのため、保護膜３０の内側の高真空状態を維持できなくなるおそれがある。
本実施形態では、下層部分３１ａと上層部分３１ｂとの間に、シリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分３１ｃを設けることにより、上述したような問題を防止すること可能である。
中間層部分３１ｃにシリサイド層が含まれている場合について説明する。シリサイド、特にＮｉシリサイド及びＣｏシリサイドは、ＳｉＧｅの格子定数に近い格子定数を有している。そのため、ＳｉＧｅで形成された下層部分３１ａとＳｉＧｅで形成された上層部分３１ｂとの間に、上述したようなシリサイド層を含む中間層部分３１ｃを介在させることにより、下層部分３１ａと中間層部分３１ｃとの格子定数差、及び上層部分３１ｂと中間層部分３１ｃとの格子定数差を小さくすることができ、下層部分３１ａと上層部分３１ｂとを効果的に接続することができる。
中間層部分３１ｃにアモルファス金属層が含まれている場合について説明する。下層部分３１ａ及び上層部分３１ｂに用いるＳｉＧｅは結晶性を有している。そのため、中間層部分３１ｃが、結晶性を有し且つＳｉＧｅの格子定数と大きく異なる格子定数を有していると、中間層部分３１ｃによって下層部分３１ａと上層部分３１ｂとを効果的に接続することが難しくなる。アモルファス金属層は、結晶性を有していないため、上述したような問題が生じることはなく、中間層部分３１ｃによって下層部分３１ａと上層部分３１ｂとを効果的に接続することができる。
図２０は、第１の保護層３１（特に、中間層部分３１ｃ）の第１の構成例を模式的に示した断面図である。本構成例では、中間層部分３１ｃが単一の層で形成されている。すなわち、本構成例では、中間層部分３１ｃが、上述したシリサイド層及び上述したアモルファス金属層のいずれか一方で形成されている。
図２１は、第１の保護層３１（特に、中間層部分３１ｃ）の第２の構成例を模式的に示した断面図である。本構成例では、中間層部分３１ｃが、２つの層３１ｃ１及び３１ｃ２で形成されている。すなわち、本構成例では、中間層部分３１ｃが、上述したシリサイド層及び上述したアモルファス金属層の２層によって形成されている。
図２２は、第１の保護層３１（特に、中間層部分３１ｃ）の第３の構成例を模式的に示した断面図である。本構成例では、中間層部分３１ｃが３つの層３１ｃ１、３１ｃ２及び３１ｃ３で形成されている。具体的には、上述したシリサイド層で形成された層３１ｃ１及び層３１ｃ３間に上述したアモルファス金属層で形成された層３１ｃ２が設けられていてもよいし、上述したアモルファス金属層で形成された層３１ｃ１及び層３１ｃ３間に上述したシリサイド層で形成された３１ｃ２が設けられていてもよい。
なお、中間層部分３１ｃに含まれるシリサイド層の層数及びアモルファス金属層の層数を、さらに増やすようにしてもよい。
以上のように、本実施形態によれば、第１の保護層３１の下層部分３１ａと上層部分３１ｂとの間に、シリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分３１ｃを設けることにより、中間層部分３１ｃによって下層部分３１ａと上層部分３１ｂとを強固に接続することができ、保護膜３０の内側の高真空状態を確実に維持することが可能である。
図２３は、第２の実施形態の変更例に係る電子装置の構成を模式的に示した断面図である。上述した実施形態の構成（図１９に示した構成）では、第１の保護層３１の上面に犠牲層を除去するための穴ｈ３が設けられているが、図２３に示した変更例では、第１の実施形態と同様に、第１の保護層３１の側面に犠牲層を除去するための穴ｈ１が設けられている。すなわち、本実施形態でも、犠牲層を除去するために、第１の実施形態で説明した穴と同様の穴を設けてもよい。
このような構成を採用することにより、第１の実施形態で得られる効果及び第２の実施形態効果で得られる効果の両方の効果を得ることができる。
なお、上述した実施形態では、可動部分を有する素子部として可変キャパシタを採用したが、可動部分を有し且つＭＥＭＳ技術を用いて形成された素子であれば、可変キャパシタ以外の素子を採用することも可能である。
以下、上述した実施形態の内容について付記する。
[付記１]
下地領域と、
前記下地領域上に設けられ、可動部分を有する素子部と、
前記素子部を覆い、その内側にキャビティを形成する保護膜と、
を備え、
前記保護膜は、前記下地領域の主面に対して平行な方向に延伸した穴が設けられた第１の保護層と、前記第１の保護層上に設けられ且つ前記穴を塞ぐ第２の保護層とを含む
ことを特徴とする電子装置。
[付記２]
前記穴の内面は、前記下地領域と前記第１の保護層とによって規定されている
ことを特徴とする付記１に記載の電子装置。
[付記３]
前記穴の内面は、前記第１の保護層のみによって規定されている
ことを特徴とする付記１に記載の電子装置。
[付記４]
前記第１の保護層には、前記下地領域の主面に対して平行な方向に延伸した第２の穴がさらに設けられている
ことを特徴とする付記１に記載の電子装置。
[付記５]
前記穴の下面と上面との間に設けられた柱状部をさらに備える
ことを特徴とする付記１に記載の電子装置。
[付記６]
前記穴は、前記穴の延伸方向において形状及び大きさの少なくとも一方が変化している
ことを特徴とする付記１に記載の電子装置。
[付記７]
前記第１の保護層は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成されている
ことを特徴とする付記１に記載の電子装置。
[付記８]
前記第１の保護層は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された下層部分と、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された上層部分と、前記下層部分と前記上層部分との間に介在し且つシリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分とを含む
ことを特徴とする付記１に記載の電子装置。
[付記９]
下地領域と、
前記下地領域上に設けられ、可動部分を有する素子部と、
前記素子部を覆い、その内側にキャビティを形成する保護膜と、
を備え、
前記保護膜は、穴が設けられた第１の保護層と、前記第１の保護層上に設けられ且つ前記穴を塞ぐ第２の保護層とを含み、
前記穴の内面は、前記下地領域と前記第１の保護層とによって規定されている
ことを特徴とする電子装置。
[付記１０]
前記第１の保護層には、第２の穴がさらに設けられ、
前記第２の穴の内面は、前記下地領域と前記第１の保護層とによって規定されている
ことを特徴とする付記９に記載の電子装置。
[付記１１]
前記穴の下面と上面との間に設けられた柱状部をさらに備える
ことを特徴とする付記９に記載の電子装置。
[付記１２]
前記穴は、前記穴の延伸方向において形状及び大きさの少なくとも一方が変化している
ことを特徴とする付記９に記載の電子装置。
[付記１３]
前記第１の保護層は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成されている
ことを特徴とする付記９に記載の電子装置。
[付記１４]
前記第１の保護層は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された下層部分と、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された上層部分と、前記下層部分と前記上層部分との間に介在し且つシリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分とを含む
ことを特徴とする付記９に記載の電子装置。
[付記１５]
下地領域と、
前記下地領域上に設けられ、可動部分を有する素子部と、
前記素子部を覆い、その内側にキャビティを形成する保護膜と、
を備え、
前記保護膜は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された下層部分と、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された上層部分と、前記下層部分と前記上層部分との間に介在し且つシリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分とを含む第１の保護層を含む
ことを特徴とする電子装置。
[付記１６]
前記シリサイド層は、シリコン（Ｓｉ）と、ニッケル（Ｎｉ）及びコバルト（Ｃｏ）の少なくとも一方とを含有する
ことを特徴とする付記１５に記載の電子装置。
[付記１７]
前記シリサイド層は、ゲルマニウム（Ｇｅ）をさらに含有する
ことを特徴とする付記１５に記載の電子装置。
[付記１８]
前記アモルファス金属層は、ニッケル（Ｎｉ）及びタンタル（Ｔａ）を含有する
ことを特徴とする付記１５に記載の電子装置。
[付記１９]
前記第１の保護層には、穴が設けられている
ことを特徴とする付記１５に記載の電子装置。
[付記２０]
前記保護膜は、前記第１の保護層上に設けられ且つ前記穴を塞ぐ第２の保護層をさらに含む
ことを特徴とする付記１５に記載の電子装置。
[付記２１]
下地領域上に、可動部分を有する素子部と、前記素子部を覆う第１の保護層と、前記下地領域と前記第１の保護層との間に介在する第１の犠牲層と、前記第１の保護層の内側に設けられた第２の犠牲層と、を含む構造を形成する工程と、
前記第１の犠牲層を除去して、前記下地領域と前記第１の保護層とによって規定される穴を形成する工程と、
前記第２の犠牲層を除去して、前記第１の保護層の内側にキャビティを形成する工程と、
前記第１の保護層上に前記穴を塞ぐ第２の保護層を形成する工程と、
を備えることを特徴とする電子装置の製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…下地領域 １１…半導体基板 １２…絶縁領域
１３…ＭＯＳトランジスタ １４…配線
１５…層間絶縁膜 １６…下地絶縁膜
２０…可変キャパシタ ２１…固定電極 ２２…可動電極
２３…マス構成部 ２４…バネ部 ２５…アンカー部
３０…保護膜 ３１…第１の保護層
３１ａ…下層部分 ３１ｂ…上層部分 ３１ｃ…中間層部分
３２…第２の保護層
４０…キャビティ ５０…柱状部
９１…ポリＳｉＧｅ層パターン ９２…第１の犠牲層
９３…ポリＳｉＧｅ層 ９４…シリコン酸化膜パターン
９５…第２の犠牲層 ｈ１、ｈ２、ｈ３…穴

Claims (6)

  1. 下地領域と、
    前記下地領域上に設けられ、可動部分を有する素子部と、
    前記素子部を覆い、その内側にキャビティを形成する保護膜と、
    を備え、
    前記保護膜は、前記下地領域の主面に対して平行な方向に延伸し、前記素子部の周囲に対応して複数の第１の穴が設けられた第１の保護層と、前記第１の保護層上に設けられ且つ前記第１の穴を塞ぐ第２の保護層とを含み、前記第１の穴を構成する面のうち、前記下地領域の主面に対して非平行な面は、前記第１の保護層である
    ことを特徴とする電子装置。
  2. 前記第１の穴の下面と上面との間に設けられた複数の柱状部をさらに具備し、前記柱状部は、前記第１の穴の延伸方向と平行な方向に配列されることを特徴とする請求項１記載の電子装置。
  3. 前記第１の保護層は、前記第１の穴と異なる高さに設けられた第２の穴をさらに具備し、
    前記第２の穴は、前記第２の保護層により塞がれる
    ことを特徴とする請求項１記載の電子装置。
  4. 前記第１の穴は、前記第１の穴の延伸方向において形状及び大きさの少なくとも一方が変化し、前記第２の保護層の侵入を抑制する侵入抑制部を具備している
    ことを特徴とする請求項１に記載の電子装置。
  5. 前記素子部の各辺に沿って複数前記第１の穴が配置されることを特徴とする請求項１記載の電子装置。
  6. 下地領域と、
    前記下地領域上に設けられ、可動部分を有する素子部と、
    前記素子部を覆い、その内側にキャビティを形成する保護膜と、
    を備え、
    前記保護膜は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された下層部分と、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含有する材料で形成された上層部分と、前記下層部分と前記上層部分との間に介在し且つシリサイド層及びアモルファス金属層の少なくとも一方を含む中間層部分とを含む第１の保護層を含む
    ことを特徴とする電子装置。
JP2016051228A 2016-03-15 2016-03-15 電子装置及び電子装置の製造方法 Active JP6461030B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016051228A JP6461030B2 (ja) 2016-03-15 2016-03-15 電子装置及び電子装置の製造方法
US15/250,519 US9914637B2 (en) 2016-03-15 2016-08-29 Electronic device using MEMS technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016051228A JP6461030B2 (ja) 2016-03-15 2016-03-15 電子装置及び電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017164839A JP2017164839A (ja) 2017-09-21
JP6461030B2 true JP6461030B2 (ja) 2019-01-30

Family

ID=59848234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016051228A Active JP6461030B2 (ja) 2016-03-15 2016-03-15 電子装置及び電子装置の製造方法

Country Status (2)

Country Link
US (1) US9914637B2 (ja)
JP (1) JP6461030B2 (ja)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3292286B2 (ja) * 1996-08-26 2002-06-17 横河電機株式会社 振動式トランスデューサとその製造方法
JP3314631B2 (ja) * 1996-10-09 2002-08-12 横河電機株式会社 振動式トランスデューサとその製造方法
JP3343901B2 (ja) * 1996-10-09 2002-11-11 横河電機株式会社 振動式トランスデューサとその製造方法
JPH10281862A (ja) * 1997-04-08 1998-10-23 Yokogawa Electric Corp 振動式赤外線センサとその製造方法
US7045459B2 (en) * 2002-02-19 2006-05-16 Northrop Grumman Corporation Thin film encapsulation of MEMS devices
US7273818B2 (en) * 2003-10-20 2007-09-25 Tokyo Electron Limited Film formation method and apparatus for semiconductor process
US6930367B2 (en) * 2003-10-31 2005-08-16 Robert Bosch Gmbh Anti-stiction technique for thin film and wafer-bonded encapsulated microelectromechanical systems
US7381583B1 (en) * 2004-05-24 2008-06-03 The United States Of America As Represented By The Secretary Of The Air Force MEMS RF switch integrated process
JP2008062319A (ja) * 2006-09-05 2008-03-21 Sony Corp 機能素子、半導体デバイスおよび電子機器
JP2008114354A (ja) * 2006-11-08 2008-05-22 Seiko Epson Corp 電子装置及びその製造方法
US8148790B2 (en) * 2008-07-08 2012-04-03 Wispry, Inc. Thin-film lid MEMS devices and methods
EP2365521B1 (en) 2010-01-22 2018-12-26 IMEC vzw Thin film wafer level package
EP2407418A3 (en) 2010-07-15 2014-04-09 IMEC vzw A MEMS device comprising a hermetically sealed cavity and devices obtained thereof
JP2012218147A (ja) 2011-04-11 2012-11-12 Imec マイクロキャビティを封止するための方法
JP6034619B2 (ja) 2011-08-22 2016-11-30 パナソニック株式会社 Ｍｅｍｓ素子およびそれを用いた電気機器
US9174838B2 (en) * 2012-12-10 2015-11-03 MCube Inc. Distributed MEMS devices time synchronization methods and system
EP3049194B1 (en) * 2013-09-24 2022-06-29 Koninklijke Philips N.V. Cmut device manufacturing method, cmut device and apparatus

Also Published As

Publication number Publication date
JP2017164839A (ja) 2017-09-21
US9914637B2 (en) 2018-03-13
US20170267517A1 (en) 2017-09-21

Similar Documents

Publication Publication Date Title
US11130670B2 (en) MEMS devices with an element having varying widths
US9533876B2 (en) MEMS structures and methods for forming the same
JP4799059B2 (ja) 半導体装置
US9988264B2 (en) Method of fabricating integrated structure for MEMS device and semiconductor device
US8729646B2 (en) MEMS devices and methods for forming the same
US7889030B2 (en) Passive temperature compensation of silicon MEMS devices
US9463976B2 (en) MEMS fabrication process with two cavities operating at different pressures
US9556017B2 (en) Apparatus and method for preventing stiction of MEMS devices encapsulated by active circuitry
US9056762B2 (en) Capacitive sensors and methods for forming the same
US9090452B2 (en) Mechanism for forming MEMS device
US8960003B2 (en) Motion sensor device and methods for forming the same
WO2009144619A2 (en) Mems devices
US9487391B2 (en) Micro-electro mechanical system (MEMS) device having a blocking layer formed between closed chamber and a dielectric layer of a CMOS substrate
JP2014525665A (ja) Ｍｅｍｓデバイス・アンカリング
TW201524889A (zh) 微機械構件與製造微機械構件的方法
WO2009130681A2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP6461030B2 (ja) 電子装置及び電子装置の製造方法
US10988372B2 (en) MEMS device with reduced electric charge, cavity volume and stiction
TW201720746A (zh) 微機電裝置以及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170911

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20171122

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20171122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20171122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181225

R150 Certificate of patent or registration of utility model

Ref document number: 6461030

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150