JP6458599B2 - Terminal manufacturing method - Google Patents
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Description
本発明は、端子の製造方法に関する。 The present invention relates to a method for manufacturing a terminal.
現在、携帯端末の小型化、ＨＰＣやサーバの高機能化などによって、半導体チップのテクノロジノードの微細化が継続している。
しかしながら、例えばゲート間リークや配線の抵抗増加等のため、微細化は限界に近づいている。
このため、パッケージ基板を介さずに半導体チップ同士を電気的に接続する技術として、半導体チップを積層する３次元実装やインタポーザを用いて半導体チップを積層する２．５次元実装といった高集積技術が注目されている。
At present, miniaturization of technology nodes of semiconductor chips is continued due to downsizing of portable terminals and high functions of HPC and servers.
However, miniaturization is approaching its limit due to, for example, gate-to-gate leakage and increased wiring resistance.
For this reason, high integration technologies such as three-dimensional mounting in which semiconductor chips are stacked and 2.5-dimensional mounting in which semiconductor chips are stacked using an interposer are attracting attention as techniques for electrically connecting semiconductor chips without using a package substrate. Has been.
これらの３次元実装や２．５次元実装では、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するのに、配線長の短縮、高速伝送性の向上、高密度化が可能な微細な端子によるフリップチップ接続が用いられる。 In these three-dimensional mounting and 2.5-dimensional mounting, the semiconductor chip or the semiconductor chip and the interposer are electrically connected to each other, but the wiring length can be shortened, high-speed transmission can be improved, and the density can be increased. Flip chip connection by terminals is used.
しかしながら、上述の微細な端子を電解めっきによって形成する場合、複数の端子の配置や密度などによって、電解めっきによって形成された端子の高さにばらつきが生じてしまう。
例えば、半導体チップ又は基板となるウェハ上に、例えば図５に示すような配置になるように電解めっきで微細な端子を形成する場合、端子が疎な領域（端子の密度が低い領域）に電流の集中が起こり易い。このため、端子が疎な領域の端子の高さは高くなり、逆に、端子が密な領域（端子の密度が高い領域）の端子の高さは低くなり、端子の高さにばらつきが生じてしまう。
However, when the above-described fine terminals are formed by electrolytic plating, the height of the terminals formed by electrolytic plating varies depending on the arrangement and density of the plurality of terminals.
For example, when fine terminals are formed by electrolytic plating on a semiconductor chip or a wafer serving as a substrate so as to have an arrangement as shown in FIG. 5, for example, current flows in a region where the terminals are sparse (region where the density of the terminals is low). Concentration tends to occur. For this reason, the height of the terminals in the areas where the terminals are sparse increases, and conversely, the height of the terminals in the areas where the terminals are dense (area where the density of the terminals is high) decreases, resulting in variations in the height of the terminals. End up.
また、例えば、複数の端子が形成される面に段差などがあり、複数の端子が形成される面の高さ位置が異なると、電解めっきによって形成された端子の高さにばらつきが生じてしまう。
このように端子の高さにばらつきが生じてしまうと、例えば端子の接続時に接続不良等が起こり、品質や信頼性を低下させることになる。
Also, for example, if the surface on which the plurality of terminals are formed has a level difference and the height position of the surface on which the plurality of terminals are formed is different, the height of the terminals formed by electrolytic plating will vary. .
If the height of the terminal varies in this way, for example, a connection failure or the like occurs when the terminal is connected, and the quality and reliability are lowered.
そこで、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上したい。 Therefore, it is desirable to suppress the variation in the height of the terminals, for example, to prevent connection failure when connecting the terminals, and to improve the quality and reliability.
本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分を除去するとともに下地層の除去可能部分の上方に設けられた端子を除去する工程とを含む。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層は、除去可能部分の下方に中空部を有し、端子を除去する工程で、中空部の空気を吸引して下地層の除去可能部分を除去することによって端子を除去する。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層を設ける工程で、下地層として、凹部を有するドライフィルムレジストを凹部が下側になるように設ける。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、除去可能部分の周囲に溝が設けられており、除去可能部分の下方にエッチングされる材料からなる部分を備え、端子を除去する工程で、エッチングされる材料からなる部分を溝を介してエッチングして、下地層の除去可能部分を除去することによって、端子を除去する。
The manufacturing method of this terminal includes a step of providing a base layer including a removable portion provided so that the surface is in the same plane, a step of forming a seed layer on the base layer, and electrolytic plating on the seed layer. Forming a plurality of terminals in a uniform arrangement; and removing a removable portion of the underlayer and removing a terminal provided above the removable portion of the underlayer.
In addition, the manufacturing method of the present terminal includes a step of providing a base layer including a removable portion provided so that the surface is flush, a step of forming a seed layer on the base layer, and electrolytic plating on the seed layer. And forming a plurality of terminals in a uniform arrangement over the entire surface, and removing the terminals provided above the removable portion of the underlayer, the underlayer having a hollow portion below the removable portion. In the step of removing the terminal, the terminal is removed by sucking the air in the hollow portion and removing the removable portion of the underlayer.
In addition, the manufacturing method of the present terminal includes a step of providing a base layer including a removable portion provided so that the surface is flush, a step of forming a seed layer on the base layer, and electrolytic plating on the seed layer. A step of forming a plurality of terminals in a uniform arrangement over the entire surface and a step of removing the terminals provided above the removable portion of the underlayer, and the step of providing the underlayer in which a dry layer having a recess as the underlayer is provided. The film resist is provided so that the concave portion is on the lower side.
In addition, the manufacturing method of the present terminal includes a step of providing a base layer including a removable portion provided so that the surface is flush, a step of forming a seed layer on the base layer, and electrolytic plating on the seed layer. The step of forming a plurality of terminals in a uniform arrangement over the entire surface and the step of removing the terminals provided above the removable portion of the underlayer are etched with a portion made of a material that is not etched. A portion made of a material, and a groove is provided around the removable portion, and a portion made of the material to be etched is provided below the removable portion, and made of the material to be etched in the step of removing the terminal. The terminal is removed by etching the part through the groove to remove the removable part of the underlayer.
したがって、本端子の製造方法によれば、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができるという利点がある。 Therefore, according to the manufacturing method of the present terminal, there is an advantage that variation in the height of the terminal can be suppressed, for example, connection failure or the like can be prevented when connecting the terminal, and quality and reliability can be improved.
以下、図面により、本発明の実施の形態にかかる端子の製造方法について、図１〜図５を参照しながら説明する。
本実施形態にかかる端子の製造方法は、例えば３次元実装や２．５次元実装によって半導体装置を製造する際に、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するための端子、即ち、フリップチップ接続に用いられる端子の製造方法である。なお、インタポーザを基板又は回路基板ともいう。
Hereinafter, a method for manufacturing a terminal according to an embodiment of the present invention will be described with reference to FIGS.
For example, when manufacturing a semiconductor device by three-dimensional mounting or 2.5-dimensional mounting, the terminal manufacturing method according to the present embodiment is a terminal for electrically connecting semiconductor chips or between a semiconductor chip and an interposer, that is, This is a method of manufacturing a terminal used for flip-chip connection. The interposer is also called a substrate or a circuit board.
本実施形態にかかる端子の製造方法では、半導体装置を製造する際に、半導体チップ又はインタポーザなどの基板となるウェハ（半導体素子；半導体基板）上に、外部接続端子として、図１（Ａ）に示すように、電解めっきによって全面均一配置で同一面積の複数の端子１０を形成した後、図１（Ｂ）に示すように、不要な端子１０を除去することで、高さのばらつきの少ない複数の端子１０を形成できるようにしている。 In the method for manufacturing a terminal according to the present embodiment, when a semiconductor device is manufactured, an external connection terminal is provided on a wafer (semiconductor element; semiconductor substrate) serving as a substrate such as a semiconductor chip or an interposer as shown in FIG. As shown in FIG. 1B, after a plurality of terminals 10 having the same area are formed by uniform plating on the entire surface, unnecessary terminals 10 are removed as shown in FIG. The terminal 10 can be formed.
つまり、本実施形態にかかる端子の製造方法は、図２〜図４に示すように、表面が同一平面になるように設けられた除去可能部分３Ｘを含む下地層３を設ける工程［図２（Ｂ）参照］と、下地層３上にシード層４を形成する工程［図２（Ｃ）参照］と、シード層４上に電解めっきによって全面均一配置で複数の端子１０を形成する工程［図３（Ａ）参照］と、下地層３の除去可能部分３Ｘの上方に設けられた端子１０を除去する工程［図４（Ａ）参照］とを含む。 That is, in the method of manufacturing a terminal according to the present embodiment, as shown in FIGS. 2 to 4, a process of providing the base layer 3 including the removable portion 3X provided so that the surface becomes the same plane [FIG. B)], a step of forming a seed layer 4 on the underlayer 3 [see FIG. 2C], and a step of forming a plurality of terminals 10 on the seed layer 4 by uniform electroplating over the entire surface [FIG. 3A] and a step of removing the terminal 10 provided above the removable portion 3X of the base layer 3 [see FIG. 4A].
この場合、複数の端子１０は、除去可能部分３Ｘを含んで同一平面になっている下地層３の表面上に形成されたシード層４上に、電解めっきによって全面均一配置で形成されることになる。このように、複数の端子１０は、同一平面上に形成されるため、電解めっきによって形成された端子１０の高さにばらつきが生じてしまうのを抑制することができる。また、複数の端子１０は、全面均一配置で形成され、端子１０が疎な領域（端子１０の密度が低い領域）や端子１０が密な領域（端子１０の密度が高い領域）がないため、電解めっきによって形成された端子１０の高さにばらつきが生じてしまうのを抑制することができる。 In this case, the plurality of terminals 10 are formed on the seed layer 4 formed on the surface of the base layer 3 that is in the same plane including the removable portion 3X by uniform electroplating over the entire surface. Become. As described above, since the plurality of terminals 10 are formed on the same plane, it is possible to suppress variation in the height of the terminals 10 formed by electrolytic plating. Further, the plurality of terminals 10 are formed in a uniform arrangement on the entire surface, and there are no regions where the terminals 10 are sparse (regions where the density of the terminals 10 is low) or regions where the terminals 10 are dense (regions where the density of the terminals 10 is high). Variation in the height of the terminal 10 formed by electrolytic plating can be suppressed.
また、本実施形態では、端子１０を形成する工程の後、端子１０を除去する工程の前に、シード層４をエッチングする工程（シードエッチング工程）を含む［図３（Ｂ）参照］。つまり、本実施形態では、シードエッチング工程が、不要な端子１０を除去する工程の前に行なわれる。
この場合、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、シード層４をエッチング（シードエッチング）するため、均一にシードエッチングを行なうことができる。これに対し、複数の端子が同一平面上に形成されていない状態で、即ち、複数の端子が形成される面に段差などがあり、複数の端子が高さ位置の異なる面上に形成されている状態で、シードエッチングを行なうと、均一にシードエッチングを行なうのが難しい。また、複数の端子が全面均一配置されていない状態で、即ち、端子が疎な領域と端子が密な領域とがある状態で、シードエッチングを行なうと（例えば不要な端子を除去した後にシードエッチングを行なうと）、シードエッチングの際に端子にダメージを与えるおそれがある。
Moreover, in this embodiment, the process (seed etching process) of etching the seed layer 4 is included after the process of forming the terminal 10 and before the process of removing the terminal 10 [see FIG. 3B]. That is, in this embodiment, the seed etching process is performed before the process of removing unnecessary terminals 10.
In this case, since the seed layer 4 is etched (seed etching) in a state where the plurality of terminals 10 are formed uniformly on the same plane, the seed etching can be performed uniformly. On the other hand, in a state where the plurality of terminals are not formed on the same plane, that is, there are steps on the surface on which the plurality of terminals are formed, and the plurality of terminals are formed on surfaces having different height positions. If seed etching is performed in the state where it is, it is difficult to perform seed etching uniformly. In addition, when seed etching is performed in a state where a plurality of terminals are not uniformly arranged on the entire surface, that is, in a state where there are regions where terminals are sparse and terminals are dense (for example, seed etching is performed after unnecessary terminals are removed). ) May damage the terminal during seed etching.
また、本実施形態では、下地層３は、除去可能部分３Ｘの下方に中空部３Ｙを有する［図３（Ａ）参照］。ここでは、下地層３を設ける工程で、下地層３として、凹部（段差）３０Ｙを有するドライフィルムレジスト（絶縁層；フィルム状感光性樹脂層）３０を凹部３０Ｙが下側になるように設ける［図３（Ａ）参照］。ここで、凹部３０Ｙとしては、複数の不要な端子１０のそれぞれに対応して複数の凹部を設けても良いし、複数の不要な端子１０が設けられる領域の全体にわたって延びるスリット状の凹部を設けても良い。そして、端子１０を除去する工程で、中空部３Ｙの空気を吸引して下地層３の除去可能部分３Ｘを除去することによって端子１０を除去する［図４（Ａ）参照］。 In the present embodiment, the underlayer 3 has a hollow portion 3Y below the removable portion 3X [see FIG. 3A]. Here, in the step of providing the base layer 3, as the base layer 3, a dry film resist (insulating layer; film-like photosensitive resin layer) 30 having a recess (step) 30Y is provided with the recess 30Y on the lower side [ See FIG. 3 (A)]. Here, as the recess 30 </ b> Y, a plurality of recesses may be provided corresponding to each of the plurality of unnecessary terminals 10, or a slit-like recess extending over the entire area where the plurality of unnecessary terminals 10 are provided. May be. Then, in the step of removing the terminal 10, the terminal 10 is removed by sucking the air in the hollow portion 3Y and removing the removable portion 3X of the base layer 3 [see FIG. 4 (A)].
また、本実施形態では、端子１０は、Ｃｕピラー５と、Ｃｕピラー５の上方に設けられたＳｎＡｇ層６（接合層）とを含む［図３（Ａ）参照］。また、本実施形態では、端子１０は、微細な端子であって、例えば直径約３０μｍ以下の端子、即ち、直径約２０μｍ〜約３０μｍ程度の端子である。なお、ピラーを、金属を含むピラー、めっきピラー、又は、金属を含むめっきピラーともいう。また、接合層を、金属を含む接合層、めっき接合層、又は、金属を含むめっき接合層ともいう。 In the present embodiment, the terminal 10 includes a Cu pillar 5 and a SnAg layer 6 (bonding layer) provided above the Cu pillar 5 [see FIG. 3A]. In the present embodiment, the terminal 10 is a fine terminal, for example, a terminal having a diameter of about 30 μm or less, that is, a terminal having a diameter of about 20 μm to about 30 μm. Note that the pillar is also referred to as a pillar including a metal, a plating pillar, or a plating pillar including a metal. The bonding layer is also referred to as a bonding layer containing metal, a plating bonding layer, or a plating bonding layer containing metal.
なお、これに限られるものではなく、端子１０の材料は電解めっきが可能な材料であれば良い。例えば、端子１０は、Ｃｕ、Ｓｎ、Ａｕ、Ｎｉ、ＳｎＡｇのいずれかの材料を含むものとすれば良い。また、端子１０は、Ｃｕ、Ａｕ、Ｎｉのいずれかの材料からなるピラーを含むものとすれば良い。なお、端子１０を、金属を含む端子、めっき端子、又は、金属を含むめっき端子ともいう。 However, the material of the terminal 10 may be any material that can be electroplated. For example, the terminal 10 may include any material of Cu, Sn, Au, Ni, and SnAg. Further, the terminal 10 may include a pillar made of any material of Cu, Au, and Ni. The terminal 10 is also referred to as a terminal containing metal, a plated terminal, or a plated terminal containing metal.
例えば、端子１０を、Ｃｕピラーと、Ｃｕピラーの上方に設けられたＳｎ層とを含むものとしても良い。また、例えば、端子１０を、Ａｕピラーと、Ａｕピラーの上方に設けられたＳｎＡｇ層又はＳｎ層とを含むものとしても良い。また、例えば、端子１０を、Ｎｉピラーと、Ｎｉピラーの上方に設けられたＳｎＡｇ層又はＳｎ層とを含むものとしても良い。さらに、ＳｎＡｇ層又はＳｎ層のほかに、これらのピラーの上方にＮｉ層を含むものとしても良い。また、例えば、端子１０を、ＳｎＡｇバンプ又はＳｎバンプとしても良い。つまり、端子１０を、ＳｎＡｇ又はＳｎからなるバンプを含むものとしても良い。なお、バンプを、金属を含むバンプ、めっきバンプ、又は、金属を含むめっきバンプともいう。 For example, the terminal 10 may include a Cu pillar and an Sn layer provided above the Cu pillar. Further, for example, the terminal 10 may include an Au pillar and a SnAg layer or an Sn layer provided above the Au pillar. Further, for example, the terminal 10 may include a Ni pillar and a SnAg layer or a Sn layer provided above the Ni pillar. Further, in addition to the SnAg layer or the Sn layer, a Ni layer may be included above these pillars. For example, the terminal 10 may be a SnAg bump or a Sn bump. That is, the terminal 10 may include a bump made of SnAg or Sn. Note that the bump is also referred to as a bump containing metal, a plating bump, or a plating bump containing metal.
以下、具体的に説明する。
まず、図２（Ａ）に示すように、半導体チップ又はインタポーザなどの基板となるシリコンウェハ１上に、配線を含む絶縁層（配線層）２を形成する。
次に、図２（Ｂ）に示すように、予め凹部（段差）３０Ｙを形成しておいたドライフィルムレジスト３０を、凹部３０Ｙが下側になるように、絶縁層２上に設ける。ここでは、不要な端子１０が形成される領域の下方に凹部３０Ｙが位置するようにして、不要な端子１０が形成される領域の下方に中空部（空洞）３Ｙが形成されるようにする。この場合、ドライフィルムレジスト３０の凹部３０Ｙの底部、即ち、中空部３Ｙの上方の部分は、後述するようにして除去されるため、この部分を除去可能部分３０Ｘという。また、ドライフィルムレジスト３０の表面は平面となっており、即ち、除去可能部分３０Ｘの上側表面とそれ以外の部分の上側表面とは同一平面となっており、この表面上にシード層４及び端子１０が形成されることになる。このため、このようにして設けられたドライフィルムレジスト３０が下地層３となる。このようにして、表面が同一平面になるように設けられた除去可能部分３Ｘ（３０Ｘ）を含む下地層３（３０）を設ける。
This will be specifically described below.
First, as shown in FIG. 2A, an insulating layer (wiring layer) 2 including wiring is formed on a silicon wafer 1 serving as a substrate such as a semiconductor chip or an interposer.
Next, as shown in FIG. 2B, the dry film resist 30 in which the recesses (steps) 30Y are formed in advance is provided on the insulating layer 2 so that the recesses 30Y are on the lower side. Here, the recess 30Y is positioned below the region where the unnecessary terminals 10 are formed, and the hollow portion (cavity) 3Y is formed below the region where the unnecessary terminals 10 are formed. In this case, the bottom portion of the recess 30Y of the dry film resist 30, that is, the portion above the hollow portion 3Y is removed as described later, and this portion is referred to as a removable portion 30X. Further, the surface of the dry film resist 30 is flat, that is, the upper surface of the removable portion 30X and the upper surface of the other portion are the same plane, and the seed layer 4 and the terminal are formed on this surface. 10 will be formed. For this reason, the dry film resist 30 provided in this way becomes the underlayer 3. In this way, the base layer 3 (30) including the removable portion 3X (30X) provided so that the surface is in the same plane is provided.
次に、図２（Ｃ）に示すように、ドライフィルムレジスト３０（下地層３）上にシード層４を形成し、レジスト（感光性レジスト）７によって端子１０を形成するためのパターンを形成する。ここでは、シリコンウェハ１上の全面に複数の端子１０が均一に配置されるようにレジストパターン７を形成する。
次に、図３（Ａ）に示すように、シード層４上に、電解めっきによって、全面均一配置で、複数のＣｕピラー（Ｃｕめっき層）５を形成し、各Ｃｕピラー５の上方にＳｎＡｇ層（ＳｎＡｇめっき層）６を形成する［例えば図１（Ａ）参照］。このように、除去可能部分３Ｘ（３０Ｘ）を含んで同一平面になっている下地層３（３０）の表面上に形成されたシード層４上に、電解めっきによって、全面均一配置で、Ｃｕピラー５とＳｎＡｇ層６とからなる複数の端子１０を形成する。これにより、高さのばらつきの少ない複数の端子１０を形成することができる。
Next, as shown in FIG. 2C, the seed layer 4 is formed on the dry film resist 30 (underlying layer 3), and a pattern for forming the terminals 10 is formed by the resist (photosensitive resist) 7. . Here, the resist pattern 7 is formed so that the plurality of terminals 10 are uniformly arranged on the entire surface of the silicon wafer 1.
Next, as shown in FIG. 3A, a plurality of Cu pillars (Cu plating layers) 5 are formed on the seed layer 4 by electrolytic plating so as to be uniformly arranged on the entire surface, and SnAg is formed above each Cu pillar 5. A layer (SnAg plating layer) 6 is formed [see, for example, FIG. 1A]. Thus, the Cu pillars are uniformly disposed on the entire surface of the seed layer 4 formed on the surface of the base layer 3 (30) including the removable portion 3X (30X) and in the same plane by electrolytic plating. A plurality of terminals 10 composed of 5 and the SnAg layer 6 are formed. Thereby, a plurality of terminals 10 with little variation in height can be formed.
なお、図示していないが、Ｃｕピラー５を形成する領域には、ドライフィルムレジスト３０に穴を形成し、そこにパッド（金属パッド；ここではＡｌパッド）を形成しておくことで、ウェハ１上の配線とＣｕピラー５とを電気的に接続する。
次に、図３（Ｂ）に示すように、レジスト７を剥離し、シード層４をエッチングするシードエッチングを行なう。このように、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、即ち、不要な端子１０を除去する前に、シードエッチングを行なう。
Although not shown in the drawing, a hole is formed in the dry film resist 30 in a region where the Cu pillar 5 is to be formed, and a pad (metal pad; here, an Al pad) is formed therein, whereby the wafer 1 is formed. The upper wiring and the Cu pillar 5 are electrically connected.
Next, as shown in FIG. 3B, the resist 7 is removed, and seed etching for etching the seed layer 4 is performed. As described above, seed etching is performed in a state where the plurality of terminals 10 are formed in a uniform arrangement on the same plane, that is, before unnecessary terminals 10 are removed.
次に、図４（Ａ）に示すように、真空引きを行なうことによって、不要な端子１０を除去する。ここでは、上述のようにしてドライフィルムレジスト３０を設けることによって形成された中空部３Ｙの空気を吸引して、気圧の変化を利用して、ドライフィルムレジスト３０（下地層３）の除去可能部分３０Ｘ（３Ｘ）を除去することによって、不要な端子１０を除去する。このようにして、下地層３（３０Ｘ）の除去可能部分３Ｘ（３０Ｙ）の上方に設けられた端子１０を除去する。これにより、所望の配置パターンで必要な端子１０のみが残されることになる［例えば図１（Ｂ）参照］。このようにして不要な端子１０が除去されると、ドライフィルムレジスト３０（下地層３）に溝（凹部）８が形成される［図４（Ｂ）参照］。 Next, as shown in FIG. 4A, unnecessary terminals 10 are removed by evacuation. Here, the air in the hollow part 3Y formed by providing the dry film resist 30 as described above is sucked and the changeable portion of the dry film resist 30 (underlying layer 3) is removed using the change in atmospheric pressure. By removing 30X (3X), unnecessary terminals 10 are removed. In this manner, the terminal 10 provided above the removable portion 3X (30Y) of the base layer 3 (30X) is removed. As a result, only the necessary terminals 10 are left in a desired arrangement pattern [see, for example, FIG. 1B]. When unnecessary terminals 10 are removed in this way, grooves (concave portions) 8 are formed in the dry film resist 30 (underlayer 3) [see FIG. 4B].
その後、図４（Ｂ）に示すように、ウェットバックを行なって、端子１０が完成する。
ここでは、図１（Ｃ）に示すように、半導体チップ又はインタポーザなどの基板となるウェハ１上に、ドライフィルムレジスト３０（下地層３）を挟んで、Ｃｕピラー５及びＳｎＡｇ層６を含む端子１０が形成される。そして、上述のようにして不要な端子１０が除去されていると、ドライフィルムレジスト３０（下地層３）に溝（凹部）８が形成されたものとなる。つまり、ウェハ１から切り出した個々の半導体チップ又はインタポーザなどの基板は、端子１０の下方にドライフィルムレジスト３０（下地層３）を備えるものとなり、このドライフィルムレジスト３０は、端子１０が設けられていない領域に溝（凹部）８を有するものとなる。
Thereafter, as shown in FIG. 4B, wet back is performed to complete the terminal 10.
Here, as shown in FIG. 1C, a terminal including a Cu pillar 5 and a SnAg layer 6 on a wafer 1 serving as a substrate such as a semiconductor chip or an interposer with a dry film resist 30 (underlayer 3) interposed therebetween. 10 is formed. When the unnecessary terminal 10 is removed as described above, the groove (concave portion) 8 is formed in the dry film resist 30 (underlying layer 3). That is, a substrate such as an individual semiconductor chip or an interposer cut out from the wafer 1 includes a dry film resist 30 (underlayer 3) below the terminals 10, and the dry film resist 30 is provided with the terminals 10. A groove (concave portion) 8 is provided in a non-existing region.
ところで、上述の端子の製造方法を採用しているのは、以下の理由による。
３次元実装や２．５次元実装では、半導体チップ同士又は半導体チップとインタポーザ（基板）とを電気的に接続するのに、従来のワイヤボンディングのように金属ワイヤによって接続するのではなく、配線長の短縮、高速伝送性の向上、高密度化が可能な微細な端子（例えば従来の２分の１以下の直径約３０μｍ以下の端子）によるフリップチップ接続が用いられる。
By the way, the reason why the above-described terminal manufacturing method is adopted is as follows.
In three-dimensional mounting and 2.5-dimensional mounting, the semiconductor chips or the semiconductor chip and the interposer (substrate) are electrically connected to each other without using a metal wire as in the conventional wire bonding, instead of using a metal wire. Flip chip connection using a fine terminal (for example, a conventional terminal having a diameter of less than one half or less of about 30 μm or less) capable of shortening, improving high-speed transmission and increasing the density is used.
この端子には、主に鉛フリーはんだ又はＡｕスタッドバンプが利用されているが、鉛フリーはんだは、濡れ広がりやウィスカの影響による接続不良が懸念されており、また、Ａｕスタッドバンプは、Ａｌ電極との接合において合金形成が進行し、拡散係数の違いによって発生するカーケンダルボイドによる接合不良が懸念されている。
そこで、これらの端子の代替として、Ｃｕピラーと呼ばれる高アスペクト比のポスト状のＣｕ端子を形成し、はんだで接合する実装方式の開発が進められている。
For this terminal, lead-free solder or Au stud bump is mainly used, but lead-free solder is concerned about poor connection due to wet spread and whisker, and Au stud bump is Al electrode. There is a concern that the formation of an alloy will progress in the joining, and the joining failure due to the Kirkendall void generated due to the difference in diffusion coefficient.
Therefore, as an alternative to these terminals, development of a mounting method in which post-shaped Cu terminals having a high aspect ratio called Cu pillars are formed and joined by soldering is underway.
このＣｕピラーはめっきで形成するため、微細端子を形成することが可能であり、電流が集中するパッド部（チップ電極部）が電流密度耐性の高いＣｕで底上げされているため、はんだバンプなどに比べて大電流対応が可能となる。また、はんだ材料であるＳｎとＣｕの拡散係数が小さいため、カーケンダルボイドの発生が抑制でき、信頼性が向上する。
このＣｕピラーの形成には電解めっきが用いられるが、複数のＣｕピラーの配置や密度などによって電流密度分布が異なるものとなる。例えば、半導体チップ又は基板となるウェハ上に、例えば図５に示すような配置になるように電解めっきでＣｕピラー５を形成する場合、Ｃｕピラー５の密度が疎な領域においては電流の集中が起こり易いため、Ｃｕピラー５の高さが高くなり、逆に、Ｃｕピラー５の密度が密な領域ではＣｕピラー５の高さが低くなる。このため、複数のＣｕピラー５の配置や密度などによって、チップ内又は基板内でＣｕピラー５の高さにばらつきが生じてしまうことになる。
Since this Cu pillar is formed by plating, it is possible to form a fine terminal, and since the pad portion (chip electrode portion) where current concentrates is raised with Cu having high current density resistance, it can be used as a solder bump. Compared to large currents. Moreover, since the diffusion coefficient of Sn and Cu which are solder materials is small, generation | occurrence | production of Kirkendall void can be suppressed and reliability improves.
Electrolytic plating is used to form the Cu pillar, but the current density distribution varies depending on the arrangement and density of the plurality of Cu pillars. For example, when Cu pillars 5 are formed by electrolytic plating on a semiconductor chip or a wafer serving as a substrate so as to have an arrangement as shown in FIG. 5, for example, current concentration is concentrated in a region where the density of Cu pillars 5 is low. Since it easily occurs, the height of the Cu pillar 5 is increased. Conversely, in the region where the density of the Cu pillar 5 is high, the height of the Cu pillar 5 is decreased. For this reason, the height of the Cu pillars 5 varies within the chip or the substrate depending on the arrangement and density of the plurality of Cu pillars 5.
例えば、図５に示すように、ウェハ上の一つの半導体チップ又は基板となる領域が４つの領域を含み、これらの４つの領域のそれぞれに均一にＣｕピラー５が形成され、右側の領域と左側の領域との間に距離ａの間隔が形成され、上側の領域と下側の領域との間に距離ｂ（ａ＞ｂ）の間隔が形成されるようにＣｕピラー５を配置する場合、図５中、丸付き数字１、２、３、４、５で示す箇所のＣｕピラー５の高さは、Ｃｕピラー５の密度によって異なるものとなり、丸付き数字１＜丸付き数字２＜丸付き数字３＜丸付き数字４＜丸付き数字５のようにばらつきが生じてしまう。 For example, as shown in FIG. 5, a region to be a semiconductor chip or substrate on a wafer includes four regions, and Cu pillars 5 are uniformly formed in each of these four regions, and the right region and the left region When the Cu pillar 5 is arranged such that a distance a is formed between the upper region and the lower region, and a distance b (a> b) is formed between the upper region and the lower region. 5, the height of the Cu pillar 5 at the locations indicated by the circled numbers 1, 2, 3, 4 and 5 varies depending on the density of the Cu pillar 5, and the circled number 1 <rounded number 2 <rounded number Variation occurs as 3 <circled number 4 <circled number 5.
また、例えば、複数のＣｕピラーが形成される面に段差などがあり、複数のＣｕピラーが形成される面の高さ位置が異なると、電解めっきによって形成されたＣｕピラーの高さにばらつきが生じてしまう。
このようにＣｕピラーの高さにばらつきが生じてしまうと、例えば端子（外部端子）の接続時に高さのばらつきによる接続不良等が起こり、品質や信頼性を低下させることになる。
Also, for example, if there are steps on the surface on which the plurality of Cu pillars are formed and the height position of the surface on which the plurality of Cu pillars are formed is different, the height of the Cu pillar formed by electrolytic plating varies. It will occur.
If the height of the Cu pillar varies as described above, for example, connection failure due to height variation occurs when connecting terminals (external terminals), and quality and reliability are lowered.
そこで、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上させるべく、上述の端子の製造方法を採用している。つまり、ウェハ１の全面に均一な端子配置パターンで電解めっきを行なって端子１０（ここではＣｕピラー５及びＳｎＡｇ層６を含む端子１０）を形成した後、不要な端子１０を除去することで、端子１０の高さのばらつきを抑制するようにしている。 In view of this, the above-described terminal manufacturing method is employed in order to suppress variations in the height of the terminals, for example, to prevent connection failure during connection of the terminals, and to improve quality and reliability. That is, by performing electrolytic plating with a uniform terminal arrangement pattern on the entire surface of the wafer 1 to form the terminal 10 (here, the terminal 10 including the Cu pillar 5 and the SnAg layer 6), the unnecessary terminal 10 is removed, Variations in the height of the terminals 10 are suppressed.
したがって、本実施形態にかかる端子の製造方法によれば、端子１０の高さのばらつきを抑え、例えば端子１０の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができるという利点がある。
なお、上述の実施形態では、下地層３を、除去可能部分３Ｘの下方に中空部３Ｙを有するものとし、端子１０を除去する工程で、中空部３Ｙの空気を吸引して下地層３の除去可能部分３Ｘを除去することによって端子１０を除去するようにしているが、これに限られるものではない。
Therefore, according to the method for manufacturing a terminal according to the present embodiment, variation in the height of the terminal 10 can be suppressed, for example, connection failure can be prevented when the terminal 10 is connected, and quality and reliability can be improved. There is an advantage.
In the above-described embodiment, the underlayer 3 has the hollow portion 3Y below the removable portion 3X, and in the step of removing the terminal 10, the air in the hollow portion 3Y is sucked to remove the underlayer 3 Although the terminal 10 is removed by removing the possible portion 3X, the present invention is not limited to this.
例えば、図６〜図８に示すように、下地層３は、エッチングされない材料からなる部分３２と、エッチングされる材料からなる部分３１とを含み、除去可能部分３２Ｘ（３Ｘ）の周囲に溝３２Ｙが設けられており、除去可能部分３２Ｘの下方にエッチングされる材料からなる部分３１を備えるものとし［図６（Ａ）参照］、端子１０を除去する工程で、エッチングされる材料からなる部分３１を溝３２Ｙを介してエッチングして、下地層３の除去可能部分３Ｘ（３２Ｘ）を除去することによって、端子１０を除去するようにしても良い［図８（Ａ）、図８（Ｂ）参照］。 For example, as shown in FIGS. 6 to 8, the underlayer 3 includes a portion 32 made of a material that is not etched and a portion 31 made of a material that is etched, and a groove 32Y around the removable portion 32X (3X). And a portion 31 made of a material to be etched below the removable portion 32X [see FIG. 6A], and a portion 31 made of a material to be etched in the step of removing the terminal 10. The terminal 10 may be removed by etching through the groove 32Y to remove the removable portion 3X (32X) of the underlayer 3 [see FIGS. 8A and 8B]. ].
この場合、下地層３を設ける工程で、エッチングされる材料からなる部分３１を設けた後、エッチングされる材料からなる部分３１の上方に除去可能部分３２Ｘが設けられ、除去可能部分３２Ｘの周囲に溝３２Ｙが設けられるように、エッチングされない材料からなる部分３２を設けるようにすれば良い。また、エッチングされる材料は、有機系樹脂材料であり、エッチングされない材料は、無機系材料であることが好ましい。 In this case, in the step of providing the base layer 3, after the portion 31 made of the material to be etched is provided, the removable portion 32X is provided above the portion 31 made of the material to be etched, and around the removable portion 32X. What is necessary is just to provide the part 32 which consists of a material which is not etched so that the groove | channel 32Y may be provided. The material to be etched is preferably an organic resin material, and the material that is not etched is preferably an inorganic material.
以下、具体的に説明する。
まず、図６（Ａ）に示すように、半導体チップ又はインタポーザなどの基板となるシリコンウェハ１上に、配線を含む絶縁層（配線層）２を形成する。
次に、図６（Ｂ）に示すように、絶縁層２上に、エッチングされる材料である有機系樹脂材料（例えばポリイミド樹脂やフェノール系樹脂など）からなる有機系樹脂層（絶縁層）３１を形成する。ここでは、不要な端子１０が形成される領域の下方に位置するように有機系樹脂層３１を形成する。
This will be specifically described below.
First, as shown in FIG. 6A, an insulating layer (wiring layer) 2 including wiring is formed on a silicon wafer 1 serving as a substrate such as a semiconductor chip or an interposer.
Next, as shown in FIG. 6B, an organic resin layer (insulating layer) 31 made of an organic resin material (for example, polyimide resin or phenolic resin) that is a material to be etched is formed on the insulating layer 2. Form. Here, the organic resin layer 31 is formed so as to be located below the region where the unnecessary terminals 10 are formed.
次に、図６（Ｃ）、図６（Ｄ）に示すように、絶縁層２及び有機系樹脂層３１上に、エッチングされない材料である無機系材料（例えばＳｉＮなど）からなる無機系材料層（絶縁層）３２を形成する。そして、有機系樹脂層３１上に形成された無機系材料層３２の不要な端子１０が形成される部分の周囲に、除去用パターンとして、溝（隙間）３２Ｙを形成する。つまり、絶縁層２及び有機系樹脂層３１上に、除去用パターンとしての溝３２Ｙを有する無機系材料層３２を形成する。この場合、有機系樹脂層３１上に形成されている無機系材料層３２の溝３２Ｙで分離されている部分は、後述するようにして除去されるため、この部分を除去可能部分３２Ｘ（３Ｘ）という。また、無機系材料層３２は、有機系樹脂層３１上では厚さが薄くなっている。これにより、無機系材料層３２の表面は平面となっており、即ち、除去可能部分３２Ｘの上側表面とそれ以外の部分の上側表面とは同一平面となっており、この表面上にシード層４及び端子１０が形成されることになる。このため、このようにして設けられた有機系樹脂層３１及び無機系材料層３２が下地層３となる。つまり、上述のようにして、エッチングされる材料からなる部分として有機系樹脂層３１を含み、エッチングされない材料からなる部分として無機系材料層３２を含む下地層３を形成する。このようにして、表面が同一平面になるように設けられた除去可能部分３Ｘを含む下地層３を設ける。 Next, as shown in FIG. 6C and FIG. 6D, an inorganic material layer made of an inorganic material (for example, SiN) that is not etched on the insulating layer 2 and the organic resin layer 31. (Insulating layer) 32 is formed. Then, a groove (gap) 32Y is formed as a removal pattern around the portion of the inorganic material layer 32 formed on the organic resin layer 31 where the unnecessary terminal 10 is formed. That is, the inorganic material layer 32 having the grooves 32Y as the removal pattern is formed on the insulating layer 2 and the organic resin layer 31. In this case, since the portion separated by the groove 32Y of the inorganic material layer 32 formed on the organic resin layer 31 is removed as described later, this portion can be removed 32X (3X) That's it. The inorganic material layer 32 is thin on the organic resin layer 31. Thereby, the surface of the inorganic material layer 32 is a flat surface, that is, the upper surface of the removable portion 32X and the upper surface of the other portion are coplanar, and the seed layer 4 is formed on this surface. And the terminal 10 is formed. For this reason, the organic resin layer 31 and the inorganic material layer 32 thus provided serve as the underlayer 3. That is, as described above, the base layer 3 including the organic resin layer 31 as the portion made of the material to be etched and including the inorganic material layer 32 as the portion made of the material not to be etched is formed. In this way, the base layer 3 including the removable portion 3X provided so that the surface is in the same plane is provided.
次に、図７（Ａ）に示すように、無機系材料層３１及び有機系樹脂層３２からなる下地層３上にシード層４を形成し、レジスト（感光性レジスト）７によって端子１０を形成するためのパターンを形成する。ここでは、シリコンウェハ１上の全面に複数の端子１０が均一に配置されるようにレジストパターン７を形成する。
次に、図７（Ｂ）に示すように、シード層４上に、電解めっきによって、全面均一配置で、複数のＣｕピラー（Ｃｕめっき層）５を形成し、各Ｃｕピラー５の上方にＳｎＡｇ層（ＳｎＡｇめっき層）６を形成する。このように、除去可能部分３Ｘ（３２Ｘ）を含んで同一平面になっている下地層３の表面上に形成されたシード層４上に、電解めっきによって、全面均一配置で、Ｃｕピラー５とＳｎＡｇ層６とからなる複数の端子１０を形成する。これにより、高さのばらつきの少ない複数の端子１０を形成することができる。
Next, as shown in FIG. 7A, the seed layer 4 is formed on the base layer 3 composed of the inorganic material layer 31 and the organic resin layer 32, and the terminal 10 is formed by the resist (photosensitive resist) 7. A pattern is formed for this purpose. Here, the resist pattern 7 is formed so that the plurality of terminals 10 are uniformly arranged on the entire surface of the silicon wafer 1.
Next, as shown in FIG. 7B, a plurality of Cu pillars (Cu plating layers) 5 are formed on the seed layer 4 by electrolytic plating in a uniform arrangement over the seed layer 4, and SnAg is formed above each Cu pillar 5. A layer (SnAg plating layer) 6 is formed. Thus, on the seed layer 4 formed on the surface of the base layer 3 that includes the removable portion 3X (32X) and is in the same plane, the Cu pillar 5 and the SnAg are uniformly arranged by electrolytic plating on the entire surface. A plurality of terminals 10 composed of the layer 6 are formed. Thereby, a plurality of terminals 10 with little variation in height can be formed.
なお、図示していないが、Ｃｕピラー５を形成する領域には、無機系材料層３２に穴を形成し、そこにパッド（金属パッド；ここではＡｌパッド）を形成しておくことで、ウェハ１上の配線とＣｕピラー５とを電気的に接続する。
次に、図８（Ａ）に示すように、レジスト７を剥離し、シード層４をエッチングするシードエッチングを行なう。このように、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、即ち、不要な端子１０を除去する前に、シードエッチングを行なう。
Although not shown in the drawing, a hole is formed in the inorganic material layer 32 in a region where the Cu pillar 5 is to be formed, and a pad (metal pad; here, an Al pad) is formed therein, thereby forming a wafer. The wiring on 1 and the Cu pillar 5 are electrically connected.
Next, as shown in FIG. 8A, the resist 7 is removed, and seed etching for etching the seed layer 4 is performed. As described above, seed etching is performed in a state where the plurality of terminals 10 are formed in a uniform arrangement on the same plane, that is, before unnecessary terminals 10 are removed.
次に、図８（Ｂ）に示すように、エッチング（ドライエッチング）を行なうことによって、不要な端子１０を除去する。ここでは、上述のようにして有機系樹脂層３１上に形成された無機系材料層３２の不要な端子１０が形成される部分３２Ｘ（除去可能部分３Ｘ）の周囲に溝３２Ｙが設けられているため、この溝３２Ｙを介して、エッチングによって有機系樹脂層３１を除去することで、その上の無機系材料層３２の除去可能部分３２Ｘも除去して、不要な端子１０を除去する。このようにして、下地層３の除去可能部分３Ｘの上方に設けられた端子１０を除去する。これにより、所望の配置パターンで必要な端子１０のみが残されることになる［例えば図１（Ｂ）参照］。このようにして不要な端子１０が除去されると、無機系材料層３２（下地層３）に溝（凹部）８が形成されることになる。 Next, as shown in FIG. 8B, unnecessary terminals 10 are removed by performing etching (dry etching). Here, a groove 32Y is provided around the portion 32X (removable portion 3X) where the unnecessary terminal 10 of the inorganic material layer 32 formed on the organic resin layer 31 as described above is formed. Therefore, by removing the organic resin layer 31 by etching through the groove 32Y, the removable portion 32X of the inorganic material layer 32 thereon is also removed, and unnecessary terminals 10 are removed. In this way, the terminal 10 provided above the removable portion 3X of the base layer 3 is removed. As a result, only the necessary terminals 10 are left in a desired arrangement pattern [see, for example, FIG. 1B]. When unnecessary terminals 10 are removed in this way, grooves (concave portions) 8 are formed in the inorganic material layer 32 (underlying layer 3).
その後、ウェットバックを行なって、端子１０が完成する。
ここでは、半導体チップ又はインタポーザなどの基板となるウェハ１上に、無機系材料層３２を挟んで、Ｃｕピラー５及びＳｎＡｇ層６を含む端子１０が形成される。そして、上述のようにして不要な端子１０が除去されていると、無機系材料層３２に凹部（溝）８が形成されたものとなる。つまり、ウェハ１から切り出した個々の半導体チップ又はインタポーザなどの基板は、端子１０の下方に無機系材料層３２を備えるものとなり、この無機系材料層３２は、端子１０が設けられていない領域に凹部（溝）８を有するものとなる。
Thereafter, wet back is performed to complete the terminal 10.
Here, a terminal 10 including a Cu pillar 5 and a SnAg layer 6 is formed on a wafer 1 serving as a substrate such as a semiconductor chip or an interposer with an inorganic material layer 32 interposed therebetween. When the unnecessary terminals 10 are removed as described above, the recesses (grooves) 8 are formed in the inorganic material layer 32. That is, a substrate such as an individual semiconductor chip or an interposer cut out from the wafer 1 includes an inorganic material layer 32 below the terminal 10, and the inorganic material layer 32 is formed in a region where the terminal 10 is not provided. A recess (groove) 8 is provided.
このような変形例の端子の製造方法によっても、端子１０の高さのばらつきを抑え、例えば端子１０の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができる。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
Also by the manufacturing method of the terminal of such a modification, the variation in the height of the terminal 10 can be suppressed, for example, connection failure or the like can be prevented when the terminal 10 is connected, and quality and reliability can be improved.
Note that the present invention is not limited to the configurations described in the above-described embodiments and modifications, and various modifications can be made without departing from the spirit of the present invention.
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含むことを特徴とする端子の製造方法。
Hereinafter, additional notes will be disclosed regarding the above-described embodiment and modifications.
(Appendix 1)
Providing a base layer including a removable portion provided such that the surface is coplanar;
Forming a seed layer on the underlayer;
Forming a plurality of terminals in a uniform arrangement on the entire surface by electrolytic plating on the seed layer;
And a step of removing the terminal provided above the removable portion of the foundation layer.
（付記２）
前記端子を形成する工程の後、前記端子を除去する工程の前に、前記シード層をエッチングする工程を含むことを特徴とする、付記１に記載の端子の製造方法。
（付記３）
前記下地層は、前記除去可能部分の下方に中空部を有し、
前記端子を除去する工程で、前記中空部の空気を吸引して前記下地層の前記除去可能部分を除去することによって前記端子を除去することを特徴とする、付記１又は２に記載の端子の製造方法。
(Appendix 2)
The method of manufacturing a terminal according to appendix 1, further comprising a step of etching the seed layer after the step of forming the terminal and before the step of removing the terminal.
(Appendix 3)
The underlayer has a hollow portion below the removable portion,
The terminal according to appendix 1 or 2, wherein, in the step of removing the terminal, the terminal is removed by sucking air in the hollow portion to remove the removable portion of the foundation layer. Production method.
（付記４）
前記下地層を設ける工程で、前記下地層として、凹部を有するドライフィルムレジストを前記凹部が下側になるように設けることを特徴とする、付記１〜３のいずれか１項に記載の端子の製造方法。
（付記５）
前記下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、前記除去可能部分の周囲に溝が設けられており、前記除去可能部分の下方に前記エッチングされる材料からなる部分を備え、
前記端子を除去する工程で、前記エッチングされる材料からなる部分を前記溝を介してエッチングして、前記下地層の前記除去可能部分を除去することによって、前記端子を除去することを特徴とする、付記１又は２に記載の端子の製造方法。
(Appendix 4)
In the step of providing the base layer, a dry film resist having a concave portion is provided as the base layer so that the concave portion is on the lower side. Production method.
(Appendix 5)
The underlayer includes a portion made of a material that is not etched and a portion made of a material that is etched, and a groove is provided around the removable portion, and the material that is etched under the removable portion. With a part consisting of
In the step of removing the terminal, the terminal is removed by etching the portion made of the material to be etched through the groove to remove the removable portion of the base layer. The manufacturing method of the terminal of Additional remark 1 or 2.
（付記６）
前記下地層を設ける工程で、前記エッチングされる材料からなる部分を設けた後、前記エッチングされる材料からなる部分の上方に前記除去可能部分が設けられ、前記除去可能部分の周囲に前記溝が設けられるように、前記エッチングされない材料からなる部分を設けることを特徴とする、付記５に記載の端子の製造方法。
(Appendix 6)
In the step of providing the base layer, after the portion made of the material to be etched is provided, the removable portion is provided above the portion made of the material to be etched, and the groove is formed around the removable portion. 6. The method for manufacturing a terminal according to appendix 5, wherein a portion made of the material that is not etched is provided.
（付記７）
前記エッチングされる材料は、有機系樹脂材料であり、
前記エッチングされない材料は、無機系材料であることを特徴とする、付記５又は６に記載の端子の製造方法。
（付記８）
前記端子は、Ｃｕ、Ｓｎ、Ａｕ、Ｎｉ、ＳｎＡｇのいずれかの材料を含むことを特徴とする、付記１〜７のいずれか１項に記載の端子の製造方法。
(Appendix 7)
The material to be etched is an organic resin material,
The method for manufacturing a terminal according to appendix 5 or 6, wherein the material that is not etched is an inorganic material.
(Appendix 8)
The terminal manufacturing method according to any one of appendices 1 to 7, wherein the terminal includes any one of Cu, Sn, Au, Ni, and SnAg.
（付記９）
前記端子は、Ｃｕ、Ａｕ、Ｎｉのいずれかの材料からなるピラーを含むことを特徴とする、付記１〜８のいずれか１項に記載の端子の製造方法。
(Appendix 9)
9. The method of manufacturing a terminal according to any one of appendices 1 to 8, wherein the terminal includes a pillar made of any one of Cu, Au, and Ni.
１ ウェハ
２ 絶縁層
３ 下地層
３Ｘ 除去可能部分
３Ｙ 中空部
３０ ドライフィルムレジスト
３０Ｘ 除去可能部分
３０Ｙ 凹部
３１ 有機系樹脂層（エッチングされる材料からなる部分）
３２ 無機系材料層（エッチングされない材料からなる部分）
３２Ｘ 除去可能部分
３２Ｙ 溝
４ シード層
５ Ｃｕピラー
６ ＳｎＡｇ層
７ レジスト
８ 溝（凹部）
１０ 端子
DESCRIPTION OF SYMBOLS 1 Wafer 2 Insulating layer 3 Underlayer 3X Removable part 3Y Hollow part 30 Dry film resist 30X Removable part 30Y Recess 31 Organic resin layer (part consisting of material to be etched)
32 Inorganic material layer (part made of non-etched material)
32X removable part 32Y groove 4 seed layer 5 Cu pillar 6 SnAg layer 7 resist 8 groove (recess)
10 terminals
Claims (8)
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分を除去するとともに前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含むことを特徴とする端子の製造方法。 Providing a base layer including a removable portion provided such that the surface is coplanar;
Forming a seed layer on the underlayer;
Forming a plurality of terminals in a uniform arrangement on the entire surface by electrolytic plating on the seed layer;
And a step of removing the removable portion of the foundation layer and removing the terminal provided above the removable portion of the foundation layer.
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層は、前記除去可能部分の下方に中空部を有し、
前記端子を除去する工程で、前記中空部の空気を吸引して前記下地層の前記除去可能部分を除去することによって前記端子を除去することを特徴とする端子の製造方法。 Providing a base layer including a removable portion provided such that the surface is coplanar;
Forming a seed layer on the underlayer;
Forming a plurality of terminals in a uniform arrangement on the entire surface by electrolytic plating on the seed layer;
Removing the terminals provided above the removable portion of the foundation layer,
The underlayer has a hollow portion below the removable portion,
The terminal in the step of removing the method for producing a pin you and removing the terminal by by sucking air in the hollow portion to remove said removable portion of the underlying layer.
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層を設ける工程で、前記下地層として、凹部を有するドライフィルムレジストを前記凹部が下側になるように設けることを特徴とする端子の製造方法。 Providing a base layer including a removable portion provided such that the surface is coplanar;
Forming a seed layer on the underlayer;
Forming a plurality of terminals in a uniform arrangement on the entire surface by electrolytic plating on the seed layer;
Removing the terminals provided above the removable portion of the foundation layer,
Wherein in the step of providing a base layer, wherein the undercoat layer, the manufacturing method of a dry film resist the recess you characterized in that it provided such that the lower pin having a recess.
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、前記除去可能部分の周囲に溝が設けられており、前記除去可能部分の下方に前記エッチングされる材料からなる部分を備え、
前記端子を除去する工程で、前記エッチングされる材料からなる部分を前記溝を介してエッチングして、前記下地層の前記除去可能部分を除去することによって、前記端子を除去することを特徴とする端子の製造方法。 Providing a base layer including a removable portion provided such that the surface is coplanar;
Forming a seed layer on the underlayer;
Forming a plurality of terminals in a uniform arrangement on the entire surface by electrolytic plating on the seed layer;
Removing the terminals provided above the removable portion of the foundation layer,
The underlayer includes a portion made of a material that is not etched and a portion made of a material that is etched, and a groove is provided around the removable portion, and the material that is etched under the removable portion. With a part consisting of
In the step of removing the terminal, the portion of the material to be etched is etched through the groove to remove the removable portion of the base layer, thereby removing the terminal. manufacturing method of that pin.
前記エッチングされない材料は、無機系材料であることを特徴とする、請求項５又は６に記載の端子の製造方法。 The material to be etched is an organic resin material,
The method for manufacturing a terminal according to claim 5, wherein the material that is not etched is an inorganic material.
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