KR101109053B1 - Wafer with Through via hole and Packing method of the same - Google Patents

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Abstract

본 발명의 관통 비아홀이 형성된 웨이퍼의 적층 방법은 복수 개의 관통 비아홀이 형성된 웨이퍼의 하나 이상의 관통 비아홀을 포함하는 전도 영역에 전도층을 형성하는 전도층 형성단계, 상기 전도층을 포함한 웨이퍼 전체 영역에 절연층을 증착하는 절연층 증착단계, 상기 전도층의 상부에 감광제를 도포하고, 상기 관통 비아홀이 형성된 위치에 관통 비아홀의 단면적보다 작은 단면적의 패턴이 형성된 마스크를 이용하여 노광 및 현상하여 공극을 형성하는 제1공극형성단계, 상기 공극 하부의 절연층을 에칭하고, 감광제를 제거하는 절연층 에칭단계, 상기 웨이퍼의 상면에 시드메탈을 증착하는 시드메탈 증착단계, 상기 시드메탈의 상부에 감광제를 도포하고, 상기 마스크를 이용하여 노광 및 현상하여 공극을 형성하는 제2공극형성단계, 상기 시드 메탈에 구리를 전해도금하여 구리 범프를 형성하는 구리 범프 형성단계 및 상기 감광제를 제거하고, 시드 메탈을 에칭하는 시드 메탈 에칭단계를 포함한다.In the method of stacking a wafer having through via holes, the conductive layer forming step of forming a conductive layer in a conductive area including at least one through via hole of a wafer on which a plurality of through via holes are formed is insulated, and the entire area of the wafer including the conductive layer is insulated. In the insulating layer deposition step of depositing a layer, a photosensitive agent is applied to the upper portion of the conductive layer, and exposed and developed using a mask in which a pattern having a cross-sectional area smaller than the cross-sectional area of the through via hole is formed at a position where the through via hole is formed to form voids. A first pore forming step, an insulating layer etching step of etching the lower part of the pore, an insulating layer etching step of removing the photoresist, a seed metal deposition step of depositing seed metal on the upper surface of the wafer, and applying a photoresist on the seed metal And forming a void by exposing and developing using the mask, and the seed method A copper bump forming step of electroplating copper to remove copper to form a copper bump, and a seed metal etching step of removing the photosensitive agent and etching the seed metal.

Description

관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법{Wafer with Through via hole and Packing method of the same}Wafer with through via hole and lamination method {Wafer with Through via hole and Packing method of the same}

본 발명은 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법에 관한 것으로서, 보다 상세하게는 웨이퍼의 전도층에 관통 비아홀의 단면적보다 적은 단면적의 구리 범프를 형성하여 관통 비아홀간의 연결할 수 있는 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법에 관한 것이다. The present invention relates to a wafer in which through via holes are formed and a method of stacking the same, and more particularly, a wafer having through via holes through which copper vias having a cross-sectional area smaller than the cross-sectional area of the through via holes are formed in a conductive layer of the wafer, thereby connecting the through via holes. And it relates to a lamination method thereof.

최근 전자기기들의 소형화에 따라, 전자기기에 사용되는 반도체 패키지의 초소형화가 요구된다. 따라서 반도체 칩들을 3차원적으로 적층하는 3D 팩키지(Package) 기술이 일반적으로 사용된다. BACKGROUND With the recent miniaturization of electronic devices, miniaturization of semiconductor packages used in electronic devices is required. Therefore, a 3D package technology for stacking semiconductor chips in three dimensions is generally used.

그리고 적층된 반도체 칩들은 와이어 본딩 방식에 의해서 전기적으로 연결될 수 있으나, 최근에는 적층된 반도체 칩의 두께를 얇게 하기 위해서 반도체 칩을 상, 하 방향으로 관통하는 관통 비아홀(Through via hole)을 형성하고, 관통 비아홀의 내부에 적층된 반도체 칩 간의 전기적인 연결을 위한 필링금속을 충진하고, 각 반도체 칩들의 관통 비아홀에 충진된 필링금속 간의 전기적으로 연결하는 것이 일반적이다. In addition, the stacked semiconductor chips may be electrically connected by a wire bonding method, but in recent years, through via holes penetrating the semiconductor chips in upper and lower directions to reduce the thickness of the stacked semiconductor chips are formed. Filling metals for electrical connection between the semiconductor chips stacked in the through via holes are filled, and electrically connecting the filling metals filled in the through via holes of the respective semiconductor chips.

그러나 종래의 경우, 복수 개의 관통 비아홀 간의 전기적으로 연결하기 위하여 연결하고자 하는 각 관통 비아홀에 전도층을 형성하고, 각 전도층 간을 열압착하거나, 별도의 솔더를 이용하여 각 전도층을 전기적으로 연결하였다. However, in the related art, in order to electrically connect a plurality of through via holes, a conductive layer is formed in each through via hole to be connected, and the conductive layers are thermally compressed or electrically connected to each conductive layer using a separate solder. It was.

그러나 종래의 관통 비아홀 연결방법의 경우 각 웨이퍼에 전도층을 형성하여 공정의 시간이 길어진다는 단점이 있었다. 그리고 솔더 등을 이용하여 전도층 간을 연결하는 경우 전체 적층된 웨이퍼의 두께가 두꺼워진다는 단점이 있었다. However, the conventional through-via connection method has a disadvantage in that the process time is increased by forming a conductive layer on each wafer. In addition, the connection between the conductive layers using solder or the like has a disadvantage in that the thickness of the entire stacked wafer becomes thick.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 종래의 관통 비아홀이 형성된 웨이퍼 간의 적층방법에 비하여, 공정시간을 단축하면서 적층된 웨이퍼의 두께를 얇게 할 수 있는 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and a wafer having through via holes formed therein which can reduce the thickness of the stacked wafers while shortening the processing time, compared to a conventional stacking method between wafers having through via holes formed thereon, and The present invention provides a lamination method.

본 발명은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들도 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
The present invention is not limited to the above-mentioned problems, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 관통 비아홀이 형성된 웨이퍼의 적층 방법은 복수 개의 관통 비아홀이 형성된 웨이퍼의 하나 이상의 관통 비아홀을 포함하는 전도 영역에 전도층을 형성하는 전도층 형성단계, 상기 전도층을 포함한 웨이퍼 전체 영역에 절연층을 증착하는 절연층 증착단계, 상기 전도층의 상부에 감광제를 도포하고, 상기 관통 비아홀이 형성된 위치에 관통 비아홀의 단면적보다 작은 단면적의 패턴이 형성된 마스크를 이용하여 노광 및 현상하여 공극을 형성하는 제1공극형성단계, 상기 공극 하부의 절연층을 에칭하고, 감광제를 제거하는 절연층 에칭단계, 상기 웨이퍼의 상면에 시드메탈을 증착하는 시드메탈 증착단계, 상기 시드메탈의 상부에 감광제를 도포하고, 상기 마스크를 이용하여 노광 및 현상하여 공극을 형성하는 제2공극형성단계, 상기 시드 메탈에 구리를 전해도금하여 구리 범프를 형성하는 구리 범프 형성단계 및 상기 감광제를 제거하고, 시드 메탈을 에칭하는 시드 메탈 에칭단계를 포함한다. In the method of stacking a wafer having through via holes, the conductive layer forming step of forming a conductive layer in a conductive area including at least one through via hole of a wafer on which a plurality of through via holes are formed is insulated, and the entire area of the wafer including the conductive layer is insulated. In the insulating layer deposition step of depositing a layer, a photosensitive agent is applied to the upper portion of the conductive layer, and exposed and developed using a mask in which a pattern having a cross-sectional area smaller than the cross-sectional area of the through via hole is formed at a position where the through via hole is formed to form voids. A first pore forming step, an insulating layer etching step of etching the lower part of the pore, an insulating layer etching step of removing the photoresist, a seed metal deposition step of depositing seed metal on the upper surface of the wafer, and applying a photoresist on the seed metal And forming a void by exposing and developing using the mask, and the seed method A copper bump forming step of electroplating copper to remove copper to form a copper bump, and a seed metal etching step of removing the photosensitive agent and etching the seed metal.

그리고 상기 전도층 형성단계는 웨이퍼에 접착층을 형성하는 과정, 상기 접착층의 상부에 전도층을 형성하는 과정, 감광제를 도포, 노광 및 현상하여 상기 전도영역의 상부에 감광제층을 형성하는 과정, 상기 전도영역 이외 영역의 접착층 및 전도층을 에칭하는 과정 및 상기 전도 영역 상부에 감광제층을 제거하는 과정을 포함할 수 있다. 그리고 상기 전도층과 상기 감광제층 사이에는 산화방지층을 증착할 수 있다. The conductive layer forming step may include forming an adhesive layer on a wafer, forming a conductive layer on the adhesive layer, applying, exposing, and developing a photosensitive agent to form a photosensitive layer on the conductive region, the conductive layer. The method may include etching the adhesive layer and the conductive layer in a region other than the region, and removing the photoresist layer on the conductive region. An antioxidant layer may be deposited between the conductive layer and the photoresist layer.

또한, 상기 구리범프를 다른 웨이퍼의 관통비아홀의 내부에 삽입하여 복수 개의 웨이퍼를 전기적으로 연결할 수 있다. In addition, the copper bumps may be inserted into the through via holes of other wafers to electrically connect the plurality of wafers.

한편, 본 발명의 관통 비아홀이 형성된 웨이퍼는 복수 개의 관통 비아홀이 형성된 웨이퍼, 하나 이상의 관통 비아홀을 포함하는 전도영역에 형성되는 전도층, 상기 전도층에서 관통 비아홀이 형성된 위치에, 상기 관통 비아홀의 단면적보다 작은 단면적으로 형성된 구리 범프, 상기 구리 범프가 형성된 부분을 제외한 부분에 증착된 절연층을 포함한다. Meanwhile, the wafer having through via holes according to the present invention includes a wafer having a plurality of through via holes, a conductive layer formed in a conductive region including at least one through via hole, and a cross-sectional area of the through via hole at a position where a through via hole is formed in the conductive layer. Copper bumps formed in a smaller cross-sectional area, and an insulating layer deposited on portions other than the portions where the copper bumps are formed.

그리고 상기 웨이퍼와 전도층 사이에는 접착층이 증착된 관통 비아홀이 형성될 수 있고, 상기 전도층의 상면에는 산화방지층이 증착되는 관통 비아홀이 형성될 수 있다. A through via hole in which an adhesive layer is deposited may be formed between the wafer and the conductive layer, and a through via hole in which an antioxidant layer is deposited may be formed on an upper surface of the conductive layer.

그리고 상기 웨이퍼는 복수 개가 구비되고, 어느 하나의 웨이퍼의 형성된 구리 범프의 일부가 다른 하나의 웨이퍼의 관통 비아홀의 내부로 삽입되어 위치할 수 있다.
In addition, a plurality of wafers may be provided, and a portion of the copper bumps formed on one of the wafers may be inserted into and positioned in the through via hole of the other wafer.

상기한 과제를 해결하기 위한 본 발명의 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법은 다음과 같은 효과가 있다. In order to solve the above problem, a wafer having a through-via hole of the present invention and a method of stacking the same have the following effects.

첫째, 각각의 웨이퍼의 마주보는 면에 전도층을 형성하지 않고, 어느 하나의 웨이퍼에 구리 범프를 형성하고, 구리 범프를 다른 하나의 웨이퍼의 관통 비아홀에 삽입하여 각 관통 비아홀을 전기적으로 연결하여 공정시간이 단축된다는 장점이 있다. First, instead of forming a conductive layer on the opposite side of each wafer, copper bumps are formed on one of the wafers, and copper bumps are inserted into the through via holes of the other wafer to electrically connect the respective through via holes. This has the advantage of reducing time.

둘째, 웨이퍼의 마주보는 면에 형성된 전도층 간의 전기적 연결을 위하여 열압착을 위한 별도의 장치나, 솔더 등을 구비하지 않고, 간단하게 연결할 수 있다는 장점이 있다. Second, for the electrical connection between the conductive layers formed on the opposite side of the wafer there is an advantage that can be connected simply, without a separate device for thermocompression bonding, solder or the like.

셋째, 관통 비아홀간을 전기적으로 연결하기 위한 별도의 전도층이 형성되거나, 솔더를 이용하여 연결을 하지 않고, 어느 하나의 웨이퍼에 세워진 구리범프를 다른 하나의 웨이퍼의 관통 비아홀에 삽입을 하여 적층된 웨이퍼의 두께다 얇아진다는 장점이 있다. Third, a separate conductive layer for electrically connecting the through via holes is formed, or the copper bumps erected on one of the wafers are inserted into the through via holes of the other wafer without being connected using solder. The advantage is that the thickness of the wafer becomes thinner.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도1은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 전도층을 형성하는 과정의 웨이퍼의 단면도;
도2는 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 전도층 및 절연층을 형성하는 과정의 웨이퍼의 단면도 및 평면도;
도3은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 절연층에 구리 범프가 세워지는 공간을 형성하는 과정의 웨이퍼의 단면도 및 평면도;
도4는 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 공극을 형성하기 위한 마스크의 평면도;
도5는 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 구리 범프가 형성되는 공간을 형성하는 과정의 웨이퍼의 단면도 및 평면도;
도6은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼에 구리 범프를 형성하는 과정의 웨이퍼의 단면도 및 평면도;
도7은 본 발명의 일실시예의 복수 개의 웨이퍼가 적층된 상태를 나타내는 단면도;
도8은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼의 적층 방법의 순서를 나타내는 순서도;
도9은 본 발명의 일실시예의 웨이퍼의 상면에 절연층을 형성하는 과정을 나타내는 순서도.1 is a cross-sectional view of a wafer in a process of forming a conductive layer on a wafer on which a through via hole is formed according to one embodiment of the present invention;
2 is a cross-sectional view and a plan view of a wafer in a process of forming a conductive layer and an insulating layer on a wafer on which a through via hole is formed according to an embodiment of the present invention;
3 is a cross-sectional view and a plan view of a wafer in a process of forming a space in which a copper bump is erected on an insulating layer on a wafer on which a through via hole is formed in an embodiment of the present invention;
4 is a plan view of a mask for forming voids in a wafer having through via holes according to one embodiment of the present invention;
5 is a cross-sectional view and a plan view of a wafer in a process of forming a space in which copper bumps are formed in a wafer on which a through via hole is formed according to an embodiment of the present invention;
6 is a cross-sectional view and a plan view of a wafer in a process of forming copper bumps in a wafer having through via holes according to one embodiment of the present invention;
7 is a cross-sectional view showing a state in which a plurality of wafers are stacked in one embodiment of the present invention;
Fig. 8 is a flowchart showing the procedure of the lamination method of the wafer in which the through via hole is formed according to the embodiment of the present invention;
Figure 9 is a flow chart showing a process of forming an insulating layer on the upper surface of the wafer of one embodiment of the present invention.

이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In describing the present embodiment, the same designations and the same reference numerals are used for the same components, and further description thereof will be omitted.

도1 및 도2는 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼 적층 방법 중 웨이퍼의 상면에 전도층 및 절연층을 형성하는 과정을 나타내는 단면도이고, 도8은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼의 적층방법의 적층 순서를 나타내는 순서도이고, 도9은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼 적층방법의 전도층 형성 과정을 나타내는 순서도이다. 1 and 2 are cross-sectional views illustrating a process of forming a conductive layer and an insulating layer on an upper surface of a wafer in a method of stacking through via holes formed according to an embodiment of the present invention, and FIG. 8 is a through via hole of an embodiment of the present invention. 9 is a flowchart showing a lamination procedure of a method of laminating the formed wafer, and FIG. 9 is a flowchart showing a conductive layer forming process of the wafer laminating method in which a through via hole is formed according to an embodiment of the present invention.

도8을 참조하면, 본 실시예의 관통 비아홀이 형성된 웨이퍼의 적층방법은 전도층 형성단계(S10), 절연층 형성단계(S20), 제1공극형성단계(S30), 절연층 에칭단계(S40), 시드메탈 증착단계(S50), 제2공극형성단계(S60), 구리 범프 형성단계(S70) 및 시드 메탈 에칭단계(S80)를 포함한다.Referring to FIG. 8, the stacking method of a wafer having through via holes according to the present exemplary embodiment includes a conductive layer forming step S10, an insulating layer forming step S20, a first pore forming step S30, and an insulating layer etching step S40. , Seed metal deposition step S50, second pore forming step S60, copper bump forming step S70, and seed metal etching step S80.

도1, 도2 및 도9을 참조하면, 본 실시예의 전도층 형성단계(S10)는 복수 개의 관통 비아홀(Through via hole: 12)이 형성된 웨이퍼(Wafer: 10)의 하나 이상의 관통 비아홀(12)을 포함하는 전도 영역에 전도층(20)을 형성한다. 1, 2 and 9, the conductive layer forming step S10 of the present embodiment may include one or more through via holes 12 of a wafer 10 having a plurality of through via holes 12 formed therein. Forming a conductive layer 20 in the conductive region including.

본 실시예의 웨이퍼(10)의 일면에는 일정 두께의 SiO2 절연층(14)이 형성된다. 그리고 관통 비아홀(12)는 웨이퍼(10)를 상, 하 방향으로 관통하여 복수 개가 형성된다(도1(a)). On one surface of the wafer 10 of this embodiment, a SiO 2 insulating layer 14 having a predetermined thickness is formed. A plurality of through via holes 12 are formed through the wafer 10 in the up and down directions (Fig. 1 (a)).

전도영역은 웨이퍼(10)의 형성된 복수 개의 관통 비아홀(12) 중 적어도 하나 이상을 포함하는 면적으로 형성되고, 전도영역의 상부에는 전도층이 형성되어, 전도영역 하부의 관통 비아홀(12)들을 전기적으로 연결한다. 그리고 본 실시예에서의 전도영역(C)은 2개의 관통 비아홀(12)을 포함하는 면적으로 형성되고, 전도영역(C) 상부에 전도층(20)이 형성되어, 2개의 관통 비아홀(12)들을 전기적으로 연결한다. The conductive region is formed with an area including at least one of the plurality of through via holes 12 formed in the wafer 10, and a conductive layer is formed over the conductive region to electrically connect the through via holes 12 under the conductive region. Connect with In the present embodiment, the conductive region C is formed with an area including two through via holes 12, and a conductive layer 20 is formed over the conductive region C, thereby providing two through via holes 12. Connect them electrically.

전도층(20)은 다양한 소재 및 방식으로 전도영역(C)의 상면에 형성될 수 있고, 본 실시예에서의 전도층 형성단계(S10)은 웨이퍼(10)에 티타늄(Ti)을 스퍼터링(Sputtering)하여 접착층(Adhesion layer:22)을 증착하는 과정(S11,도1(b)), 접착층(22)의 상부에 구리(Cu)를 스퍼터링하여 전도층(Conduction layer:24)를 형성하는 과정(S12:24), 감광제(Photoresist:26)를 도포, 노광(expose) 및 현상(developing)하여 상기 전도영역(C)의 상부에 감광제층을 형성하는 과정(S13, 도1(d) 및 도2(a)), 전도영역(C)이외의 영역의 접착층(22) 및 전도층(24)을 에칭하여 제거하는 과정(S14, 도2(b)) 및 전도영역(C) 상부의 감광제(26)을 제거하는 과정을 포함한다(S15, 도2(c)).The conductive layer 20 may be formed on the upper surface of the conductive region C in various materials and methods, and in the present embodiment, the conductive layer forming step S10 may be performed by sputtering titanium (Ti) on the wafer 10. A process of depositing an adhesive layer (22) (S11, FIG. 1 (b)), and a process of forming a conductive layer (24) by sputtering copper (Cu) on the adhesive layer 22 ( S12: 24 and applying, exposing and developing a photoresist 26 to form a photoresist layer on the conductive region C (S13, FIG. 1 (d) and FIG. 2). (a)), a process of etching and removing the adhesive layer 22 and the conductive layer 24 in a region other than the conductive region C (S14, FIG. 2 (b)) and the photosensitive agent 26 in the upper conductive region C. ) Is removed (S15, FIG. 2 (c)).

한편, 상기의 과정에서 전도층(24)과 감광제층(26)사이에는 전도층을 형성하는 금속의 산화를 방지하는 산화방지층(미도시)을 증착(Deposition)하는 과정(미도시)을 더 포함할 수 있다. 그리고 본 실시예에서는 구리(Cu)로 형성된 전도층을 산화를 방지하기 위하여 금(Au)을 사용한 산화 방지층이 증착될 수 있다. Meanwhile, the process further includes a process (not shown) for depositing an antioxidant layer (not shown) between the conductive layer 24 and the photoresist layer 26 to prevent oxidation of the metal forming the conductive layer. can do. In the present embodiment, an anti-oxidation layer using gold (Au) may be deposited to prevent oxidation of the conductive layer formed of copper (Cu).

결국 전도층 형성단계(S10)가 완료되면, 웨이퍼(10)의 전도영역(C)의 상면에는 티타늄(Ti)으로 형성된 접착층(22) 및 구리(Cu)로 형성된 전도층(24)이 형성되게 된다. 그리고 전도영역(C)에 위치하는 관통 비아홀(12)은 전기적으로 연결되게 된다. After the conductive layer forming step S10 is completed, the adhesive layer 22 formed of titanium (Ti) and the conductive layer 24 formed of copper (Cu) are formed on the upper surface of the conductive region C of the wafer 10. do. In addition, the through via hole 12 positioned in the conductive region C is electrically connected to the through via hole 12.

절연층 증착단계(S20)은 전도영역(C)에 형성된 전도층(24)을 포함하는 웨이퍼 전체 영역에 절연층(30)을 증착한다. 그리고 본 실시예에서는 SiO2 절연층이 CVD(Chemical vapor deposition)법에 의해서 증착된다(도2(d)). 따라서 전도영역(C)는 웨이퍼의 다른 영역과 전기적으로 차단되게 된다. In the insulating layer deposition step S20, the insulating layer 30 is deposited on the entire region of the wafer including the conductive layer 24 formed in the conductive region C. In this embodiment, the SiO 2 insulating layer is deposited by CVD (Chemical Vapor Deposition) (Fig. 2 (d)). Therefore, the conductive region C is electrically blocked from other regions of the wafer.

도3, 도5 및 도6은 본 발명의 일실시예의 관통 비아홀이 형성된 웨이퍼 적층 방법의 구리 범프를 형성하는 과정을 나타내는 도면이고, 도4는 본 발명의 일실시예의 감광층에 공극을 형성하기 위한 마스크의 평면도이다. 3, 5, and 6 are views illustrating a process of forming copper bumps in a wafer stacking method in which a through via hole is formed according to an embodiment of the present invention. Top view of the mask for.

도3 내지 도6을 참조하면, 제1공극형성단계(S30)은 절연층(30)의 상부에 감광제(40)을 도포하고(도3(a)), 관통 비아홀(12)이 형성된 위치에 관통 비아홀(12)의 단면적보다 작은 단면적의 패턴(52)이 형성된 마스크(80)(도5참고)를 이용하여 노광 및 현상하여 공극(S1)을 형성한다. 3 to 6, in the first pore forming step S30, the photosensitive agent 40 is coated on the insulating layer 30 (FIG. 3A), and the through via hole 12 is formed. The air gap S1 is formed by exposing and developing using a mask 80 (see FIG. 5) in which a pattern 52 having a cross-sectional area smaller than that of the through via hole 12 is formed.

구체적으로 마스크(80)를 이용하여 감광제(40)를 노광 및 현상하면 감광제(40)에는 마스크(80)의 패턴(82) 형상에 따라 관통 비아홀(12)의 단면적 보다 작은 단면적의 원기둥 형상의 공극(42)이 형성된다(도3(b)). Specifically, when the photosensitive agent 40 is exposed and developed by using the mask 80, the photosensitive agent 40 has a cylindrical void having a cross-sectional area smaller than the cross-sectional area of the through via hole 12 according to the pattern 82 of the mask 80. 42 is formed (Fig. 3 (b)).

절연층 에칭단계(S40)은 공극(42)의 하부의 절연층(30)을 에칭한다(도3(c)). 그리고 감광제(40)를 제거한다(도3(c)). 그러면 절연층(30)에도 상기 공극(42)의 형상에 대응하는 원기둥 형상의 공간(S1)이 형성된다. Insulating layer etching step S40 etches the insulating layer 30 below the gap 42 (Fig. 3 (c)). And the photosensitive agent 40 is removed (FIG. 3 (c)). Then, the cylindrical space S1 corresponding to the shape of the void 42 is also formed in the insulating layer 30.

시드메탈 증착단계(S50)은 웨이퍼(10)의 상면에 시드 메탈(seed metal: 50))을 증착한다(도5(a)). 따라서 절연층(30)에 원기둥 형상으로 형성된 공간(S1)에도 시드 메탈(50)이 증착되고, 후술하는 구리 범프(70)를 상기 공간(S1)에 전해 도금할 수 있게 된다. In the seed metal deposition step S50, a seed metal 50 is deposited on the top surface of the wafer 10 (FIG. 5A). Therefore, the seed metal 50 is also deposited in the space S1 formed in a cylindrical shape in the insulating layer 30, and the copper bump 70, which will be described later, may be electroplated in the space S1.

제2공극형성단계(S60)는 시드 메탈(50)의 상부에 감광제(60)을 도포한다(도5(b)). 그리고 마스크(50)를 이용하여 노광 및 현상하고, 절연층(30)에 형성된 공간(S1)의 상부에 위치하는 감광제(60)는 제거되어 공간(S1)의 상부에 원기둥 형상의 공극(62)을 형성한다(도5(c)). 따라서 원기둥 형상의 공간(S1)에 전해 도금되는 구리 범프(70)를 상기 공간(S1)보다 높게 형성할 수 있게 된다. In the second pore forming step S60, the photosensitive agent 60 is coated on the seed metal 50 (FIG. 5B). After exposure and development using the mask 50, the photosensitive agent 60 located in the upper portion of the space S1 formed in the insulating layer 30 is removed to form a cylindrical void 62 in the upper portion of the space S1. To form (Fig. 5 (c)). Therefore, the copper bumps 70 electrolytically plated in the cylindrical space S1 can be formed higher than the space S1.

구리 범프 형성단계(S70)은 시드 메탈(50)에 구리(Cu)를 전해 도금하여 구리 범프(70)를 형성한다(도6(a)). 그리고 본 실시예에서의 구리 범프(70)는 시드 메탈(50)의 상부의 공간(S1) 및 공극(62)의 높이에 대응하여 원기둥 형상으로 형성된다. In the copper bump forming step S70, copper (Cu) is electroplated on the seed metal 50 to form a copper bump 70 (FIG. 6A). The copper bumps 70 in this embodiment are formed in a cylindrical shape corresponding to the height of the space S1 and the gap 62 of the upper portion of the seed metal 50.

시드 메탈 에칭단계(S80)은 감광제(60)를 제거하고, 시드 메탈(50)을 에칭한다(도6(b)). 따라서 절연층(30)의 상부에 형성된 감광제(60) 및 시드 메탈(50)은 제거가 되고, 절연층(30)은 외부로 노출이 되게 된다. In the seed metal etching step S80, the photosensitive agent 60 is removed and the seed metal 50 is etched (FIG. 6B). Therefore, the photosensitive agent 60 and the seed metal 50 formed on the insulating layer 30 are removed, and the insulating layer 30 is exposed to the outside.

즉 본 발명의 복수 개의 관통 비아홀(12)이 형성된 웨이퍼(10) 일면의 하나 이상의 관통 비아홀(12)을 포함하는 전도영역(C)에는 전도층(24)이 형성된다. 그리고 상기 전도층(24)에서 관통 비아홀(12)이 형성된 부분에는 관통 비아홀(12)의 단면적보다 작은 단면적의 구리 범프(70)가 형성되게 된다. 그리고 구리 범프(70)가 형성된 부분을 제외한 웨이퍼(10)에는 절연층(30)이 형성된다. That is, the conductive layer 24 is formed in the conductive region C including one or more through via holes 12 on one surface of the wafer 10 on which the plurality of through via holes 12 are formed. The copper bumps 70 having a cross-sectional area smaller than the cross-sectional area of the through via hole 12 are formed in a portion where the through via hole 12 is formed in the conductive layer 24. The insulating layer 30 is formed on the wafer 10 except for the portion where the copper bumps 70 are formed.

따라서 전도영역(C)에 위치하는 하나 이상의 관통 비아홀(12)은 서로 전기적으로 연결이 된다. 그리고 전기적으로 연결된 관통 비아홀(12)을 제외한 부분은 전기적으로 절연된다. Therefore, the at least one through via hole 12 located in the conductive region C is electrically connected to each other. The portions except the through via holes 12 that are electrically connected to each other are electrically insulated.

한편, 웨이퍼(10)와 전도층(24) 사이에는 전도층(24)의 접착을 위한 접착층(22)이 형성될 수 있다. 그리고 전도층(24)의 상면에는 산화방지층(미도시)이 형성될 수 있다. 결국 웨이퍼(10)의 일면에는 절연층(30) 및 구리 범프(70)이 노출이 된다. Meanwhile, an adhesive layer 22 for bonding the conductive layer 24 may be formed between the wafer 10 and the conductive layer 24. An antioxidant layer (not shown) may be formed on the upper surface of the conductive layer 24. As a result, the insulating layer 30 and the copper bumps 70 are exposed on one surface of the wafer 10.

도7은 본 발명의 일실시예의 복수 개의 웨이퍼가 적층된 상태를 나타내는 단면도이다. 도7을 참조하면, 본 실시예의 관통 비아홀이 형성된 웨이퍼 적층 방법은 구리 범프(70)를 다른 웨이퍼(10)의 관통 비아홀(12)의 내부로 삽입하여 복수 개의 웨이퍼(10)의 관통 비아홀(12)을 전기적으로 연결하게 된다. 즉 어느 하나의 웨이퍼(10)에 형성된 구리 범프(70)의 일부는 다른 하나의 웨이퍼(10)의 관통 비아홀(12)의 내부로 삽입되어 위치하면서 복수 개의 웨이퍼(10)의 관통 비아홀(12)간을 전기적으로 연결하게 된다.
7 is a cross-sectional view illustrating a state in which a plurality of wafers are stacked in one embodiment of the present invention. Referring to FIG. 7, in the wafer stacking method in which the through via holes are formed, the copper bumps 70 may be inserted into the through via holes 12 of the other wafers 10 to pass through holes 12 of the plurality of wafers 10. ) Is electrically connected. That is, a part of the copper bumps 70 formed in one wafer 10 is inserted into and positioned in the through via hole 12 of the other wafer 10, and the through via holes 12 of the plurality of wafers 10 are positioned. The liver is electrically connected.

이상과 같이 본 발명에 따른 바람직한 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다. 그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.As described above, the preferred embodiments of the present invention have been described, and the fact that the present invention can be embodied in other specific forms in addition to the above-described embodiments without departing from the spirit or scope thereof has ordinary skill in the art. It is obvious to them. Therefore, the above-described embodiments should be regarded as illustrative rather than restrictive, and thus, the present invention is not limited to the above description and may be modified within the scope of the appended claims and their equivalents.

10: 웨이퍼 12: 관통 비아홀
22: 접착층 24: 전도층
30: 절연층 40, 60: 감광제
50: 시드 메탈 70: 구리 범프
80: 마스크10: wafer 12: through via hole
22: adhesive layer 24: conductive layer
30: insulating layer 40, 60: photosensitive agent
50: seed metal 70: copper bump
80: mask

Claims (8)

복수 개의 관통 비아홀이 형성된 웨이퍼의 하나 이상의 관통 비아홀을 포함하는 전도 영역에 전도층을 형성하는 전도층 형성단계;
상기 전도층을 포함한 웨이퍼 전체 영역에 절연층을 증착하는 절연층 증착단계;
상기 전도층의 상부에 감광제를 도포하고, 상기 관통 비아홀이 형성된 위치에 관통 비아홀의 단면적보다 작은 단면적의 패턴이 형성된 마스크를 이용하여 상기 감광제를 노광 및 현상하여 상기 감광제에 공극을 형성하는 제1공극형성단계;
상기 공극 하부의 절연층을 에칭하고, 감광제를 제거하는 절연층 에칭단계;
상기 웨이퍼의 상면에 시드메탈을 증착하는 시드메탈 증착단계;
상기 시드메탈의 상부에 감광제를 도포하고, 상기 마스크를 이용하여 감광제를 노광 및 현상하여 감광제에 공극을 형성하는 제2공극형성단계;
상기 시드 메탈에 구리를 전해도금하여 구리 범프를 형성하는 구리 범프 형성단계; 및
상기 감광제를 제거하고, 시드 메탈을 에칭하는 시드 메탈 에칭단계;
를 포함하는 관통 비아홀이 형성된 웨이퍼 적층방법.A conductive layer forming step of forming a conductive layer in the conductive region including at least one through via hole of the wafer on which the plurality of through via holes are formed;
An insulating layer deposition step of depositing an insulating layer on the entire wafer region including the conductive layer;
A first void formed by applying a photoresist to the upper portion of the conductive layer and exposing and developing the photoresist by using a mask having a pattern having a cross-sectional area smaller than the cross-sectional area of the through via hole at a position where the through via hole is formed; Forming step;
An insulating layer etching step of etching the insulating layer under the gap and removing a photosensitive agent;
A seed metal deposition step of depositing seed metal on an upper surface of the wafer;
A second pore forming step of coating a photosensitive agent on the seed metal, and forming voids in the photosensitive agent by exposing and developing the photosensitive agent using the mask;
A copper bump forming step of forming copper bumps by electroplating copper on the seed metal; And
A seed metal etching step of removing the photoresist and etching the seed metal;
A wafer stacking method comprising through via holes formed therein. 제1항에 있어서,
상기 전도층 형성단계는,
웨이퍼에 접착층을 형성하는 과정, 상기 접착층의 상부에 전도층을 형성하는 과정, 감광제를 도포, 노광 및 현상하여 전도영역의 상부에 감광제층을 형성하는 과정, 상기 전도영역 이외 영역의 접착층 및 전도층을 에칭하는 과정 및 상기 전도 영역 상부에 감광제층을 제거하는 과정을 포함하는 관통 비아홀이 형성된 웨이퍼 적층방법.The method of claim 1,
The conductive layer forming step,
Forming an adhesive layer on the wafer, forming a conductive layer on top of the adhesive layer, applying, exposing and developing a photosensitive agent to form a photosensitive layer on top of the conductive region, adhesive layer and conductive layer in the non-conductive region And through-holes formed on the conductive region, and removing the photoresist layer. 제2항에 있어서,
상기 전도층과 상기 감광제층 사이에는 산화방지층을 증착하는 웨이퍼 적층방법. The method of claim 2,
And depositing an antioxidant layer between the conductive layer and the photoresist layer. 제1항에 있어서,
상기 구리범프를 다른 웨이퍼의 관통비아홀의 내부에 삽입하여 복수 개의 웨이퍼를 전기적으로 연결하는 관통 비아홀이 형성된 웨이퍼 적층방법.The method of claim 1,
And a through via hole inserted into the through via hole of another wafer to electrically connect the plurality of wafers. 복수 개의 관통 비아홀이 형성된 웨이퍼;
하나 이상의 관통 비아홀을 포함하는 전도영역에 형성되는 전도층;
상기 전도층에서 관통 비아홀이 형성된 위치에, 상기 관통 비아홀의 단면적보다 작은 단면적으로 형성된 구리 범프; 및
상기 구리 범프가 형성된 부분을 제외한 부분에 증착된 절연층을 포함하고,
상기 웨이퍼는 복수 개가 구비되며,
어느 하나의 웨이퍼의 형성된 구리 범프의 일부가 다른 하나의 웨이퍼의 관통 비아홀의 내부로 삽입되어 위치하는 관통 비아홀이 형성된 웨이퍼.A wafer having a plurality of through via holes formed therein;
A conductive layer formed in the conductive region including at least one through via hole;
A copper bump formed at a cross-sectional area smaller than a cross-sectional area of the through via hole at a position where the through via hole is formed in the conductive layer; And
An insulating layer deposited on a portion other than a portion where the copper bumps are formed,
The wafer is provided with a plurality,
A wafer having through via holes formed in which a portion of the formed copper bumps of one of the wafers is inserted into and positioned inside the through via holes of the other wafer. 청구항5에 있어서,
상기 웨이퍼와 전도층 사이에는 접착층이 형성된 관통 비아홀이 형성된 웨이퍼.The method according to claim 5,
And a through via hole in which an adhesive layer is formed between the wafer and the conductive layer. 청구항5에 있어서,
상기 전도층의 상면에는 산화방지층이 형성된 관통 비아홀이 형성된 웨이퍼.The method according to claim 5,
A wafer having a through via hole having an antioxidant layer formed thereon on an upper surface of the conductive layer. 청구항5에 있어서,
상기 웨이퍼는 복수 개가 구비되고,
어느 하나의 웨이퍼의 형성된 구리 범프의 일부가 다른 하나의 웨이퍼의 관통 비아홀의 내부로 삽입되어 위치하는 관통 비아홀이 형성된 웨이퍼.
The method according to claim 5,
The wafer is provided with a plurality,
A wafer having through via holes formed in which a portion of the formed copper bumps of one of the wafers is inserted into and positioned inside the through via holes of the other wafer.
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