JP6442885B2 - 表示装置 - Google Patents
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Description
図1Aは実施形態1に係る表示装置の回路図である。図1Aに示すように、実施形態1に係る表示装置1は、複数のLED1〜18と、複数のLED1〜18の一端に接続された3本の共通ラインCOM1〜3と、複数のLED1〜18に電圧を供給する電源Vと、複数のLED1〜18の他端に接続された複数の駆動ラインSEG1〜6と、複数のLED1〜18の点灯可能期間を単位遅延制御区間内において遅延制御する制御部CNTL2と、を備えた表示装置であって、一の単位遅延制御区間内における点灯可能期間の遅延順は、他のいずれかの単位遅延制御区間における遅延順と異なる表示装置である。
複数の発光素子としては、例えば図1Aに示した複数のLED1〜18を用いることができる。LEDとは発光ダイオード(Light Emitting Diode)の略である。
共通ラインCOM1〜3は、複数のLED1〜18の一端に接続される。複数のLED1〜18は、図1Aに示すようにアノードコモンで共通ラインCOM1〜3に接続されてもよいし、カソードコモンで共通ラインCOM1〜3に接続されてもよい。共通ラインCOM1〜3には銅箔など(例:プリント配線基板の配線の一部)を用いる。共通ラインCOM1〜3は、プリント配線基板などにおいて、線状、面状(例:四角状、円状)などの様々な形状に形成することができる。「ライン」としたのは、プリント配線基板などに形成される共通ラインCOM1〜3の実際の形状を線状に限定する趣旨ではなく、単に回路図において共通ラインCOM1〜3を模式化した場合にこれを線で表示可能であるからに過ぎない。共通ラインCOM1〜3の各々は、途中で枝分かれ(分岐)していてもよい。なお、本実施形態では共通ラインの数を3本としているが、共通ラインの数は1本以上であればよい。
電源Vは、複数のLED1〜18に電圧を供給する。電源Vは、共通ラインの数が2本以上である場合、共通ラインCOM1〜3ごとに設けられてもよいが、図1Aに示すように2本以上の共通ラインCOM1〜3で共有されてもよい。電源Vが2本以上の共通ラインCOM1〜3で共有される場合、電源Vの電圧は、各共通ラインCOM1〜3に常時印加されてもよいし(スタティック制御方式)、時分割で印加されてもよい(ダイナミック制御方式、後述の図2から図5を参照)。2本以上の共通ラインに時分割で電圧を印加する場合は、例えば、後述する図2から図5に示すように、各共通ラインに、演算部P1とスイッチSW11〜13を備える制御部CNTL1を設け、制御部CNTL1の演算部P1によりスイッチSW11〜13を時分割でオンオフする。電源Vには、例えばシリーズ方式やスイッチング方式などの直流の定電圧源を用いることができる。制御部CNTL1の演算部P1としては、FPGA(Field Programmable Gate Array)、マイコン、あるいはこれらを組み合わせたものを用いることができる。また、制御部CNTL1のスイッチSW11〜13としては、Pチャネル型FET(Field Effect Transistor:電界効果トランジスタ)やPNPトランジスタを用いることができる。
複数の駆動ラインSEG1〜6は、複数のLED1〜18の他端に接続される。駆動ラインSEG1〜6には銅箔など(例:プリント配線基板の配線の一部)を用いる。
制御部CNTL2は、複数のLED1〜18の点灯可能期間を単位遅延制御区間内において遅延制御する。制御部CNTL2は演算部P2とスイッチSW21〜26とを備えており、スイッチSW21〜26は複数の駆動ラインSEG1〜6の各々に接続されている。遅延制御は、制御部CNTL2の演算部P2によるタイミング制御であり、制御部CNTL2は、あるLEDを点灯させる場合、遅延制御(タイミング制御)により割り当てられた当該LEDの点灯可能期間において、当該LEDに対して実際に通電し、当該LEDを点灯させる。なお、後述のとおり、制御部CNTL2は、点灯対象であるLEDに対して点灯可能期間(図2から図5で実線及びハッチングで示した期間)を割り当てるのみならず、点灯対象ではないLEDに対しても点灯可能期間(図2から図5で破線で示した期間)を割り当てて、遅延制御(タイミング制御)を行うことができる。
点灯可能期間とは、LEDを点灯させることが可能な期間をいう。本実施形態においては、制御部CNTL2がスイッチSW21〜26をオンにすることが可能な期間が点灯可能期間に該当し、より具体的には、制御部CNTL2がスイッチSW21をオンすることが可能な期間がLED1、7、13の点灯可能期間に該当し、制御部CNTL2がスイッチSW22をオンすることが可能な期間がLED2、8、14の点灯可能期間に該当し、制御部CNTL2がスイッチSW23をオンすることが可能な期間がLED3、9、15の点灯可能期間に該当し、制御部CNTL2がスイッチSW24をオンすることが可能な期間がLED4、10、16の点灯可能期間に該当し、制御部CNTL2がスイッチSW25をオンすることが可能な期間がLED5、11、17の点灯可能期間に該当し、制御部CNTL2がスイッチSW26をオンすることが可能な期間がLED6、12、18の点灯可能期間に該当するが、これは一例である。なお、例えば図2〜図5に示すように、オンとは信号が立ち上がっている状態をいい、オフとは信号が立ち上がっていない状態をいう。
点灯期間とは、点灯可能期間内においてLEDが実際に点灯している期間をいい、例えば、点灯可能期間の開始から通電をし始める場合は、点灯可能期間の開始から点灯可能期間の範囲内で通電を終えるまでの時間をいう。前述した点灯可能期間の変調(階調重み付け)や点灯期間のPWM制御(Pulse Width Modulation)により、LED1〜18の点灯に明暗をつけることが可能となる。
単位遅延制御区間は遅延制御の単位となる区間であり、一連の表示(例:「HOLD」)は複数の単位遅延制御区間により構成される。一連の表示の内容は特に限定されない。例えば、一連の表示はそれ自体が言語として意味をなすものであってもよいし、意味をなさないものであってもよい。また、一連の表示を構成する文字や記号の数は限定されない(本実施形態では「HOLD」という4文字から構成される形態を説明するが、前述のとおりこれは一例である)。一連の表示を構成する単位遅延制御区間の数は特に限定されず、例えば、一連の表示「HOLD」における「H」に2つ以上の単位遅延制御区間を割り当ててもよい。一連の表示を構成する複数の単位遅延制御区間は、その長さが互いに同じであってもよいし、異なっていてもよい。表示装置1は、一連の表示を表示し終えた場合、同じ一連の表示を繰り返し表示してもよいし、他の一連の表示を表示してもよいし、動作を終了してもよい。
一例を挙げて説明すると、例えば、単位遅延制御区間が400nsである場合、10nsの遅延時間で18個のLEDすべてに対して点灯可能期間を割り当てようとすると、18番目の点灯可能期間の長さは最大で230ns(230ns=400ns−10ns×17)となる。しかしながら、遅延時間を20nsにすると、18番目の点灯可能期間の長さは最大で60ns(60ns=400ns−20ns×17)となる。この例から分かるように、本実施形態においては、遅延時間が短くなればLEDの点灯可能期間が長くなる。なお、遅延制御が行なわれない場合は遅延時間が0nsとなり、上記の具体例でいうと18番目の点灯可能期間の長さは最大で400ns(400ns=400ns−0ns×17)となる。
図2は、実施形態1に係る表示装置1の第1動作例を説明するタイミングチャートである。第1動作例では、「H」、「O」、「L」、「D」の4文字が「H」→「O」→「L」→「D」の順で表示されるものとする。なお、説明が冗長にならないよう、図2においては、「H」→「O」→「L」→「D」のうちの「H」→「O」のみを図示しているが(単位遅延制御区間D1〜12:文字「H」、単位遅延制御区間D13〜24:文字「O」)、「L」、「D」についても「H」、「O」と同様に遅延制御することができる。
図3Aは実施形態1に係る表示装置1の第2動作例を説明するタイミングチャートであり、図3Bは図3Aの続きである。第2動作例では、「H」、「O」、「L」、「D」の4文字が「H」→「O」→「L」→「D」の順で表示されるものとする。なお、説明が冗長にならないよう、図3A、図3Bにおいては、「H」→「O」→「L」→「D」のうちの「H」→「O」のみを図示しているが(単位遅延制御区間D1〜24:文字「H」、単位遅延制御区間D25〜48:文字「O」)、「L」、「D」についても「H」、「O」と同様に遅延制御することができる。
図4は、実施形態1に係る表示装置1の第3動作例を説明するタイミングチャートである。第3動作例では、「H」、「O」、「L」、「D」の4文字が「H」→「O」→「L」→「D」の順で表示されるものとする。なお、説明が冗長にならないよう、図4においては、「H」→「O」→「L」→「D」のうちの「O」→「L」のみを図示しているが(単位遅延制御区間D1〜9:文字「O」、単位遅延制御区間D10〜18:文字「L」)、「H」、「D」についても「O」、「L」と同様に遅延制御することができる。
図5は、実施形態1に係る表示装置1の第4動作例を説明するタイミングチャートである。第4動作例では、「H」、「O」、「L」、「D」の4文字が「H」→「O」→「L」→「D」の順で表示されるものとする。なお、説明が冗長にならないよう、図5においては、「H」→「O」→「L」→「D」のうちの「L」→「D」のみを図示しているが(単位遅延制御区間D1〜6:文字「L」、単位遅延制御区間D7〜24:文字「D」)、「H」、「O」についても「L」、「D」と同様に遅延制御することができる。
次に、比較例1に係る表示装置について検討する。
次に、比較例2に係る表示装置について検討する。
LED1〜18 発光素子
COM1〜3 共通ライン
SEG1〜6 駆動ライン
V 電源
CNTL1 制御部
CNTL2 制御部
P1 演算部
P2 演算部
SW11〜13 スイッチ
SW21〜26 スイッチ
Claims (10)
- 複数の発光素子と、前記複数の発光素子の一端に接続された1本以上の共通ラインと、前記複数の発光素子に電圧を供給する電源と、前記複数の発光素子の他端に接続された複数の駆動ラインと、一の前記共通ラインに接続されている前記発光素子の点灯可能期間を複数の単位遅延制御区間各々において遅延制御する制御部と、を備えた表示装置であって、
一の単位遅延制御区間内における点灯可能期間の遅延順は、他のいずれかの単位遅延制御区間における遅延順と異なり、前記複数の単位遅延制御区間全体を通してみたときに、前記複数の発光素子に同等の出力電圧を供給することを特徴とする表示装置。 - 前記共通ラインの数が2本以上であり、
前記電源の電圧は各共通ラインに時分割で印加されることを特徴とする請求項1に記載の表示装置。 - 前記単位遅延制御区間が1つの共通ラインに対して2回以上続くことを特徴とする請求項2に記載の表示装置。
- 複数の発光素子と、前記複数の発光素子の一端に接続された複数の共通ラインと、前記複数の共通ラインに時分割で電圧を印加する電源と、前記複数の発光素子の他端に接続された複数の駆動ラインと、一の前記共通ラインに接続されている前記発光素子の点灯可能期間を含む、前記複数の発光素子すべての点灯可能期間を複数の単位遅延制御区間各々において遅延制御する制御部と、を備えた表示装置であって、
一の単位遅延制御区間内における点灯可能期間の遅延順は、他のいずれかの単位遅延制御区間における遅延順と異なり、前記複数の単位遅延制御区間全体を通してみたときに、前記複数の発光素子に同等の出力電圧を供給することを特徴とする表示装置。 - 前記複数の単位遅延制御区間の数がnの階乗(前記nは1つの前記単位遅延制御区間内で遅延制御される前記発光素子の数)より少ないことを特徴とする請求項1から4のいずれか1項に記載の表示装置。
- 前記複数の単位遅延制御区間の数がnの階乗(前記nは1つの前記単位遅延制御区間内で遅延制御される前記発光素子の数)に等しく、
前記遅延順が前記単位遅延制御区間ごとに異なることを特徴とする請求項1から4のいずれか1項に記載の表示装置。 - 2つ以上の前記発光素子の組み合わせからなるグループが設定され、
同一の前記グループに属する2つ以上の前記発光素子は同じ遅延時間で遅延制御されることを特徴とする請求項1から4のいずれか1項に記載の表示装置。 - 前記複数の単位遅延制御区間の数がnの階乗(前記nは1つの前記単位遅延制御区間内で遅延制御される前記グループの数)より少ないことを特徴とする請求項7に記載の表示装置。
- 前記複数の単位遅延制御区間の数がnの階乗(前記nは1つの前記単位遅延制御区間内で遅延制御される前記グループの数)に等しく、
前記遅延順が前記単位遅延制御区間ごとに異なることを特徴とする請求項7に記載の表示装置。 - 一の前記点灯可能期間の開始時刻とこれに続く他の前記点灯可能期間の開始時刻との時間差である遅延時間は、前記電源の過渡応答回復時間以下である請求項1から9のいずれか1項に記載の表示装置。
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