JP6403494B2 - Ｌｅｄ駆動回路 - Google Patents

Description

本発明は、商用交流電源を整流して得た脈流を、ほぼそのままの波形で、複数のＬＥＤが直列接続したＬＥＤ列に印加し、ＬＥＤを点灯させるＬＥＤ駆動回路に関する。

商用交流電源を整流して得た脈流（主に全波整流波形。以下全波整流波形により説明する。）を、ほぼその波形を保ったまま複数のＬＥＤが直列接続したＬＥＤ列に印加し、ＬＥＤを点灯させるＬＥＤ駆動回路が知られている。このようなＬＥＤ駆動回路のなかには、ＬＥＤ列を分割し、分割した部分(以下部分ＬＥＤ列と呼ぶ)同士の接続部にバイパス回路を設け、全波整流波形の一部の位相でＬＥＤ列を部分的に点灯させるものがある。さらにこのＬＥＤ駆動回路のなかには、ＬＥＤ列に流れる電流を検出し、この電流に応じてバイパス回路を制御して点灯させる部分ＬＥＤ列を選択するものがある。このＬＥＤ駆動回路は、例えば特許文献１の図１Ａに記載されている。

そこで特許文献１の図１Ａを図５に再掲示して説明する。図５は、ＬＥＤ列に流れる電流に基づいてバイパス回路を制御することにより、点灯させる部分ＬＥＤ列を選択するＬＥＤ駆動回路１００の回路図である。

図５において、ＬＥＤ駆動回路（調整回路）１００は、商用交流電源（ＡＣ電圧源）１０１が入力する整流器１０７、前段の部分ＬＥＤ列（ＬＥＤグループ）１０９と後段の部分ＬＥＤ列（ダイオードグループ）１１１が直列接続したＬＥＤ列、デプレッション型のＦＥＴ１１３と抵抗１１７からなるバイパス回路、デプレッション型のＦＥＴ１１５と抵抗１１９からなる電流制限回路を備えている。なお（）は特許文献１で用いられている用語を示している（以下同様）。

また図５では商用交流電源１０１と整流器１０７の間にヒューズ１０３と過電圧サプレッサ（ＴＶＳ）１０５が取り付けられている。整流器１０７はダイオードブリッジからなり全波整流波形Ｖｒｅｃｔを出力する。なお説明にあたり整流回路１０７のＶ−端子（ノードｎ４）をグランドレベルとする。抵抗１１７、１１９は電流を検出するための抵抗である。

次に図２を使ってＬＥＤ駆動回路１００の動作を説明する。なお図２は後述する第１実施形態の動作を説明するための波形図であるが、ＬＥＤ駆動回路１００も同等の動作をするので符号等を読み替えて使用する。図２（ａ）は全波整流波形Ｖｒｅｃｔ（図ではＶｒ）の一周期を示し、横軸が時間ｔ、縦軸が電圧Ｖである。図２（ｂ）はＬＥＤ列に流れる電流波形ＩＧ１（図ではＩＬ）を示し、横軸が時間ｔ、縦軸が電流Ｉである。図２において（ａ）と（ｂ）の時間軸（横軸）は一致している。

図２（ｂ）に示した期間ｔ１では、全波整流波形Ｖｒｅｃｔの電圧が部分ＬＥＤ列１０９の閾値電圧より低いためＬＥＤ列に電流は流れない（ＩＧ１＝０）。なお部分ＬＥＤ列の閾値電圧とは、部分ＬＥＤ列において直列接続したＬＥＤの順方向電圧ドロップの総和である。

全波整流波形Ｖｒｅｃｔの電圧が上昇し図２（ｂ）に示した期間ｔ２になると、全波整流波形Ｖｒｅｃｔの電圧が部分ＬＥＤ列１０９の閾値電圧より高くなり、部分ＬＥＤ列１０９に電流ＩＧ１が流れる。しかしながら、このとき全波整流波形Ｖｒｅｃｔの電圧は部分ＬＥＤ列１０９の閾値電圧と部分ＬＥＤ列１１１の閾値電圧の合算値より小さいため、
部分ＬＥＤ列１１１に電流ＩＧ２は流れない。この結果、電流ＩＧ１がノードｎ１からノードｎ２を経てＦＥＴ１１３と抵抗１１７を通り、整流回路１０７に戻るように流れる。このとき抵抗１１７による電圧降下がＦＥＴ１１３にフィードバックしＦＥＴ１１３は定電流動作する（ＩＧ１＝Ｉ２）。なお期間ｔ２の最後の部分では、全波整流波形Ｖｒｅｃｔの電圧が、部分ＬＥＤ列１０９の閾値電圧と部分ＬＥＤ列１１１の閾値電圧の合算値より僅かに大きくな。このため部分ＬＥＤ列１１１にも電流ＩＧ２が流れる。なお電流ＩＧ２が小さいうちは電流ＩＧ１と電流ＩＧ２の合算値が一定になる（ＩＧ１＋ＩＧ２＝Ｉ１）。

さらに全波整流波形Ｖｒｅｃｔの電圧が上昇し図２（ｂ）示した期間ｔ３になると、電流ＩＧ２の増加にともない抵抗１１７の電圧降下が大きくなるためＦＥＴ１１３はカットオフする。このときＦＥＴ１１５は抵抗１１９による電圧降下がフィードバックし定電流動作する（ＩＧ１＝ＩＧ２＝Ｉ１）。なお、この電流Ｉ１がＦＥＴ１１５と抵抗１１９からなる電流制限回路の上限値となる。全波整流波形Ｖｒｅｃｔの電圧が低下する位相（期間ｔ３の後半及び期間ｔ４、ｔ５）では逆の経路を辿る。

以上のようにＬＥＤ駆動回路１００は、ＬＥＤ列を複数の部分ＬＥＤ列１０９、１１１に分割し、部分ＬＥＤ列１０９、１１１同士の接続部（ノードｎ２）にＦＥＴ１１３と抵抗１１７からなるバイパス回路を接続している。またＬＥＤ駆動回路１００は、全波整流波形Ｖｒｅｃｔの電圧に応じて点灯させる部分ＬＥＤ列１０９、１１１を選択している。

このＬＥＤ駆動回路１００は、商用交流電源１０１から侵入しようとするサージに対しヒューズ１０３と過電圧サプレッサ１０５で防御している。とくにＬＥＤ駆動回路１００ではサージが侵入するとＦＥＴ１１３が破壊されやすい。ところがヒューズ１０３は、サージのような瞬間的な大電流に対して的確に溶断するよう設定した場合、一般的なショート（サージと比較すると電流値が小さく持続時間が長い。）に対応しづらくなる。また所定値以上の電圧が印加されたら導通する過電圧サプレッサ１０５は、導通する電圧が過電圧サプレッサに流れようとする電流値に応じて上昇するため、サージに係る電流が大きい場合、導通する電圧も上昇し、充分にＦＥＴ１１３を保護できない場合がある。

これに対し、バイパス回路に含まれるＦＥＴを簡単な回路で的確に保護することができるＬＥＤ駆動回路が特許文献２の図９（ａ）に示されている。そこで特許文献２の図９（ａ）を図６に再掲示しその構成と動作を説明する。なお一部の符号を変更している。

図６はサージ保護特性を改善したＬＥＤ駆動回路７００の回路図である。図６に示すように、ＬＥＤ駆動回路７００は、商用交流電源７７が接続されているとともに、ヒューズ７６、バリスタ７８、ダイオードブリッジ整流器７５、第２の電流制限回路７０ｘ（定電流回路）、部分ＬＥＤ列７ａ、７ｂ（ＬＥＤ列）、バイパス回路７０ａ（第１の定電流回路）、第１の電流制限回路７０ｂ（第２の定電流回路）を備えている。ここで部分ＬＥＤ列７ａ、７ｂは直列接続し全体としてＬＥＤ列を構成し、さらに第２の電流制限回路７０ｘと直列接続している。

部分ＬＥＤ列７ａ、７ｂはそれぞれ複数のＬＥＤ７１１、７１２が直列接続したものである。部分ＬＥＤ列７ａ、７ｂの接続部にバイパス回路７０ａが接続している。部分ＬＥＤ列７ｂのカソードには第１の電流制限回路７０ｂが接続している。バイパス回路７０ａ及び第１の電流制限回路７０ｂは、それぞれデプレッション型のＦＥＴ７２１、７２２とゲート保護抵抗７３１、７３２と電流検出抵抗７４１、７４２からなっている。第２の電流制限回路７０ｂの電流出力端子はバイパス回路７０ａの電流検出抵抗７４１に接続している。

第２の電流制限回路７０ｘは、デプレッション型のＦＥＴ７０からなり、第１の電流制限回路７０ｂの上限電流よりも大きな上限電流に設定されている。このため第２の電流制限回路７０ｘは、通常の状態では電流制限を行わない。この結果、第２の電流制限回路７０ｘの通常の状態における動作は、図５に示したＬＥＤ駆動回路１００と同じである。

最後にＬＥＤ駆動回路７００に侵入しようとするサージに係る事項ついて説明する。ＬＥＤ駆動回路７００に商用交流電源７７側からサージが入力し、バイパス回路７０ａに含まれるＦＥＴ７２１がブレークダウンしそうになると、第２の電流制限回路７０ｘがサージ電流を制限し、ＦＥＴ７２１のブレークダウンが阻止される。このようにサージに対処するＬＥＤ駆動回路７００のサージ耐圧は、概ね第２の電流制限回路７０ｘに含まれるＦＥＴ７０のソースドレイン間耐圧、部分ＬＥＤ列７ａの順方向電圧（閾値電圧）及びバイパス回路７０ａに含まれるＦＥＴ７２１のソースドレイン間耐圧の合算値程度になる。

特表２０１４−５１６４５２（図１Ａ） 特開２０１４−０９６５７６（図（ａ））

図６に示したＬＥＤ駆動回路回路７００は、第２の電流制限回路７０ｘを追加してサージ耐圧を向上させたものである。このためＬＥＤ駆動回路回路７００には、この回路ブロック（第２の電流制限回路７０ｘ）の追加に伴い部品点数や実装面積、製造コストなどが増大するという課題がある。

そこで本発明は、上記課題に鑑みて為されたものであり、回路ブロックを追加しなくてもサージ耐圧を確保できるＬＥＤ駆動回路を提供することを目的とする。

本発明のＬＥＤ駆動回路は、複数のＬＥＤが直列接続したＬＥＤ列を複数の部分ＬＥＤ列に分割し、前記部分ＬＥＤ列同士の接続部にバイパス回路を設け、前記ＬＥＤ列に流れる電流に応じて前記バイパス回路を制御して、前記部分ＬＥＤ列のなかから点灯させる部
分ＬＥＤ列を選択するＬＥＤ駆動回路において、前記バイパス回路は、デプレッション型のＦＥＴと電流検出抵抗を備え、前記ＦＥＴのドレインは、前記部分ＬＥＤ列同士の前記接続部に、ソースは、前記電流検出抵抗の一端に、ゲートは、前記電流検出抵抗の他端に、それぞれ接続し、前記ＦＥＴのソースドレイン間電流は、前記電流検出抵抗の電圧降下により制限され、前記ＬＥＤ列を電流供給側からみたとき、最終段の部分ＬＥＤ列のカソードは、前記ＦＥＴのソースと前記電流検出抵抗との接続部に接続し、前記最終段の部分ＬＥＤ列に流れる電流を制限する電流制限回路を備え、初段の部分ＬＥＤ列に接続するバイパス回路から出力した電流が前記電流制限回路に流入することを特徴とする。

本発明のＬＥＤ駆動回路は、ＬＥＤ列を電流供給側からみたとき、初段の部分ＬＥＤ列と次段の部分ＬＥＤ列の接続部にバイパス回路が接続している。さらに本発明のＬＥＤ駆動回路は最終段の部分ＬＥＤ列に流れる電流を制限する電流制限回路を備え、当該バイパス回路から出力された電流が、当該バイパス回路の下流側に直列接続された電流制限回路に入力する。つまり、通常の動作時おいて最終段の部分ＬＥＤ列に電流が流れるとき、最終段の部分ＬＥＤ列を流れる電流がバイパス回路の一部分を経由して流れながらバイパス回路をカットオフ（非選択状態）し、最終的に電流制限回路に流れ込む。一方、商用交流電源側からサージがＬＥＤ列に侵入しようとするときには、最も破壊されやすい当該バイパス回路中の素子について、サージ電流が電流制限回路により制限されるため当該素子の破壊が防止される。

前記電流制限回路がエンハンスメント型のＦＥＴを含んでいても良い。

前記ＬＥＤ列の電流供給側にバレイフィル回路を備えていても良い。

以上のように本発明のＬＥＤ駆動回路は、これまでのＬＥＤ駆動回路が備えていた電流制限回路をバイパス回路の下流に移動させ、サージ耐圧向上用の電流制限回路とＬＥＤ列全体の電流を制限する電流制限回路を兼用させたので、回路ブロックの追加なしにサージ耐圧を確保できた。

本発明の第１実施形態として示すＬＥＤ駆動回路の回路図。 図１に示すＬＥＤ駆動回路の動作説明するための波形図。 本発明の第２実施形態として示すＬＥＤ駆動回路の回路図。 本発明の第３実施形態として示すＬＥＤ駆動回路の回路図。 従来例として示したＬＥＤ駆動回路の回路図。 従来例として示したＬＥＤ駆動回路の回路図。

以下、添付図１〜４を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１と図２により本発明の第１実施形態として示すＬＥＤ駆動回路１０を説明する。図１はＬＥＤ駆動回路１０の回路図である。図２はＬＥＤ駆動回路１０に係る波形図であり、（ａ）が全波整流波形Ｖｒの一周期の示し、（ｂ）がＬＥＤ駆動回路１０に流れる電流ＩＬを示している。なお図２において（ａ）の縦軸は電圧Ｖ、横軸は時間ｔ、（ｂ）の縦軸は電流Ｉ、横軸は時間ｔであり、（ａ）と（ｂ）の時間軸（横軸）は一致している。

図１に示すようにＬＥＤ駆動回路１０は、商用交流電源１５が入力し、ダイオードブリッジ整流回路１１、部分ＬＥＤ列１３、部分ＬＥＤ列１４、バイパス回路１６、電流制限回路１２を含んでいる。ダイオードブリッジ整流回路１１は、４個のダイオード１１１ａからなり、その入力端子に商用交流電源１５が接続し、電流ＩＬを出力する。部分ＬＥＤ列１３は、直列接続した複数のＬＥＤ１３１を含み、アノードがダイオードブリッジ整流回路１１の出力端子と接続している。部分ＬＥＤ列１４は、直列接続した複数のＬＥＤ１４１を含み、アノードが部分ＬＥＤ列１３のカソードと接続している。なお部分ＬＥＤ列１３と部分ＬＥＤ列１４が直列接続したものがＬＥＤ駆動回路１０に含まれるＬＥＤ列となる。

バイパス回路１６は、デプレッション型のＦＥＴ１６１と電流検出抵抗１６２からなる。さらにバイパス回路１６は、ＦＥＴ１６１のドレインが部分ＬＥＤ列１３、１４の接続部に設けられ、ＦＥＴ１６１のソースが電流検出抵抗１６２の一端と接続し、ＦＥＴ１６１のゲートが電流検出抵抗１６２の他端と接続している。部分ＬＥＤ列２５のカソードはＦＥＴ１６１のソースと電流検出抵抗１６２の接続部に接続している。

電流制限回路１２は、デプレッション型のＦＥＴ１２１と電流検出抵抗１２２からなる。また電流制限回路１２は、ＦＥＴ１２１のドレインがバイパス回路１６の電流検出抵抗１６２の他端と接続し、ＦＥＴ１２１のソースが電流検出抵抗１２２の一端と接続し、ＦＥＴ１２１のゲートが電流検出抵抗１２２の他端と接続している。さらに電流検出抵抗１
２２の他端はダイオードブリッジ整流回路１１の電流帰還用の端子と接続している。

次に図２によりＬＥＤ駆動回路１０の通常の動作を説明する。図２（ｂ）に示した期間ｔ１では、全波整流波形Ｖｒの電圧が部分ＬＥＤ列１３の閾値電圧より低いためＬＥＤ列に電流は流れない（ＩＬ＝０）。なお部分ＬＥＤ列１３の閾値電圧とは、部分ＬＥＤ列１３において直列接続したＬＥＤ１３１の順方向電圧ドロップの総和である（以下同様）。例えば直列段数が３０段で順方向電圧ドロップが３Ｖであれば閾値電圧は９０Ｖとなる。

全波整流波形Ｖｒの電圧が上昇し図２（ｂ）に示した期間ｔ２になると、全波整流波形Ｖｒの電圧が部分ＬＥＤ列１３の閾値電圧より高くなり部分ＬＥＤ列１３に電流ＩＬが流れる。しかしながらこのとき全波整流波形Ｖｒの電圧が部分ＬＥＤ列１３の閾値電圧と部分ＬＥＤ列１４の閾値電圧の合算値より小さいため部分ＬＥＤ列１４に電流は流れない。そこで電流ＩＬはバイパス回路１６を通り、電流制限回路１２を経てダイオードブリッジ整流回路１１に向かう。このとき電流検出抵抗１６２による電圧降下がＦＥＴ１６１にフィードバックしＦＥＴ１６１は定電流動作する（ＩＬ＝Ｉ２）。なお期間ｔ２の最後の部分では、全波整流波形Ｖｒの電圧が、部分ＬＥＤ列１３の閾値電圧と部分ＬＥＤ列１４の閾値電圧の合算値より僅かに大きくなるため、部分ＬＥＤ列１４にも電流が流れる。この電流が小さいうちはＦＥＴ１６１を流れる電流と部分ＬＥＤ列１４を流れる電流の合算値が一定になる（ＩＬ＝Ｉ２）。

さらに全波整流波形Ｖｒの電圧が上昇し図２（ｂ）に示した期間ｔ３になると、部分ＬＥＤ列１４を流れる電流の増加にともない電流検出抵抗１６２の電圧降下が大きくなりＦＥＴ１６１がカットオフする。このとき電流検出抵抗１２２による電圧降下がＦＥＴ１２１にフィードバックしＦＥＴ１２１は定電流動作する（ＩＬ＝Ｉ１）。なお全波整流波形Ｖｒの電圧が低下する位相（期間ｔ３の後半及び期間ｔ４、ｔ５）では逆の経路を辿る。また電流検出抵抗１２２は電流検出抵抗１６２より小さな値であるため、期間ｔ２において電流制限回路１２は上限電流に達していない。このため期間ｔ２において電流制限回路１２はバイパス回路１６の動作にほとんど影響を与えない。

次にＬＥＤ駆動回路１０に商用交流電源１５からサージが侵入しようとする場合について説明する。サージが部分ＬＥＤ列に侵入したとき最も破壊されやすい素子はＦＥＴ１６１となる。サージが侵入しＦＥＴ１６１がブレークダウンしそうになると、電流制限回路１２がサージ電流を制限する。この結果、ＦＥＴ１６１のブレークダウンが阻止される。すなわちＦＥＴ１６１がサージによる破壊から保護される。このようにしてサージに対処するＬＥＤ駆動回路１０のサージ耐圧は、概ねＦＥＴ１６１のソースドレイン間耐圧、部分ＬＥＤ列１３の順方向電圧ドロップ（閾値電圧）及びＦＥＴ１２１のソースドレイン間耐圧の合算値程度になる。例えばＦＥＴ１６１、１２１のソースドレイン間耐圧を６００Ｖ、部分ＬＥＤ列１３の順方向電圧ドロップを１００Ｖとすると、ＬＥＤ駆動回路１０のサージ耐圧は１．３ｋＶ程度になる。

ＬＥＤ駆動回路１０において電流制限回路１２は、バイパス回路１６の下流側に配置され、バイパス回路１６から出力された電流が入力している。一方、図５及び図６に示した従来のＬＥＤ駆動回路１００、７００において電流制限回路（ＬＥＤ駆動回路１００ではＦＥＴ１１５と抵抗１１９からなる回路。ＬＥＤ駆動回路７００では第１の電流制限回路７０ｂ。）は、最終段の部分ＬＥＤ列１１１、７ｂの後段に直列接続され、バイパス回路（ＬＥＤ駆動回路１００ではＦＥＴ１１３と抵抗１１７からなる回路。ＬＥＤ駆動回路７００では電バイパス回路７０ａ。）の上流に配置されている。すなわちＬＥＤ駆動回路１０の電流制限回路１２は、ＬＥＤ駆動回路１００、７００などＬＥＤ列に流れる電流により部分ＬＥＤ列を選択してＬＥＤを点灯させるＬＥＤ駆動回路が備えていた電流制限回路をバイパス回路１６の下流側に配置し直したものである。

この結果、ＬＥＤ駆動回路１０は従来のＬＥＤ駆動回路に新たな回路ブロックを追加することなくサージ耐圧を向上させることができた。なおＬＥＤ駆動回路１０において、電流検出抵抗１６２、１２２は数十Ω程度であり、さらに電流検出抵抗１２２は電流検出抵抗１６２より小さい（ＬＥＤ駆動回路１０では半分程度）ことから、電流制限回路１２をバイパス回路１６の下流に配置しても全波整流波形Ｖｒに対する電流ＩＬの波形は、ＬＥＤ駆動回路１００、７００の電流波形とほとんど同じものになる。

（第２実施形態）
第１実施形態として示したＬＥＤ駆動回路１０では、ＬＥＤ列が２個の部分ＬＥＤ列１３、１４からなっていた。しかしながら本発明のＬＥＤ駆動回路においてＬＥＤ列に含まれる部分ＬＥＤ列の個数は２個に限られない。そこで図３により第２実施形態としてＬＥＤ列が３個の部分ＬＥＤ列２３、２４、２５からなるＬＥＤ駆動回路２０について説明する。

図３はＬＥＤ駆動回路２０の回路図である。図３に示すようにＬＥＤ駆動回路２０は、商用交流電源１５が入力し、ダイオードブリッジ整流回路１１、部分ＬＥＤ列２３〜２５、バイパス回路２６、２７、電流制限回路２２を備えている。ダイオードブリッジ整流回路１１は、その入力端子に商用交流電源１５が接続し、電流ＩＬを出力する。部分ＬＥＤ列２３は、直列接続した複数のＬＥＤ２３１からなり、アノードがダイオードブリッジ整流回路１１の出力端子と接続している。部分ＬＥＤ列２４は、直列接続した複数のＬＥＤ２４１からなり、アノードが部分ＬＥＤ列２３のカソードと接続している。部分ＬＥＤ列２５は、直列接続した複数のＬＥＤ２５１からなり、アノードが部分ＬＥＤ列２４のカソードと接続している。すなわち部分ＬＥＤ列２３〜２５が直列接続して全体としてのＬＥＤ列を構成している。

バイパス回路２６は、デプレッション型のＦＥＴ２６１と電流検出抵抗２６２からなる。さらにバイパス回路２６は、ＦＥＴ２６１のドレインが部分ＬＥＤ列２３、２４の接続部に接続し、ＦＥＴ２６１のソースが電流検出抵抗２６２の一端と接続し、ＦＥＴ２６１のゲートが電流検出抵抗２６２の他端と接続している。バイパス回路２７は、デプレッション型のＦＥＴ２７１と電流検出抵抗２７２からなる。さらにバイパス回路２７は、ＦＥＴ２７１のドレインが部分ＬＥＤ列２４、２５の接続部に接続し、ＦＥＴ２７１のソースが電流検出抵抗２７２の一端と接続し、ＦＥＴ２７１のゲートが電流検出抵抗２７２の他端と接続している。部分ＬＥＤ列２５のカソードは、バイパス回路２７に含まれる電流検出抵抗２７２の一端に接続している。

電流制限回路２２は、デプレッション型のＦＥＴ２２１と電流検出抵抗２２２からなる。また電流制限回路２２は、ＦＥＴ２２１のドレインがバイパス回路２６の電流検出抵抗２６２の他端と接続し、ＦＥＴ２２１のソースが電流検出抵抗２２２の一端と接続し、ＦＥＴ２２１のゲートが電流検出抵抗２２２の他端と接続している。さらに電流検出抵抗２２２の他端はダイオードブリッジ整流回路１１の電流帰還用の端子と接続している。

通常の動作状態においてＬＥＤ駆動回路２０の各回路ブロックは、基本的に図１に示したＬＥＤ駆動回路１０と同様に動作する。なお、ＬＥＤ駆動回路１０は、ＬＥＤ列が部分ＬＥＤ列１３、１４からなる２段構成であり、これに対応して全波整流波形Ｖｒに対する電流波形ＩＬも電流Ｉ１、Ｉ２の値をとる２段構成であった。ＬＥＤ駆動回路２０は、ＬＥＤ列が部分ＬＥＤ列２３、２４、２５からなる３段構成であるため、全波整流波形Ｖｒに対する電流波形ＩＬが３段構成となる。言い換えると、本発明のＬＥＤ駆動回路に含まれるＬＥＤ列がｎ個の部分ＬＥＤ列からなるｎ段構成であるとき、全波整流波形Ｖｒに対する電流波形ＩＬはｎ段構成となり、ＬＥＤ駆動回路２０はｎ＝３の場合に相当する。

ＬＥＤ駆動回路２０は、図１に示したＬＥＤ駆動回路１０と同様に商用交流電源１５から侵入しようとするサージに対処し、サージ耐圧が概ねＦＥＴ２６１のソースドレイン間耐圧、部分ＬＥＤ列１３の順方向電圧ドロップ（閾値電圧）及びＦＥＴ２２１のソースドレイン間耐圧の合算値程度になる。またＬＥＤ駆動回路２０は、ＬＥＤ駆動回路１０と同様に回路ブロックを追加することなくサージ耐圧を向上させている。

なお３段構成のＬＥＤ駆動回路２０に基づいて本発明のＬＥＤ駆動回路は次のように言える。ここで（）は対応するＬＥＤ駆動回路２０の回路ブロック及び素子の符号を示している。本発明のＬＥＤ駆動回路（２０）では、複数のＬＥＤ（２３１、２４１、２５１）が直列接続したＬＥＤ列を複数の部分ＬＥＤ列（２３、２４、２５）に分割し、各部分ＬＥＤ列（２３、２４、２５）同士の接続部にバイパス回路（２６、２７）を設け、ＬＥＤ列に流れる電流（ＩＬ）に応じてバイパス回路（２６、２７）を制御して、部分ＬＥＤ列（２３、２４、２５）のなかから点灯させる部分ＬＥＤ列を選択している。さらに本発明のＬＥＤ駆動回路（２０）は、ＬＥＤ列に電流（ＩＬ）を供給する側｛ダイオードブリッジ整流回路（１１）側｝からＬＥＤ列をみたとき、通常の状態において最終段の部分ＬＥＤ列（２５）に流れる電流を制限する電流制限回路（２２）を備えている。このとき初段の部分ＬＥＤ列（２３）に接続するバイパス回路（２６）の下流側に電流制限回路（２２）が直列接続されている。また最終段の部分ＬＥＤ列（２５）に接続するバイパス回路（２７）に含まれる電流検出抵抗（２７２）に最終段の部分ＬＥＤ列（２５）を流れる電流が流れ込む。

（第３実施形態）
ＬＥＤ駆動回路１０、２０では電流制限回路１２、２２において電流を制限する素子としてデプレッション型のＦＥＴ１２１、２２１を使用していた。しかしながら本発明のＬＥＤ駆動回路では、電流制限回路に含まれる電流制限素子はデプレッション型のＦＥＴに限られず、例えば、ソースドレイン間耐圧が大きく入手しやすいエンハンスメント型のＦＥＴも使用できる。そこで図４により第３実施形態として、電流制限回路３２がエンハンスメント型のＦＥＴ３２１を含み、その他の改善事項にも対応したＬＥＤ駆動回路３０について説明する。

図４はＬＥＤ駆動回路３０の回路図である。ＬＥＤ駆動回路３０は、図１に示したＬＥＤ駆動回路１０にバレイフィル回路３７とゲート保護抵抗３６３を追加し（バイパス回路３６内）、ＬＥＤ駆動回路１０の電流制限回路１２からエンハンスメント型のＦＥＴ３２１を含む電流制限回路３２に置き換えたものである。なお通常の状態では、バイパス回路１６とバイパス回路３６及び電流制限回路１２と電流制限回路３２は同等の動作をするので、後述するバレイフィル回路３７の影響を除くと、ＬＥＤ駆動回路３０はＬＥＤ駆動回路１０と同等の動作をする。

バイパス回路３６は、ＬＥＤ駆動回路１０のバイパス回路１６に対し、電流検出抵抗１６２の他端とＦＥＴ１６１のゲートの間にゲート保護抵抗３６３を追加したものである。ゲート保護抵抗３６３は静電気等によるゲート破壊からＦＥＴ１６１を守っている。

電流制限回路３２は、エンハンスメント型のＦＥＴ３２１とバイポーラトランジスタ３２４（以下トランジスタと呼ぶ）とプルアップ抵抗３２３と電流検出抵抗３２２からなる。電流制限回路３２において、プルアップ抵抗３２３の一端とＦＥＴ３２１のドレインはバイパス回路３６に含まれる電流検出抵抗１６２の他端と接続している。プルアップ抵抗３２３の他端はトランジスタ３２４のコレクタとＦＥＴ３２１のゲートに接続している。電流検出抵抗３２２の一端はトランジスタ３２４のベースとＦＥＴ３２１のソースに接続している。電流検出抵抗３２２の他端はトランジスタ３２４のエミッタとダイオードブリ
ッジ整流回路１１の電流帰還用の端子に接続している。電流制限回路３２は、電流ＩＬが上限値に達すると電流検出抵抗３２２の電圧降下が０．６Ｖを維持するようにフィードバックが掛り、電流ＩＬの上限を制限するようになる。

バレイフィル回路３７は、３個のダイオード３７１、３７２、３７３と、２個のコンデンサ３７４、３７５と、３個の抵抗３７６、３７７、３７８からなる。抵抗３７６、３７８はＬＥＤ駆動回路３０をオフしたときに、コンデンサ３７４、３７５を放電させるものである。抵抗３７７は充電時の電流制限抵抗である。バレイフィル回路３７は、全波整流波形Ｖｒ（図２参照）の電圧が最大になる時までコンデンサ３７４，３７５を充電し、全波整流波形Ｖｒの電圧が下降する位相に入りその電圧が最大電圧の半分以下になったとき放電を開始する。フリッカ等の対策としてバレイフィル回路３７を使うと、平滑コンデンサを挿入する場合に比べコンデンサ３７４、３７５の容量を小さくできる（数μＦ程度）。なお部分ＬＥＤ列１３の閾値電圧を全波整流波形Ｖｒの最大電圧の半分より僅かに小さくしておく。このとき全波整流波形Ｖｒが部分ＬＥＤ列１３の閾値以下となる位相でも部分ＬＥＤ列１３を消灯させないように設定できる。

サージに対するＬＥＤ駆動回路３０の対処法は図１に示したＬＥＤ駆動回路１０と同じである。ＬＥＤ駆動回路３０のサージ耐圧は、概ねＦＥＴ１６１のソースドレイン間耐圧、部分ＬＥＤ列１３の順方向電圧ドロップ（閾値電圧）及びＦＥＴ３２１のソースドレイン間耐圧の合算値程度になる。しかしながらその値が高くなっている。前述のように図１に示したＬＥＤ駆動回路１０はＦＥＴ１６１、１２１に通常のデプレッション型ＦＥＴを使用するとのサージ耐圧が１．３ｋＶ程度であった。これに対しＬＥＤ駆動回路３０では、電流制限回路３２に含まれるＦＥＴ３２１がソースドレイン間耐圧の大きいエンハンスメント型であることを主な理由として、サージ耐圧を３ｋＶ程度まで高めることができた。

１０、２０、３０…ＬＥＤ駆動回路、
１１…ダイオードブリッジ整流回路、
１１１ａ、３７１、３７２、３７３…ダイオード、
１２、２２、３２…電流制限回路、
１２１、１６１、２２１、２６１、２７１…ＦＥＴ（デプレッション型）、
１２２、１６２、２２２、２６２、２７２、３２２…電流検出抵抗、
１３、１４、２３、２４、２５…部分ＬＥＤ列、
１３１、１４１、２３１、２４１、２５１…ＬＥＤ、
１６、２６、２７、３６…バイパス回路、
３２１…ＦＥＴ（エンハンスメント型）、
３２３…プルアップ抵抗、
３２４…バイポーラトランジスタ、
３６３…ゲート保護抵抗、
３７…バレイフィル回路、
３７４、３７５…コンデンサ、
３７６、３７７、３７８…抵抗。

Claims (3)

1. 複数のＬＥＤが直列接続したＬＥＤ列を複数の部分ＬＥＤ列に分割し、
   前記部分ＬＥＤ列同士の接続部にバイパス回路を設け、
   前記ＬＥＤ列に流れる電流に応じて前記バイパス回路を制御して、
   前記部分ＬＥＤ列のなかから点灯させる部分ＬＥＤ列を選択する
   ＬＥＤ駆動回路において、
   前記バイパス回路は、デプレッション型のＦＥＴと電流検出抵抗を備え、
   前記ＦＥＴのドレインは、前記部分ＬＥＤ列同士の前記接続部に、ソースは、前記電流検出抵抗の一端に、ゲートは、前記電流検出抵抗の他端に、それぞれ接続し、
   前記ＦＥＴのソースドレイン間電流は、前記電流検出抵抗の電圧降下により制限され、
   前記ＬＥＤ列を電流供給側からみたとき、
   最終段の部分ＬＥＤ列のカソードは、前記ＦＥＴのソースと前記電流検出抵抗との接続部に接続し、
   前記最終段の部分ＬＥＤ列に流れる電流を制限する電流制限回路を備え、
   初段の部分ＬＥＤ列に接続するバイパス回路から出力した電流が前記電流制限回路に流入する
   ことを特徴とするＬＥＤ駆動回路。
2. 前記電流制限回路がエンハンスメント型のＦＥＴを含んでいる
   ことを特徴とする請求項１に記載のＬＥＤ駆動回路。
3. 前記ＬＥＤ列の電流供給側にバレイフィル回路を備えている
   ことを特徴とする請求項１又は２に記載のＬＥＤ駆動回路。
   

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