JP6391840B2 - 送信装置 - Google Patents

Description

本発明は、シングルキャリアブロック伝送方式における送信装置に関する。

デジタル通信システムにおいて、送信信号が建物などに反射して起こるマルチパスフェージングまたは端末の移動によって起こるドップラ変動によって、伝送路の周波数選択性と時間変動とが発生する。このようなマルチパス環境において、受信信号は送信シンボルと遅延時間が経って届くシンボルと干渉した信号となる。

このような周波数選択性のある伝送路において、最良の受信特性を得るためシングルキャリア（Single Carrier：ＳＣ）ブロック伝送方式が近年注目を集めている（例えば、非特許文献１参照）。ＳＣブロック伝送方式は、マルチキャリア（Multiple Carrier：ＭＣ）ブロック伝送であるＯＦＤＭ（Orthogonal Frequency Division Multiplexing）伝送方式（例えば、非特許文献２参照）に比べピーク電力を低くすることができる。

ＳＣブロック伝送を行う送信機では、例えば次のような伝送を行うことによりマルチフェージング対策を行っている。まず、”Modulator”においてデジタル変調信号であるＰＳＫ（Phase Shift Keying）信号またはＱＡＭ（Quadrature Amplitude Modulation）信号を生成後、プリコーダおよびＩＤＦＴ（Inverse Discrete Fourier Transform）処理部によりデジタル変調信号を時間領域信号に変換する。その後マルチパスフェージング対策として、ＣＰ（Cyclic Prefix）挿入部においてＣＰが挿入される。ＣＰ挿入部では時間領域信号の後ろの規定の数のサンプルをコピーして、送信信号の初めに付加する。また、送信ピーク電力を抑圧するため、ＳＣ伝送を行う送信機では、プリコーダでは一般的にＤＦＴ（Discrete Fourier Transform）処理が行われる。

非特許文献１および２では、マルチパスフェージングの影響を低減しつつ送信ピーク電力を抑圧している。しかしながら、ＳＣブロック伝送では、ＳＣブロック間の位相および振幅が不連続となるので、帯域外スペクトルまたは帯域外漏洩が発生する。帯域外スペクトルは隣接するチャネルの干渉となる。このため、帯域外スペクトル抑圧が必要となる。また、一般的な通信システムではスペクトルマスクが定められており、スペクトルマスクを満足するように帯域外スペクトルを抑圧する必要がある。

非特許文献３では、固定系列からなるシンボルをブロックの両端に挿入することで、帯域外スペクトルを抑圧する技術が提案されている。非特許文献３に記載の送信機では、ブロック毎にデータシンボルおよび固定系列シンボルを生成し、時間領域にて多重する。データシンボルは、例えば、ＰＳＫまたはＱＡＭなどの変調方式によるシンボルであり、ランダムに変わる。送信機は、多重後の信号をＤＦＴ処理により周波数領域の信号に変換し、周波数領域にて補間処理、例えば、オーバサンプリングを行い、ＩＤＦＴ処理により時間領域の信号にする。ＤＦＴ部の入出力数をＮ_D、補間処理部の入力数をＮ_D、出力数をＬＮ、ＩＤＦＴ部の入出力数をＬＮとし、補間処理であるオーバサンプリングのオーバサンプリングレートをＬ倍とする。送信機では、Ｌ＝１の時、Ｎ点ＩＤＦＴ処理が実施され、Ｎ≧Ｎ_Dとなる。Ｎ−Ｎ_D＞０の場合、補間処理部においてＤＦＴ部の出力にゼロが挿入される。ゼロ挿入方法は、例えば、非特許文献４に記載されているような手法を用いる。

ＩＤＦＴ部の出力を“サンプル”と呼ぶ。前述の固定系列シンボルはＭ個のシンボルによって成り立ち、全てのブロックに同じ系列が同じ位置に挿入される。固定系列シンボルの生成では同じ系列が生成されるので、メモリから保存された固定系列シンボルを読みだしても良い。オーバサンプル処理はどのような処理を用いても良いが、一般的にゼロ挿入などが用いられる。

前述のように、ＤＦＴ部には、１ブロック分としてデータシンボルおよび固定系列シンボルが多重されたＮ_D個のシンボルが入力される。固定系列シンボルのシンボル数はＭ個であるから、データシンボルのシンボル数はＮ_D−Ｍ個となる。非特許文献３では、Ｍ個の固定系列シンボルを半分に分割し、ブロック内の固定系列シンボルの配置として、ブロックの中央に配置したＮ_D−Ｍ個のデータシンボルより前のブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、Ｎ_D−Ｍ個のデータシンボルより後のブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置している。固定系列シンボルは、例えば、Ｆ_-M/2，Ｆ_-M/2+1，…，Ｆ_-1，Ｆ₀，Ｆ₁，…，Ｆ_M/2-2，Ｆ_M/2-1と示すことが出来る。送信機において複数のブロックが生成される場合、ブロックの先頭部分に配置された固定系列シンボルの後半のＭ／２個のシンボルＦ₀，Ｆ₁，…，Ｆ_M/2-2，Ｆ_M/2-1は、１つ前のブロックの後尾部分に配置された固定系列シンボルの前半のＭ／２個のシンボルＦ_-M/2，Ｆ_-M/2+1，…，Ｆ_-1と連続することになる。例えば、ｋ個目のブロックにおけるｍ個目のデータシンボルをｄ_k,mとした場合、ＤＦＴ部入力前のデータシンボルおよび固定系列シンボルの配置は、ブロックの先頭から順に、Ｆ₀，…Ｆ_M/2-1，ｄ_k,1，…ｄ_k,ND-M，Ｆ_-M/2，…，Ｆ_-1（添え字ではＮ_DをNDと表記）と表すことができる。固定系列シンボルはどのような系列を用いても良く、Zadoff-Chu系列またはゼロ等を用いて良い。

このように、非特許文献３に記載の固定系列シンボルが配置されたブロックをＤＦＴ部入力とすることで、ＩＤＦＴ部出力においてブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。上記の例では固定系列シンボルが前半部分と後半部分でシンボル数が等しくなるように配置されているが、前半部分と後半部分で異なるシンボル数にしても良い。

上記で説明した固定系列シンボルの挿入によって波形連続性が維持される原理について説明する。ブロックでは、ＤＦＴ処理、補間処理およびＩＤＦＴ処理の組み合わせによって折り返し現象が起こる。前述の処理の組み合わせによって起こる折り返し現象では、ブロックの末尾において、各シンボルの波形がブロックの反対側へ折り返される。このような特性を用いて、各ブロックの最初と最後のシンボルを固定にすることで、ブロック間の位相を滑らかに繋ぐことが可能となる。

N．Benvenuto，R．Dinis，D．Falconer and S．Tomasin，"Single Carrier Modulation With Nonlinear Frequency Domain Equalization：An Idea Whose Time Has Come−Again"，Proceeding of the IEEE，vol．98，no．1，Jan 2010，pp．69−96． J．A．C．Bingham，"Multicarrier Modulation for Data Transmission：An Idea Whose Time Has Come"，IEEE Commun．Mag．，vol．28，no．5，May 1990，pp．5−14． 長谷川、他、"固定系列を用いたＤＦＴ−s−OFDM"、信学技報， vol．14，no．490，RCS2014−326，pp．147−152， 2015年3月. B．Porat，"A Course in Digital Signal Processing"，John Wiley and Sons Inc．， 1997.

送信装置は、ビームフォーミングによって特定の方向に向けて集中的に電波を発射することで、受信装置との間での電波干渉を低減し、また、より遠くまで電波を届けることができる。送信装置では、アナログビームフォーミングを実施する場合、ビーム切り替えを行う時に送信信号がゼロとなるゼロ区間が必要とされる。受信装置は、データを受信した際に信号の一部がゼロ区間であれば、雑音電力推定または干渉波の探知などを行うことができる。しかしながら、ＳＣブロック伝送を行う送信装置において、一部のＳＣブロックをゼロに設定する場合、ＳＣブロック間の位相の不連続性が発生し、帯域外スペクトルが増加してしまう、という問題があった。

本発明は、上記に鑑みてなされたものであって、帯域外スペクトルの増加を抑制しつつ、送信する信号にゼロ区間を設定可能な送信装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、シングルキャリアブロック伝送方式における送信装置である。送信装置は、特定の方向に向けて発射されるビームで伝送されるシングルキャリアブロックに配置されるデータシンボルを生成するデータ生成部と、信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部を備える。また、送信装置は、データシンボルおよびゼロシンボルが入力され、ビームが発射される方向が切り替えられるタイミングに基づいて、データシンボルもしくはゼロシンボルのいずれか一方を、シングルキャリアブロックの単位で出力する出力制御部と、信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部を備える。また、送信装置は、固定系列シンボルを分割し、出力制御部からシングルキャリアブロックの単位で出力されたシンボルの先頭部分および後尾部分に、分割した固定系列シンボルのそれぞれを配置して補間前ブロックを生成する多重部を備える。また、送信装置は、補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、シングルキャリアブロックを出力する信号変換部を備えることを特徴とする。

本発明にかかる送信装置は、対域外スペクトルの増加を抑制しつつ、送信する信号にゼロ区間を設定できる、という効果を奏する。

実施の形態１にかかる送信装置の構成例を示すブロック図 実施の形態１にかかる送信装置のデータ生成部の動作を示すフローチャート 実施の形態１にかかる送信装置のゼロ生成部の動作を示すフローチャート 実施の形態１にかかる送信装置の出力制御部の制御部の動作を示すフローチャート 実施の形態１にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態１にかかる送信装置の固定系列生成部の動作を示すフローチャート 実施の形態１にかかる送信装置の多重部の動作を示すフローチャート 実施の形態１にかかる送信装置のＤＦＴ部の動作を示すフローチャート 実施の形態１にかかる送信装置の補間処理部の動作を示すフローチャート 実施の形態１にかかる送信装置のＩＤＦＴ部の動作を示すフローチャート 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、データシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置においてＩＤＦＴ部から出力されるＳＣブロックを時系列で示す図 実施の形態１にかかる送信装置から出力されるＳＣブロックの出力電力の例を示す図 実施の形態１にかかる送信装置から出力されるＳＣブロックにおいて、ゼロシンボルを含むＳＣブロックおよびデータシンボルを含むＳＣブロックの境界付近の信号波形を示す図 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置においてＩＤＦＴ部から出力されるＳＣブロックを時系列で示す図 実施の形態１にかかる送信装置において、ＳＣブロックの固定系列シンボルに窓関数をかける処理のイメージを示す図 実施の形態１にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート 実施の形態１にかかる送信装置の構成例を示すブロック図 実施の形態１にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態１にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート 実施の形態１にかかる送信装置のハードウェア構成の例を示す図 実施の形態１にかかる送信装置のハードウェア構成の例を示す図 実施の形態２にかかる送信装置の構成例を示すブロック図 実施の形態２にかかる送信装置の多重部の動作を示すフローチャート 実施の形態２にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態２にかかる送信装置の多重部の動作を示すフローチャート 実施の形態２にかかる送信装置の多重部からＤＦＴ部へ出力される、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態２にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート

以下に、本発明の実施の形態にかかる送信装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる送信装置１０の構成例を示すブロック図である。送信装置１０は、データ生成部１と、ゼロ生成部２と、出力制御部３と、固定系列生成部４と、多重部５と、ＤＦＴ部６と、補間処理部７と、ＩＤＦＴ部８と、を備える。ここでは、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。なお、図１に示す送信装置１０は、本発明の動作の説明に必要な構成を示しており、一般的な送信装置に必要な構成については記載を省略している。

データ生成部１は、ＰＳＫまたはＱＡＭなどの変調方式によるデータシンボルを生成し、生成したデータシンボルを出力制御部３へ出力する。なお、ＰＳＫおよびＱＡＭなどは一例であって、これらとは異なる変調方式であっても良い。図２は、実施の形態１にかかる送信装置１０のデータ生成部１の動作を示すフローチャートである。データ生成部１は、データシンボルを生成すると（ステップＳ１）、データシンボルを出力制御部３へ出力する（ステップＳ２）。

ゼロ生成部２は、信号値がゼロ値のシンボルであるゼロシンボルを生成し、生成したゼロシンボルを出力制御部３へ出力する。図３は、実施の形態１にかかる送信装置１０のゼロ生成部２の動作を示すフローチャートである。ゼロ生成部２は、ゼロシンボルを生成すると（ステップＳ１１）、ゼロシンボルを出力制御部３へ出力する（ステップＳ１２）。

出力制御部３は、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する制御を行う。出力制御部３は、出力するシンボルを制御する。出力制御部３は、制御部３１と、出力部３２と、を備える。制御部３１は、多重部５へデータシンボルを出力するか、またはゼロシンボルを出力するかを示す制御情報を生成し、生成した制御情報を出力部３２へ出力する。出力部３２は、制御部３１から取得した制御情報に基づいて、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する。なお、制御部３１は、制御情報に、さらに、データ生成部１およびゼロ生成部２の動作を制御する情報を含め、データ生成部１およびゼロ生成部２へ出力するようにしても良い。図４は、実施の形態１にかかる送信装置１０の出力制御部３の制御部３１の動作を示すフローチャートである。制御部３１は、制御情報を生成すると（ステップＳ２１）、制御情報を出力部３２へ出力する（ステップＳ２２）。図５は、実施の形態１にかかる送信装置１０の出力制御部３の出力部３２の動作を示すフローチャートである。出力部３２は、制御部３１から制御情報を取得すると（ステップＳ３１）、制御情報の内容を確認し、データシンボル出力の場合（ステップＳ３２：Ｙｅｓ）、データ生成部１から入力されたデータシンボルを多重部５へ出力し（ステップＳ３３）、ゼロシンボル出力の場合（ステップＳ３２：Ｎｏ）、ゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する（ステップＳ３４）。

固定系列生成部４は、補間前ＳＣブロックに挿入するシンボルであって、信号値が固定系列からなるシンボルである固定系列シンボルを生成し、生成した固定系列シンボルを多重部５へ出力する。固定系列シンボルは、背景技術で説明したＭ個のシンボルＦ_-M/2，Ｆ_-M/2+1，…，Ｆ_-1，Ｆ₀，Ｆ₁，…，Ｆ_M/2-2，Ｆ_M/2-1と同様とする。補間前ＳＣブロックは、補間処理部７による補間処理が施される前の、後述する多重部５で生成されるブロックである。補間処理が施される前のブロックを、補間前ブロックと称することがある。ＳＣブロックは、補間処理部７による補間処理が施された、ＩＤＦＴ部８から出力されるブロックである。図６は、実施の形態１にかかる送信装置１０の固定系列生成部４の動作を示すフローチャートである。固定系列生成部４は、固定系列シンボルを生成すると（ステップＳ４１）、固定系列シンボルを多重部５へ出力する（ステップＳ４２）。

多重部５は、出力制御部３から入力されたデータシンボルまたはゼロシンボルと、固定系列生成部４から入力された固定系列シンボルとを時間領域で多重して補間前ＳＣブロックを生成し、生成した補間前ＳＣブロックをＤＦＴ部６へ出力する。ここでは、補間前ＳＣブロックのシンボル数はＮ_D個とし、補間前ＳＣブロックに含まれる固定系列シンボルのシンボル数はＭ個、データシンボルまたはゼロシンボルのシンボル数はＮ_D−Ｍ個とする。また、多重部５では、Ｎ_D−Ｍ個のデータシンボルまたはゼロシンボルを補間前ＳＣブロックの中央に配置する。多重部５は、Ｍ個の固定系列シンボルを半分に分割し、補間前ＳＣブロック内の固定系列シンボルの配置として、補間前ＳＣブロックの中央に配置したＮ_D−Ｍ個のデータシンボルまたはゼロシンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、Ｎ_D−Ｍ個のデータシンボルまたはゼロシンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置する。固定系列シンボルの後半のＭ／２個のシンボルが固定系列シンボルの後半部分であり、固定系列シンボルの前半のＭ／２個のシンボルが固定系列シンボルの前半部分である。なお、補間前ＳＣブロックに配置する固定系列シンボルについて、先頭部分と後尾部分で異なるシンボル数にしても良い。例えば、先頭部分の固定系列シンボルのシンボル数をＭ′とし、後尾部分の固定系列シンボルのシンボル数をＭ″として偏った配置にしても良い。ただし、Ｍ＝Ｍ′＋Ｍ″、Ｍ′≠Ｍ″とする。以降の説明では、説明の簡略化のため、補間前ＳＣブロックに配置される固定系列シンボルのシンボル数は、先頭部分および後尾部分ともにＭ／２個のシンボル数の場合を想定する。図７は、実施の形態１にかかる送信装置１０の多重部５の動作を示すフローチャートである。多重部５は、固定系列生成部４から固定系列シンボルが入力され（ステップＳ５１）、出力制御部３からデータシンボルまたはゼロシンボルが入力される（ステップＳ５２）。多重部５は、固定系列シンボルを分割し（ステップＳ５３）、データシンボルまたはゼロシンボルを補間前ＳＣブロックの中央に配置し、分割した固定系列シンボルの後半のＭ／２個のシンボルをＳＣブロックの先頭部分に配置し、分割した固定系列シンボルの前半のＭ／２個のシンボルを補間前ＳＣブロックの後尾部分に配置する（ステップＳ５４）。

ＤＦＴ部６は、多重部５から入力されたＮ_D個のシンボルからなる補間前ＳＣブロックを時間領域の信号から周波数領域の信号に変換するフーリエ変換処理を行うフーリエ変換部である。ＤＦＴ部６は、変換後の周波数領域の信号である補間前ＳＣブロックを補間処理部７へ出力する。図８は、実施の形態１にかかる送信装置１０のＤＦＴ部６の動作を示すフローチャートである。ＤＦＴ部６は、多重部５から時間領域の信号の補間前ＳＣブロックが入力されると（ステップＳ６１）、時間領域の信号の補間前ＳＣブロックにフーリエ変換処理を行って時間領域の信号から周波数領域の信号に変換し（ステップＳ６２）、周波数領域の信号の補間前ＳＣブロックを出力する（ステップＳ６３）。

補間処理部７は、オーバサンプリングレートをＬ倍とし、ＤＦＴ部６から入力されたＮ_D個のシンボルからなる周波数領域の信号の補間前ＳＣブロックに対して、補間処理、例えば、周波数領域でゼロ挿入などのオーバサンプリングを行い、ＬＮ個のシンボルからなる周波数領域の信号のＳＣブロックを生成して出力する。補間処理部７は、ゼロ挿入する場合、ＬＮ−Ｎ_D個のゼロを挿入する。図９は、実施の形態１にかかる送信装置１０の補間処理部７の動作を示すフローチャートである。補間処理部７は、Ｎ_D個のシンボルからなる周波数領域の信号の補間前ＳＣブロックが入力されると（ステップＳ７１）、周波数領域の信号に変換された補間前ＳＣブロックに補間処理を行って（ステップＳ７２）、ＬＮ個のシンボルからなる周波数領域の信号のＳＣブロックを生成して出力する（ステップＳ７３）。

ＩＤＦＴ部８は、補間処理部７から入力されたＬＮ個のシンボルからなるＳＣブロックを周波数領域の信号から時間領域の信号に変換する逆フーリエ変換を行う逆フーリエ変換部である。ＩＤＦＴ部８は、変換後の時間領域の信号であって、ＬＮ個のサンプルからなる補間処理後のＳＣブロックを出力する。図１０は、実施の形態１にかかる送信装置１０のＩＤＦＴ部８の動作を示すフローチャートである。ＩＤＦＴ部８は、補間処理部７から周波数領域の信号のＳＣブロックが入力されると（ステップＳ８１）、周波数領域の信号のＳＣブロックに逆フーリエ変換処理を行って周波数領域の信号から時間領域の信号に変換し（ステップＳ８２）、時間領域の信号のＳＣブロックを出力する（ステップＳ８３）。

ここで、多重部５からＤＦＴ部６へ出力される補間前ＳＣブロックの構成について説明する。図１１は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、データシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１１では、一例として、多重部５からＤＦＴ部６へ出力されるｋ番目の補間前ＳＣブロックおよびｋ＋１番目の補間前ＳＣブロックを示している。また、ｋ番目の補間前ＳＣブロックおよびｋ＋１番目の補間前ＳＣブロックは、ともに多重部５において、データ生成部１で生成されたデータシンボルと固定系列生成部４で生成された固定系列シンボルとが多重されたものとする。なお、ｋ個目の補間前ＳＣブロックにおけるｍ個目のデータシンボルをｄ_k,mとする。ｋ番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ₀，…Ｆ_M/2-1，ｄ_k,0，…ｄ_k,ND-M-1，Ｆ_-M/2，…，Ｆ_-1（添え字ではＮ_DをNDと表記）によるＮ_D個のシンボルが含まれる。同様に、ｋ＋１番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ₀，…Ｆ_M/2-1，ｄ_k+1,0，…ｄ_k+1,ND-M-1，Ｆ_-M/2，…，Ｆ_-1（添え字ではＮ_DをNDと表記）によるＮ_D個のシンボルが含まれる。図１１において、補間前ＳＣブロックの左側が先頭側、右側が後尾側になる。以降で説明する各ブロックの図においても同様とする。図１１に示すように、各補間前ＳＣブロックにおいて、補間前ＳＣブロックの中央に配置されたＮ_D−Ｍ個のデータシンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルが配置され、Ｎ_D−Ｍ個のデータシンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルが配置されている。この結果、ｋ＋１番目の補間前ＳＣブロックの先頭部分に配置された固定系列シンボルの後半のＭ／２個のシンボルＦ₀，Ｆ₁，…，Ｆ_M/2-2，Ｆ_M/2-1は、１つ前のｋ番目の補間前ＳＣブロックの後尾部分に配置された固定系列シンボルの前半のＭ／２個のシンボルＦ_-M/2，Ｆ_-M/2+1，…，Ｆ_-1と連続することになる。これにより、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、ＳＣブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。

図１２は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１１に示すデータシンボルを含む補間前ＳＣブロックに対して、データシンボルの部分をゼロシンボルに置き換えた構成である。ゼロシンボルを含む補間前ＳＣブロックがデータシンボルを含む補間前ＳＣブロックに隣接する場合であっても、各補間前ＳＣブロックにおいて固定系列シンボルの配置が同じである。そのため、図１１の場合と同様、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、他のＳＣブロック、例えば、データシンボルを含むＳＣブロックとの間の位相が繋がり、ＳＣブロック間の位相不連続性が解消される。これにより、送信装置１０では、帯域外スペクトルの増加を抑制しつつ、送信するＳＣブロック内にゼロ区間を設定することが可能となる。

送信装置１０では、出力制御部３によって、データ生成部１で生成されたデータシンボルが複数補間前ＳＣブロック分にわたって多重部５に入力された場合、多重部５から出力される補間前ＳＣブロックは図１１に示す構成となる。一方、送信装置１０では、出力制御部３によって、ゼロ生成部２で生成されたゼロシンボルが１補間前ＳＣブロック分だけ多重部５に入力された場合、多重部５から出力される補間前ＳＣブロックは図１２に示す構成となる。

図１３は、実施の形態１にかかる送信装置１０においてＩＤＦＴ部８から出力されるＳＣブロックを時系列で示す図である。図１３では記載を簡潔にするため、データシンボルを「データ」、固定系列シンボルを「固定系列」、ゼロシンボルを「ゼロ」と簡略化して表記している。図１３に示すように、送信装置１０は、データシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを送信中において、ゼロシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを定期的に送信する。データシンボルおよび固定系列シンボルを含むＳＣブロックに対するゼロシンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度は、出力制御部３の制御部３１から出力される制御情報の内容に基づくことになる。例えば、図１３に示すように、データシンボルおよび固定系列シンボルを含むＳＣブロックを２回送信後にゼロシンボルおよび固定系列シンボルを含むＳＣブロックを１回送信する場合、制御部３１は、データ生成部１から２補間前ＳＣブロック分のデータシンボルを出力後に、ゼロ生成部２から１補間前ＳＣブロック分のゼロシンボルを出力するような制御情報を生成して、出力部３２へ出力する。出力制御部３は、定期的にゼロ生成部２から１補間前ＳＣブロック分のゼロシンボルを出力する。

なお、送信装置１０において、ゼロシンボルを含むＳＣブロックを定期的に送信する場合について説明したが、一例であり、これに限定されるものではない。送信装置１０は、ゼロシンボルを含むＳＣブロック信号を不定期に送信しても良い。この場合、送信装置１０において、出力制御部３の制御部３１は、ゼロ生成部２で生成されたゼロシンボルを不定期に多重部５へ出力するような制御情報を生成して、出力部３２へ出力する。

図１４は、実施の形態１にかかる送信装置１０から出力されるＳＣブロックの出力電力の例を示す図である。横軸は時間を示し、縦軸は、送信装置１０のＩＤＦＴ部８の出力電力を示す。図１４では一例として、データシンボルの変調方式をＱＰＳＫとし、Ｎ_D＝１２００、Ｎ＝２０４８、Ｍ＝８４、およびＬ＝４とする。また、図１４の例では、送信装置１０は、１０ＳＣブロック毎にゼロ区間、すなわちゼロシンボルを含むＳＣブロックを定期的に送信している。図１４に示すように、定期的に、すなわち１０ＳＣブロック毎に出力電力が落ちる区間が存在することが分かる。

図１５は、実施の形態１にかかる送信装置１０から出力されるＳＣブロックにおいて、ゼロシンボルを含むＳＣブロックおよびデータシンボルを含むＳＣブロックの境界付近の信号波形を示す図である。横軸は時間を示し、縦軸は、送信装置１０のＩＤＦＴ部８の出力の実数部を示す。図１５において、左側がデータシンボルを含むＳＣブロック、右側がゼロシンボルを含むＳＣブロックである。なお、横軸に示す時間の範囲は、図１４に示す時間の範囲よりも短い時間を示している。図１５に示す信号波形は、ＩＤＦＴ部８からの出力の実数部分となる。前述のように、各ＳＣブロックの先頭部分および後尾部分には、補間前ＳＣブロックの段階で固定系列シンボルが挿入されていることから、図１５に示すように、隣接するＳＣブロックにおいて、信号波形の繋がりが滑らかであることが分かる。

なお、図１２において、ゼロシンボルを含む補間前ＳＣブロックの長さ、すなわちシンボル数を、データシンボルを含む補間前ＳＣブロックと同じＮ_D個としたが、一例であり、これに限定されるものではない。例えば、ゼロシンボルを含む補間前ＳＣブロックの長さを、データシンボルを含む補間前ＳＣブロックよりも長く、すなわちシンボル数をＮ_D個より多く、または、データシンボルを含む補間前ＳＣブロックよりも短く、すなわちシンボル数をＮ_D個より少なくしても良い。このとき、ゼロシンボルを含む補間前ＳＣブロックの長さを、データシンボルを含む補間前ＳＣブロックの長さと異なる長さにする場合でも、帯域外スペクトルを抑圧するため、固定系列シンボルの長さ、すなわち固定系列シンボルのシンボル数はＭ個に固定することが望ましい。図１６は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１６では、図１２と異なり、ゼロシンボルを含む補間前のＳＣブロックのシンボル数をＮ′_D個としている。Ｎ′_Dについては、Ｎ′_D＜Ｎ_Dでも良く、Ｎ′_D＞Ｎ_Dでも良い。送信装置１０において、アナログビームフォーミングを実施する際のビーム切り替えまたは干渉測定に要する時間に対応できるようＮ′_Dを設定すれば良い。

図１７は、実施の形態１にかかる送信装置１０においてＩＤＦＴ部８から出力されるＳＣブロックを時系列で示す図である。図１７では、送信装置１０が、データシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを送信中に、ゼロシンボルおよび固定系列シンボルを含むＬＮ′個のサンプルからなるＳＣブロックを定期的に送信する場合を示している。ここでは、ゼロシンボルおよび固定系列シンボルを含むＳＣブロックが、データシンボルおよび固定系列シンボルを含むＳＣブロックよりも短い場合を示している。なお、データシンボルおよび固定系列シンボルを含むＳＣブロックに対するゼロシンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度の制御は、図１３における出力制御部３の制御と同様である。

また、送信装置１０では、ゼロシンボル挿入後におけるＳＣブロック毎の電力を調整するため、正規化処理を行っても良い。送信装置１０では、多重部５で正規化処理を行うことができるが、一例であり、出力制御部３などで行っても良い。

また、送信装置１０では、時間領域において、ゼロシンボルを含むＳＣブロックの信号が早くゼロに収束するよう固定系列シンボルに窓関数をかけても良い。図１８は、実施の形態１にかかる送信装置１０において、ＳＣブロックの固定系列シンボルに窓関数をかける処理のイメージを示す図である。ｈ_iを窓係数とするとき、送信装置１０では、具体的に、固定系列シンボルを構成する各シンボルに対して、以下のような演算を行う。なお、左辺に示す「′」が付与されたシンボルは、窓関数処理後の固定系列のシンボルを示すものとする。

Ｆ′_-M/2＝Ｆ_-M/2×ｈ₀，Ｆ′_-M/2+1＝Ｆ_-M/2+1×ｈ₁，…，Ｆ′_-1＝Ｆ_-1×ｈ_M/2-1，Ｆ′₀＝Ｆ₀×ｈ_M/2，…，Ｆ′_M/2-1＝Ｆ_M/2-1×ｈ_M-1

送信装置１０では、上記の窓関数処理を、固定系列生成部４で行う。

このように、送信装置１０では、ＤＦＴ部６の入力前に、補間前ＳＣブロックにゼロシンボルおよび固定系列シンボルを挿入することで、出力するＳＣブロック内にゼロ区間を設定することができる。送信装置１０では、ゼロ区間の長さ、すなわちゼロシンボルのシンボル数は自由に調整出来る。また、実施の形態２で後述するように、送信装置では、ＤＦＴ部６の入力前に、ＳＣブロックにゼロシンボル、データシンボルおよび固定系列シンボルを挿入することも可能である。

送信装置１０の基本的な処理の流れについて説明する。図１９は、実施の形態１にかかる送信装置１０がＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０では、データ生成部１がデータシンボルを生成して出力し（ステップＳ９１）、ゼロ生成部２がゼロシンボルを生成して出力する（ステップＳ９２）。出力制御部３は、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する（ステップＳ９３）。固定系列生成部４は、固定系列シンボルを生成して出力する（ステップＳ９４）。多重部５は、出力制御部３から入力されたデータシンボルまたはゼロシンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ９５）。そして、送信装置１０では、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ９６）、補間処理部７が補間処理を行い（ステップＳ９７）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ９８）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。

ここで、図１２に示すゼロシンボルを含む補間前ＳＣブロックの構成は、ゼロシンボルおよび固定系列シンボルによって成り立つ。そのため、補間前ＳＣブロック自体が固定信号となる。このような場合、ゼロシンボルを含む補間前ＳＣブロックに対して、ＤＦＴ処理、オーバサンプル処理およびＩＤＦＴ処理が施された信号を記憶部に保存して利用してもよい。

図２０は、実施の形態１にかかる送信装置１０ａの構成例を示すブロック図である。送信装置１０ａは、データ生成部１と、固定系列生成部４と、多重部５と、ＤＦＴ部６と、補間処理部７と、ＩＤＦＴ部８と、記憶部１１と、出力制御部１２と、を備える。また、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。

記憶部１１は、図１に示す送信装置１０において、出力制御部３からゼロシンボルが出力され、多重部５でゼロシンボルおよび固定系列シンボルが多重されて生成されたＮ_D個のシンボルからなる補間前ＳＣブロックに対して、ＤＦＴ部６でＤＦＴ処理が施され、補間処理部７で補間処理が施され、ＩＤＦＴ部８でＩＤＦＴ処理が施されたＬＮ個のサンプルからなるＳＣブロックの信号と同じＬＮ個のサンプルからなるＳＣブロックの信号を記憶する。

出力制御部１２は、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する制御を行う。出力制御部１２は、出力するブロックを制御する。出力制御部１２は、制御部１２１と、出力部１２２と、を備える。制御部１２１は、データシンボルを含むＳＣブロックを出力するか、またはゼロシンボルを含むＳＣブロックを出力するかを示す制御情報を生成し、生成した制御情報を出力部１２２へ出力する。出力部１２２は、制御部１２１から取得した制御情報に基づいて、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する。なお、出力制御部１２の出力部１２２では、記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する場合、記憶部１１からゼロシンボルを含むＳＣブロックを読み出して出力する。出力制御部１２は、定期的に記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する。制御情報の内容は異なるが、制御部１２１における動作のフローチャートは、図４に示す送信装置１０の制御部３１のフローチャートと同様である。図２１は、実施の形態１にかかる送信装置１０ａの出力制御部１２の出力部１２２の動作を示すフローチャートである。出力部１２２は、制御部１２１から制御情報を取得すると（ステップＳ１０１）、制御情報の内容を確認し、データシンボルを含むＳＣブロック出力の場合（ステップＳ１０２：Ｙｅｓ）、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックを出力し（ステップＳ１０３）、ゼロシンボルを含むＳＣブロック出力の場合（ステップＳ１０２：Ｎｏ）、記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する（ステップＳ１０４）。

なお、送信装置１０ａにおける多重部５の動作は、送信装置１０の多重部５において、出力制御部３からデータシンボルが入力された場合の動作と同じである。

送信装置１０ａの基本的な処理の流れについて説明する。図２２は、実施の形態１にかかる送信装置１０ａがＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０ａでは、データ生成部１がデータシンボルを生成して出力し（ステップＳ１１１）、固定系列生成部４が固定系列シンボルを生成して出力する（ステップＳ１１２）。多重部５は、データ生成部１から入力されたデータシンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ１１３）。送信装置１０ａでは、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ１１４）、補間処理部７が補間処理を行い（ステップＳ１１５）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ１１６）。そして、出力制御部１２は、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する（ステップＳ１１７）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。

図２０に示す送信装置１０ａの構成においても、図１に示す送信装置１０と同様の効果を得ることができる。

つづいて、送信装置１０および送信装置１０ａのハードウェア構成について説明する。送信装置１０または送信装置１０ａにおいて、データ生成部１はモジュレータ、ＤＦＴ部６はＤＦＴ回路、補間処理部７は補間回路、ＩＤＦＴ部８はＩＤＦＴ回路、記憶部１１はメモリによって実現される。そのため、以降の説明では、送信装置１０または送信装置１０ａの構成のうち、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の部分について説明する。

図２３および図２４は、実施の形態１にかかる送信装置１０または送信装置１０ａのハードウェア構成の例を示す図である。送信装置１０または送信装置１０ａにおいて、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各機能は、処理回路９１により実現される。すなわち、送信装置１０または送信装置１０ａは、ゼロシンボルを生成し、固定系列シンボルを生成し、複数種類のシンボルを多重し、２つのシンボルのうち１つのシンボルを出力する、または２つのＳＣブロックのうち１つのＳＣブロックを出力するための処理装置を備える。処理回路９１は、専用のハードウェアであってもよいし、メモリ９３に格納されるプログラムを実行するＣＰＵ（Central Processing Unit）９２およびメモリ９３であってもよい。ＣＰＵ９２は、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、またはＤＳＰ（Digital Signal Processor）などであってもよい。

処理回路９１が専用のハードウェアである場合、処理回路９１は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものが該当する。ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各部の機能各々を処理回路９１で実現してもよいし、各部の機能をまとめて処理回路９１で実現してもよい。

処理回路９１がＣＰＵ９２およびメモリ９３の場合、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９３に格納される。処理回路９１では、メモリ９３に記憶されたプログラムをＣＰＵ９２が読み出して実行することにより、各部の機能を実現する。すなわち、送信装置１０または送信装置１０ａは、処理回路９１により実行されるときに、ゼロシンボルを生成するステップ、固定系列シンボルを生成するステップ、２つのシンボルを多重するステップ、２つのシンボルのうち１つのシンボルを出力するステップ、または２つのＳＣブロックのうち１つのＳＣブロックを出力するステップが結果的に実行されることになるプログラムを格納するためのメモリ９３を備える。また、これらのプログラムは、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の手順および方法をコンピュータに実行させるものであるともいえる。ここで、メモリ９３とは、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically EPROM）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。

なお、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。例えば、ゼロ生成部２および固定系列生成部４については専用のハードウェアとしての処理回路９１でその機能を実現し、多重部５、出力制御部３または出力制御部１２については処理回路９１においてＣＰＵ９２がメモリ９３に格納されたプログラムを読み出して実行することによってその機能を実現することが可能である。

このように、処理回路９１は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。なお、ゼロ生成部２および固定系列生成部４については、上述の構成に限定されず、データ生成部１と同様、モジュレータにより実現しても良い。

以上説明したように、本実施の形態によれば、送信装置１０は、データシンボルを含むＳＣブロックおよびゼロシンボルを含むＳＣブロックを生成する場合、ＤＦＴ処理、補間処理およびＩＤＦＴ処理前の補間前ＳＣブロックにおいて、データシンボルを含む補間前ＳＣブロックおよびゼロシンボルを含む補間前ＳＣブロックの同じ位置に固定系列シンボルを挿入することとした。これにより、送信する信号にゼロ区間を設定する場合でも、ＳＣブロック間の位相の不連続性が解消されるため、帯域外スペクトルの増加を抑制することができる。

実施の形態２．
実施の形態１では、１つのＳＣブロック内に、ゼロシンボルおよび固定系列シンボル、またはデータシンボルおよび固定系列シンボルが含まれる場合について説明した。本実施の形態では、１つのＳＣブロック内に、ゼロシンボル、データシンボル、および固定系列シンボルが含まれる場合について説明する。

図２５は、本発明の実施の形態２にかかる送信装置１０ｂの構成例を示すブロック図である。送信装置１０ｂは、図１に示す送信装置１０からゼロ生成部２、出力制御部３および多重部５を削除し、データ生成部２１、ゼロ生成部２２、多重部２３、出力制御部３ｂおよび多重部５ｂを追加した構成である。また、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。実施の形態２において、送信装置１０ｂでは、データ生成部２１を第１のデータ生成部とし、データ生成部２１が生成するデータシンボルを第１のデータシンボルとする。また、データ生成部１を第２のデータ生成部とし、データ生成部１が生成するデータシンボルを第２のデータシンボルとする。また、多重部２３を第１の多重部とし、多重部５ｂを第２の多重部とする。

データ生成部２１は、ＰＳＫまたはＱＡＭなどの変調方式によるデータシンボルを生成し、生成したデータシンボルを多重部２３へ出力する。なお、ＰＳＫおよびＱＡＭなどは一例であって、これらとは異なる変調方式であっても良い。変調方式は、データ生成部１と同じ方式とする。データ生成部１は、１つの補間前ＳＣブロック分のデータシンボルとして、シンボル数がＮ_D−Ｍ個のデータシンボルを生成している。データ生成部２１では、１つの補間前ＳＣブロック分のデータシンボルとして、シンボル数がＸ個のデータシンボルを生成する。生成するシンボル数が異なるが、データ生成部２１における動作のフローチャートは、図２に示すデータ生成部１のフローチャートと同様である。

ゼロ生成部２２は、信号値がゼロ値のシンボルであるゼロシンボルを生成し、生成したゼロシンボルを多重部２３へ出力する。実施の形態１において、ゼロ生成部２は、１つの補間前ＳＣブロック分のゼロシンボルとして、シンボル数がＮ_D−Ｍ個のゼロシンボルを生成していた。ゼロ生成部２２では、１つの補間前ＳＣブロック分のゼロシンボルとして、シンボル数がＮ_D−Ｍ−Ｘ個のゼロシンボルを生成する。生成するシンボル数が異なるが、ゼロ生成部２２における動作のフローチャートは、図３に示すゼロ生成部２のフローチャートと同様である。

多重部２３は、データ生成部２１から入力されたデータシンボルと、ゼロ生成部２２から入力されたゼロシンボルとを時間領域で多重して多重シンボルを生成し、生成した多重シンボルを出力制御部３ｂへ出力する。多重シンボルは、データシンボルおよびゼロシンボルを含むシンボルである。具体的に、多重部２３は、Ｘ個のデータシンボルとＮ_D−Ｍ−Ｘ個のゼロシンボルとを多重し、Ｎ_D−Ｍ個のシンボル数からなる多重シンボルを生成する。多重部２３は、例えば、Ｘ個のシンボル数からなるデータシンボルをＸ／２個のシンボル数のデータシンボルに分割し、Ｎ_D−Ｍ−Ｘ個のゼロシンボルの両端に隣接するようにＸ／２個のシンボル数のデータシンボルを配置するような多重シンボルを生成する。図２６は、実施の形態２にかかる送信装置１０ｂの多重部２３の動作を示すフローチャートである。多重部２３は、データ生成部２１からデータシンボルが入力され（ステップＳ１２１）、ゼロ生成部２２からゼロシンボルが入力される（ステップＳ１２２）。多重部２３は、データシンボルを分割し（ステップＳ１２３）、ゼロシンボルを中央に配置し、分割したデータシンボルをゼロシンボルの両端に配置する（ステップＳ１２４）。なお、データシンボルおよびゼロシンボルの配置は一例であって、これに限定されるものではない。多重部２３は、例えば、Ｎ_D−Ｍ−Ｘ個のシンボル数からなるゼロシンボルを（Ｎ_D−Ｍ−Ｘ）／２個のシンボル数のゼロシンボルに分割し、Ｘ個のデータシンボルの両端に隣接するように（Ｎ_D−Ｍ−Ｘ）／２個のシンボル数のゼロシンボルを配置するような多重シンボルを生成しても良い。以降の説明では、データシンボルを分割する場合を想定する。

出力制御部３ｂは、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する制御を行う。出力制御部３ｂは、出力するシンボルを制御する。出力制御部３ｂは、制御部３１ｂと、出力部３２ｂと、を備える。制御部３１ｂは、多重部５ｂへデータシンボルを出力するか、または多重シンボルを出力するかを示す制御情報を生成し、生成した制御情報を出力部３２ｂへ出力する。出力部３２ｂは、制御部３１ｂから取得した制御情報に基づいて、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する。出力制御部３ｂは、定期的に多重部２３から１補間前ＳＣブロック分の多重シンボルを出力する。なお、制御部３１ｂは、制御情報に、さらに、データ生成部１，２１およびゼロ生成部２２の動作を制御する情報を含め、データ生成部１，２１およびゼロ生成部２２へ出力するようにしても良い。制御情報の内容が異なるが、制御部３１ｂにおける動作のフローチャートは、図４に示す制御部３１のフローチャートと同様である。図２７は、実施の形態２にかかる送信装置１０ｂの出力制御部３ｂの出力部３２ｂの動作を示すフローチャートである。出力部３２ｂは、制御部３１ｂから制御情報を取得すると（ステップＳ１３１）、制御情報の内容を確認し、データシンボル出力の場合（ステップＳ１３２：Ｙｅｓ）、データ生成部１から入力されたデータシンボルを多重部５ｂへ出力し（ステップＳ１３３）、多重シンボル出力の場合（ステップＳ１３２：Ｎｏ）、多重部２３から入力された多重シンボルを多重部５ｂへ出力する（ステップＳ１３４）。

多重部５ｂは、出力制御部３ｂから入力されたデータシンボルまたは多重シンボルと、固定系列生成部４から入力された固定系列のシンボルとを時間領域で多重して補間前ＳＣブロックを生成し、生成した補間前ＳＣブロックをＤＦＴ部６へ出力する。実施の形態１と同様、補間前ＳＣブロックのシンボル数はＮ_D個とし、補間前ＳＣブロックに含まれる固定系列のシンボル数はＭ個、データシンボルまたは多重シンボルのシンボル数はＮ_D−Ｍ個とする。多重部５ｂでは、Ｎ_D−Ｍ個のデータシンボルまたは多重シンボルを補間前ＳＣブロックの中央に配置する。多重部５ｂは、実施の形態１の多重部５と同様、Ｍ個の固定系列シンボルを半分に分割し、補間前ＳＣブロック内の固定系列シンボルの配置として、補間前ＳＣブロックの中央に配置したＮ_D−Ｍ個のデータシンボルまたは多重シンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、Ｎ_D−Ｍ個のデータシンボルまたは多重シンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置する。固定系列シンボルの後半のＭ／２個のシンボルが固定系列シンボルの後半部分であり、固定系列シンボルの前半のＭ／２個のシンボルが固定系列シンボルの前半部分である。なお、実施の形態１の多重部５と同様、補間前ＳＣブロックに配置する固定系列シンボルについて、前半部分と後半部分で異なるシンボル数にしても良い。図２８は、実施の形態２にかかる送信装置１０ｂの多重部５ｂの動作を示すフローチャートである。多重部５ｂは、固定系列生成部４から固定系列シンボルが入力され（ステップＳ１４１）、出力制御部３ｂからデータシンボルまたは多重シンボルが入力される（ステップＳ１４２）。多重部５ｂは、固定系列シンボルを分割し（ステップＳ１４３）、データシンボルまたは多重シンボルを補間前ＳＣブロックの中央に配置し、分割した固定系列シンボルの後半のＭ／２個のシンボルを補間前ＳＣブロックの先頭部分に配置し、分割した固定系列シンボルの前半のＭ／２個のシンボルを補間前ＳＣブロックの後尾部分に配置する（ステップＳ１４４）。

ここで、多重部５ｂからＤＦＴ部６へ出力する補間前ＳＣブロックの構成について説明する。図２９は、実施の形態２にかかる送信装置１０ｂの多重部５ｂからＤＦＴ部６へ出力される、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図２９では、一例として、多重部５ｂからＤＦＴ部６へ出力されるｋ番目の補間前ＳＣブロックを示している。ｋ番目の補間前ＳＣブロックは、多重部５ｂにおいて、データ生成部２１で生成されたデータシンボルおよびゼロ生成部２２で生成されたゼロシンボルが多重部２３で多重された多重シンボルと、固定系列生成部４で生成された固定系列のシンボルとが多重されたものとする。なお、実施の形態１と同様、ｋ個目の補間前ＳＣブロックにおけるｍ個目のデータシンボルをｄ_k,mとする。ｋ番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ₀，…Ｆ_M/2-1，ｄ_k,0，…ｄ_k,X/2-1，Ｎ_D−Ｍ−Ｘ個のゼロ，ｄ_k,X/2，…ｄ_k,X-1，Ｆ_-M/2，…，Ｆ_-1によるＮ_D個のシンボルが含まれる。図２９に示すように、補間前ＳＣブロックにおいて、補間前ＳＣブロックの中央に配置されたＮ_D−Ｍ−Ｘ個のゼロシンボルに隣接して先頭側にデータシンボルの前半のＸ／２個のシンボルが配置され、Ｎ_D−Ｍ−Ｘ個のゼロシンボルに隣接して後尾側にデータシンボルの後半のＸ／２個のシンボルが配置されている。また、補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルが配置され、補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルが配置されている。このように、補間前ＳＣブロック内における固定系列シンボルの配置は実施の形態１と同様である。これにより、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、ＳＣブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。

なお、図２９は、出力制御部３ｂにおいて多重部２３から入力された多重シンボルを多重部５ｂへ出力した場合の、多重部５ｂからＤＦＴ部６へ出力される補間前ＳＣブロックの構成である。出力制御部３ｂにおいてデータ生成部１から入力されたデータシンボルを多重部５ｂへ出力した場合の、多重部５ｂからＤＦＴ部６へ出力される補間前ＳＣブロックの構成は、実施の形態１で説明した図１１に示す補間前ＳＣブロックの構成と同様である。

多重部２３から出力されるデータシンボルおよびゼロシンボルが多重された多重シンボルの構成は、図２９に示す補間前ＳＣブロックから固定系列シンボルの部分を除いたものとなる。

データシンボルおよび固定系列シンボルを含むＳＣブロックに対する、ゼロシンボル、データシンボルおよび固定系列シンボルを含むＳＣブロック、すなわち多重シンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度は、出力制御部３ｂの制御部３１ｂから出力される制御情報の内容に基づくことになる。例えば、データシンボルおよび固定系列シンボルを含むＳＣブロックを規定の回数送信後に多重シンボルおよび固定系列シンボルを含むＳＣブロックを１回送信する場合、制御部３１ｂは、データ生成部１から規定の回数分の補間前ＳＣブロックのデータシンボルを出力後に、多重部２３から１補間前ＳＣブロック分の多重シンボルを出力するような制御情報を生成して、出力部３２ｂへ出力する。

なお、実施の形態１と同様、ゼロシンボルを含む補間前ＳＣブロックの長さ、すなわちシンボル数についてはＮ_D個に限定するものではなく、Ｎ_D個より多く、または、Ｎ_D個より少なくしてもよい。

送信装置１０ｂの基本的な処理の流れについて説明する。図３０は、実施の形態２にかかる送信装置１０ｂがＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０ｂでは、データ生成部２１がデータシンボルを生成して出力し（ステップＳ１５１）、ゼロ生成部２２がゼロシンボルを生成して出力し（ステップＳ１５２）、多重部２３がデータ生成部２１から入力されたデータシンボルと、ゼロ生成部２２から入力されたゼロシンボルとを多重する（ステップＳ１５３）。データ生成部１は、データシンボルを生成して出力する（ステップＳ１５４）。出力制御部３ｂは、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する（ステップＳ１５５）。固定系列生成部４は、固定系列シンボルを生成して出力する（ステップＳ１５６）。多重部５ｂは、出力制御部３ｂから入力されたデータシンボルまたは多重シンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ１５７）。そして、送信装置１０ｂでは、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ１５８）、補間処理部７が補間処理を行い（ステップＳ１５９）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ１６０）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。

なお、図２５に示す送信装置１０ｂの構成において、データ生成部１およびデータ生成部２１の２つのデータ生成部を備える構成にしているが、これに限定されるものではない。例えば、送信装置１０ｂが１つのデータ生成部で生成されたデータシンボルを蓄積するバッファを備え、バッファから、多重部２３へＸ個のデータシンボルを出力し、または出力制御部３ｂへＮ_D個のデータシンボルを出力するような構成にしても良い。

送信装置１０ｂのハードウェア構成については、実施の形態１の送信装置１０，１０ａの構成と同様である。例えば、データ生成部２１はデータ生成部１と同様の構成であり、ゼロ生成部２２はゼロ生成部２と同様の構成であり、多重部２３および多重部５ｂは多重部５と同様の構成であり、出力制御部３ｂは出力制御部３と同様の構成である。

以上説明したように、本実施の形態によれば、送信装置１０ｂは、データシンボルを含むＳＣブロック、および、データシンボルおよびゼロシンボルを含むＳＣブロックを生成する場合、ＤＦＴ処理、補間処理およびＩＤＦＴ処理前の補間前ＳＣブロックにおいて、データシンボルを含む補間前ＳＣブロック、および、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの同じ位置に固定系列シンボルを挿入することとした。これにより、送信する信号にゼロ区間を設定した場合でも、ＳＣブロック間の位相の不連続性が解消されるため、帯域外スペクトルの増加を抑制することができる。また、ゼロシンボルを含むＳＣブロックにデータシンボルを含むことで、実施の形態１と比較して、データシンボルを効率良く送信することができる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，２１ データ生成部、２，２２ ゼロ生成部、３，３ｂ，１２ 出力制御部、４ 固定系列生成部、５，５ｂ，２３ 多重部、６ ＤＦＴ部、７ 補間処理部、８ ＩＤＦＴ部、９ 信号変換部、１０，１０ａ，１０ｂ 送信装置、１１ 記憶部、３１，３１ｂ，１２１ 制御部、３２，３２ｂ，１２２ 出力部。

Claims (11)

1. 特定の方向に向けて発射されるビームで伝送されるシングルキャリアブロックに配置されるデータシンボルを生成するデータ生成部と、
   信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部と、
   前記データシンボルおよび前記ゼロシンボルが入力され、前記ビームが発射される方向が切り替えられるタイミングに基づいて、前記データシンボルもしくは前記ゼロシンボルのいずれか一方を、前記シングルキャリアブロックの単位で出力する出力制御部と、
   信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
   前記固定系列シンボルを分割し、前記出力制御部から前記シングルキャリアブロックの単位で出力されたシンボルの先頭部分および後尾部分に、分割した固定系列シンボルのそれぞれを配置して補間前ブロックを生成する多重部と、
   前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、前記シングルキャリアブロックを出力する信号変換部と、
   を備えることを特徴とする送信装置。
2. 前記多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で同じシンボル数にする、
   ことを特徴とする請求項１に記載の送信装置。
3. 前記多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で異なるシンボル数にする、
   ことを特徴とする請求項１に記載の送信装置。
4. 前記多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
   ことを特徴とする請求項１，２または３に記載の送信装置。
5. 特定の方向に向けて発射されるビームで伝送されるシングルキャリアブロックに配置されるデータシンボルを生成するデータ生成部と、
   信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
   前記固定系列シンボルを分割し、１つの前記シングルキャリアブロックに配置される前記データシンボルを単位に、前記単位とするデータシンボルの先頭部分および後尾部分に分割した固定系列シンボルのそれぞれを配置して補間前ブロックを生成する多重部と、
   前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、前記シングルキャリアブロックを出力する信号変換部と、
   前記補間前ブロックの前記データシンボルの部分を信号値がゼロ値のシンボルであるゼロシンボルにしたブロックに、前記フーリエ変換処理、前記補間処理および前記逆フーリエ変換処理が施されたブロックを記憶する記憶部と、
   前記ビームが発射される方向が切り替えられるタイミングに基づいて、前記信号変換部から入力された補間前ブロックと前記記憶部に記憶されている前記ブロックのいずれか一方を出力を制御する出力制御部と、
   を備えることを特徴とする送信装置。
6. 前記多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
   ことを特徴とする請求項５に記載の送信装置。
7. 前記出力制御部は、定期的に前記記憶部に記憶されているブロックを出力する、
   ことを特徴とする請求項５または６に記載の送信装置。
8. 特定の方向に向けて発射されるビームで伝送されるシングルキャリアブロックに配置される第１のデータシンボルを生成する第１のデータ生成部と、
   信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部と、
   前記ビームの切り替えタイミングに基づいて、前記第１のデータシンボルとあらかじめ定められた数の前記ゼロシンボルとを多重して多重シンボルを生成する第１の多重部と、
   第２のデータシンボルを生成する第２のデータ生成部と、
   前記第２のデータシンボルおよび前記多重シンボルが入力され、前記シングルキャリアブロックの単位で、前記第２のデータシンボルと前記多重シンボルのいずれか一方を出力する出力制御部と、
   信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
   前記固定系列シンボルを分割し、前記出力制御部から前記シングルキャリアブロックの単位で出力されたシンボルの先頭部分および後尾部分に、分割した固定系列シンボルのそれぞれを配置して補間前ブロックを生成する第２の多重部と、
   前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、前記シングルキャリアブロックを出力する信号変換部と、
   を備えることを特徴とする送信装置。
9. 前記第２の多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で同じシンボル数にする、
   ことを特徴とする請求項８に記載の送信装置。
10. 前記第２の多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で異なるシンボル数にする、
    ことを特徴とする請求項８に記載の送信装置。
11. 前記第２の多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
    ことを特徴とする請求項８，９または１０に記載の送信装置。

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