WO2017022056A1 - 送信装置 - Google Patents

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interpolation
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文大 長谷川
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三菱電機株式会社
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    • H04J2211/003—Orthogonal indexing scheme relating to orthogonal multiplex systems within particular systems or standards
    • H04J2211/006—Single carrier frequency division multiple access [SC FDMA]

Definitions

  • the present invention relates to a transmission apparatus in a single carrier block transmission system.
  • transmission path frequency selectivity and time fluctuation occur due to multipath fading caused by reflection of a transmission signal on a building or the like or Doppler fluctuation caused by movement of a terminal.
  • the received signal is a signal that interferes with a transmitted symbol and a symbol that arrives after a delay time.
  • SC single carrier
  • the SC block transmission method can lower the peak power compared to the OFDM (Orthogonal Frequency Division Multiplexing) transmission method (for example, see Non-Patent Document 2), which is a multi-carrier (MC) block transmission.
  • OFDM Orthogonal Frequency Division Multiplexing
  • a transmitter that performs SC block transmission for example, the following transmission is performed to take measures against multifading.
  • the digital modulation signal is converted into a time domain signal by a precoder and an IDFT (Inverse Discrete Fourier Transform) processing unit. Convert.
  • IDFT Inverse Discrete Fourier Transform
  • a CP is inserted in a CP (Cyclic Prefix) insertion unit.
  • the CP insertion unit copies a specified number of samples after the time domain signal and adds them to the beginning of the transmission signal.
  • DFT Discrete Fourier Transform
  • Non-Patent Documents 1 and 2 suppress transmission peak power while reducing the influence of multipath fading.
  • SC block transmission the phase and amplitude between the SC blocks are discontinuous, and therefore, an out-of-band spectrum or out-of-band leakage occurs.
  • the out-of-band spectrum becomes interference of adjacent channels. For this reason, out-of-band spectrum suppression is required.
  • a spectrum mask is defined, and it is necessary to suppress the out-of-band spectrum so as to satisfy the spectrum mask.
  • Non-Patent Document 3 proposes a technique for suppressing out-of-band spectrum by inserting symbols composed of fixed sequences at both ends of a block.
  • a data symbol and a fixed sequence symbol are generated for each block and multiplexed in the time domain.
  • the data symbol is a symbol by a modulation scheme such as PSK or QAM, and changes randomly.
  • the transmitter converts the multiplexed signal into a frequency domain signal by DFT processing, performs interpolation processing, for example, oversampling in the frequency domain, and converts it into a time domain signal by IDFT processing.
  • the number of inputs / outputs of the DFT unit is N D
  • the number of inputs of the interpolation processing unit is N D
  • the number of outputs is LN
  • the number of inputs / outputs of the IDFT unit is LN
  • the oversampling rate of oversampling that is interpolation processing is multiplied by L .
  • L 1
  • N-point IDFT processing is performed
  • the N ⁇ N D When N ⁇ N D > 0, zero is inserted in the output of the DFT unit in the interpolation processing unit.
  • the zero insertion method for example, a method as described in Non-Patent Document 4 is used.
  • the output of the IDFT part is called “sample”.
  • the above-mentioned fixed sequence symbol is composed of M symbols, and the same sequence is inserted at the same position in all blocks. Since the same sequence is generated in the generation of the fixed sequence symbol, the fixed sequence symbol stored from the memory may be read out. Any processing may be used for the oversampling processing, but generally zero insertion or the like is used.
  • the DFT unit N D symbols to the data symbols and the fixed sequence symbol is multiplexed as one block is inputted. Since the number of fixed sequence symbols is M, the number of data symbols is N D -M.
  • M fixed sequence symbols are divided into halves, and the fixed sequence symbols in the block are arranged at the beginning of the block preceding the N D -M data symbols arranged in the center of the block.
  • M / 2 symbols in the second half of the fixed sequence symbol are arranged, and M / 2 symbols in the first half of the fixed sequence symbol are arranged in the tail part of the block after the N D -M data symbols.
  • Showing fixed sequence symbol for example, F -M / 2, F -M / 2 + 1, ..., F -1, F 0, F 1, ..., F M / 2-2, and F M / 2-1 I can do it.
  • 2-1 is continuous with M / 2 symbols F ⁇ M / 2 , F ⁇ M / 2 + 1 ,..., F ⁇ 1 in the first half of the fixed sequence symbol arranged at the tail part of the previous block. Will do.
  • the arrangement of the data symbols and fixed sequence symbols before the DFT part input is F 0 ,. / 2-1, d k, 1, ... d k, ND-M, F -M / 2, ..., can be expressed as (notation N D and ND in subscript) F -1.
  • Any sequence may be used as the fixed sequence symbol, and a Zadoff-Chu sequence or zero may be used.
  • the phase between the blocks is connected at the output of the IDFT part, and the out-of-band spectrum can be suppressed.
  • the fixed sequence symbols are arranged so that the number of symbols is the same in the first half and the second half, but the number of symbols may be different in the first half and the second half.
  • a folding phenomenon occurs by a combination of DFT processing, interpolation processing, and IDFT processing.
  • the waveform of each symbol is folded to the opposite side of the block at the end of the block.
  • the transmitting device emits radio waves concentratedly in a specific direction by beam forming, thereby reducing radio wave interference with the receiving device and delivering radio waves farther.
  • a zero interval in which a transmission signal is zero is required when performing beam switching.
  • the reception device can perform noise power estimation or interference wave detection if a part of the signal is zero when data is received.
  • SC block transmission when some SC blocks are set to zero, there is a problem that phase discontinuity between SC blocks occurs and an out-of-band spectrum increases. .
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a transmission apparatus capable of setting a zero interval in a signal to be transmitted while suppressing an increase in out-of-band spectrum.
  • the present invention is a transmission apparatus in a single carrier block transmission system.
  • the transmission apparatus includes a data generation unit that generates a data symbol and a zero generation unit that generates a zero symbol that is a symbol whose signal value is a zero value.
  • the transmission apparatus includes an output control unit that receives a data symbol and a zero symbol and controls a symbol to be output, and a fixed sequence generation unit that generates a fixed sequence symbol whose signal value is a fixed sequence.
  • the transmitting apparatus divides the fixed sequence symbol, and in the pre-interpolation block that is the block before the interpolation process, the fixed sequence is divided into the head portion and the tail portion of the block before interpolation rather than the symbol input from the output control unit.
  • a multiplexing unit that arranges symbols and generates a pre-interpolation block is provided.
  • the transmission device includes a signal conversion unit that performs Fourier transform processing, interpolation processing, and inverse Fourier transform processing on the pre-interpolation block, and outputs the block after the interpolation processing.
  • the transmitter according to the present invention has an effect that a zero interval can be set for a signal to be transmitted while suppressing an increase in spectrum outside the anti-band.
  • FIG. 3 is a block diagram showing a configuration example of a transmission apparatus according to the first embodiment.
  • FIG. 3 is a flowchart showing the operation of the data generation unit of the transmission apparatus according to the first embodiment; The flowchart which shows operation
  • FIG. FIG. 3 is a flowchart showing the operation of the control unit of the output control unit of the transmission apparatus according to the first embodiment; The flowchart which shows operation
  • FIG. FIG. 3 is a flowchart illustrating an operation of a fixed sequence generation unit of the transmission apparatus according to the first embodiment; FIG.
  • FIG. 3 is a flowchart showing the operation of the multiplexing unit of the transmission apparatus according to the first embodiment; 6 is a flowchart showing the operation of the DFT unit of the transmission apparatus according to the first embodiment. 10 is a flowchart showing the operation of the interpolation processing unit of the transmitting apparatus according to the first embodiment.
  • the flowchart which shows operation
  • FIG. The figure which shows the example of a structure of SC block before the interpolation containing the data symbol output from the multiplexing part of the transmitter concerning Embodiment 1 to a DFT part.
  • the figure which shows the example of the output power of SC block output from the transmitter concerning Embodiment 1 The figure which shows the signal waveform of the SC block output from the transmitter concerning Embodiment 1 near the boundary of SC block containing a zero symbol and SC block containing a data symbol.
  • FIG. 3 is a block diagram showing a configuration example of a transmission apparatus according to the first embodiment.
  • FIG. 1 is a diagram illustrating an example of a hardware configuration of a transmission device according to a first embodiment
  • 1 is a diagram illustrating an example of a hardware configuration of a transmission device according to a first embodiment
  • FIG. 3 is a block diagram illustrating a configuration example of a transmission apparatus according to a second embodiment.
  • 10 is a flowchart showing the operation of the multiplexing unit of the transmission apparatus according to the second embodiment. The flowchart which shows operation
  • FIG. 10 is a flowchart showing the operation of the multiplexing unit of the transmission apparatus according to the second embodiment.
  • FIG. 1 shows the example of a structure of SC block before interpolation including the data symbol and zero symbol which are output to the DFT part from the multiplexing part of the transmitter concerning Embodiment 2.
  • FIG. The flowchart which shows the operation
  • FIG. 1 is a block diagram illustrating a configuration example of the transmission apparatus 10 according to the first embodiment of the present invention.
  • the transmission apparatus 10 includes a data generation unit 1, a zero generation unit 2, an output control unit 3, a fixed sequence generation unit 4, a multiplexing unit 5, a DFT unit 6, an interpolation processing unit 7, an IDFT unit 8, .
  • the DFT unit 6, the interpolation processing unit 7, and the IDFT unit 8 constitute a signal conversion unit 9.
  • the transmission apparatus 10 shown in FIG. 1 shows a configuration necessary for explaining the operation of the present invention, and a description of a configuration necessary for a general transmission apparatus is omitted.
  • the data generation unit 1 generates a data symbol by a modulation scheme such as PSK or QAM, and outputs the generated data symbol to the output control unit 3.
  • PSK, QAM, and the like are examples, and a different modulation method may be used.
  • FIG. 2 is a flowchart of the operation of the data generation unit 1 of the transmission device 10 according to the first embodiment.
  • the data generation unit 1 When the data generation unit 1 generates a data symbol (step S1), the data generation unit 1 outputs the data symbol to the output control unit 3 (step S2).
  • the zero generation unit 2 generates a zero symbol that is a symbol having a zero signal value, and outputs the generated zero symbol to the output control unit 3.
  • FIG. 3 is a flowchart of the operation of the zero generation unit 2 of the transmission device 10 according to the first embodiment.
  • the zero generation unit 2 When generating the zero symbol (step S11), the zero generation unit 2 outputs the zero symbol to the output control unit 3 (step S12).
  • the output control unit 3 performs control to output the data symbol input from the data generation unit 1 or the zero symbol input from the zero generation unit 2 to the multiplexing unit 5.
  • the output control unit 3 controls the symbols to be output.
  • the output control unit 3 includes a control unit 31 and an output unit 32.
  • the control unit 31 generates control information indicating whether to output a data symbol or a zero symbol to the multiplexing unit 5, and outputs the generated control information to the output unit 32.
  • the output unit 32 outputs the data symbol input from the data generation unit 1 or the zero symbol input from the zero generation unit 2 to the multiplexing unit 5 based on the control information acquired from the control unit 31.
  • control unit 31 may further include information for controlling operations of the data generation unit 1 and the zero generation unit 2 in the control information and output the information to the data generation unit 1 and the zero generation unit 2.
  • FIG. 4 is a flowchart of the operation of the control unit 31 of the output control unit 3 of the transmission apparatus 10 according to the first embodiment.
  • the control unit 31 When generating the control information (step S21), the control unit 31 outputs the control information to the output unit 32 (step S22).
  • FIG. 5 is a flowchart of the operation of the output unit 32 of the output control unit 3 of the transmission apparatus 10 according to the first embodiment.
  • the output unit 32 acquires control information from the control unit 31 (step S31)
  • the output unit 32 confirms the content of the control information.
  • step S32: Yes the data symbol input from the data generation unit 1 is displayed.
  • the data is output to the multiplexing unit 5 (step S33), and in the case of zero symbol output (step S32: No), the zero symbol input from the zero generation unit 2 is output to the multiplexing unit 5 (step S34).
  • the fixed sequence generation unit 4 generates a fixed sequence symbol that is a symbol to be inserted into the SC block before interpolation and whose signal value is a fixed sequence, and outputs the generated fixed sequence symbol to the multiplexing unit 5.
  • Fixed sequence symbols, M-number of symbols as described in the background art F -M / 2, F -M / 2 + 1, ..., F -1, F 0, F 1, ..., F M / 2-2, F Same as M / 2-1 .
  • the pre-interpolation SC block is a block generated by the multiplexing unit 5 described later before the interpolation processing by the interpolation processing unit 7 is performed. A block before the interpolation process is performed may be referred to as a pre-interpolation block.
  • the SC block is a block output from the IDFT unit 8 that has been subjected to the interpolation processing by the interpolation processing unit 7.
  • FIG. 6 is a flowchart of the operation of the fixed sequence generation unit 4 of the transmission apparatus 10 according to the first embodiment.
  • the fixed sequence generation unit 4 When the fixed sequence generation unit 4 generates a fixed sequence symbol (step S41), the fixed sequence generation unit 4 outputs the fixed sequence to the multiplexing unit 5 (step S42).
  • the multiplexing unit 5 generates the pre-interpolation SC block by multiplexing the data symbol or zero symbol input from the output control unit 3 and the fixed sequence symbol input from the fixed sequence generation unit 4 in the time domain.
  • the SC block before interpolation is output to the DFT unit 6.
  • the number of symbols of the SC block before interpolation is N D
  • the number of fixed sequence symbols included in the SC block before interpolation is M
  • the number of symbols of data symbols or zero symbols is N D -M.
  • the multiplexing unit 5 arranges N D -M data symbols or zero symbols in the center of the SC block before interpolation.
  • Multiplexer 5 divides M fixed sequence symbols in half, and N D -M data symbols or zero symbols arranged in the center of the pre-interpolation SC block as the fixed sequence symbol arrangement in the pre-interpolation SC block M / 2 symbols in the latter half of the fixed sequence symbol are arranged at the head part of the previous SC block before interpolation, and fixed to the tail part of the SC block before interpolation after N D -M data symbols or zero symbols.
  • M / 2 symbols in the first half of the sequence symbol are arranged.
  • the M / 2 symbols in the latter half of the fixed sequence symbol are the latter half portion of the fixed sequence symbol, and the M / 2 symbols in the first half of the fixed sequence symbol are the first half portion of the fixed sequence symbol.
  • the fixed series symbols arranged in the pre-interpolation SC symbols may have different numbers of symbols in the head portion and the tail portion.
  • the number of symbols of the fixed sequence symbols in the head portion may be set to M ′ and the number of symbols of the fixed sequence symbols in the tail portion may be set to M ′′.
  • M M ′ + M ′′, M ′ ⁇ M
  • the number of symbols of the fixed sequence symbols arranged in the SC block before interpolation is the number of M / 2 symbols in both the head portion and the tail portion.
  • 7 is a flowchart showing an operation of the multiplexing unit 5 of the transmission apparatus 10 according to the embodiment 1.
  • the multiplexing unit 5 receives a fixed sequence symbol from the fixed sequence generation unit 4 (step S51), and performs output control.
  • a data symbol or zero symbol is input from the unit 3 (step S52), and the multiplexing unit 5 divides the fixed sequence symbol (step S53), and the data symbol or zero symbol is obtained.
  • M / 2 symbols in the latter half of the divided fixed sequence symbol are arranged in the head part of the SC block, and M / 2 symbols in the first half of the divided fixed sequence symbol are arranged. It arrange
  • FIG. 8 is a flowchart of the operation of the DFT unit 6 of the transmission apparatus 10 according to the first embodiment.
  • the DFT unit 6 performs a Fourier transform process on the pre-interpolation SC block of the time-domain signal to generate a frequency from the time-domain signal.
  • the signal is converted into a domain signal (step S62), and the pre-interpolation SC block of the frequency domain signal is output (step S63).
  • Interpolation processing unit 7 the over-sampling rate is L times, relative to before interpolation SC block of a frequency-domain signal consisting of the N D symbol input from DFT section 6, interpolation processing, for example, zero in the frequency domain Oversampling such as insertion is performed, and an SC block of a frequency domain signal composed of LN symbols is generated and output.
  • the interpolation processing unit 7 inserts LN ⁇ N D zeros.
  • FIG. 9 is a flowchart of the operation of the interpolation processing unit 7 of the transmission apparatus 10 according to the first embodiment.
  • Interpolation processing unit 7 when the interpolated before SC block of a frequency-domain signal consisting of the N D symbol is input (step S71), performs interpolation processing on the interpolation before SC block is converted into a signal in the frequency domain (Step S72), an SC block of a frequency domain signal composed of LN symbols is generated and output (Step S73).
  • the IDFT unit 8 is an inverse Fourier transform unit that performs an inverse Fourier transform that transforms an SC block including LN symbols input from the interpolation processing unit 7 from a frequency domain signal to a time domain signal.
  • the IDFT unit 8 is a time-domain signal after conversion, and outputs an SC block after interpolation processing composed of LN samples.
  • FIG. 10 is a flowchart of the operation of the IDFT unit 8 of the transmission apparatus 10 according to the first embodiment.
  • FIG. 11 is a diagram illustrating an example of a configuration of the SC block before interpolation including the data symbols output from the multiplexing unit 5 to the DFT unit 6 of the transmission apparatus 10 according to the first embodiment.
  • FIG. 11 as an example, the k-th pre-interpolation SC block and the (k + 1) -th pre-interpolation SC block output from the multiplexing unit 5 to the DFT unit 6 are shown.
  • the k-th pre-interpolation SC block and the (k + 1) -th pre-interpolation SC block both have a data symbol generated by the data generation unit 1 and a fixed sequence symbol generated by the fixed sequence generation unit 4 in the multiplexing unit 5. Multiplexed. Note that the m-th data symbol in the k-th pre-interpolation SC block is d k, m .
  • the k-th interpolation before SC block sequentially from the beginning of the pre-interpolation SC block, F 0, ... F M / 2-1, d k, 0, ... d k, ND-M-1, F -M / 2 ,..., F ⁇ 1 (N D is represented as ND in the subscript) includes N D symbols.
  • the k + 1-th pre-interpolation SC block includes F 0 ,... F M / 2-1 , d k + 1,0 ,. 1, F -M / 2, ... , ( the subscript notation N D and ND)
  • F -1 includes N D symbols by.
  • the left side of the SC block before interpolation is the head side, and the right side is the tail side.
  • M in each pre-interpolation SC block M in the second half of the fixed sequence symbol at the head of the pre-interpolation SC block preceding N D -M data symbols arranged in the center of the pre-interpolation SC block.
  • M / 2 symbols are arranged, and M / 2 symbols in the first half of the fixed sequence symbols are arranged at the tail part of the SC block before interpolation after the N D -M data symbols.
  • M / 2 symbols F 0 , F 1 ,..., F M / 2-2 , F M / 2-1 in the latter half of the fixed sequence symbol arranged at the head portion of the k + 1-th pre-interpolation SC block. is the previous k-th first half of M / 2 symbols of fixed sequence symbols arranged on the tail part of the pre-interpolation SC block F -M / 2, F -M / 2 + 1, ..., F - It will be continuous with 1 .
  • FIG. 12 is a diagram illustrating an example of a configuration of an SC block before interpolation including zero symbols, which is output from the multiplexing unit 5 to the DFT unit 6 of the transmission apparatus 10 according to the first embodiment.
  • This is a configuration in which the data symbol portion is replaced with a zero symbol for the pre-interpolation SC block including the data symbol shown in FIG.
  • the pre-interpolation SC block including the zero symbol is adjacent to the pre-interpolation SC block including the data symbol, the arrangement of the fixed sequence symbols is the same in each pre-interpolation SC block. Therefore, as in the case of FIG.
  • the SC block subjected to the DFT processing by the DFT unit 6, the interpolation processing by the interpolation processing unit 7, and the IDFT processing by the IDFT unit 8 includes other SC blocks, for example, data symbols.
  • the phase between the SC blocks is connected, and the phase discontinuity between the SC blocks is eliminated.
  • the transmission device 10 can set a zero interval in the SC block to be transmitted while suppressing an increase in the out-of-band spectrum.
  • the pre-interpolation SC block output from the multiplexing unit 5 is The configuration is as shown in FIG.
  • the pre-interpolation SC output from the multiplexing unit 5 when the output control unit 3 inputs the zero symbols generated by the zero generation unit 2 to the multiplexing unit 5 by one SC block before interpolation, the pre-interpolation SC output from the multiplexing unit 5.
  • the block has the configuration shown in FIG.
  • FIG. 13 is a diagram illustrating, in a time series, SC blocks output from the IDFT unit 8 in the transmission apparatus 10 according to the first embodiment.
  • the data symbol is simply expressed as “data”, the fixed sequence symbol as “fixed sequence”, and the zero symbol as “zero”.
  • transmitting apparatus 10 transmits an SC block consisting of LN samples including zero symbols and fixed sequence symbols during transmission of an SC block consisting of LN samples including data symbols and fixed sequence symbols.
  • the transmission frequency of the SC block including the zero symbol and the fixed sequence symbol with respect to the SC block including the data symbol and the fixed sequence symbol is based on the content of the control information output from the control unit 31 of the output control unit 3. For example, as illustrated in FIG.
  • the control unit 31 when transmitting an SC block including a data symbol and a fixed sequence symbol twice and then transmitting an SC block including a zero symbol and a fixed sequence symbol once, the control unit 31 includes the data generation unit 1 Then, after outputting the data symbols for the SC block before two interpolations, control information is generated from the zero generating unit 2 so as to output the zero symbols for the one SC block before interpolation, and output to the output unit 32.
  • the output control unit 3 periodically outputs zero symbols for one SC block before interpolation from the zero generation unit 2.
  • the transmission apparatus 10 may transmit an SC block signal including zero symbols irregularly.
  • the control unit 31 of the output control unit 3 generates control information that irregularly outputs the zero symbols generated by the zero generation unit 2 to the multiplexing unit 5, and outputs the output unit 32. Output to.
  • FIG. 14 is a diagram of an example of output power of the SC block output from the transmission device 10 according to the first embodiment.
  • the horizontal axis represents time, and the vertical axis represents the output power of the IDFT unit 8 of the transmission device 10.
  • the transmission device 10 periodically transmits an SC block including a zero interval, that is, a zero symbol, every 10 SC blocks. As shown in FIG. 14, it can be seen that there is a section where the output power drops periodically, that is, every 10 SC blocks.
  • FIG. 15 is a diagram illustrating signal waveforms in the vicinity of the boundary between the SC block including the zero symbol and the SC block including the data symbol in the SC block output from the transmission apparatus 10 according to the first embodiment.
  • the horizontal axis represents time
  • the vertical axis represents the real part of the output of the IDFT unit 8 of the transmission apparatus 10.
  • the left side is an SC block containing data symbols
  • the right side is an SC block containing zero symbols. Note that the time range shown on the horizontal axis is shorter than the time range shown in FIG.
  • the signal waveform shown in FIG. 15 is the real part of the output from the IDFT unit 8. As described above, since a fixed sequence symbol is inserted in the head part and tail part of each SC block at the stage of the pre-interpolation SC block, as shown in FIG. It can be seen that the connection is smooth.
  • the length of the pre-interpolation SC block including zero symbol i.e. the number of symbols, but the same the N D and pre-interpolation SC block containing data symbols
  • the present invention is not limited to this is not.
  • FIG. 16 is a diagram illustrating an example of a configuration of the SC block before interpolation including zero symbols, which is output from the multiplexing unit 5 to the DFT unit 6 of the transmission apparatus 10 according to the first embodiment.
  • the number of zero symbols is N ′ D.
  • N ′ D may be satisfied, and N ′ D > N D may be satisfied.
  • N ′ D may be set so as to correspond to the time required for beam switching or interference measurement when performing analog beam forming.
  • FIG. 17 is a diagram illustrating, in a time series, SC blocks output from the IDFT unit 8 in the transmission apparatus 10 according to the first embodiment.
  • the transmitting apparatus 10 periodically transmits an SC block consisting of LN ′ samples including zero symbols and fixed sequence symbols while transmitting an SC block consisting of LN samples including data symbols and fixed sequence symbols.
  • the case of sending to is shown.
  • a case is shown in which an SC block including a zero symbol and a fixed sequence symbol is shorter than an SC block including a data symbol and a fixed sequence symbol.
  • the control of the transmission frequency of the SC block including the zero symbol and the fixed sequence symbol for the SC block including the data symbol and the fixed sequence symbol is the same as the control of the output control unit 3 in FIG.
  • the transmitting apparatus 10 may perform a normalization process in order to adjust the power for each SC block after inserting the zero symbol.
  • the normalization process can be performed by the multiplexing unit 5, but this is an example, and the normalization process may be performed by the output control unit 3 or the like.
  • FIG. 18 is a diagram illustrating an image of processing for applying a window function to a fixed sequence symbol of an SC block in the transmission device 10 according to the first embodiment.
  • h i is a window coefficient
  • the transmitter 10 specifically performs the following calculation on each symbol constituting the fixed sequence symbol. It should be noted that the symbol to which “′” shown on the left side is given indicates a fixed-sequence symbol after the window function processing.
  • the fixed function generation unit 4 performs the above window function processing.
  • the transmission apparatus 10 by inserting the zero symbol and the fixed sequence symbol into the SC block before interpolation before the input of the DFT unit 6, it is possible to set the zero section in the SC block to be output.
  • the length of the zero interval that is, the number of symbols of zero symbols can be freely adjusted.
  • FIG. 19 is a flowchart illustrating an operation in which the transmission apparatus 10 according to the first embodiment generates and outputs an SC block.
  • the data generation unit 1 generates and outputs data symbols (step S91), and the zero generation unit 2 generates and outputs zero symbols (step S92).
  • the output control unit 3 outputs the data symbol input from the data generation unit 1 or the zero symbol input from the zero generation unit 2 to the multiplexing unit 5 (step S93).
  • the fixed sequence generation unit 4 generates and outputs a fixed sequence symbol (step S94).
  • the multiplexing unit 5 multiplexes the data symbol or zero symbol input from the output control unit 3 and the fixed sequence symbol input from the fixed sequence generation unit 4 (step S95).
  • the DFT unit 6 performs DFT processing for converting the pre-interpolation SC block generated by multiplexing into a frequency domain signal (step S96), and the interpolation processing unit 7 performs interpolation processing (step S97).
  • the IDFT unit 8 performs IDFT processing for conversion into a time domain signal (step S98). The detailed operation of each component is based on the flowchart of each component.
  • the configuration of the SC block before interpolation including the zero symbol shown in FIG. 12 is composed of the zero symbol and the fixed sequence symbol. Therefore, the SC block before interpolation itself is a fixed signal. In such a case, a signal that has been subjected to DFT processing, oversampling processing, and IDFT processing for the SC block before interpolation including zero symbols may be stored in the storage unit and used.
  • FIG. 20 is a block diagram of a configuration example of the transmission device 10a according to the first embodiment.
  • the transmission device 10a includes a data generation unit 1, a fixed sequence generation unit 4, a multiplexing unit 5, a DFT unit 6, an interpolation processing unit 7, an IDFT unit 8, a storage unit 11, an output control unit 12, Is provided.
  • the DFT unit 6, the interpolation processing unit 7, and the IDFT unit 8 constitute a signal conversion unit 9.
  • Storage unit 11 the transmitting apparatus 10 shown in FIG. 1, a zero symbol is outputted from the output control unit 3, multiplexing section 5 zero symbols and the fixed sequence symbol consists multiplexed N D symbols which are generated by the interpolation
  • the SC block signal consisting of LN samples is stored.
  • the output control unit 12 performs control to output the SC block including the data symbol input from the IDFT unit 8 or the SC block including the zero symbol stored in the storage unit 11.
  • the output control unit 12 controls the block to be output.
  • the output control unit 12 includes a control unit 121 and an output unit 122.
  • Control unit 121 generates control information indicating whether to output an SC block including a data symbol or an SC block including a zero symbol, and outputs the generated control information to output unit 122.
  • the output unit 122 Based on the control information acquired from the control unit 121, the output unit 122 outputs an SC block including a data symbol input from the IDFT unit 8 or an SC block including a zero symbol stored in the storage unit 11.
  • FIG. 21 is a flowchart of the operation of the output unit 122 of the output control unit 12 of the transmission apparatus 10a according to the first embodiment.
  • step S102 Yes
  • step S102: Yes the output unit 122 is input from the IDFT unit 8.
  • An SC block including data symbols is output (step S103), and in the case of SC block output including zero symbols (step S102: No), an SC block including zero symbols stored in the storage unit 11 is output (step S104). ).
  • the operation of the multiplexing unit 5 in the transmission device 10a is the same as the operation when the data symbol is input from the output control unit 3 in the multiplexing unit 5 of the transmission device 10.
  • FIG. 22 is a flowchart of an operation in which the transmission device 10a according to the first embodiment generates and outputs an SC block.
  • the data generation unit 1 generates and outputs data symbols (step S111)
  • the fixed sequence generation unit 4 generates and outputs fixed sequence symbols (step S112).
  • the multiplexing unit 5 multiplexes the data symbols input from the data generation unit 1 and the fixed sequence symbols input from the fixed sequence generation unit 4 (step S113).
  • the DFT unit 6 performs DFT processing for converting the SC block before interpolation generated by multiplexing into a frequency domain signal (step S114), the interpolation processing unit 7 performs interpolation processing (step S115), and IDFT The unit 8 performs IDFT processing for conversion to a time domain signal (step S116). Then, the output control unit 12 outputs the SC block including the data symbol input from the IDFT unit 8 or the SC block including the zero symbol stored in the storage unit 11 (step S117). The detailed operation of each component is based on the flowchart of each component.
  • the data generation unit 1 is implemented by a modulator
  • the DFT unit 6 is implemented by a DFT circuit
  • the interpolation processing unit 7 is implemented by an interpolation circuit
  • the IDFT unit 8 is implemented by an IDFT circuit
  • the storage unit 11 is implemented by a memory. Therefore, in the following description, the part of the zero production
  • each function of the zero generation unit 2, the fixed sequence generation unit 4, the multiplexing unit 5, the output control unit 3, or the output control unit 12 is realized by the processing circuit 91. That is, the transmission apparatus 10 or the transmission apparatus 10a generates zero symbols, generates fixed sequence symbols, multiplexes a plurality of types of symbols, and outputs one symbol out of two symbols, or two SC blocks A processing device for outputting one SC block is provided.
  • the processing circuit 91 may be dedicated hardware, or may be a CPU (Central Processing Unit) 92 that executes a program stored in the memory 93 and a memory 93.
  • the CPU 92 may be a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, a processor, a DSP (Digital Signal Processor), or the like.
  • the processing circuit 91 may be, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), or an FPGA (Field Programmable Gate). Array) or a combination thereof.
  • the functions of the respective units of the zero generation unit 2, the fixed sequence generation unit 4, the multiplexing unit 5, the output control unit 3 or the output control unit 12 may be realized by the processing circuit 91, or the functions of the respective units are combined into the processing circuit 91. It may be realized with.
  • the functions of the zero generation unit 2, the fixed sequence generation unit 4, the multiplexing unit 5, the output control unit 3 or the output control unit 12 are software, firmware, or a combination of software and firmware. It is realized by.
  • Software or firmware is described as a program and stored in the memory 93.
  • the function of each unit is realized by the CPU 92 reading and executing the program stored in the memory 93. That is, when executed by the processing circuit 91, the transmission device 10 or the transmission device 10a generates a zero symbol, a step of generating a fixed sequence symbol, a step of multiplexing two symbols, and one of the two symbols.
  • a memory 93 is provided for storing a program in which a step of outputting one symbol or a step of outputting one SC block of two SC blocks is to be executed as a result. It can also be said that these programs cause the computer to execute the procedures and methods of the zero generation unit 2, the fixed sequence generation unit 4, the multiplexing unit 5, the output control unit 3, or the output control unit 12.
  • the memory 93 is a nonvolatile or volatile semiconductor memory such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (Electrically EPROM), etc. , Magnetic disk, flexible disk, optical disk, compact disk, mini disk, or DVD (Digital Versatile Disc).
  • the functions of the zero generation unit 2, the fixed sequence generation unit 4, the multiplexing unit 5, the output control unit 3 or the output control unit 12 are realized by dedicated hardware, and part is realized by software or firmware. You may make it do.
  • the functions of the zero generation unit 2 and the fixed sequence generation unit 4 are realized by a processing circuit 91 as dedicated hardware, and the multiplexing unit 5, the output control unit 3 or the output control unit 12 is processed by the CPU 92 in the processing circuit 91.
  • the function can be realized by reading and executing the program stored in the memory 93.
  • the processing circuit 91 can realize the above-described functions by hardware, software, firmware, or a combination thereof.
  • the zero generation unit 2 and the fixed sequence generation unit 4 are not limited to the above-described configuration, and may be realized by a modulator similarly to the data generation unit 1.
  • the present embodiment when transmitting apparatus 10 generates an SC block including data symbols and an SC block including zero symbols, SC 10 before interpolation before DFT processing, interpolation processing, and IDFT processing is performed.
  • the fixed sequence symbol is inserted at the same position of the pre-interpolation SC block including the data symbol and the pre-interpolation SC block including the zero symbol.
  • Embodiment 2 FIG. In the first embodiment, a case has been described where one SC block includes a zero symbol and a fixed sequence symbol, or a data symbol and a fixed sequence symbol. In the present embodiment, a case will be described where one SC block includes a zero symbol, a data symbol, and a fixed sequence symbol.
  • FIG. 25 is a block diagram of a configuration example of the transmission device 10b according to the second embodiment of the present invention.
  • the transmission device 10b deletes the zero generation unit 2, the output control unit 3, and the multiplexing unit 5 from the transmission device 10 illustrated in FIG. 1, and the data generation unit 21, the zero generation unit 22, the multiplexing unit 23, the output control unit 3b, and the multiplexing unit. It is the structure which added the part 5b.
  • the DFT unit 6, the interpolation processing unit 7, and the IDFT unit 8 constitute a signal conversion unit 9.
  • the data generation unit 21 is set as the first data generation
  • the data symbol generated by the data generation unit 21 is set as the first data symbol.
  • the data generation unit 1 is set as the second data generation, and the data symbol generated by the data generation unit 1 is set as the second data symbol.
  • the multiplexing unit 23 is a first multiplexing unit, and the multiplexing unit 5b is a second multiplexing unit.
  • the data generation unit 21 generates data symbols using a modulation scheme such as PSK or QAM, and outputs the generated data symbols to the multiplexing unit 23.
  • PSK, QAM, and the like are examples, and a different modulation method may be used.
  • the modulation method is the same as that of the data generation unit 1.
  • the data generation unit 1 generates N D -M data symbols as data symbols for one SC block before interpolation.
  • the data generation unit 21 generates data symbols having X symbols as data symbols for one SC block before interpolation. Although the number of symbols to be generated is different, the flowchart of the operation in the data generator 21 is the same as the flowchart of the data generator 1 shown in FIG.
  • the zero generation unit 22 generates a zero symbol that is a symbol having a signal value of zero value, and outputs the generated zero symbol to the multiplexing unit 23.
  • the zero generation unit 2 generates N D -M zero symbols as the zero symbols for one SC block before interpolation.
  • the zero generation unit 22 generates N D -M ⁇ X zero symbols as zero symbols for one SC block before interpolation.
  • the flowchart of the operation in the zero generator 22 is the same as the flowchart of the zero generator 2 shown in FIG.
  • the multiplexing unit 23 multiplexes the data symbol input from the data generation unit 21 and the zero symbol input from the zero generation unit 22 in the time domain to generate a multiplexed symbol, and outputs the generated multiplexed symbol to the output control unit 3b. Output to.
  • Multiple symbols are symbols including data symbols and zero symbols.
  • the multiplexing unit 23 multiplexes X data symbols and N D ⁇ M ⁇ X zero symbols to generate a multiplexed symbol having the number of N D ⁇ M symbols.
  • the multiplexing unit 23 divides a data symbol having the number of X symbols into data symbols having the number of X / 2 symbols, and X / X so as to be adjacent to both ends of the N D -M ⁇ X zero symbols.
  • FIG. 26 is a flowchart of the operation of the multiplexing unit 5b of the transmission device 10b according to the second embodiment.
  • the multiplexing unit 5b receives data symbols from the data generation unit 21 (step S121), and receives zero symbols from the zero generation unit 22 (step S122).
  • the multiplexing unit 5b divides the data symbols (step S123), arranges the zero symbols in the center, and arranges the divided data symbols at both ends of the zero symbols (step S124).
  • the arrangement of data symbols and zero symbols is an example, and the present invention is not limited to this.
  • Multiplexing unit 23 for example, by dividing the zero symbols consisting of N D -M-X number of the number of symbols in (N D -M-X) / 2 zeros symbol number of the symbol, both ends of the X data symbols Multiple symbols may be generated such that (N D -MX) / 2 zero symbols having the number of symbols are arranged adjacent to each other. In the following description, it is assumed that data symbols are divided.
  • the output control unit 3b performs control to output the data symbol input from the data generation unit 1 or the multiplexed symbol input from the multiplexing unit 23 to the multiplexing unit 5b.
  • the output control unit 3b controls the symbols to be output.
  • the output control unit 3b includes a control unit 31b and an output unit 32b.
  • the control unit 31b generates control information indicating whether to output a data symbol or a multiplexed symbol to the multiplexing unit 5b, and outputs the generated control information to the output unit 32b.
  • the output unit 32b outputs the data symbol input from the data generation unit 1 or the multiplexed symbol input from the multiplexing unit 23 to the multiplexing unit 5b based on the control information acquired from the control unit 31b.
  • the output control unit 3b periodically outputs multiplexed symbols for one SC block before interpolation from the multiplexing unit 23.
  • the control unit 31b further includes information for controlling the operations of the data generation units 1, 21 and the zero generation unit 22 in the control information, and outputs the control information to the data generation units 1, 21 and the zero generation unit 22. Also good. Although the contents of the control information are different, the flowchart of the operation in the control unit 31b is the same as the flowchart of the control unit 31 shown in FIG. FIG. 27 is a flowchart of the operation of the output unit 32b of the output control unit 3b of the transmission apparatus 10b according to the second embodiment.
  • step S131 When the output unit 32b obtains control information from the control unit 31b (step S131), the output unit 32b confirms the content of the control information, and in the case of data symbol output (step S132: Yes), the data symbol input from the data generation unit 1 is displayed. The data is output to the multiplexing unit 5b (step S133). When the multiplexed symbol is output (step S132: No), the multiplexed symbol input from the multiplexing unit 23 is output to the multiplexing unit 5b (step S134).
  • the multiplexing unit 5b multiplexes the data symbol or multiplexed symbol input from the output control unit 3b and the fixed sequence symbol input from the fixed sequence generation unit 4 in the time domain to generate and generate an SC block before interpolation.
  • the pre-interpolated SC block is output to the DFT unit 6.
  • the number of symbols of the pre-interpolation SC block and the N D the number of symbols of a fixed sequence included in pre-interpolation SC block the M number of symbols of the data symbol or multiple symbol N D -M pieces
  • the multiplexing unit 5b arranges N D -M data symbols or multiplexed symbols in the center of the SC block before interpolation.
  • Multiplexer 5b divides M fixed sequence symbols into halves, and arranges the fixed sequence symbols in the pre-interpolation SC block at the center of the pre-interpolation SC block as in multiplexing unit 5 of the first embodiment.
  • N D the -M number of late M / 2 symbols of fixed sequence symbols from data symbol or multiple symbols at the beginning of the previous pre-interpolation SC block disposed
  • N D -M data symbols or multiple symbol M / 2 symbols in the first half of the fixed sequence symbol are arranged at the tail part of the later SC block before interpolation.
  • the M / 2 symbols in the latter half of the fixed sequence symbol are the latter half portion of the fixed sequence symbol
  • the M / 2 symbols in the first half of the fixed sequence symbol are the first half portion of the fixed sequence symbol.
  • FIG. 28 is a flowchart of the operation of the multiplexing unit 5b of the transmission device 10b according to the second embodiment.
  • the multiplexing unit 5b receives a fixed sequence symbol from the fixed sequence generation unit 4 (step S141), and receives a data symbol or a multiplexed symbol from the output control unit 3b (step S142).
  • the multiplexing unit 5b divides the fixed sequence symbol (step S143), arranges the data symbol or the multiplexed symbol in the center of the pre-interpolation SC block, and places the M / 2 symbols in the latter half of the divided fixed sequence symbol before the interpolation SC.
  • the M / 2 symbols in the first half of the divided fixed sequence symbols are arranged at the head part of the block and arranged at the tail part of the SC block before interpolation (step S144).
  • FIG. 29 is a diagram illustrating an example of a configuration of an SC block before interpolation including a data symbol and a zero symbol output from the multiplexing unit 5b to the DFT unit 6 of the transmission device 10b according to the second embodiment.
  • FIG. 29 as an example, the k-th pre-interpolation SC block output from the multiplexing unit 5b to the DFT unit 6 is illustrated.
  • the k-th pre-interpolation SC block includes a multiplexed symbol in which the data symbol generated by the data generating unit 21 and the zero symbol generated by the zero generating unit 22 are multiplexed by the multiplexing unit 23, and a fixed sequence generation. It is assumed that the fixed sequence symbols generated by the unit 4 are multiplexed.
  • the m-th data symbol in the k-th pre-interpolation SC block is d k, m .
  • the kth pre-interpolation SC block includes F 0 ,... F M / 2-1 , d k, 0 ,...
  • X zeros, d k, X / 2, ... d k, X-1, F -M / 2, ..., include the N D symbols by F -1.
  • X / 2 pieces of the first half of the data symbol are placed on the head side. Symbols are arranged, and X / 2 symbols in the latter half of the data symbols are arranged on the trailing side adjacent to the N D -M ⁇ X zero symbols.
  • M / 2 symbols in the second half of the fixed sequence symbol are arranged at the head portion of the SC block before interpolation, and M / 2 symbols in the first half of the fixed sequence symbol are arranged in the tail portion of the SC block before interpolation.
  • the arrangement of fixed sequence symbols in the SC block before interpolation is the same as in the first embodiment.
  • FIG. 29 shows the configuration of the SC block before interpolation output from the multiplexing unit 5b to the DFT unit 6 when the output control unit 3b outputs the multiplexed symbol input from the multiplexing unit 23 to the multiplexing unit 5b.
  • the configuration of the SC block before interpolation output from the multiplexing unit 5b to the DFT unit 6 when the output control unit 3b outputs the data symbol input from the data generation unit 1 to the multiplexing unit 5b will be described in the first embodiment.
  • the configuration is the same as that of the SC block before interpolation shown in FIG.
  • the configuration of the multiplexed symbol in which the data symbol and the zero symbol output from the multiplexing unit 23 are multiplexed is obtained by removing the fixed sequence symbol portion from the pre-interpolation SC block shown in FIG.
  • the transmission frequency of the SC block including the zero symbol, the data symbol, and the fixed sequence symbol, that is, the SC block including the multiple symbol and the fixed sequence symbol, with respect to the SC block including the data symbol and the fixed sequence symbol is determined by the control unit 31b of the output control unit 3b. This is based on the contents of the control information output from. For example, when an SC block including a data symbol and a fixed sequence symbol is transmitted a specified number of times and then an SC block including a multiplexed symbol and a fixed sequence symbol is transmitted once, the control unit 31b receives the specified number of times from the data generation unit 1. After outputting the data symbols of the SC block before interpolation, control information is generated from the multiplexing unit 23 so as to output multiplexed symbols for one SC block before interpolation, and output to the output unit 32b.
  • the length of the pre-interpolation SC block including zero symbol i.e. not limited to the N D for the number of symbols, more than the N D, or less than the N D May be.
  • FIG. 30 is a flowchart of an operation in which the transmission device 10b according to the second embodiment generates and outputs an SC block.
  • the data generation unit 21 generates and outputs a data symbol (step S151)
  • the zero generation unit 22 generates and outputs a zero symbol (step S152)
  • the multiplexing unit 23 generates a data generation unit.
  • the data symbol input from 21 and the zero symbol input from the zero generation unit 22 are multiplexed (step S153).
  • the data generation unit 1 generates and outputs a data symbol (step S154).
  • the output control unit 3b outputs the data symbol input from the data generation unit 1 or the multiplexed symbol input from the multiplexing unit 23 to the multiplexing unit 5b (step S155).
  • the fixed sequence generation unit 4 generates and outputs a fixed sequence symbol (step S156).
  • the multiplexing unit 5b multiplexes the data symbols or multiplexed symbols input from the output control unit 3b and the fixed sequence symbols input from the fixed sequence generation unit 4 (step S157).
  • the DFT unit 6 performs DFT processing for converting the pre-interpolation SC block generated by multiplexing into a frequency domain signal (step S158), and the interpolation processing unit 7 performs interpolation processing (step S159).
  • the IDFT unit 8 performs IDFT processing for conversion into a time domain signal (step S160). The detailed operation of each component is based on the flowchart of each component.
  • the data generation unit 1 and the data generation unit 21 are provided with two data generation units, but the configuration is not limited thereto.
  • a buffer the transmission device 10b accumulates data symbol generated in one data generating unit, from the buffer, to the multiplexing unit 23 outputs the X data symbols, or to the output control unit 3b N D number of It may be configured to output data symbols.
  • the hardware configuration of the transmission device 10b is the same as the configuration of the transmission devices 10 and 10a of the first embodiment.
  • the data generation unit 21 has the same configuration as the data generation unit 1
  • the zero generation unit 22 has the same configuration as the zero generation unit 2
  • the multiplexing unit 23 and the multiplexing unit 5b have the same configuration as the multiplexing unit 5.
  • the output control unit 3b has the same configuration as the output control unit 3.
  • the present embodiment when transmitting apparatus 10b generates an SC block including data symbols and an SC block including data symbols and zero symbols, DFT processing, interpolation processing, and IDFT processing are performed.
  • the fixed sequence symbol is inserted at the same position of the pre-interpolation SC block including the data symbol and the pre-interpolation SC block including the data symbol and the zero symbol.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

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Abstract

データシンボルを生成するデータ生成部１と、信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部２と、データシンボルおよびゼロシンボルが入力され、出力するシンボルを制御する出力制御部３と、信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部４と、固定系列シンボルを分割し、補間処理前のブロックである補間前ブロックにおいて、出力制御部３から入力されたシンボルよりも補間前ブロックの先頭部分および後尾部分に、分割した固定系列シンボルを配置して補間前ブロックを生成する多重部５と、補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、補間処理後のブロックを出力する信号変換部９と、を備える。

Description

送信装置
　本発明は、シングルキャリアブロック伝送方式における送信装置に関する。
　デジタル通信システムにおいて、送信信号が建物などに反射して起こるマルチパスフェージングまたは端末の移動によって起こるドップラ変動によって、伝送路の周波数選択性と時間変動とが発生する。このようなマルチパス環境において、受信信号は送信シンボルと遅延時間が経って届くシンボルと干渉した信号となる。
　このような周波数選択性のある伝送路において、最良の受信特性を得るためシングルキャリア（Single　Carrier：ＳＣ）ブロック伝送方式が近年注目を集めている（例えば、非特許文献１参照）。ＳＣブロック伝送方式は、マルチキャリア（Multiple　Carrier：ＭＣ）ブロック伝送であるＯＦＤＭ（Orthogonal　Frequency　Division　Multiplexing）伝送方式（例えば、非特許文献２参照）に比べピーク電力を低くすることができる。
　ＳＣブロック伝送を行う送信機では、例えば次のような伝送を行うことによりマルチフェージング対策を行っている。まず、”Modulator”においてデジタル変調信号であるＰＳＫ（Phase　Shift　Keying）信号またはＱＡＭ（Quadrature　Amplitude　Modulation）信号を生成後、プリコーダおよびＩＤＦＴ（Inverse　Discrete　Fourier　Transform）処理部によりデジタル変調信号を時間領域信号に変換する。その後マルチパスフェージング対策として、ＣＰ（Cyclic　Prefix）挿入部においてＣＰが挿入される。ＣＰ挿入部では時間領域信号の後ろの規定の数のサンプルをコピーして、送信信号の初めに付加する。また、送信ピーク電力を抑圧するため、ＳＣ伝送を行う送信機では、プリコーダでは一般的にＤＦＴ（Discrete　Fourier　Transform）処理が行われる。
　非特許文献１および２では、マルチパスフェージングの影響を低減しつつ送信ピーク電力を抑圧している。しかしながら、ＳＣブロック伝送では、ＳＣブロック間の位相および振幅が不連続となるので、帯域外スペクトルまたは帯域外漏洩が発生する。帯域外スペクトルは隣接するチャネルの干渉となる。このため、帯域外スペクトル抑圧が必要となる。また、一般的な通信システムではスペクトルマスクが定められており、スペクトルマスクを満足するように帯域外スペクトルを抑圧する必要がある。
　非特許文献３では、固定系列からなるシンボルをブロックの両端に挿入することで、帯域外スペクトルを抑圧する技術が提案されている。非特許文献３に記載の送信機では、ブロック毎にデータシンボルおよび固定系列シンボルを生成し、時間領域にて多重する。データシンボルは、例えば、ＰＳＫまたはＱＡＭなどの変調方式によるシンボルであり、ランダムに変わる。送信機は、多重後の信号をＤＦＴ処理により周波数領域の信号に変換し、周波数領域にて補間処理、例えば、オーバサンプリングを行い、ＩＤＦＴ処理により時間領域の信号にする。ＤＦＴ部の入出力数をＮD、補間処理部の入力数をＮD、出力数をＬＮ、ＩＤＦＴ部の入出力数をＬＮとし、補間処理であるオーバサンプリングのオーバサンプリングレートをＬ倍とする。送信機では、Ｌ＝１の時、Ｎ点ＩＤＦＴ処理が実施され、Ｎ≧ＮDとなる。Ｎ－ＮD＞０の場合、補間処理部においてＤＦＴ部の出力にゼロが挿入される。ゼロ挿入方法は、例えば、非特許文献４に記載されているような手法を用いる。
　ＩＤＦＴ部の出力を“サンプル”と呼ぶ。前述の固定系列シンボルはＭ個のシンボルによって成り立ち、全てのブロックに同じ系列が同じ位置に挿入される。固定系列シンボルの生成では同じ系列が生成されるので、メモリから保存された固定系列シンボルを読みだしても良い。オーバサンプル処理はどのような処理を用いても良いが、一般的にゼロ挿入などが用いられる。
　前述のように、ＤＦＴ部には、１ブロック分としてデータシンボルおよび固定系列シンボルが多重されたＮD個のシンボルが入力される。固定系列シンボルのシンボル数はＭ個であるから、データシンボルのシンボル数はＮD－Ｍ個となる。非特許文献３では、Ｍ個の固定系列シンボルを半分に分割し、ブロック内の固定系列シンボルの配置として、ブロックの中央に配置したＮD－Ｍ個のデータシンボルより前のブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、ＮD－Ｍ個のデータシンボルより後のブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置している。固定系列シンボルは、例えば、Ｆ-M/2，Ｆ-M/2+1，…，Ｆ-1，Ｆ0，Ｆ1，…，ＦM/2-2，ＦM/2-1と示すことが出来る。送信機において複数のブロックが生成される場合、ブロックの先頭部分に配置された固定系列シンボルの後半のＭ／２個のシンボルＦ0，Ｆ1，…，ＦM/2-2，ＦM/2-1は、１つ前のブロックの後尾部分に配置された固定系列シンボルの前半のＭ／２個のシンボルＦ-M/2，Ｆ-M/2+1，…，Ｆ-1と連続することになる。例えば、ｋ個目のブロックにおけるｍ個目のデータシンボルをｄk,mとした場合、ＤＦＴ部入力前のデータシンボルおよび固定系列シンボルの配置は、ブロックの先頭から順に、Ｆ0，…ＦM/2-1，ｄk,1，…ｄk,ND-M，Ｆ-M/2，…，Ｆ-1（添え字ではＮDをNDと表記）と表すことができる。固定系列シンボルはどのような系列を用いても良く、Zadoff-Chu系列またはゼロ等を用いて良い。
　このように、非特許文献３に記載の固定系列シンボルが配置されたブロックをＤＦＴ部入力とすることで、ＩＤＦＴ部出力においてブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。上記の例では固定系列シンボルが前半部分と後半部分でシンボル数が等しくなるように配置されているが、前半部分と後半部分で異なるシンボル数にしても良い。
　上記で説明した固定系列シンボルの挿入によって波形連続性が維持される原理について説明する。ブロックでは、ＤＦＴ処理、補間処理およびＩＤＦＴ処理の組み合わせによって折り返し現象が起こる。前述の処理の組み合わせによって起こる折り返し現象では、ブロックの末尾において、各シンボルの波形がブロックの反対側へ折り返される。このような特性を用いて、各ブロックの最初と最後のシンボルを固定にすることで、ブロック間の位相を滑らかに繋ぐことが可能となる。
N．Benvenuto，R．Dinis，D．Falconer　and　S．Tomasin，"Single　Carrier　Modulation　With　Nonlinear　Frequency　Domain　Equalization：An　Idea　Whose　Time　Has　Come－Again"，Proceeding　of　the　IEEE，vol．98，no．1，Jan　2010，pp．69－96． J．A．C．Bingham，"Multicarrier　Modulation　for　Data　Transmission：An　Idea　Whose　Time　Has　Come"，IEEE　Commun．Mag．，vol．28，no．5，May　1990，pp．5－14． 長谷川、他、"固定系列を用いたＤＦＴ－s－OFDM"、信学技報，　vol．14，no．490，RCS2014－326，pp．147－152，　2015年3月. B．Porat，"A　Course　in　Digital　Signal　Processing"，John　Wiley　and　Sons　Inc．，　1997.
　送信装置は、ビームフォーミングによって特定の方向に向けて集中的に電波を発射することで、受信装置との間での電波干渉を低減し、また、より遠くまで電波を届けることができる。送信装置では、アナログビームフォーミングを実施する場合、ビーム切り替えを行う時に送信信号がゼロとなるゼロ区間が必要とされる。受信装置は、データを受信した際に信号の一部がゼロ区間であれば、雑音電力推定または干渉波の探知などを行うことができる。しかしながら、ＳＣブロック伝送を行う送信装置において、一部のＳＣブロックをゼロに設定する場合、ＳＣブロック間の位相の不連続性が発生し、帯域外スペクトルが増加してしまう、という問題があった。
　本発明は、上記に鑑みてなされたものであって、帯域外スペクトルの増加を抑制しつつ、送信する信号にゼロ区間を設定可能な送信装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、シングルキャリアブロック伝送方式における送信装置である。送信装置は、データシンボルを生成するデータ生成部と、信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部を備える。また、送信装置は、データシンボルおよびゼロシンボルが入力され、出力するシンボルを制御する出力制御部と、信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部を備える。また、送信装置は、固定系列シンボルを分割し、補間処理前のブロックである補間前ブロックにおいて、出力制御部から入力されたシンボルよりも補間前ブロックの先頭部分および後尾部分に、分割した固定系列シンボルを配置して補間前ブロックを生成する多重部を備える。また、送信装置は、補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、補間処理後のブロックを出力する信号変換部を備えることを特徴とする。
　本発明にかかる送信装置は、対域外スペクトルの増加を抑制しつつ、送信する信号にゼロ区間を設定できる、という効果を奏する。
実施の形態１にかかる送信装置の構成例を示すブロック図 実施の形態１にかかる送信装置のデータ生成部の動作を示すフローチャート 実施の形態１にかかる送信装置のゼロ生成部の動作を示すフローチャート 実施の形態１にかかる送信装置の出力制御部の制御部の動作を示すフローチャート 実施の形態１にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態１にかかる送信装置の固定系列生成部の動作を示すフローチャート 実施の形態１にかかる送信装置の多重部の動作を示すフローチャート 実施の形態１にかかる送信装置のＤＦＴ部の動作を示すフローチャート 実施の形態１にかかる送信装置の補間処理部の動作を示すフローチャート 実施の形態１にかかる送信装置のＩＤＦＴ部の動作を示すフローチャート 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、データシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置においてＩＤＦＴ部から出力されるＳＣブロックを時系列で示す図 実施の形態１にかかる送信装置から出力されるＳＣブロックの出力電力の例を示す図 実施の形態１にかかる送信装置から出力されるＳＣブロックにおいて、ゼロシンボルを含むＳＣブロックおよびデータシンボルを含むＳＣブロックの境界付近の信号波形を示す図 実施の形態１にかかる送信装置の多重部からＤＦＴ部へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態１にかかる送信装置においてＩＤＦＴ部から出力されるＳＣブロックを時系列で示す図 実施の形態１にかかる送信装置において、ＳＣブロックの固定系列シンボルに窓関数をかける処理のイメージを示す図 実施の形態１にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート 実施の形態１にかかる送信装置の構成例を示すブロック図 実施の形態１にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態１にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート 実施の形態１にかかる送信装置のハードウェア構成の例を示す図 実施の形態１にかかる送信装置のハードウェア構成の例を示す図 実施の形態２にかかる送信装置の構成例を示すブロック図 実施の形態２にかかる送信装置の多重部の動作を示すフローチャート 実施の形態２にかかる送信装置の出力制御部の出力部の動作を示すフローチャート 実施の形態２にかかる送信装置の多重部の動作を示すフローチャート 実施の形態２にかかる送信装置の多重部からＤＦＴ部へ出力される、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図 実施の形態２にかかる送信装置がＳＣブロックを生成して出力する動作を示すフローチャート
　以下に、本発明の実施の形態にかかる送信装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる送信装置１０の構成例を示すブロック図である。送信装置１０は、データ生成部１と、ゼロ生成部２と、出力制御部３と、固定系列生成部４と、多重部５と、ＤＦＴ部６と、補間処理部７と、ＩＤＦＴ部８と、を備える。ここでは、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。なお、図１に示す送信装置１０は、本発明の動作の説明に必要な構成を示しており、一般的な送信装置に必要な構成については記載を省略している。
　データ生成部１は、ＰＳＫまたはＱＡＭなどの変調方式によるデータシンボルを生成し、生成したデータシンボルを出力制御部３へ出力する。なお、ＰＳＫおよびＱＡＭなどは一例であって、これらとは異なる変調方式であっても良い。図２は、実施の形態１にかかる送信装置１０のデータ生成部１の動作を示すフローチャートである。データ生成部１は、データシンボルを生成すると（ステップＳ１）、データシンボルを出力制御部３へ出力する（ステップＳ２）。
　ゼロ生成部２は、信号値がゼロ値のシンボルであるゼロシンボルを生成し、生成したゼロシンボルを出力制御部３へ出力する。図３は、実施の形態１にかかる送信装置１０のゼロ生成部２の動作を示すフローチャートである。ゼロ生成部２は、ゼロシンボルを生成すると（ステップＳ１１）、ゼロシンボルを出力制御部３へ出力する（ステップＳ１２）。
　出力制御部３は、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する制御を行う。出力制御部３は、出力するシンボルを制御する。出力制御部３は、制御部３１と、出力部３２と、を備える。制御部３１は、多重部５へデータシンボルを出力するか、またはゼロシンボルを出力するかを示す制御情報を生成し、生成した制御情報を出力部３２へ出力する。出力部３２は、制御部３１から取得した制御情報に基づいて、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する。なお、制御部３１は、制御情報に、さらに、データ生成部１およびゼロ生成部２の動作を制御する情報を含め、データ生成部１およびゼロ生成部２へ出力するようにしても良い。図４は、実施の形態１にかかる送信装置１０の出力制御部３の制御部３１の動作を示すフローチャートである。制御部３１は、制御情報を生成すると（ステップＳ２１）、制御情報を出力部３２へ出力する（ステップＳ２２）。図５は、実施の形態１にかかる送信装置１０の出力制御部３の出力部３２の動作を示すフローチャートである。出力部３２は、制御部３１から制御情報を取得すると（ステップＳ３１）、制御情報の内容を確認し、データシンボル出力の場合（ステップＳ３２：Ｙｅｓ）、データ生成部１から入力されたデータシンボルを多重部５へ出力し（ステップＳ３３）、ゼロシンボル出力の場合（ステップＳ３２：Ｎｏ）、ゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する（ステップＳ３４）。
　固定系列生成部４は、補間前ＳＣブロックに挿入するシンボルであって、信号値が固定系列からなるシンボルである固定系列シンボルを生成し、生成した固定系列シンボルを多重部５へ出力する。固定系列シンボルは、背景技術で説明したＭ個のシンボルＦ-M/2，Ｆ-M/2+1，…，Ｆ-1，Ｆ0，Ｆ1，…，ＦM/2-2，ＦM/2-1と同様とする。補間前ＳＣブロックは、補間処理部７による補間処理が施される前の、後述する多重部５で生成されるブロックである。補間処理が施される前のブロックを、補間前ブロックと称することがある。ＳＣブロックは、補間処理部７による補間処理が施された、ＩＤＦＴ部８から出力されるブロックである。図６は、実施の形態１にかかる送信装置１０の固定系列生成部４の動作を示すフローチャートである。固定系列生成部４は、固定系列シンボルを生成すると（ステップＳ４１）、固定系列を多重部５へ出力する（ステップＳ４２）。
　多重部５は、出力制御部３から入力されたデータシンボルまたはゼロシンボルと、固定系列生成部４から入力された固定系列シンボルとを時間領域で多重して補間前ＳＣブロックを生成し、生成した補間前ＳＣブロックをＤＦＴ部６へ出力する。ここでは、補間前ＳＣブロックのシンボル数はＮD個とし、補間前ＳＣブロックに含まれる固定系列シンボルのシンボル数はＭ個、データシンボルまたはゼロシンボルのシンボル数はＮD－Ｍ個とする。また、多重部５では、ＮD－Ｍ個のデータシンボルまたはゼロシンボルを補間前ＳＣブロックの中央に配置する。多重部５は、Ｍ個の固定系列シンボルを半分に分割し、補間前ＳＣブロック内の固定系列シンボルの配置として、補間前ＳＣブロックの中央に配置したＮD－Ｍ個のデータシンボルまたはゼロシンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、ＮD－Ｍ個のデータシンボルまたはゼロシンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置する。固定系列シンボルの後半のＭ／２個のシンボルが固定系列シンボルの後半部分であり、固定系列シンボルの前半のＭ／２個のシンボルが固定系列シンボルの前半部分である。なお、補間前ＳＣシンボルに配置する固定系列シンボルについて、先頭部分と後尾部分で異なるシンボル数にしても良い。例えば、先頭部分の固定系列シンボルのシンボル数をＭ′とし、後尾部分の固定系列シンボルのシンボル数をＭ″として偏った配置にしても良い。ただし、Ｍ＝Ｍ′＋Ｍ″、Ｍ′≠Ｍ″とする。以降の説明では、説明の簡略化のため、補間前ＳＣブロックに配置される固定系列シンボルのシンボル数は、先頭部分および後尾部分ともにＭ／２個のシンボル数の場合を想定する。図７は、実施の形態１にかかる送信装置１０の多重部５の動作を示すフローチャートである。多重部５は、固定系列生成部４から固定系列シンボルが入力され（ステップＳ５１）、出力制御部３からデータシンボルまたはゼロシンボルが入力される（ステップＳ５２）。多重部５は、固定系列シンボルを分割し（ステップＳ５３）、データシンボルまたはゼロシンボルを補間前ＳＣブロックの中央に配置し、分割した固定系列シンボルの後半のＭ／２個のシンボルをＳＣブロックの先頭部分に配置し、分割した固定系列シンボルの前半のＭ／２個のシンボルを補間前ＳＣブロックの後尾部分に配置する（ステップＳ５４）。
　ＤＦＴ部６は、多重部５から入力されたＮD個のシンボルからなる補間前ＳＣブロックを時間領域の信号から周波数領域の信号に変換するフーリエ変換処理を行うフーリエ変換部である。ＤＦＴ部６は、変換後の周波数領域の信号である補間前ＳＣブロックを補間処理部７へ出力する。図８は、実施の形態１にかかる送信装置１０のＤＦＴ部６の動作を示すフローチャートである。ＤＦＴ部６は、多重部５から時間領域の信号の補間前ＳＣブロックが入力されると（ステップＳ６１）、時間領域の信号の補間前ＳＣブロックにフーリエ変換処理を行って時間領域の信号から周波数領域の信号に変換し（ステップＳ６２）、周波数領域の信号の補間前ＳＣブロックを出力する（ステップＳ６３）。
　補間処理部７は、オーバサンプリングレートをＬ倍とし、ＤＦＴ部６から入力されたＮD個のシンボルからなる周波数領域の信号の補間前ＳＣブロックに対して、補間処理、例えば、周波数領域でゼロ挿入などのオーバサンプリングを行い、ＬＮ個のシンボルからなる周波数領域の信号のＳＣブロックを生成して出力する。補間処理部７は、ゼロ挿入する場合、ＬＮ－ＮD個のゼロを挿入する。図９は、実施の形態１にかかる送信装置１０の補間処理部７の動作を示すフローチャートである。補間処理部７は、ＮD個のシンボルからなる周波数領域の信号の補間前ＳＣブロックが入力されると（ステップＳ７１）、周波数領域の信号に変換された補間前ＳＣブロックに補間処理を行って（ステップＳ７２）、ＬＮ個のシンボルからなる周波数領域の信号のＳＣブロックを生成して出力する（ステップＳ７３）。
　ＩＤＦＴ部８は、補間処理部７から入力されたＬＮ個のシンボルからなるＳＣブロックを周波数領域の信号から時間領域の信号に変換する逆フーリエ変換を行う逆フーリエ変換部である。ＩＤＦＴ部８は、変換後の時間領域の信号であって、ＬＮ個のサンプルからなる補間処理後のＳＣブロックを出力する。図１０は、実施の形態１にかかる送信装置１０のＩＤＦＴ部８の動作を示すフローチャートである。ＩＤＦＴ部８は、補間処理部７から周波数領域の信号のＳＣブロックが入力されると（ステップＳ８１）、周波数領域の信号のＳＣブロックに逆フーリエ変換処理を行って周波数領域の信号から時間領域の信号に変換し（ステップＳ８２）、時間領域の信号のＳＣブロックを出力する（ステップＳ８３）。
　ここで、多重部５からＤＦＴ部６へ出力される補間前ＳＣブロックの構成について説明する。図１１は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、データシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１１では、一例として、多重部５からＤＦＴ部６へ出力されるｋ番目の補間前ＳＣブロックおよびｋ＋１番目の補間前ＳＣブロックを示している。また、ｋ番目の補間前ＳＣブロックおよびｋ＋１番目の補間前ＳＣブロックは、ともに多重部５において、データ生成部１で生成されたデータシンボルと固定系列生成部４で生成された固定系列シンボルとが多重されたものとする。なお、ｋ個目の補間前ＳＣブロックにおけるｍ個目のデータシンボルをｄk,mとする。ｋ番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ0，…ＦM/2-1，ｄk,0，…ｄk,ND-M-1，Ｆ-M/2，…，Ｆ-1（添え字ではＮDをNDと表記）によるＮD個のシンボルが含まれる。同様に、ｋ＋１番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ0，…ＦM/2-1，ｄk+1,0，…ｄk+1,ND-M-1，Ｆ-M/2，…，Ｆ-1（添え字ではＮDをNDと表記）によるＮD個のシンボルが含まれる。図１１において、補間前ＳＣブロックの左側が先頭側、右側が後尾側になる。以降で説明する各ブロックの図においても同様とする。図１１に示すように、各補間前ＳＣブロックにおいて、補間前ＳＣブロックの中央に配置されたＮD－Ｍ個のデータシンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルが配置され、ＮD－Ｍ個のデータシンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルが配置されている。この結果、ｋ＋１番目の補間前ＳＣブロックの先頭部分に配置された固定系列シンボルの後半のＭ／２個のシンボルＦ0，Ｆ1，…，ＦM/2-2，ＦM/2-1は、１つ前のｋ番目の補間前ＳＣブロックの後尾部分に配置された固定系列シンボルの前半のＭ／２個のシンボルＦ-M/2，Ｆ-M/2+1，…，Ｆ-1と連続することになる。これにより、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、ＳＣブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。
　図１２は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１１に示すデータシンボルを含む補間前ＳＣブロックに対して、データシンボルの部分をゼロシンボルに置き換えた構成である。ゼロシンボルを含む補間前ＳＣブロックがデータシンボルを含む補間前ＳＣブロックに隣接する場合であっても、各補間前ＳＣブロックにおいて固定系列シンボルの配置が同じである。そのため、図１１の場合と同様、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、他のＳＣブロック、例えば、データシンボルを含むＳＣブロックとの間の位相が繋がり、ＳＣブロック間の位相不連続性が解消される。これにより、送信装置１０では、帯域外スペクトルの増加を抑制しつつ、送信するＳＣブロック内にゼロ区間を設定することが可能となる。
　送信装置１０では、出力制御部３によって、データ生成部１で生成されたデータシンボルが複数補間前ＳＣブロック分にわたって多重部５に入力された場合、多重部５から出力される補間前ＳＣブロックは図１１に示す構成となる。一方、送信装置１０では、出力制御部３によって、ゼロ生成部２で生成されたゼロシンボルが１補間前ＳＣブロック分だけ多重部５に入力された場合、多重部５から出力される補間前ＳＣブロックは図１２に示す構成となる。
　図１３は、実施の形態１にかかる送信装置１０においてＩＤＦＴ部８から出力されるＳＣブロックを時系列で示す図である。図１３では記載を簡潔にするため、データシンボルを「データ」、固定系列シンボルを「固定系列」、ゼロシンボルを「ゼロ」と簡略化して表記している。図１３に示すように、送信装置１０は、データシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを送信中において、ゼロシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを定期的に送信する。データシンボルおよび固定系列シンボルを含むＳＣブロックに対するゼロシンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度は、出力制御部３の制御部３１から出力される制御情報の内容に基づくことになる。例えば、図１３に示すように、データシンボルおよび固定系列シンボルを含むＳＣブロックを２回送信後にゼロシンボルおよび固定系列シンボルを含むＳＣブロックを１回送信する場合、制御部３１は、データ生成部１から２補間前ＳＣブロック分のデータシンボルを出力後に、ゼロ生成部２から１補間前ＳＣブロック分のゼロシンボルを出力するような制御情報を生成して、出力部３２へ出力する。出力制御部３は、定期的にゼロ生成部２から１補間前ＳＣブロック分のゼロシンボルを出力する。
　なお、送信装置１０において、ゼロシンボルを含むＳＣブロックを定期的に送信する場合について説明したが、一例であり、これに限定されるものではない。送信装置１０は、ゼロシンボルを含むＳＣブロック信号を不定期に送信しても良い。この場合、送信装置１０において、出力制御部３の制御部３１は、ゼロ生成部２で生成されたゼロシンボルを不定期に多重部５へ出力するような制御情報を生成して、出力部３２へ出力する。
　図１４は、実施の形態１にかかる送信装置１０から出力されるＳＣブロックの出力電力の例を示す図である。横軸は時間を示し、縦軸は、送信装置１０のＩＤＦＴ部８の出力電力を示す。図１４では一例として、データシンボルの変調方式をＱＰＳＫとし、ＮD＝１２００、Ｎ＝２０４８、Ｍ＝８４、およびＬ＝４とする。また、図１４の例では、送信装置１０は、１０ＳＣブロック毎にゼロ区間、すなわちゼロシンボルを含むＳＣブロックを定期的に送信している。図１４に示すように、定期的に、すなわち１０ＳＣブロック毎に出力電力が落ちる区間が存在することが分かる。
　図１５は、実施の形態１にかかる送信装置１０から出力されるＳＣブロックにおいて、ゼロシンボルを含むＳＣブロックおよびデータシンボルを含むＳＣブロックの境界付近の信号波形を示す図である。横軸は時間を示し、縦軸は、送信装置１０のＩＤＦＴ部８の出力の実数部を示す。図１５において、左側がデータシンボルを含むＳＣブロック、右側がゼロシンボルを含むＳＣブロックである。なお、横軸に示す時間の範囲は、図１４に示す時間の範囲よりも短い時間を示している。図１５に示す信号波形は、ＩＤＦＴ部８からの出力の実数部分となる。前述のように、各ＳＣブロックの先頭部分および後尾部分には、補間前ＳＣブロックの段階で固定系列シンボルが挿入されていることから、図１５に示すように、隣接するＳＣブロックにおいて、信号波形の繋がりが滑らかであることが分かる。
　なお、図１２において、ゼロシンボルを含む補間前ＳＣブロックの長さ、すなわちシンボル数を、データシンボルを含む補間前ＳＣブロックと同じＮD個としたが、一例であり、これに限定されるものではない。例えば、ゼロシンボルを含む補間前ＳＣブロックの長さを、データシンボルを含む補間前ＳＣブロックよりも長く、すなわちシンボル数をＮD個より多く、または、データシンボルを含む補間前ＳＣブロックよりも短く、すなわちシンボル数をＮD個より少なくしても良い。このとき、ゼロシンボルを含む補間前ＳＣブロックの長さを、データシンボルを含む補間前ＳＣブロックの長さと異なる長さにする場合でも、帯域外スペクトルを抑圧するため、固定系列シンボルの長さ、すなわち固定系列シンボルのシンボル数はＭ個に固定することが望ましい。図１６は、実施の形態１にかかる送信装置１０の多重部５からＤＦＴ部６へ出力される、ゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図１６では、図１２と異なり、ゼロシンボルのシンボル数をＮ′D個としている。Ｎ′Dについては、Ｎ′D＜ＮDでも良く、Ｎ′D＞ＮDでも良い。送信装置１０において、アナログビームフォーミングを実施する際のビーム切り替えまたは干渉測定に要する時間に対応できるようＮ′Dを設定すれば良い。
　図１７は、実施の形態１にかかる送信装置１０においてＩＤＦＴ部８から出力されるＳＣブロックを時系列で示す図である。図１７では、送信装置１０が、データシンボルおよび固定系列シンボルを含むＬＮ個のサンプルからなるＳＣブロックを送信中に、ゼロシンボルおよび固定系列シンボルを含むＬＮ′個のサンプルからなるＳＣブロックを定期的に送信する場合を示している。ここでは、ゼロシンボルおよび固定系列シンボルを含むＳＣブロックが、データシンボルおよび固定系列シンボルを含むＳＣブロックよりも短い場合を示している。なお、データシンボルおよび固定系列シンボルを含むＳＣブロックに対するゼロシンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度の制御は、図１３における出力制御部３の制御と同様である。
　また、送信装置１０では、ゼロシンボル挿入後におけるＳＣブロック毎の電力を調整するため、正規化処理を行っても良い。送信装置１０では、多重部５で正規化処理を行うことができるが、一例であり、出力制御部３などで行っても良い。
　また、送信装置１０では、時間領域において、ゼロシンボルを含むＳＣブロックの信号が早くゼロに収束するよう固定系列シンボルに窓関数をかけても良い。図１８は、実施の形態１にかかる送信装置１０において、ＳＣブロックの固定系列シンボルに窓関数をかける処理のイメージを示す図である。ｈiを窓係数とするとき、送信装置１０では、具体的に、固定系列シンボルを構成する各シンボルに対して、以下のような演算を行う。なお、左辺に示す「′」が付与されたシンボルは、窓関数処理後の固定系列のシンボルを示すものとする。
　Ｆ′-M/2＝Ｆ-M/2×ｈ0，Ｆ′-M/2+1＝Ｆ-M/2+1×ｈ1，…，Ｆ′-1＝Ｆ-1×ｈM/2-1，Ｆ′0＝Ｆ0×ｈM/2，…，Ｆ′M/2-1＝ＦM/2-1×ｈM-1
　送信装置１０では、上記の窓関数処理を、固定系列生成部４で行う。
　このように、送信装置１０では、ＤＦＴ部６の入力前に、補間前ＳＣブロックにゼロシンボルおよび固定系列シンボルを挿入することで、出力するＳＣブロック内にゼロ区間を設定することができる。送信装置１０では、ゼロ区間の長さ、すなわちゼロシンボルのシンボル数は自由に調整出来る。また、実施の形態２で後述するように、送信装置では、ＤＦＴ部６の入力前に、ＳＣブロックにゼロシンボル、データシンボルおよび固定系列シンボルを挿入することも可能である。
　送信装置１０の基本的な処理の流れについて説明する。図１９は、実施の形態１にかかる送信装置１０がＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０では、データ生成部１がデータシンボルを生成して出力し（ステップＳ９１）、ゼロ生成部２がゼロシンボルを生成して出力する（ステップＳ９２）。出力制御部３は、データ生成部１から入力されたデータシンボルまたはゼロ生成部２から入力されたゼロシンボルを多重部５へ出力する（ステップＳ９３）。固定系列生成部４は、固定系列シンボルを生成して出力する（ステップＳ９４）。多重部５は、出力制御部３から入力されたデータシンボルまたはゼロシンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ９５）。そして、送信装置１０では、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ９６）、補間処理部７が補間処理を行い（ステップＳ９７）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ９８）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。
　ここで、図１２に示すゼロシンボルを含む補間前ＳＣブロックの構成は、ゼロシンボルおよび固定系列シンボルによって成り立つ。そのため、補間前ＳＣブロック自体が固定信号となる。このような場合、ゼロシンボルを含む補間前ＳＣブロックに対して、ＤＦＴ処理、オーバサンプル処理およびＩＤＦＴ処理が施された信号を記憶部に保存して利用してもよい。
　図２０は、実施の形態１にかかる送信装置１０ａの構成例を示すブロック図である。送信装置１０ａは、データ生成部１と、固定系列生成部４と、多重部５と、ＤＦＴ部６と、補間処理部７と、ＩＤＦＴ部８と、記憶部１１と、出力制御部１２と、を備える。また、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。
　記憶部１１は、図１に示す送信装置１０において、出力制御部３からゼロシンボルが出力され、多重部５でゼロシンボルおよび固定系列シンボルが多重されて生成されたＮD個のシンボルからなる補間前ＳＣブロックに対して、ＤＦＴ部６でＤＦＴ処理が施され、補間処理部７で補間処理が施され、ＩＤＦＴ部８でＩＤＦＴ処理が施されたＬＮ個のサンプルからなるＳＣブロックの信号と同じＬＮ個のサンプルからなるＳＣブロックの信号を記憶する。
　出力制御部１２は、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する制御を行う。出力制御部１２は、出力するブロックを制御する。出力制御部１２は、制御部１２１と、出力部１２２と、を備える。制御部１２１は、データシンボルを含むＳＣブロックを出力するか、またはゼロシンボルを含むＳＣブロックを出力するかを示す制御情報を生成し、生成した制御情報を出力部１２２へ出力する。出力部１２２は、制御部１２１から取得した制御情報に基づいて、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する。なお、出力制御部１２の出力部１２２では、記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する場合、記憶部１１からゼロシンボルを含むＳＣブロックを読み出して出力する。出力制御部１２は、定期的に記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する。制御情報の内容は異なるが、制御部１２１における動作のフローチャートは、図４に示す送信装置１０の制御部３１のフローチャートと同様である。図２１は、実施の形態１にかかる送信装置１０ａの出力制御部１２の出力部１２２の動作を示すフローチャートである。出力部１２２は、制御部１２１から制御情報を取得すると（ステップＳ１０１）、制御情報の内容を確認し、データシンボルを含むＳＣブロック出力の場合（ステップＳ１０２：Ｙｅｓ）、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックを出力し（ステップＳ１０３）、ゼロシンボルを含むＳＣブロック出力の場合（ステップＳ１０２：Ｎｏ）、記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する（ステップＳ１０４）。
　なお、送信装置１０ａにおける多重部５の動作は、送信装置１０の多重部５において、出力制御部３からデータシンボルが入力された場合の動作と同じである。
　送信装置１０ａの基本的な処理の流れについて説明する。図２２は、実施の形態１にかかる送信装置１０ａがＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０ａでは、データ生成部１がデータシンボルを生成して出力し（ステップＳ１１１）、固定系列生成部４が固定系列シンボルを生成して出力する（ステップＳ１１２）。多重部５は、データ生成部１から入力されたデータシンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ１１３）。送信装置１０ａでは、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ１１４）、補間処理部７が補間処理を行い（ステップＳ１１５）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ１１６）。そして、出力制御部１２は、ＩＤＦＴ部８から入力されたデータシンボルを含むＳＣブロックまたは記憶部１１に記憶されているゼロシンボルを含むＳＣブロックを出力する（ステップＳ１１７）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。
　図２０に示す送信装置１０ａの構成においても、図１に示す送信装置１０と同様の効果を得ることができる。
　つづいて、送信装置１０および送信装置１０ａのハードウェア構成について説明する。送信装置１０または送信装置１０ａにおいて、データ生成部１はモジュレータ、ＤＦＴ部６はＤＦＴ回路、補間処理部７は補間回路、ＩＤＦＴ部８はＩＤＦＴ回路、記憶部１１はメモリによって実現される。そのため、以降の説明では、送信装置１０または送信装置１０ａの構成のうち、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の部分について説明する。
　図２３および図２４は、実施の形態１にかかる送信装置１０または送信装置１０ａのハードウェア構成の例を示す図である。送信装置１０または送信装置１０ａにおいて、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各機能は、処理回路９１により実現される。すなわち、送信装置１０または送信装置１０ａは、ゼロシンボルを生成し、固定系列シンボルを生成し、複数種類のシンボルを多重し、２つのシンボルのうち１つのシンボルを出力する、または２つのＳＣブロックのうち１つのＳＣブロックを出力するための処理装置を備える。処理回路９１は、専用のハードウェアであってもよいし、メモリ９３に格納されるプログラムを実行するＣＰＵ（Central　Processing　Unit）９２およびメモリ９３であってもよい。ＣＰＵ９２は、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、またはＤＳＰ（Digital　Signal　Processor）などであってもよい。
　処理回路９１が専用のハードウェアである場合、処理回路９１は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各部の機能各々を処理回路９１で実現してもよいし、各部の機能をまとめて処理回路９１で実現してもよい。
　処理回路９１がＣＰＵ９２およびメモリ９３の場合、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９３に格納される。処理回路９１では、メモリ９３に記憶されたプログラムをＣＰＵ９２が読み出して実行することにより、各部の機能を実現する。すなわち、送信装置１０または送信装置１０ａは、処理回路９１により実行されるときに、ゼロシンボルを生成するステップ、固定系列シンボルを生成するステップ、２つのシンボルを多重するステップ、２つのシンボルのうち１つのシンボルを出力するステップ、または２つのＳＣブロックのうち１つのＳＣブロックを出力するステップが結果的に実行されることになるプログラムを格納するためのメモリ９３を備える。また、これらのプログラムは、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の手順および方法をコンピュータに実行させるものであるともいえる。ここで、メモリ９３とは、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ROM）、ＥＥＰＲＯＭ（Electrically　EPROM）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。
　なお、ゼロ生成部２、固定系列生成部４、多重部５、出力制御部３または出力制御部１２の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。例えば、ゼロ生成部２および固定系列生成部４については専用のハードウェアとしての処理回路９１でその機能を実現し、多重部５、出力制御部３または出力制御部１２については処理回路９１においてＣＰＵ９２がメモリ９３に格納されたプログラムを読み出して実行することによってその機能を実現することが可能である。
　このように、処理回路９１は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。なお、ゼロ生成部２および固定系列生成部４については、上述の構成に限定されず、データ生成部１と同様、モジュレータにより実現しても良い。
　以上説明したように、本実施の形態によれば、送信装置１０は、データシンボルを含むＳＣブロックおよびゼロシンボルを含むＳＣブロックを生成する場合、ＤＦＴ処理、補間処理およびＩＤＦＴ処理前の補間前ＳＣブロックにおいて、データシンボルを含む補間前ＳＣブロックおよびゼロシンボルを含む補間前ＳＣブロックの同じ位置に固定系列シンボルを挿入することとした。これにより、送信する信号にゼロ区間を設定する場合でも、ＳＣブロック間の位相の不連続性が解消されるため、帯域外スペクトルの増加を抑制することができる。
実施の形態２．
　実施の形態１では、１つのＳＣブロック内に、ゼロシンボルおよび固定系列シンボル、またはデータシンボルおよび固定系列シンボルが含まれる場合について説明した。本実施の形態では、１つのＳＣブロック内に、ゼロシンボル、データシンボル、および固定系列シンボルが含まれる場合について説明する。
　図２５は、本発明の実施の形態２にかかる送信装置１０ｂの構成例を示すブロック図である。送信装置１０ｂは、図１に示す送信装置１０からゼロ生成部２、出力制御部３および多重部５を削除し、データ生成部２１、ゼロ生成部２２、多重部２３、出力制御部３ｂおよび多重部５ｂを追加した構成である。また、ＤＦＴ部６、補間処理部７およびＩＤＦＴ部８により信号変換部９を構成する。実施の形態２において、送信装置１０ｂでは、データ生成部２１を第１のデータ生成とし、データ生成部２１が生成するデータシンボルを第１のデータシンボルとする。また、データ生成部１を第２のデータ生成とし、データ生成部１が生成するデータシンボルを第２のデータシンボルとする。また、多重部２３を第１の多重部とし、多重部５ｂを第２の多重部とする。
　データ生成部２１は、ＰＳＫまたはＱＡＭなどの変調方式によるデータシンボルを生成し、生成したデータシンボルを多重部２３へ出力する。なお、ＰＳＫおよびＱＡＭなどは一例であって、これらとは異なる変調方式であっても良い。変調方式は、データ生成部１と同じ方式とする。データ生成部１は、１つの補間前ＳＣブロック分のデータシンボルとして、シンボル数がＮD－Ｍ個のデータシンボルを生成している。データ生成部２１では、１つの補間前ＳＣブロック分のデータシンボルとして、シンボル数がＸ個のデータシンボルを生成する。生成するシンボル数が異なるが、データ生成部２１における動作のフローチャートは、図２に示すデータ生成部１のフローチャートと同様である。
　ゼロ生成部２２は、信号値がゼロ値のシンボルであるゼロシンボルを生成し、生成したゼロシンボルを多重部２３へ出力する。実施の形態１において、ゼロ生成部２は、１つの補間前ＳＣブロック分のゼロシンボルとして、シンボル数がＮD－Ｍ個のゼロシンボルを生成していた。ゼロ生成部２２では、１つの補間前ＳＣブロック分のゼロシンボルとして、シンボル数がＮD－Ｍ－Ｘ個のゼロシンボルを生成する。生成するシンボル数が異なるが、ゼロ生成部２２における動作のフローチャートは、図３に示すゼロ生成部２のフローチャートと同様である。
　多重部２３は、データ生成部２１から入力されたデータシンボルと、ゼロ生成部２２から入力されたゼロシンボルとを時間領域で多重して多重シンボルを生成し、生成した多重シンボルを出力制御部３ｂへ出力する。多重シンボルは、データシンボルおよびゼロシンボルを含むシンボルである。具体的に、多重部２３は、Ｘ個のデータシンボルとＮD－Ｍ－Ｘ個のゼロシンボルとを多重し、ＮD－Ｍ個のシンボル数からなる多重シンボルを生成する。多重部２３は、例えば、Ｘ個のシンボル数からなるデータシンボルをＸ／２個のシンボル数のデータシンボルに分割し、ＮD－Ｍ－Ｘ個のゼロシンボルの両端に隣接するようにＸ／２個のシンボル数のデータシンボルを配置するような多重シンボルを生成する。図２６は、実施の形態２にかかる送信装置１０ｂの多重部５ｂの動作を示すフローチャートである。多重部５ｂは、データ生成部２１からデータシンボルが入力され（ステップＳ１２１）、ゼロ生成部２２からゼロシンボルが入力される（ステップＳ１２２）。多重部５ｂは、データシンボルを分割し（ステップＳ１２３）、ゼロシンボルを中央に配置し、分割したデータシンボルをゼロシンボルの両端に配置する（ステップＳ１２４）。なお、データシンボルおよびゼロシンボルの配置は一例であって、これに限定されるものではない。多重部２３は、例えば、ＮD－Ｍ－Ｘ個のシンボル数からなるゼロシンボルを（ＮD－Ｍ－Ｘ）／２個のシンボル数のゼロシンボルに分割し、Ｘ個のデータシンボルの両端に隣接するように（ＮD－Ｍ－Ｘ）／２個のシンボル数のゼロシンボルを配置するような多重シンボルを生成しても良い。以降の説明では、データシンボルを分割する場合を想定する。
　出力制御部３ｂは、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する制御を行う。出力制御部３ｂは、出力するシンボルを制御する。出力制御部３ｂは、制御部３１ｂと、出力部３２ｂと、を備える。制御部３１ｂは、多重部５ｂへデータシンボルを出力するか、または多重シンボルを出力するかを示す制御情報を生成し、生成した制御情報を出力部３２ｂへ出力する。出力部３２ｂは、制御部３１ｂから取得した制御情報に基づいて、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する。出力制御部３ｂは、定期的に多重部２３から１補間前ＳＣブロック分の多重シンボルを出力する。なお、制御部３１ｂは、制御情報に、さらに、データ生成部１，２１およびゼロ生成部２２の動作を制御する情報を含め、データ生成部１，２１およびゼロ生成部２２へ出力するようにしても良い。制御情報の内容が異なるが、制御部３１ｂにおける動作のフローチャートは、図４に示す制御部３１のフローチャートと同様である。図２７は、実施の形態２にかかる送信装置１０ｂの出力制御部３ｂの出力部３２ｂの動作を示すフローチャートである。出力部３２ｂは、制御部３１ｂから制御情報を取得すると（ステップＳ１３１）、制御情報の内容を確認し、データシンボル出力の場合（ステップＳ１３２：Ｙｅｓ）、データ生成部１から入力されたデータシンボルを多重部５ｂへ出力し（ステップＳ１３３）、多重シンボル出力の場合（ステップＳ１３２：Ｎｏ）、多重部２３から入力された多重シンボルを多重部５ｂへ出力する（ステップＳ１３４）。
　多重部５ｂは、出力制御部３ｂから入力されたデータシンボルまたは多重シンボルと、固定系列生成部４から入力された固定系列のシンボルとを時間領域で多重して補間前ＳＣブロックを生成し、生成した補間前ＳＣブロックをＤＦＴ部６へ出力する。実施の形態１と同様、補間前ＳＣブロックのシンボル数はＮD個とし、補間前ＳＣブロックに含まれる固定系列のシンボル数はＭ個、データシンボルまたは多重シンボルのシンボル数はＮD－Ｍ個とする。多重部５ｂでは、ＮD－Ｍ個のデータシンボルまたは多重シンボルを補間前ＳＣブロックの中央に配置する。多重部５ｂは、実施の形態１の多重部５と同様、Ｍ個の固定系列シンボルを半分に分割し、補間前ＳＣブロック内の固定系列シンボルの配置として、補間前ＳＣブロックの中央に配置したＮD－Ｍ個のデータシンボルまたは多重シンボルより前の補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルを配置し、ＮD－Ｍ個のデータシンボルまたは多重シンボルより後の補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルを配置する。固定系列シンボルの後半のＭ／２個のシンボルが固定系列シンボルの後半部分であり、固定系列シンボルの前半のＭ／２個のシンボルが固定系列シンボルの前半部分である。なお、実施の形態１の多重部５と同様、補間前ＳＣシンボルに配置する固定系列シンボルについて、前半部分と後半部分で異なるシンボル数にしても良い。図２８は、実施の形態２にかかる送信装置１０ｂの多重部５ｂの動作を示すフローチャートである。多重部５ｂは、固定系列生成部４から固定系列シンボルが入力され（ステップＳ１４１）、出力制御部３ｂからデータシンボルまたは多重シンボルが入力される（ステップＳ１４２）。多重部５ｂは、固定系列シンボルを分割し（ステップＳ１４３）、データシンボルまたは多重シンボルを補間前ＳＣブロックの中央に配置し、分割した固定系列シンボルの後半のＭ／２個のシンボルを補間前ＳＣブロックの先頭部分に配置し、分割した固定系列シンボルの前半のＭ／２個のシンボルを補間前ＳＣブロックの後尾部分に配置する（ステップＳ１４４）。
　ここで、多重部５ｂからＤＦＴ部６へ出力する補間前ＳＣブロックの構成について説明する。図２９は、実施の形態２にかかる送信装置１０ｂの多重部５ｂからＤＦＴ部６へ出力される、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの構成の例を示す図である。図２９では、一例として、多重部５ｂからＤＦＴ部６へ出力されるｋ番目の補間前ＳＣブロックを示している。ｋ番目の補間前ＳＣブロックは、多重部５ｂにおいて、データ生成部２１で生成されたデータシンボルおよびゼロ生成部２２で生成されたゼロシンボルが多重部２３で多重された多重シンボルと、固定系列生成部４で生成された固定系列のシンボルとが多重されたものとする。なお、実施の形態１と同様、ｋ個目の補間前ＳＣブロックにおけるｍ個目のデータシンボルをｄk,mとする。ｋ番目の補間前ＳＣブロックには、補間前ＳＣブロックの先頭から順に、Ｆ0，…ＦM/2-1，ｄk,0，…ｄk,X/2-1，ＮD－Ｍ－Ｘ個のゼロ，ｄk,X/2，…ｄk,X-1，Ｆ-M/2，…，Ｆ-1によるＮD個のシンボルが含まれる。図２９に示すように、補間前ＳＣブロックにおいて、補間前ＳＣブロックの中央に配置されたＮD－Ｍ－Ｘ個のゼロシンボルに隣接して先頭側にデータシンボルの前半のＸ／２個のシンボルが配置され、ＮD－Ｍ－Ｘ個のゼロシンボルに隣接して後尾側にデータシンボルの後半のＸ／２個のシンボルが配置されている。また、補間前ＳＣブロックの先頭部分に固定系列シンボルの後半のＭ／２個のシンボルが配置され、補間前ＳＣブロックの後尾部分に固定系列シンボルの前半のＭ／２個のシンボルが配置されている。このように、補間前ＳＣブロック内における固定系列シンボルの配置は実施の形態１と同様である。これにより、ＤＦＴ部６によるＤＦＴ処理、補間処理部７による補間処理、およびＩＤＦＴ部８によるＩＤＦＴ処理が施されたＳＣブロックでは、ＳＣブロック間の位相が繋がり、帯域外スペクトルを抑圧することができる。
　なお、図２９は、出力制御部３ｂにおいて多重部２３から入力された多重シンボルを多重部５ｂへ出力した場合の、多重部５ｂからＤＦＴ部６へ出力される補間前ＳＣブロックの構成である。出力制御部３ｂにおいてデータ生成部１から入力されたデータシンボルを多重部５ｂへ出力した場合の、多重部５ｂからＤＦＴ部６へ出力される補間前ＳＣブロックの構成は、実施の形態１で説明した図１１に示す補間前ＳＣブロックの構成と同様である。
　多重部２３から出力されるデータシンボルおよびゼロシンボルが多重された多重シンボルの構成は、図２９に示す補間前ＳＣブロックから固定系列シンボルの部分を除いたものとなる。
　データシンボルおよび固定系列シンボルを含むＳＣブロックに対する、ゼロシンボル、データシンボルおよび固定系列シンボルを含むＳＣブロック、すなわち多重シンボルおよび固定系列シンボルを含むＳＣブロックの送信頻度は、出力制御部３ｂの制御部３１ｂから出力される制御情報の内容に基づくことになる。例えば、データシンボルおよび固定系列シンボルを含むＳＣブロックを規定の回数送信後に多重シンボルおよび固定系列シンボルを含むＳＣブロックを１回送信する場合、制御部３１ｂは、データ生成部１から規定の回数分の補間前ＳＣブロックのデータシンボルを出力後に、多重部２３から１補間前ＳＣブロック分の多重シンボルを出力するような制御情報を生成して、出力部３２ｂへ出力する。
　なお、実施の形態１と同様、ゼロシンボルを含む補間前ＳＣブロックの長さ、すなわちシンボル数についてはＮD個に限定するものではなく、ＮD個より多く、または、ＮD個より少なくしてもよい。
　送信装置１０ｂの基本的な処理の流れについて説明する。図３０は、実施の形態２にかかる送信装置１０ｂがＳＣブロックを生成して出力する動作を示すフローチャートである。まず、送信装置１０ｂでは、データ生成部２１がデータシンボルを生成して出力し（ステップＳ１５１）、ゼロ生成部２２がゼロシンボルを生成して出力し（ステップＳ１５２）、多重部２３がデータ生成部２１から入力されたデータシンボルと、ゼロ生成部２２から入力されたゼロシンボルとを多重する（ステップＳ１５３）。データ生成部１は、データシンボルを生成して出力する（ステップＳ１５４）。出力制御部３ｂは、データ生成部１から入力されたデータシンボルまたは多重部２３から入力された多重シンボルを多重部５ｂへ出力する（ステップＳ１５５）。固定系列生成部４は、固定系列シンボルを生成して出力する（ステップＳ１５６）。多重部５ｂは、出力制御部３ｂから入力されたデータシンボルまたは多重シンボルと、固定系列生成部４から入力された固定系列シンボルとを多重する（ステップＳ１５７）。そして、送信装置１０ｂでは、ＤＦＴ部６が多重により生成された補間前ＳＣブロックを周波数領域の信号に変換するＤＦＴ処理を行い（ステップＳ１５８）、補間処理部７が補間処理を行い（ステップＳ１５９）、ＩＤＦＴ部８が時間領域の信号に変換するＩＤＦＴ処理を行う（ステップＳ１６０）。なお、各構成の詳細な動作については、各構成のフローチャートに基づく。
　なお、図２５に示す送信装置１０ｂの構成において、データ生成部１およびデータ生成部２１の２つのデータ生成部を備える構成にしているが、これに限定されるものではない。例えば、送信装置１０ｂが１つのデータ生成部で生成されたデータシンボルを蓄積するバッファを備え、バッファから、多重部２３へＸ個のデータシンボルを出力し、または出力制御部３ｂへＮD個のデータシンボルを出力するような構成にしても良い。
　送信装置１０ｂのハードウェア構成については、実施の形態１の送信装置１０，１０ａの構成と同様である。例えば、データ生成部２１はデータ生成部１と同様の構成であり、ゼロ生成部２２はゼロ生成部２と同様の構成であり、多重部２３および多重部５ｂは多重部５と同様の構成であり、出力制御部３ｂは出力制御部３と同様の構成である。
　以上説明したように、本実施の形態によれば、送信装置１０ｂは、データシンボルを含むＳＣブロック、および、データシンボルおよびゼロシンボルを含むＳＣブロックを生成する場合、ＤＦＴ処理、補間処理およびＩＤＦＴ処理前の補間前ＳＣブロックにおいて、データシンボルを含む補間前ＳＣブロック、および、データシンボルおよびゼロシンボルを含む補間前ＳＣブロックの同じ位置に固定系列シンボルを挿入することとした。これにより、送信する信号にゼロ区間を設定した場合でも、ＳＣブロック間の位相の不連続性が解消されるため、帯域外スペクトルの増加を抑制することができる。また、ゼロシンボルを含むＳＣブロックにデータシンボルを含むことで、実施の形態１と比較して、データシンボルを効率良く送信することができる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，２１　データ生成部、２，２２　ゼロ生成部、３，３ｂ，１２　出力制御部、４　固定系列生成部、５，５ｂ，２３　多重部、６　ＤＦＴ部、７　補間処理部、８　ＩＤＦＴ部、９　信号変換部、１０，１０ａ，１０ｂ　送信装置、１１　記憶部、３１，３１ｂ，１２１　制御部、３２，３２ｂ，１２２　出力部。

Claims (13)

  1. 　データシンボルを生成するデータ生成部と、
    　信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部と、
    　前記データシンボルおよび前記ゼロシンボルが入力され、出力するシンボルを制御する出力制御部と、
    　信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
    　前記固定系列シンボルを分割し、補間処理前のブロックである補間前ブロックにおいて、前記出力制御部から入力されたシンボルよりも前記補間前ブロックの先頭部分および後尾部分に、分割した固定系列シンボルを配置して前記補間前ブロックを生成する多重部と、
    　前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、補間処理後のブロックを出力する信号変換部と、
    　を備えることを特徴とする送信装置。
  2. 　前記多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で同じシンボル数にする、
    　ことを特徴とする請求項１に記載の送信装置。
  3. 　前記多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で異なるシンボル数にする、
    　ことを特徴とする請求項１に記載の送信装置。
  4. 　前記多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
    　ことを特徴とする請求項１，２または３に記載の送信装置。
  5. 　前記出力制御部は、定期的に前記ゼロシンボルを出力する、
    　ことを特徴とする請求項１から４のいずれか１つに記載の送信装置。
  6. 　データシンボルを生成するデータ生成部と、
    　信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
    　前記固定系列シンボルを分割し、補間処理前のブロックである補間前ブロックにおいて、前記データシンボルよりも前記補間前ブロックの先頭部分および後尾部分に、分割した固定系列シンボルを配置して前記補間前ブロックを生成する多重部と、
    　前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、補間処理後のブロックを出力する信号変換部と、
    　信号値がゼロ値のシンボルであるゼロシンボルよりブロックの先頭部分および後尾部分に分割した固定系列シンボルが配置されたブロックに、前記フーリエ変換処理、前記補間処理および前記逆フーリエ変換処理が施されたブロックと同じブロックを記憶する記憶部と、
    　前記逆フーリエ変換部から入力されたブロックまたは前記記憶部に記憶されているブロックの出力を制御する出力制御部と、
    　を備えることを特徴とする送信装置。
  7. 　前記多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
    　ことを特徴とする請求項６に記載の送信装置。
  8. 　前記出力制御部は、定期的に前記記憶部に記憶されているブロックを出力する、
    　ことを特徴とする請求項６または７に記載の送信装置。
  9. 　第１のデータシンボルを生成する第１のデータ生成部と、
    　信号値がゼロ値のシンボルであるゼロシンボルを生成するゼロ生成部と、
    　前記第１のデータシンボルと前記ゼロシンボルとを多重して多重シンボルを生成する第１の多重部と、
    　第２のデータシンボルを生成する第２のデータ生成部と、
    　前記第２のデータシンボルおよび前記多重シンボルが入力され、出力するシンボルを制御する出力制御部と、
    　信号値が固定系列からなる固定系列シンボルを生成する固定系列生成部と、
    　前記固定系列シンボルを分割し、補間処理前のブロックである補間前ブロックにおいて、前記出力制御部から入力されたシンボルよりも前記補間前ブロックの先頭部分および後尾部分に、分割した固定系列シンボルを配置して前記補間前ブロックを生成する第２の多重部と、
    　前記補間前ブロックにフーリエ変換処理、補間処理および逆フーリエ変換処理を行い、補間処理後のブロックを出力する信号変換部と、
    　を備えることを特徴とする送信装置。
  10. 　前記第２の多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で同じシンボル数にする、
    　ことを特徴とする請求項９に記載の送信装置。
  11. 　前記第２の多重部は、前記分割した固定系列シンボルのシンボル数を前記先頭部分および前記後尾部分で異なるシンボル数にする、
    　ことを特徴とする請求項９に記載の送信装置。
  12. 　前記第２の多重部は、前記補間前ブロックの先頭部分に分割した固定系列シンボルの後半部分を配置し、前記補間前ブロックの後尾部分に分割した固定系列シンボルの前半部分を配置する、
    　ことを特徴とする請求項９，１０または１１に記載の送信装置。
  13. 　前記出力制御部は、定期的に前記多重シンボルを出力する、
    　ことを特徴とする請求項９から１２のいずれか１つに記載の送信装置。
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