JP6391533B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、放熱領域に面するベース板を有する半導体装置に関するものである。

半導体装置には、搭載された半導体素子から生じる熱を除去するための冷却器が設けられる場合がある。特に、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｉｔｏｒ）、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、パワーダイオードなどの電力用半導体素子を有する電力用半導体装置（パワーモジュール）は、発熱量が大きいために冷却器を必要とする場合が多い。

一般的な冷却器として、たとえば冷却フィンがある。冷却フィンはパワーモジュールに熱拡散用のグリスを用いて取り付けることができる。また近年、熱抵抗を低減させる目的で、パワーモジュールのベース板に、グリスを用いずに冷却フィンを直接に設けることも行われている。たとえば特開２０１５−５３３１８号公報によれば、半導体素子が上面に搭載されたベース板の下面に冷却フィンが配置される。各冷却フィンは、ベース板の下面から下方に突出するように、予め定められた間隔をあけて配置されている。冷却フィンは、たとえば、高熱伝導率の金属で形成され、放熱効果を高めることができるようになっている。

冷却器を冷媒がどのように流れるかは、冷却器の性能に大きな影響を及ぼす。よって冷媒の流れを制御する技術が数多く検討されている。以下、２つの技術を例示する。

特開２０１４−３９０２２号公報によれば、パワーモジュールが収納されたコントロールボックスは、冷却器を有する。冷却器は、コントロールボックスの筐体の底部に形成された溝部と、この溝部を覆うカバーとを有する。溝部とカバーとの間には、冷却用液体が導入される流体流路が形成される。なお冷却器は、筐体の底部と別体に構成されていてもよい。

特開平５−２９９５４９号公報によれば、冷却装置において、箱体の底面の対角線方向と平行にフィンが設けられ、流体が各フィン間を同時に多量に通過できるよう、冷却装置の流路断面積が最大限に大きくされる。また、流路の曲折角度が小さくなり、流路内直交流れが防止されるので、流路の圧力損失を小さく抑えることができる。この結果、流路の圧力損失が減少し、流体の流量を増大させることができて、冷却装置の伝熱性能が向上し、冷却装置の入口と出口との温度差を小さくでき、伝熱面の温度分布を均一化できる。また、フィンの長いところはフィン間のフィン間隙を小さく、フィンの短いところは、相対的に大きくすることによって、各フィン間流路の圧力損失を調整し、流路内の流体流量分布を調整して、冷却面の温度分布を均一化できる。

特開２０１５−５３３１８号公報 特開２０１４−３９０２２号公報 特開平５−２９９５４９号公報

特開２０１４−３９０２２号公報の技術において、冷却器は、コントローラの筐体の底部およびカバーによって構成されるか、あるいは、筐体の底部と別体に構成される。よって、冷媒の流速および圧損などを制御するための構造は、筐体の底部、または、筐体の底部に取り付けられる部材のいずれかに形成される。筐体は半導体素子が搭載された基板に比してかなり大きく、このため流路を制御するための構造をその底部に形成するための加工が行いにくい。またこの加工が筐体とは別の部材に対して行われる場合、この部材と筐体とのはめ合いの加工精度との関係で、流路における流速および圧損などに製造ばらつきが生じやすい。このような製造ばらつきを防ぐには、より高度な加工技術が必要となってしまう。

特開平５−２９９５４９号公報の技術は、冷媒の流路を箱体の底面の対角線方向に平行に設けなければならないという構造上の制限を有する。このため、冷却器の、冷媒の入口部および出口部を含めた全体構造が複雑になりやすい。

本発明は以上のような課題を解決するためになされたものであり、その目的は、半導体素子からの熱を効率的に除去することができるように冷媒の流れを制御することができ、かつ容易に製造され得る半導体装置を提供することである。

本発明の半導体装置は、冷却されるための放熱領域を有し、平面レイアウトにおいて、第１の素子実装範囲と、第２の素子実装範囲と、第１の素子実装範囲および第２の素子実装範囲の間の離間範囲とを有するものである。半導体装置は、基板と、少なくとも１つの第１の半導体素子と、少なくとも１つの第２の半導体素子と、ベース板と、複数の突出部とを有する。基板は、第１の素子実装範囲と離間範囲と第２の素子実装範囲とにまたがる第１の面と、第１の面と反対の第２の面とを有する。第１の半導体素子は第１の素子実装範囲において基板の第１の面上に実装されている。第２の半導体素子は第２の素子実装範囲において基板の第１の面上に実装されている。ベース板は、第１の素子実装範囲と離間範囲と第２の素子実装範囲とにまたがり第２の面に接合された第３の面と、第３の面と反対の、放熱領域に面する第４の面とを有する。突出部は、ベース板の第４の面に固定されており、第４の面から放熱領域中に突出している。断面視において放熱領域は、第１の素子実装範囲内の第１の断面領域と、第２の素子実装範囲内の第２の断面領域と、離間範囲内の第３の断面領域とを有する。第１の断面領域および第２の断面領域において突出部が占める割合に比して、第３の断面領域において突出部が占める割合の方が大きい。

本発明によれば、第１の断面領域および第２の断面領域において突出部が占める割合に比して、第３の断面領域において突出部が占める割合の方が大きい。この構成により冷媒の流れが制御されることで、第３の断面領域に比して第１の断面領域および第２の断面領域における冷却が促進される。よって第１の断面領域および第２の断面領域のそれぞれにより第１の半導体素子および第２の半導体素子からの熱が効率的に除去される。また突出部はベース板上に形成されるものであることから、ベース板に取り付けられる冷媒ジャケット上に形成される場合に比して、容易に形成することができる。以上のように本半導体装置は、半導体素子からの熱を効率的に除去することができるように冷媒の流れを制御することができ、かつ容易に製造され得る。

本発明の実施の形態１における、冷媒ジャケットが設けられた半導体装置の構成を概略的に示す断面図である。 図１の線ＩＩ−ＩＩに沿う断面図である。 本発明の実施の形態１における、冷媒ジャケットが設けられる前の半導体装置の構成を概略的に示す断面図である。 図３の概略上面図である。 図３の構成の寸法を説明ための図である。 流路幅と流速との関係を説明するグラフ図である。 比較例の半導体装置の、図２に対応する視野での概略断面図である。 本発明の実施の形態２における半導体装置の、図２に対応する視野での概略断面図である。 本発明の実施の形態３における半導体装置の、図２に対応する視野での概略断面図である。 図９の変形例を示す概略断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す上面図である。 参考例の半導体装置の構成を概略的に示す上面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜実施の形態１＞
図１および図２を参照して、冷媒ジャケット付パワーモジュール２０１（半導体装置）は、パワーモジュール１０１（半導体装置）と、冷媒ジャケット１０とを有する。冷媒ジャケット１０は、後述するベース板１に固定されている。冷媒ジャケット１０は、ベース板１との間に冷媒の流路ＦＬを設けるものである。パワーモジュール１０１は、流路ＦＬに沿って流れる冷媒によって冷却されるための放熱領域ＲＲを有する。放熱領域ＲＲは、断面視（図１）における冷媒の流路ＦＬの断面領域である。

さらに図３および図４を参照して、パワーモジュール１０１は平面レイアウト（図４の視野における２次元的なレイアウト）において、素子実装範囲ＭＴ１（第１の素子実装範囲）と、素子実装範囲ＭＴ２（第２の素子実装範囲）と、素子実装範囲ＭＴ１およびＭＴ２の間の離間範囲ＭＴ０とを有するものである。パワーモジュール１０１は、絶縁基板２（基板）と、半導体素子ＥＬ１（第１の半導体素子）と、半導体素子ＥＬ２（第２の半導体素子）と、ベース板１と、複数の突出部７０と、Ｐ電極端子４と、Ｎ電極端子５と、ボンディングワイヤ２１とを有する。

絶縁基板２は、面Ｓ１（第１の面）と、面Ｓ１と反対の面Ｓ２（第２の面）とを有する。面Ｓ１は、素子実装範囲ＭＴ１と、離間範囲ＭＴ０と、素子実装範囲ＭＴ２とにまたがっている。絶縁基板２は、絶縁体からなる絶縁板２ｉと、導体からなる導体パターン２ｐおよび２ｑとを有する。導体パターン２ｐおよび２ｑの各々は絶縁板２ｉ上に設けられている。導体パターン２ｐは、パワーモジュール１０１の回路パターンを成している。導体パターン２ｑは、パワーモジュール１０１の回路パターンを成す必要はなく、べたパターンであってもよい。導体パターン２ｐおよび２ｑのそれぞれは、面Ｓ１およびＳ２に配置されている。導体パターン２ｐおよび２ｑの材料は、たとえばアルミニウムまたは銅である。

半導体素子ＥＬ１は素子実装範囲ＭＴ１において、絶縁基板２の面Ｓ１上、すなわち導体パターン２ｐ上、に実装されている。半導体素子ＥＬ２は素子実装範囲ＭＴ２において、絶縁基板２の面Ｓ１上、すなわち導体パターン２ｐ上、に実装されている。半導体素子ＥＬ１およびＥＬ２は離間範囲ＭＴ０の外に位置している。

半導体素子ＥＬ１は、ＩＧＢＴ素子３１と、ダイオード素子９１とを有する。ＩＧＢＴ素子３１は半導体スイッチング素子である。ダイオード素子９１は、この半導体スイッチング素子に電気的に逆並列に接続された還流ダイオード素子である。半導体素子ＥＬ２は、ＩＧＢＴ素子３２と、ダイオード素子９２とを有する。ＩＧＢＴ素子３２は半導体スイッチング素子である。ダイオード素子９２は、この半導体スイッチング素子に電気的に逆並列に接続された還流ダイオード素子である。なお図示されていないが、ＩＧＢＴ素子３１および３２の各々は、面Ｓ１に接続されたコレクタ電極と、コレクタ電極と反対に設けられたエミッタ電極およびゲート電極とを有する。またダイオード素子９１および９２の各々は、面Ｓ１に接続されたカソード電極と、カソード電極と反対のアノード電極とを有する。ＩＧＢＴ素子３１のコレクタ電極と、ダイオード素子９１のカソード電極とは、導体パターン２ｐによって互いに電気的に接続されている。ＩＧＢＴ素子３１のエミッタ電極と、ダイオード素子９１のアノード電極とは、ボンディングワイヤ２１によって互いに電気的に接続されている。ＩＧＢＴ素子３２のコレクタ電極と、ダイオード素子９２のカソード電極とは、導体パターン２ｐによって互いに電気的に接続されている。ＩＧＢＴ素子３２のエミッタ電極と、ダイオード素子９２のアノード電極とは、ボンディングワイヤ２１によって互いに電気的に接続されている。

Ｐ電極端子４の各々は、絶縁基板２の面Ｓ１上、すなわち導体パターン２ｐ上、に設けられている。Ｐ電極端子４，４のそれぞれは、導体パターン２ｐによってＩＧＢＴ素子３１，３２のコレクタ電極と接続されている。Ｎ電極端子５の各々は、絶縁基板２の面Ｓ１上、すなわち導体パターン２ｐ上、に設けられている。導体パターン２ｐのうちＮ電極端子５，５のそれぞれが設けられた部分は、ボンディングワイヤ２１を介してダイオード素子９１，９２のアノード電極と接続されている。

ベース板１は、面Ｓ３（第３の面）と、面Ｓ３と反対の、放熱領域ＲＲに面する面Ｓ４（第４の面）とを有する。面Ｓ３は、素子実装範囲ＭＴ１と、離間範囲ＭＴ０と、素子実装範囲ＭＴ２とにまたがっている。面Ｓ３は面Ｓ２に接合されている。

突出部７０は、ベース板１の面Ｓ４に直接固定されており、面Ｓ４から放熱領域ＲＲ中に突出している。突出部７０の各々は、その形成を容易とするために、または再資源化を容易とするために、同じ材料からなることが好ましい。ベース板１は典型的には平板形状を有する。その場合は、ベース板１が複雑な形状を有する場合に比して、突出部７０が設けられたベース板１をより容易に製造することができる。

断面視（図３）において放熱領域ＲＲは、素子実装範囲ＭＴ１内の断面領域ＣＲ１（第１の断面領域）と、素子実装範囲ＭＴ２内の断面領域ＣＲ２（第２の断面領域）と、離間範囲ＭＴ０内の断面領域ＣＲ３（第３の断面領域）とを有する。本実施の形態においては、突出部７０は、少なくとも素子実装範囲ＭＴ１およびＭＴ２内に位置する実装範囲突出部７１と、離間範囲ＭＴ０内に位置する離間範囲突出部７５とを含む。実装範囲突出部７１は、離間範囲ＭＴ０内に位置するものを含んでもよい。実装範囲突出部７１は、一般的に用いられる冷却フィンであることが好ましく、たとえば、図２および図３に示すようなピン形状を有する複数のピンフィンである。離間範囲突出部７５は、図２および図３に示すように、１つの突出部のみから構成されていてもよい。

断面視において、離間範囲突出部７５は、実装範囲突出部７１の幅寸法に比して大きい幅寸法Ｗ（図５）を有する。これにより、断面領域ＣＲ１およびＣＲ２において突出部７０が占める割合に比して、断面領域ＣＲ３において突出部７０が占める割合の方が大きい。

離間範囲ＭＴ０の幅寸法Ｂに比して幅寸法Ｗは小さいことが好ましい。言い換えれば、離間範囲突出部７５は離間範囲ＭＴ０内かつ素子実装範囲ＭＴ１およびＭＴ２外に配置されることが好ましい。放熱領域ＲＲが幅寸法Ａおよび高さ寸法Ｈ（図５）を有する場合、放熱領域ＲＲの流路断面積Ｓは、比較的小さい幅寸法を有する実装範囲突出部７１の存在を無視すれば、Ｓ＝Ａ×Ｈ−Ｗ×Ｈで表される。高さ寸法Ｈおよび幅寸法Ｗは、流路断面積Ｓと、冷媒の流速および圧損との関係を考慮して定められる。なお流速は、図６に示すように、流路幅Ａ−Ｗに対して反比例する。

比較例の冷媒ジャケット付パワーモジュール２００（図７）は、本実施の形態の冷媒ジャケット付パワーモジュール２０１（図２）と異なり、素子実装範囲ＭＴ１およびＭＴ２と、離間範囲ＭＴ０との各々において、突出部７０Ｚが同様に配置されている。この場合、流路断面積が大きいために十分な流速を確保しにくく、また流速および圧損のばらつきが大きい。この問題は冷媒流量を上昇させることで軽減されるが、実際のアプリケーションにおいては冷媒流量に制限がある。これに対して本実施の形態（図２）においては、実装範囲突出部７１の間に離間範囲突出部７５を設けることにより、冷媒の流路が限定される。これにより、冷媒流量を上昇させることなく冷媒の流速を確保することができ、また流速および圧損のばらつきが小さくなる。

本実施の形態によれば、断面領域ＣＲ１およびＣＲ２において突出部７０が占める割合に比して、断面領域ＣＲ３において突出部７０が占める割合の方が大きい。この構成により冷媒の流れが制御されることで、断面領域ＣＲ３に比して断面領域ＣＲ１およびＣＲ２における冷却が促進される。よって断面領域ＣＲ１およびＣＲ２のそれぞれにより半導体素子ＥＬ１およびＥＬ２からの熱が効率的に除去される。なお、断面領域ＣＲ３を含む離間範囲ＭＴ０は、発熱源としての半導体素子ＥＬ１およびＥＬ２を有していないので、冷却される必要性が小さい。言い換えれば、断面領域ＣＲ１およびＣＲ２に比して断面領域ＣＲ３における冷却が抑制されることによる熱抵抗への悪影響はほとんどない。

また突出部７０は、冷媒ジャケット１０上ではなくベース板１上に形成される。これにより、冷媒ジャケット１０上に形成される場合に比して突出部を容易に形成することができる。

以上のように本実施の形態のパワーモジュール１０１は、半導体素子ＥＬ１およびＥＬ２からの熱を効率的に除去することができるように冷媒の流れを制御することができ、かつ容易に製造され得る。冷却が効率化されることにより、冷却系において省エネルギー化を進めることができる。また製造が容易とされることにより、製造歩留まりを高めることができる。

突出部７０は、冷媒ジャケット１０上ではなくベース板１上に形成される。これにより、冷媒ジャケット１０上に形成される場合に比して、突出部の形成が容易となるので製造コストを低減することができる。また冷媒ジャケット１０の構成が半導体素子ＥＬ１およびＥＬ２の配置に依存しないので、異なる種類のパワーモジュール間で冷媒ジャケットの設計を共通化しやすくなる。

ベース板１自体が冷却器を部分的に構成することより、別体に構成された冷却器をベース板１へグリスなどによって取り付ける場合に比して、熱抵抗を小さくすることができる。また冷却器を含めた半導体装置の大きさをより小さくすることができる。

突出部７０の構成を別の観点から見ると、平面レイアウト（図２）において、素子実装範囲ＭＴ１およびＭＴ２において突出部７０が占める割合に比して、離間範囲ＭＴ０において突出部７０が占める割合の方が大きい。これにより、離間範囲ＭＴ０に比して素子実装範囲ＭＴ１およびＭＴ２における冷却が促進される。よって素子実装範囲ＭＴ１およびＭＴ２のそれぞれにおいて半導体素子ＥＬ１およびＥＬ２からの熱が効率的に除去される。

なお本実施の形態においては半導体素子ＥＬ１がＩＧＢＴ素子３１およびダイオード素子９１から構成されるが、半導体素子ＥＬ１は他の種類の素子から構成されてもよい。また半導体素子ＥＬ１を構成する素子の数は任意であり、１つのみであってもよい。半導体素子ＥＬ２についても同様である。

＜実施の形態２＞
図８を参照して、本実施の形態の冷媒ジャケット付パワーモジュール２０２（半導体装置）においては、突出部７０は、離間範囲突出部７５（図２）に代わり、離間範囲ＭＴ０内に位置する離間範囲突出部７６を含む。離間範囲突出部７６には、波形を有する側面が設けられている。離間範囲ＭＴ０において側面のそれぞれは素子実装範囲ＭＴ１およびＭＴ２の方を向いている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、突出部７０は、波形を有する側面が設けられた離間範囲突出部７６を含む。これにより突出部７０による熱伝達が促進される。よって突出部７０による冷却能力が高められる。

＜実施の形態３＞
図９を参照して、本実施の形態の冷媒ジャケット付パワーモジュール２０３（半導体装置）においては、突出部７０は、各々が円柱形状を有する複数のピンフィンである。平面レイアウト（図９の視野における２次元的なレイアウト）において、素子実装範囲ＭＴ１およびＭＴ２において突出部７０が占める割合に比して、離間範囲ＭＴ０において突出部７０が占める割合の方が大きい。

具体的には、突出部７０はピンフィン７１ｐおよび７２ｐを有する。平面レイアウトにおいて、ピンフィン７１ｐは、少なくとも素子実装範囲ＭＴ１およびＭＴ２に位置しており、ピンフィン７２ｐは離間範囲ＭＴ０に位置している。ピンフィン７１ｐの直径に比して、ピンフィン７２ｐの直径の方が大きい。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態においても、実施の形態１と同様に、断面領域ＣＲ１およびＣＲ２（図３）において突出部７０が占める割合に比して、断面領域ＣＲ３において突出部７０が占める割合の方を大きくすることができる。これにより実施の形態１と同様の効果が得られる。

突出部７０の構成を別の観点から見ると、平面レイアウトにおいて、素子実装範囲ＭＴ１およびＭＴ２において突出部７０が占める割合に比して、離間範囲ＭＴ０において突出部７０が占める割合の方が大きい。これにより、離間範囲ＭＴ０に比して素子実装範囲ＭＴ１およびＭＴ２における冷却が促進される。よって素子実装範囲ＭＴ１およびＭＴ２のそれぞれにおいて半導体素子ＥＬ１およびＥＬ２からの熱が効率的に除去される。

またピンフィン７１ｐの直径に比して、ピンフィン７２ｐの直径の方が大きい。これにより、平面レイアウトにおいて、素子実装範囲ＭＴ１，ＭＴ２および離間範囲ＭＴ０の各々において突出部７０が占める割合を、ピンフィン７１ｐおよび７２ｐの各々の直径によって調整することができる。

なお突出部７０の各々は、必ずしも円柱形状を有する必要はなく、たとえば角柱形状または短冊形状など他の形状を有してもよい。この場合、上述した直径に関する条件に代わり、最大寸法（たとえば角柱形状においては対角線に沿った寸法）に関する条件が考慮されればよい。またピンフィン７１ｐの形状とピンフィン７２ｐの形状とが互いに相違してもよい。

上記のようにピンフィンの最大寸法が設定されることの代わりに、またはそのことと共に、平面レイアウトにおいて、素子実装範囲ＭＴ１およびＭＴ２における単位面積当たりのピンフィンの数に比して、離間範囲ＭＴ０における単位面積当たりのピンフィンの数の方が多くされてもよい。これにより、平面レイアウトにおいて、素子実装範囲ＭＴ１、素子実装範囲ＭＴ２および離間範囲ＭＴ０の各々において突出部７０が占める割合を、単位面積当たりのピンフィンの数によって調整することができる。

また、ピンフィン７１ｐの直径に比してピンフィン７２ｐの直径の方を小さくしつつも、単位面積当たりのピンフィン７２ｐの数を多くすることで、素子実装範囲ＭＴ１およびＭＴ２において突出部７０が占める割合に比して離間範囲ＭＴ０において突出部７０が占める割合の方が大きくされてもよい。

図１０を参照して、変形例の冷媒ジャケット付パワーモジュール２０３ａ（半導体装置）においては、相対的に大きな直径を有するピンフィン７２ｐが、離間範囲ＭＴ０だけでなく、素子実装範囲ＭＴ１およびＭＴ２にも配置されている。これにより素子実装範囲ＭＴ１およびＭＴ２において、流路ＦＬを調整することができる。具体的には、素子実装範囲ＭＴ１には流路ＦＬの上流にピンフィン７２ｐが配置され、素子実装範囲ＭＴ２には流路ＦＬの下流にピンフィン７２ｐが配置されている。

＜実施の形態４＞
図１１を参照して、本実施の形態のパワーモジュール１０４（半導体装置）は、３相インバータ装置であり、各相に対応して半導体素子ＥＬ１〜ＥＬ３を有する。

半導体素子ＥＬ１は、絶縁基板２の面Ｓ１上において、ＩＧＢＴ素子３１ａ（第１の素子）と、ダイオード素子９１ａ（第２の素子）と、ダイオード素子９１ｂ（第３の素子）と、ＩＧＢＴ素子３１ｂ（第４の素子）とを有する。このように、第１および第４の素子はＩＧＢＴ素子（第１の種類の素子）であり、第２および第３の素子はダイオード素子（第１の種類と異なる第２の種類の素子）である。ダイオード素子９１ａは、ＩＧＢＴ素子３１ａに電気的に逆並列に接続された還流ダイオード素子である。ダイオード素子９１ｂは、ＩＧＢＴ素子３１ｂに電気的に逆並列に接続された還流ダイオード素子である。ダイオード素子９１ａは、第１の方向（図９における横方向）においてＩＧＢＴ素子３１ａと隣り合っている。ダイオード素子９１ｂは、第１の方向と交差する第２の方向（図９における縦方向）においてＩＧＢＴ素子３１ａと隣り合っている。ＩＧＢＴ素子３１ｂは、第１の方向においてダイオード素子９１ｂと隣り合い、かつ第２の方向においてダイオード素子９１ａと隣り合っている。

本実施の形態においては、半導体素子ＥＬ２およびＥＬ３の各々も半導体素子ＥＬ１と同様の構成を有する。具体的には、半導体素子ＥＬ２は、絶縁基板２の面Ｓ１上において、ＩＧＢＴ素子３２ａと、ダイオード素子９２ａと、ダイオード素子９２ｂと、ＩＧＢＴ素子３２ｂとを有する。また半導体素子ＥＬ３は、絶縁基板２の面Ｓ１上において、ＩＧＢＴ素子３３ａと、ダイオード素子９３ａと、ダイオード素子９３ｂと、ＩＧＢＴ素子３３ｂとを有する。

なお、上記以外の構成については、上述した実施の形態１〜３のいずれかの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

パワーモジュール１０４が３相インバータ装置としてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）に従い高速動作する際、還流ダイオード素子としてのダイオード素子９１ａ，９１ｂ，９２ａ，９２ｂ，９３ａ，９３ｂの各々に比して、ＩＧＢＴ素子３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂの各々における電力損失の方が大きい。このためダイオード素子９１ａ，９１ｂ，９２ａ，９２ｂ，９３ａ，９３ｂの各々からの発熱量に比して、ＩＧＢＴ素子３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂの各々からの発熱量の方が多い。

上記第１の方向に対応する流入方向ＩＦに沿って冷媒が導入される場合、素子実装範囲ＭＴ１の一方側（図１１における左側）においては、第１の方向（図１１における縦方向）に沿って流れる冷媒は、上流のＩＧＢＴ素子３１ａを冷却した後、下流のダイオード素子９１ｂを冷却する。また素子実装範囲ＭＴ１の他方側（図１１における右側）においては、冷媒は、上流のダイオード素子９１ａを冷却した後、下流のＩＧＢＴ素子３１ｂを冷却する。このように、いずれの側の冷媒の流れにおいても、ＩＧＢＴ素子およびダイオード素子の各々が１回ずつ冷却される。これにより、いずれの側も比較的均一に冷却される。よって、特に冷却を要するＩＧＢＴ素子３１ａおよび３１ｂの冷却をおおよそ均一に行うことができる。

参考例のパワーモジュール１００（図１２）においては、素子実装範囲ＭＴ１の一方側（図１２における左側）においては、第１の方向（図１２における縦方向）に沿って流れる冷媒は、上流のダイオード素子９１ａを冷却した後、下流のダイオード素子９１ｂを冷却する。また素子実装範囲ＭＴ１の他方側（図１２における右側）においては、冷媒は、上流のＩＧＢＴ素子３１ａを冷却した後、下流のＩＧＢＴ素子３１ｂを冷却する。このように、左側の冷媒の流れにおいてはＩＧＢＴ素子が冷却されない一方で、右側の冷媒の流れにおいてはＩＧＢＴ素子が２回冷却される。この結果、右側における冷却が不十分となりやすい。具体的には、上流のＩＧＢＴ素子３１ａが十分に冷却される一方で、その下流に位置するＩＧＢＴ素子３１ｂの冷却が不十分となりやすい。言い換えれば、ＩＧＢＴ素子３１ａおよび３１ｂの冷却が不均一となりやすい。

なお、本実施の形態においてはインバータ装置が３相用であるが、インバータ装置の相の数は任意である。また半導体装置はインバータ装置に限定されるものではなく、他の電力用半導体装置であってもよい。

上記各実施の形態においては特に電力用半導体装置について説明したが、半導体装置は、冷媒の流れを用いて冷却される、電力用半導体装置以外の半導体装置であってもよい。

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

Ｓ１〜Ｓ４ 面（第１〜第４の面）、ＩＦ 流入方向、ＦＬ 流路、ＥＬ１ 半導体素子（第１の半導体素子）、ＥＬ２ 半導体素子（第２の半導体素子）、ＥＬ３ 半導体素子、ＣＲ１ 断面領域（第１の断面領域）、ＣＲ２ 断面領域（第２の断面領域）、ＣＲ３ 断面領域、ＭＴ０ 離間範囲、ＭＴ１ 素子実装範囲（第１の素子実装範囲）、ＭＴ２ 素子実装範囲（第２の素子実装範囲）、ＲＲ 放熱領域、１ ベース板、２ 絶縁基板（基板）、２ｉ 絶縁板、２ｐ，２ｑ 導体パターン、４ Ｐ電極端子、５ Ｎ電極端子、１０ 冷媒ジャケット、２１ ボンディングワイヤ、３１，３１ａ，３１ｂ，３２，３２ａ，３２ｂ，３３ａ，３３ｂ ＩＧＢＴ素子、７０ 突出部、７１ 実装範囲突出部、７１ｐ，７２ｐ ピンフィン、７５，７６ 離間範囲突出部、９１，９１ａ，９１ｂ，９２，９２ａ，９２ｂ，９３ａ，９３ｂ ダイオード素子、１０１，１０４ パワーモジュール（半導体装置）、２０１〜２０３，２０３ａ 冷媒ジャケット付パワーモジュール（半導体装置）。

Claims (8)

1. 冷却されるための放熱領域を有し、平面レイアウトにおいて、第１の素子実装範囲と、第２の素子実装範囲と、前記第１の素子実装範囲および前記第２の素子実装範囲の間の離間範囲とを有する半導体装置であって、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがる第１の面と、前記第１の面と反対の第２の面とを有する基板と、
   前記第１の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第１の半導体素子と、
   前記第２の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第２の半導体素子と、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがり前記第２の面に接合された第３の面と、前記第３の面と反対の、前記放熱領域に面する第４の面とを有するベース板と、
   前記ベース板の前記第４の面に固定され、前記第４の面から前記放熱領域中に突出する複数の突出部と、
   を備え、断面視において前記放熱領域は、前記第１の素子実装範囲内の第１の断面領域と、前記第２の素子実装範囲内の第２の断面領域と、前記離間範囲内の第３の断面領域とを有し、前記第１の断面領域および前記第２の断面領域において前記突出部が占める割合に比して、前記第３の断面領域において前記突出部が占める割合の方が大きく、
   前記突出部は、前記離間範囲内に位置する離間範囲突出部を含み、前記離間範囲突出部には、波形を有する側面が設けられている、半導体装置。
2. 冷却されるための放熱領域を有し、平面レイアウトにおいて、第１の素子実装範囲と、第２の素子実装範囲と、前記第１の素子実装範囲および前記第２の素子実装範囲の間の離間範囲とを有する半導体装置であって、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがる第１の面と、前記第１の面と反対の第２の面とを有する基板と、
   前記第１の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第１の半導体素子と、
   前記第２の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第２の半導体素子と、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがり前記第２の面に接合された第３の面と、前記第３の面と反対の、前記放熱領域に面する第４の面とを有するベース板と、
   前記ベース板の前記第４の面に固定され、前記第４の面から前記放熱領域中に突出する複数の突出部と、
   を備え、断面視において前記放熱領域は、前記第１の素子実装範囲内の第１の断面領域と、前記第２の素子実装範囲内の第２の断面領域と、前記離間範囲内の第３の断面領域とを有し、前記第１の断面領域および前記第２の断面領域において前記突出部が占める割合に比して、前記第３の断面領域において前記突出部が占める割合の方が大きく、
   平面レイアウトにおいて、前記第１の素子実装範囲および前記第２の素子実装範囲において前記突出部が占める割合に比して、前記離間範囲において前記突出部が占める割合の方が大きく、
   前記突出部は複数のピンフィンであり、
   平面レイアウトにおいて、前記第１の素子実装範囲および前記第２の素子実装範囲における単位面積当たりの前記ピンフィンの数に比して、前記離間範囲における単位面積当たりの前記ピンフィンの数の方が多い、半導体装置。
3. 冷却されるための放熱領域を有し、平面レイアウトにおいて、第１の素子実装範囲と、第２の素子実装範囲と、前記第１の素子実装範囲および前記第２の素子実装範囲の間の離間範囲とを有する半導体装置であって、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがる第１の面と、前記第１の面と反対の第２の面とを有する基板と、
   前記第１の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第１の半導体素子と、
   前記第２の素子実装範囲において前記基板の前記第１の面上に実装された少なくとも１つの第２の半導体素子と、
   前記第１の素子実装範囲と前記離間範囲と前記第２の素子実装範囲とにまたがり前記第２の面に接合された第３の面と、前記第３の面と反対の、前記放熱領域に面する第４の面とを有するベース板と、
   前記ベース板の前記第４の面に固定され、前記第４の面から前記放熱領域中に突出する複数の突出部と、
   を備え、断面視において前記放熱領域は、前記第１の素子実装範囲内の第１の断面領域と、前記第２の素子実装範囲内の第２の断面領域と、前記離間範囲内の第３の断面領域とを有し、前記第１の断面領域および前記第２の断面領域において前記突出部が占める割合に比して、前記第３の断面領域において前記突出部が占める割合の方が大きく、
   平面レイアウトにおいて、前記第１の素子実装範囲および前記第２の素子実装範囲において前記突出部が占める割合に比して、前記離間範囲において前記突出部が占める割合の方が大きく、
   前記突出部は複数のピンフィンであり、
   平面レイアウトにおいて、前記第１の素子実装範囲および前記第２の素子実装範囲に位置するピンフィンの最大寸法に比して、前記離間範囲に位置するピンフィンの最大寸法の方が大きい、半導体装置。
4. 前記突出部の各々は同じ材料からなる、請求項１から３のいずれか１項に記載の半導体装置。
5. 前記少なくとも１つの第１の半導体素子は、前記基板の前記第１の面上において、
   第１の素子と、
   第１の方向において前記第１の素子と隣り合う第２の素子と、
   前記第１の方向と交差する第２の方向において前記第１の素子と隣り合う第３の素子と、
   前記第１の方向において前記第３の素子と隣り合いかつ前記第２の方向において前記第２の素子と隣り合う第４の素子と、
   を含み、
   前記第１の素子および前記第４の素子は第１の種類の素子であり、前記第２の素子および前記第３の素子は前記第１の種類と異なる第２の種類の素子である、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記ベース板は平板形状を有する、請求項１から５のいずれか１項に記載の半導体装置。
7. 前記断面視における前記放熱領域は、冷媒の流路の断面領域である、請求項１から６のいずれか１項に記載の半導体装置。
8. 前記ベース板に固定され、前記ベース板との間に前記流路を設ける冷媒ジャケットをさらに備える、請求項７に記載の半導体装置。

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