JP6361896B2 - マイクロフォンアセンブリおよびマイクロフォンアセンブリを製造する方法 - Google Patents

Description

本発明は、マイクロフォンアセンブリおよびマイクロフォンアセンブリを製造する方法に関する。

本発明によるマイクロフォンアセンブリは、１つのＭＥＭＳ（micro-electromechanical system）デュアルバックプレートマイクロフォンを備える。本ＭＥＭＳデュアルバックプレートマイクロフォンは、差動信号を供給するように構成されている。差動信号伝送は、一対の２つの経路での２つの相補信号を用いて電気的に情報を伝達する方法である。外部からの干渉は、これら両方の経路に共に作用し、情報はこれらの信号間の差によってのみ送信されるので、この技術は、唯１つの信号を用いた場合と比べてノイズ耐性を改善するものである。

差動マイクロフォンアセンブリの同相信号除去比（ＣＭＲＲ）は、必要な差動信号に対する、上記の両方の信号経路に共通な不要な入力信号の除去の比である。本差動マイクロフォンアセンブリにおけるＣＭＲＲを大きくするため、これらの信号間の差動利得が極大化されかつ同相利得は極小化されなければならない。

本発明の目的は、出力信号の品質が改善されるマイクロフォンアセンブリを提供することである。さらに本発明の目的は、このようなマイクロフォンアセンブリを製造する方法を提供することである。

この目的は本願請求項１に記載のマイクロフォンアセンブリにより解決さる。さらに上記の第２の目的は、第２の独立請求項に記載の方法により解決される。

差動出力信号を供給するように構成された１つのＭＥＭＳデュアルバックプレートマイクロフォンと、この差動出力信号を受信するように構成された１つの差動増幅器を備える１つのＡＳＩＣ（application-specific integrated circuit）と、このＭＥＭＳデュアルバックプレートマイクロフォンおよび／またはこのＡＳＩＣの設定を調整するように構成された１つの制御素子とを備える、１つのマイクロフォンアセンブリが提供される。

本発明によるマイクロフォンアセンブリは、製造バラつきを補正することを可能とする。上記の制御素子は、いかなるバラつきもイコライズすることができるように、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよび／または上記のＡＳＩＣの設定を調整することができる。

この観点から、「ＭＥＭＳデュアルバックプレートマイクロフォンおよび／またはＡＳＩＣの設定」なる用語は、このＭＥＭＳデュアルバックプレートマイクロフォンおよび／またはＡＳＩＣの素子の少なくとも１つのパラメータの設定に関するものである。このようなパラメータの例は、メンブレンあるいは上記のバックプレート（複数）の１つに印加される電圧、上記のＡＳＩＣのキャパシタのキャパシタンスまたは上記の差動増幅器の利得設定である。

これらのパラメータの１つを設定することによって、上記の制御素子は、本マイクロフォンアセンブリの特性に影響を与えることができる。こうして上記の制御素子は、本マイクロフォンアセンブリの特性が改善されるように、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよび／または上記のＡＳＩＣの設定を調整することができる。具体的には、上記の制御素子は、出力信号の品質が最適化されるように、この設定を調整することができる。この出力信号は、バランス信号であってよい。この場合、この出力信号の品質は、たとえばこの出力信号のバランシングに関して最適化することができる。

全体として、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよびＡＳＩＣは、このＭＥＭＳデュアルバックプレートマイクロフォンおよびＡＳＩＣの製造におけるプロセス変動のため、完全に対称には製造することができない。上記のＭＥＭＳデュアルバックプレートマイクロフォンは、２つの相補出力信号からなる差動出力信号を供給するように構成されている。しかしながら上述のプロセス変動のために、これら２つの信号は完全には相補的とはならず、さらにこれら２つの信号は、異なって処理され得るので、本マイクロフォンアセンブリの出力が劣化する結果となってしまう。

上記の制御素子は、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよび／または上記のＡＳＩＣの設定を調整することが可能となっており、このＭＥＭＳデュアルバックプレートマイクロフォンおよびＡＳＩＣにおける非対称性を補正することを可能とし、これによって本マイクロフォンアセンブリの出力信号の品質を改善することができる。

上記の制御素子は上記のＡＳＩＣ上に形成されているので、このような所望の調整を行うために外部の部品は必要でない。この結果本マイクロフォンアセンブリは必要スペースが低減される。

上記の差動増幅器は１つの前置増幅器であってよい。前置増幅器は、さらなる増幅または処理用に、たとえばセンサからの小さな電気信号を生成する電子式増幅器である。これは信号対ノイズ比（ＳＮＲ）を顕著に劣化することなくその信号強度を増大するために用いられる。

差動増幅器は、その入力信号（複数）間の差を増幅するように構成されている。上記の制御部品は、この差動増幅器の入力信号（複数）のバランシングが最適化されるように、上記の設定を調整するように構成されていてよい。この場合、本マイクロフォンアセンブリのＣＭＲＲが改善される。具体的には、この場合は、いかなるノイズもこれら２つの入力信号間の差に影響しないので、これらのノイズは上記の入力信号の双方に均等に影響し、この差動増幅器はノイズに対してイコライズできることが保証されている。

１つの実施形態においては、上記の差動増幅器は、バランス出力信号を供給するように構成されている。さらに、上記の制御素子は、このバランス出力信号のバランシングが最適化されるように、上記の設定を調整するように構成されていてよい。

具体的には、上記のバランス出力信号は、２つの相補信号から成っていてよい。さらに上記の制御素子は、このバランス出力信号のこれらの２つの相補信号が同時にクリッピングに達するように、上記の設定を調整するように構成されていてよい。

クリッピングとは、１つの信号が一旦１つの閾値を越えると、この信号が制限される歪みの形態のことである。クリッピングは、上記のＭＥＭＳデュアルバックプレートマイクロフォンがこの差動アンプのレンジに制限を有することによって、信号が録音された場合に発生し得る。

この実施形態においては、本マイクロフォンアセンブリのダイナミックレンジがクリッピングによって制限されるので、このダイナミックレンジが改善される。ここで上記のＡＳＩＣに配設されている上記の差動増幅器は、クリッピングに達する１つの信号が、これに対応する他の信号がクリッピングに達する前に、このダイナミックレンジを制限することがないように、その両方の出力信号で同時にクリッピングに達する。

１つの実施形態においては、上記のＭＥＭＳデュアルバックプレートマイクロフォンは、第１のバックプレートと第２のバックプレートとの間に配設された１つのメンブレンを備える。上記の制御素子は、このメンブレンに印加される電圧を調整するように構成されていてよく、および／または上記の制御素子は、この第１のバックプレートに印加される電圧およびこの第２のバックプレートに印加される電圧を調整するように構成されていてよい。

この実施形態は、上記のメンブレンと上記の第１のバックプレートとの間、および上記のメンブレンと上記の第２のバックプレートとの間に、異なるキャパシタンスを設定することを可能とする。これにより上記のＭＥＭＳデュアルバックプレートマイクロフォンの製造における非対称性を調整することができる。

１つの実施形態においては、上記のＡＳＩＣは、１つの第１のダンピングキャパシタおよび１つの第２のダンピングキャパシタを備えてよく、ここで上記の制御素子は、この第１のダンピングキャパシタのキャパシタンスおよび／またはこの第２のダンピングキャパシタのキャパシタンスを調整するように構成されている。これらのダンピングキャパシタは、信号分割器として使用することができる。具体的には、それぞれのダンピングキャパシタのキャパシタンスを調整することにより、上記の差動増幅器の入力信号の信号強度を調整することができる。

上記の制御素子は、上記の第１のダンピングキャパシタおよび上記の第２のダンピングキャパシタのキャパシタンスの各々を、それぞれの他のキャパシタンスから独立して調整するように構成することができる。

第１の信号経路は、上記の差動増幅器の１つの第１の入力を、上記のＭＥＭＳデュアルバックプレートマイクロフォンに接続してよく、第２の信号経路は、上記の差動増幅器の１つの第２の入力を、上記のＭＥＭＳデュアルバックプレートマイクロフォンに接続してよい。上記の第１のダンピングキャパシタは、この第１の信号経路と１つの基準電位とに接続されていてよい。上記の第２のダンピングキャパシタは、この第２の信号経路とこの基準電位とに接続されていてよい。この基準電位はグラウンドであってよい。

さらに、上記の制御素子は、上記の差動増幅器の利得設定を調整するように構成されていてよい。具体的には、この差動増幅器は、２つの内部チャネルを備えてよく、ここで１つの内部チャネルは、この差動増幅器の２つの相補信号に対応している。具体的には、上記の差動増幅器の内部チャネル（複数）の各々の利得設定が、それぞれの他の内部チャネルから独立して調整されていてよい。

これは本マイクロフォンアセンブリのアンバランスを補正することを可能とする。上記の差動増幅器は、トランジスタ（複数）を備えてよく、ここでこの差動増幅器の利得設定は、これらのトランジスタのサイズを変更することによって調整されてよい。

１つの実施形態においては、上記のアセンブリは、１つのメモリを備えてよく、ここでこのメモリは、上記の設定の情報を格納するように構成されていてよい。さらに上記の制御素子は、このメモリ素子に格納された情報に基づいて、上記の設定を調整するように構成されていてよい。

具体的には、上記の制御素子および上記のメモリ素子は、１つの単一のデバイスによって形成されていてよい。

上記のメモリ素子は１つの不揮発性メモリであってよい。これに応じて、このメモリ素子は、たとえ本マイクロフォンアセンブリが電源オフされても、上記の情報を格納しているように構成されている。この結果この格納されている情報は、電源オフの際に失われない。

上記のメモリ素子は、ワンタイムプログラムデバイスであってよい。これに応じてこのメモリ素子は、これが１度プログラムされた後は、上記の格納されている情報をもはや上書きすることができないように構成されていてよい。このメモリ素子は、本マイクロフォンアセンブリの製造プロセスの最終的な検査段階の際にプログラムされてよい。これに応じて、この製造プロセスの最後に、このメモリ素子に上記の最適化された設定が格納される。もしこのメモリ素子がワンンタイムプログラムデバイスである場合、上記の最適な設定が後で事故により上書きされ得ないことが保証される。

しかしながら、１つの代替の実施形態においては、上記のメモリ素子は、多数回プログラムされるデバイスで構成されていてよい。この場合、本マイクロフォンアセンブリの動作の際に、新たな最適な設定が決定されてこのメモリ素子に格納されるようにこのアセンブリを再構成することができる。これにより本マイクロフォンアセンブリの経年変化を調整することができる。

本発明の第２の態様は、マイクロフォンアセンブリを製造する方法に関する。

本アセンブリは、差動出力信号を供給するように構成された１つのＭＥＭＳデュアルバックプレートマイクロフォンと、この差動信号を受信するように構成された１つの差動増幅器を備える１つのＡＳＩＣと、このＭＥＭＳデュアルバックプレートマイクロフォンおよび／またはこのＡＳＩＣおよび１つのメモリ素子の設定を調整するように構成された１つの制御素子とを備える。本方法は、本アセンブリを検査するステップ（複数）を備え、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよび／または上記のＡＳＩＣの最適な設定を決定するステップと、上記のメモリ素子にこの最適な設定を格納するステップとを備える。

本方法によって製造されたこのマイクロフォンアセンブリは、上述のマイクロフォンアセンブリであってよい。この結果、上記のマイクロフォンアセンブリに関して開示されたいかなる構造的および機能的特徴は、本方法に関しても適用することができる。この逆に、本方法に関して開示されるいかなる構造的または機能的特徴も、上記のマイクロフォンアセンブリに関して適用することができる。

本方法は、製造されるマイクロフォンアセンブリが、上記のＭＥＭＳデュアルバックプレートマイクロフォンおよび上記のＡＳＩＣの最適化された設定を有するという利点を提供する。具体的には、避けることのできないプロセス変動を、これに応じて上記の設定を調整することによってイコライズすることができる。この設定は、たとえばバランス出力信号のバランシングが改善されるように最適化されていてよい。本方法は、このバランシングを改善するための外部部品を必要としない。さらに本方法は、上記のマイクロフォンアセンブリのダイナミックレンジを改善することを可能とする。

１つの実施形態においては、上記のＭＥＭＳデュアルバックプレートマイクロフォンは、第１のバックプレートと第２のバックプレートとの間に配設された１つのメンブレンを備える。上記の最適な設定を決定するステップは、上記のメンブレンに印加される電圧の設定を決定するステップを備え、および／または上記の最適な設定を決定するステップは、上記の第１のバックプレートに印加される電圧および上記の第２のバックプレートに印加される電圧の設定を決定するステップを備える。

１つの実施形態においては、上記のＡＳＩＣは、１つの第１のダンピングキャパシタおよび１つの第２のダンピングキャパシタを備え、ここで上記の最適な設定を決定するステップは、この第１のダンピングキャパシタのキャパシタンスおよび／またはこの第２のダンピングキャパシタのキャパシタンスの設定を決定するステップを備える。

１つの実施形態においては、上記の最適な設定を決定するステップは、上記の差動増幅器の利得設定を決定するステップを備えてよい。

この差動増幅器は、バランス出力信号を供給するように構成されていてよい。上記の最適な設定は、このバランス出力信号のバランシングが最適化されている設定として規定されていてよい。

具体的には、上記の差動増幅器は、２つの相補信号から成るバランス出力信号を供給するように構成されていてよい。上記の最適な設定は、このバランス出力信号の２つの相補信号が同時にクリッピングに達する設定として規定されていてよい。

以下では本発明によるマイクロフォンアセンブリおよび方法を、図を参照してさらに詳細に説明する。

１つのマイクロフォンアセンブリを示す。

図１は、マイクロフォンアセンブリ１を示す。このマイクロフォンアセンブリ１は、１つのＭＥＭＳデュアルバックプレートマイクロフォン２および１つのＡＳＩＣ３を備える。

このＭＥＭＳデュアルバックプレートマイクロフォン２は、１つの第１のバックプレート５と１つの第２のバックプレート６との間に配設された１つの可動なメンブレン４を備える。このメンブレン４と第１のバックプレート５との間、およびこのメンブレン４と第２のバックプレート６との間にそれぞれ１つの電圧が印加されている。このため１つの電圧がこのメンブレン４に印加されている。代替として、または追加的に、第１の電圧が第１のバックプレート５に印加されてよく、そして第２の電圧が第２のバックプレート６に印加されてよい。ＭＥＭＳデュアルバックプレートマイクロフォン２は、差動出力信号を供給するように構成されている。差動信号伝送は、一対の２つの経路での２つの相補信号を用いて電気的に情報を伝達する方法である。

第１のバックプレート５は、第１の信号経路７に接続されている。第２のバックプレート６は、第２の信号経路８に接続されている。ＭＥＭＳデュアルバックプレートマイクロフォン２は、第１の信号経路７における信号および第２の信号経路８における信号を供給するように構成されており、ここで第１の信号経路７における信号と第２の信号経路８における信号とは相補的となっている。これにより、これらの信号は１つの差動信号を形成している。

具体的には、メンブレン４がバックプレート５，６の１つに向かって動くと、このメンブレン４とバックプレート５，６との間のキャパシタンスが増加し、これによって信号の電圧が増加する。これと同時にこのメンブレン４は、他のバックプレート５，６から遠ざかり、こうしてこれに応じてこのメンブレン４とこの他のバックプレート５，６との間のキャパシタンスが低減されて、これに対応した信号の電圧が低減される。

ＡＳＩＣ３は、１つの差動増幅器９を備える。この差動増幅器９は、第１の入力１０および第２の入力１１を備える。これらの入力１０，１１の各々は、１つの入力信号を受信するように構成されている。この差動増幅器９は、その入力信号（複数）間の差を増幅するように構成されている。

ＡＳＩＣ３は、差動信号を１つの入力信号として受信するように構成されている。具体的には、第１の信号経路７は、このＡＳＩＣ３の中まで続いている。第２の信号経路８も、このＡＳＩＣ３の中まで続いている。この第１の信号経路７は、ＭＥＭＳデュアルバックプレートマイクロフォン２の第１のバックプレート５を差動増幅器９の第１の入力１０と接続している。この第２の信号経路８は、ＭＥＭＳデュアルバックプレートマイクロフォン２の第２のバックプレート６を差動増幅器９の第２の入力１１と接続している。

さらにこの差動増幅器９は、バランス出力信号を供給するように構成されていてよい。この差動増幅器９は、第１の内部チャネル（不図示）および第２の内部チャネル（不図示）を有する。この第１の内部チャネルは、上記の第１の入力１０で受信された入力信号を処理するように構成されている。この第２の内部チャネルは、上記の第２の入力１１で受信された入力信号を処理するように構成されている。

差動増幅器９は、上記の第１の内部チャネルに対する利得設定および上記の第２の内部チャネルに対する利得設定が互いに独立に調整されるように構成されている。

さらに、ＡＳＩＣ３は、１つの第１のダンピングキャパシタ１２および１つの第２のダンピングキャパシタ１３を備える。第１のダンピングキャパシタ１２のキャパシタンスは調整可能である。第２のダンピングキャパシタ１３のキャパシタンスもまた調整可能である。この第１のダンピングキャパシタ１２は、第１の信号経路７と１つの基準電位とに接続されていてよい。この第２のダンピングキャパシタ１３は、第２の信号経路８とこの基準電位とに接続されていてよい。この基準電位はグラウンドである。

第１のダンピングキャパシタ１２の可変キャパシタンスが調整されると、第１の信号経路７を通って差動増幅器９の第１の入力１０まで伝播する信号の強度が調整される。これに対応して、第２のダンピングキャパシタ１３の可変キャパシタンスが調整されると、第２の信号経路８を通って差動増幅器９の第２の入力１１まで伝播する信号の強度が調整される。第１および第２のダンピングキャパシタ１２，１３の各々は、差動増幅器９のそれぞれの入力１０，１１における信号強度を調整するための信号分割器として使用することができる。

さらにＡＳＩＣ３は１つの制御素子１４を備える。このＡＳＩＣ３はまた、１つのメモリ素子１５を備える。図１に示す実施形態においては、制御素子１４およびメモリ素子１５は、１つの単一のユニットで形成されている。

メモリ素子１５には、ＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３の設定が格納されている。制御素子１４は、このメモリ素子１５に格納された情報に基づいてＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３を設定するように構成されている。この制御素子１４は、メモリ素子１５に格納された情報を読み出し、この情報に基づいてＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３の設定を調整するようにプログラムされている。

具体的には、制御素子１４は、第１のダンピングキャパシタ１２のキャパシタンスおよび第２のダンピングキャパシタ１３のキャパシタンスを設定するように構成されている。

さらに、この制御素子１４は、差動増幅器９の利得設定を調整するように構成されている。具体的には、差動増幅器９の内部チャネル（複数）の各々の利得設定は、この差動増幅器９のそれぞれの他の内部チャネルの利得設定から独立して設定できる。

図１に示す実施形態においては、ＡＳＩＣ３はさらに、ＭＥＭＳデュアルバックプレートマイクロフォン２のメンブレン４に接続された１つのチャージポンプ１６を備える。このチャージポンプ１６は、メンブレン４にバイアス電圧を供給するように構成されている。さらに制御素子１４は、チャージポンプ１６からメンブレン４に印加されるバイアス電圧を調整するように構成されている。

追加的にまたは代替として、電圧は第１のバックプレート５および第２のバックプレート６に印加されてもよい。さらに制御素子１４は、第１のバックプレート５に印加される電圧を調整するように構成されていてよい。さらに、この制御素子１４は、第２のバックプレート６に印加される電圧を調整するように構成されていてよい。

制御素子１４は、第１のダンピングキャパシタ１２のキャパシタンス，第２のダンピングキャパシタ１３のキャパシタンス，第１の内部チャネルの利得設定，第２の内部チャネルの利得設定，メンブレンン４に印加される電圧，第１のバックプレート５に印加される電圧および第２のバックプレート６に印加される電圧の少なくとも１つを設定するように構成されている。メモリ素子１５には、これらのパラメータの少なくとも１つに関する情報が格納されている。この制御素子１４は、このパラメータを、メモリ素子１５に格納されたそれぞれ対応する情報に基づいて、設定するように構成されていてよい。

理想的な回路においては、メンブレン４と第１のバックプレート５との間に形成されたキャパシタと、このメンブレン４と第２のバックプレート６との間に形成されたキャパシタとは完全に対称的になっている。さらに、理想的な回路においては、第１の信号経路７は第２の信号経路８に対して完全に対称になっている。さらに、理想的な回路においては、差動増幅器９は、完全にバランスした出力信号を供給する。

しかしながら、実際のマイクロフォンアセンブリ１においては、ＭＥＭＳデュアルバックプレートマイクロフォン２，信号経路７，８，および差動増幅器９における非対称性は不可避であり、この結果この差動増幅器９の不完全にバランスされた出力信号がもたらされる。これらの非対称性は、たとえばＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３の製造プロセスによって生じ得る。

この出力信号のバランシングを改善するために、ＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３の設定が調整されてよい。具体的には、このＭＥＭＳデュアルバックプレートマイクロフォン２から供給される２つの相補信号が異なって処理されるように、このＡＳＩＣ３の所定のパラメータ（複数）が設定されていてよい。さらに、このＭＥＭＳデュアルバックプレートマイクロフォン２から供給される信号を整えるように、このＭＥＭＳデュアルバックプレートマイクロフォン２の所定のパラメータ（複数）が調整されてよい。以上により本マイクロフォンアセンブリにおけるいかなる非対称性も調整することができる。

具体的には、制御素子１４は、差動増幅器９のバランス出力信号のバランシングが最適化されるように、上述の複数のパラメータのいくつかを設定するように構成されていてよい。このバランス出力信号は、２つの相補信号から成っている。制御素子１４は、これらの相補信号の双方に対し、同じ信号強度でクリッピングに達するように、上記のパラメータのいくつかを設定するように構成されていてよい。

以下では、図１に示すマイクロフォンアセンブリを製造する方法を説明する。

まずマイクロフォンアセンブリ１が図１に示すように組み立てられるこの製造プロセスの最後のステップにおいて、このマイクロフォンアセンブリ１の最終検査が行われる。この最終検査の間に、このマイクロフォンアセンブリ１の異なるポイントで測定が行われる。

具体的には、既知の信号強度を有する、事前に規定された音響信号がＭＥＭＳデュアルバックプレートマイクロフォン２に供給される。次に、第１のバックプレート５における第１の信号経路７に入る信号および第２のバックプレート６における第２の信号経路８に入る信号の信号強度が測定される。さらに、第１および第２の信号経路７，８の終端で上記の信号（複数）の信号強度が測定される。差動増幅器９のバランス出力信号も測定される。

これらのデータから、このマイクロフォンアセンブリのバランシングが推定される。これらの測定は、事前に規定される音響入力信号を変化させながら数回行われてよい。

この後、上記のバランス出力信号のバランシングが最適化されるような、このＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３の最適な設定が計算される。具体的には、第１および第２のダンピングキャパシタンス１２，１３，メンブレン４および／または第１および第２のバックプレート５，６に印加される電圧（複数）が調整される。差動増幅器９の利得設定も調整されてよい。

この最終検査ステップで上記の最適な設定が決定されると、この設定に関する情報がメモリ素子１５に格納される。さらに本方法は、メモリ素子１５に格納された情報を読み出し、そしてこれに対応してＭＥＭＳデュアルバックプレートマイクロフォン２および／またはＡＳＩＣ３を設定するように、制御素子１４をプログラムするステップを備える。毎回このマイクロフォンアセンブリ１が起動されてから、制御素子１４は、格納された情報をメモリ素子１５から読み出し、そしてこれに応じてそれぞれ対応したパラメータ（複数）を設定する。

さらに、メモリ素子１５は、１つの高電圧を印加するための１つのピン１７を備える。このピン１７は、メモリ素子１５に情報を書き込むために必要である。

１ ： マイクロフォンアセンブリ
２ ： ＭＥＭＳデュアルバックプレートマイクロフォン
３ ： ＡＳＩＣ
４ ： メンブレン
５ ： 第１のバックプレート
６ ： 第２のバックプレート
７ ： 第１の信号経路
８ ： 第２の信号経路
９ ： 差動増幅器
１０ ： 第１の入力
１１ ： 第２の入力
１２ ： 第１のダンピングキャパシタ
１３ ： 第２のダンピングキャパシタ
１４ ： 制御素子
１５ ： メモリ素子
１６ ： チャージポンプ
１７ ： ピン

Claims (13)

1. マイクロフォンアセンブリ（１）であって、
   差動出力信号を供給するように構成された１つのＭＥＭＳデュアルバックプレートマイクロフォン（２）と、
   前記差動出力信号を受信するように構成された１つの差動増幅器（９）を備える１つのＡＳＩＣ（３）と、
   前記ＡＳＩＣ（３）の設定を調整するように構成された１つの制御素子（１４）と、
   を備え、
   前記ＡＳＩＣ（３）は、１つの第１のダンピングキャパシタ（１２）および１つの第２のダンピングキャパシタ（１３）を備え、当該第１のダンピングキャパシタ（１２）および当該第２のダンピングキャパシタ（１３）は調整可能であり、
   前記第１のダンピングキャパシタ（１２）は、前記差動増幅器（９）の第１の入力（１０）を前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）の第１のバックプレート（５）に接続する第１の信号経路（７）と、１つの基準電位とに接続されており、
   前記第２のダンピングキャパシタ（１３）は、前記差動増幅器（９）の第２の入力（１１）を前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）の第２のバックプレート（６）に接続する第２の信号経路（８）と、１つの基準電位とに接続されており、
   前記制御素子（１４）は、前記第１のダンピングキャパシタ（１２）のキャパシタンスおよび／または前記第２のダンピングキャパシタ（１３）のキャパシタンスを設定するように構成されている、
   ことを特徴とするマイクロフォンアセンブリ。
2. 請求項１に記載のマイクロフォンアセンブリにおいて、
   前記差動増幅器（９）は、バランス出力信号を供給するように構成されており 、
   前記制御素子（１４）は、前記バランス出力信号のバランシングが最適化されるように、前記設定を調整するように構成されている、
   ことを特徴とするマイクロフォンアセンブリ。
3. 請求項１または２に記載のマイクロフォンアセンブリにおいて、
   前記差動増幅器（９）は、２つの相補信号から成るバランス出力信号を供給するように構成されており、
   前記制御素子（１４）は、前記バランス出力信号の前記２つの相補信号が同時にクリッピングに達するように、前記設定を調整するように構成されている、
   ことを特徴とするマイクロフォンアセンブリ。
4. 請求項１乃至３のいずれか１項に記載のマイクロフォンアセンブリにおいて、
   前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）は、前記第１のバックプレート（５）と前記第２のバックプレート（６）との間に配設された１つのメンブレン（４）を備え、
   前記制御素子（１４）は、前記メンブレン（４）に印加される電圧を調整するように構成されており、
   および／または、
   前記制御素子（１４）は、前記第１のバックプレート（５）に印加される電圧および前記第２のバックプレート（６）に印加される電圧を調整するように構成されている、
   ことを特徴とするマイクロフォンアセンブリ。
5. 前記制御素子（１４）は、前記差動増幅器（９）の利得設定を調整するように構成されていることを特徴とする、請求項１乃至４のいずれか１項に記載のマイクロフォンアセンブリ。
6. 請求項１乃至５のいずれか１項に記載のマイクロフォンアセンブリにおいて、
   前記マイクロフォンアセンブリ（１）は、１つのメモリ素子（１５）を備え、
   前記メモリ素子（１５）は、前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）および／または前記ＡＳＩＣ（３）の設定に関する情報を格納するように構成されており、
   前記制御素子（１４）は、前記メモリ素子（１５）に格納された情報に基づいて、前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）および／または前記ＡＳＩＣ（３）の設定を調整するように構成されている、
   ことを特徴とするマイクロフォンアセンブリ。
7. 前記メモリ素子（１５）は１つの不揮発性メモリであることを特徴とする、請求項６に記載のマイクロフォンアセンブリ。
8. 前記メモリ素子（１５）は、ワンタイムプログラムデバイスであることを特徴とする、請求項６または７に記載のマイクロフォンアセンブリ。
9. マイクロフォンアセンブリ（１）を製造する方法であって、
   前記マイクロフォンアセンブリは、差動出力信号を供給するように構成された１つのＭＥＭＳデュアルバックプレートマイクロフォン（２）と、前記差動出力信号を受信するように構成された１つの差動増幅器（９）を備える１つのＡＳＩＣ（３）と、前記ＡＳＩＣ（３）および１つのメモリ素子（１５）の設定を調整するように構成された１つの制御素子（１４）とを備え、
   前記ＡＳＩＣ（３）は、１つの第１のダンピングキャパシタ（１２）および１つの第２のダンピングキャパシタ（１３）を備え、当該第１のダンピングキャパシタ（１２）および当該第２のダンピングキャパシタ（１３）は調整可能であり、
   前記第１のダンピングキャパシタ（１２）は、前記差動増幅器（９）の第１の入力（１０）を前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）の第１のバックプレート（５）に接続する第１の信号経路（７）と、１つの基準電位とに接続されており、
   前記第２のダンピングキャパシタ（１３）は、前記差動増幅器（９）の第２の入力（１１）を前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）の第２のバックプレート（６）に接続する第２の信号経路（８）と、１つの基準電位とに接続されており、
   前記制御素子（１４）は、前記第１のダンピングキャパシタ（１２）のキャパシタンスおよび／または前記第２のダンピングキャパシタ（１３）のキャパシタンスを設定するように構成されており、
   当該方法は以下のステップ、
   前記マイクロフォンアセンブリ（１）を検査するステップと、
   前記ＡＳＩＣ（３）の最適な設定を決定するステップであって、前記第１のダンピングキャパシタ（１２）のキャパシタンスおよび／または前記第２のダンピングキャパシタ（１３）のキャパシタンスの設定を決定するステップと、
   前記最適な設定を前記メモリ素子（１５）に格納するステップと、
   を備えることを特徴とする方法。
10. 請求項９に記載の方法において、
    前記ＭＥＭＳデュアルバックプレートマイクロフォン（２）は、前記第１のバックプレート（５）と前記第２のバックプレート（６）との間に配設された１つのメンブレン（４）を備え、
    前記最適な設定を決定するステップは、前記メンブレン（４）に印加される電圧の設定を決定するステップを備え、
    および／または
    前記最適な設定を決定するステップは、前記第１のバックプレート（５）に印加される電圧および前記第２のバックプレート（６）に印加される電圧の設定を決定するステップを備える、
    ことを特徴とする方法。
11. 前記最適な設定を決定するステップは、前記差動増幅器（９）の利得設定を決定するステップを備えることを特徴とする、請求項９または１０に記載の方法。
12. 請求項９乃至１１のいずれか１項に記載の方法において、
    前記差動増幅器（９）は、バランス出力信号を供給するように構成されており、
    前記最適な設定は、前記バランス出力信号のバランシングが最適化されている設定として規定されている、
    ことを特徴とする方法。
13. 請求項９乃至１２のいずれか１項に記載の方法において、
    前記差動増幅器（９）は、２つの相補信号から成るバランス出力信号を供給するように構成されており、
    前記最適な設定は、前記バランス出力信号の前記２つの相補信号が同時にクリッピングに達する設定として規定されている、
    ことを特徴とする方法。

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