JP6359980B2 - 情報処理システム - Google Patents
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Description
(全体構成)
図1はこの発明の実施の形態1であるの情報処理システムの構成を示すブロック図である。
図3及び図4は実施の形態1の情報処理システムにおけるキャッシュ動作を模式的に示すブロック図である。キャッシュ動作は制御回路4の制御下で揮発性メモリ7を利用して行われる。
(A-2) 同一アドレスへの書き込みは上書きして書き込む。この場合、同一アドレスは常に一つである。
退避動作の実行開始のトリガとなる退避タイミングとして以下の(1),(2)のタイミングが設定される。
(2) 外部スイッチ9に対する外部操作によって動作電源信号S9の指示内容が電源オンから電源オフに変化する電源オフ遷移時
復帰動作の実行開始のトリガとなる復帰タイミングとして以下の(1),(2)のタイミングが設定される。
(2) 外部スイッチ9に対する外部操作によって動作電源信号S9の指示内容が電源オフから電源オンになる電源オン遷移時
書き戻し動作の実行開始のトリガとなる書き戻しタイミングとして以下の(1)〜(3)のタイミングが設定される。
(2) 揮発性メモリ7の書き込み可能容量が基準値以下となり、キャッシュデータVD(VBK)の保存が困難となるメモリフル状態時
(3) 制御回路4より指示がある特定条件時
不揮発性メモリ6内には情報端末1に取り付ける半導体メモリ2の数量に応じて順次キャッシュデータNDが格納されることになる。例えば、情報端末1に異なるm(≧2)個の半導体メモリ2が装着される場合、不揮発性メモリ6内に最大m個のキャッシュデータND1〜キャッシュデータNDmが格納されることになる。
実施の形態1の情報処理システムは、制御回路4の実行制御によるキャッシュ動作によって、半導体メモリ2への直接の書き込み回数の減少により半導体メモリ2内におけるNANDフラッシュメモリ21のストレス低減化を図るとともに、情報端末1内に設けた揮発性メモリ7に対するキャッシュ動作を実行することにより書き込み動作のパフォーマンス向上を図ることができる。また、半導体メモリ2のストレス低減が図れる分、比較的安価な半導体メモリ2を使用することができる。
図16はこの発明の実施の形態2であるの情報処理システムの構成を示すブロック図である。
実施の形態2の情報処理システムは、実施の形態1の情報処理システムに加え、以下の効果を奏する。
制御回路4及び着脱検知回路5の一部は、例えば、ソフトウェアに基づくCPUを用いたプログラム処理によって実行しても良い。
2,12 半導体メモリ
3 クラウドサーバー
4 制御回路
5 着脱検知回路
6,6A,6B 不揮発性メモリ
7,7A,7B 揮発性メモリ
8 半導体メモリI/F
9 外部スイッチ
10 バス
21,23 NANDフラッシュメモリ
22,24 コントローラ
WM ワークメモリ
Claims (12)
- メモリ識別情報が登録された半導体メモリと、
前記半導体メモリを着脱可能な情報処理装置と、
退避用キャッシュデータを保存する情報退避用記憶部とを備え、
前記情報処理装置は、
前記半導体メモリの取り付け状態時に、前記半導体メモリに対する書き込みデータを実使用キャッシュデータとして保存するキャッシュデータ記憶部と、
前記半導体メモリとのアクセス及び前記キャッシュデータ記憶部,前記情報退避用記憶部間のデータ授受を制御する制御回路とを備え、
前記制御回路は、
(a) 前記半導体メモリに対する書き込み動作として、前記キャッシュデータ記憶部内の前記実使用キャッシュデータを利用したキャッシュ動作を行うステップと、
(b) 退避タイミング時に、前記実使用キャッシュデータに復元可能な退避データである前記退避用キャッシュデータと、前記退避用キャッシュデータに対応する前記メモリ識別情報を指示するキャッシュデータ関連情報とを作成あるいは更新し、前記情報退避用記憶部内に保存するステップと、
(c) 復帰タイミング時に、前記半導体メモリから読み出した前記メモリ識別情報と、前記キャッシュデータ関連情報が指示する前記メモリ識別情報とを比較し、両者が一致することを復帰条件として、一致した前記メモリ識別情報に対応する前記退避用キャッシュデータを復元して得られる前記実使用キャッシュデータを前記キャッシュデータ記憶部に転送するステップと、
(d) 書き戻しタイミング時に、前記キャッシュデータ記憶部内の前記実使用キャッシュデータの内容を、前記半導体メモリに書き戻すステップと、
を実行制御することを特徴とする、
情報処理システム。 - 請求項1記載の情報処理システムであって、
前記情報処理装置は、外部操作に従い前記情報処理装置の動作電源オン/オフを指示する動作電源信号を前記制御回路に出力する外部スイッチをさらに備え、
前記退避タイミングは前記動作電源信号の指示内容が電源オンから電源オフに変化する電源オフ遷移時を含む、
情報処理システム。 - 請求項1または請求項2記載の情報処理システムであって、
前記情報処理装置は、前記情報処理装置への前記半導体メモリの着脱状態を検知して、前記半導体メモリの取り付け状態/取り外し状態を指示する着脱検知信号を前記制御回路に出力する着脱検知回路を内部に有し、
前記退避タイミングは、前記着脱検知信号の指示内容が前記取り付け状態から前記取り外し状態に変化する取り外し遷移時を含む、
情報処理システム。 - 請求項3記載の情報処理システムであって、
前記制御回路は、
前記復帰タイミング及び前記書き戻しタイミングは、前記着脱検知信号の指示内容が前記取り外し状態から前記取り付け状態に変化する取り付け遷移時を含む、
情報処理システム。 - 請求項1〜請求項4のうち、いずれか1項に記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置内に設けられた不揮発性メモリを含む、
情報処理システム。 - 請求項5記載の情報処理システムであって、
前記制御回路は、
(e) 前記不揮発性メモリの書き込み可能容量が所定の基準値以下となる場合、前記不揮発性メモリ内に格納された少なくとも一つの退避用キャッシュデータのうち、最も古い退避用キャッシュデータを削除するメモリ管理動作をさらに実行制御する、
情報処理システム。 - 請求項1〜請求項4のうち、いずれか1項に記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置とネットワークを介して接続される外部サーバーを含む、
情報処理システム。 - 請求項7記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置内に設けられた不揮発性メモリをさらに含み、
前記不揮発性メモリは、前記実使用キャッシュデータを前記退避用キャッシュデータとして保存し、前記外部サーバー及び前記情報処理装置の接続時に、保存した前記退避用キャッシュデータを前記外部サーバーに転送する一時保存機能を有する、
情報処理システム。 - 請求項1〜請求項8のうち、いずれか1項に記載の情報処理システムであって、
前記情報処理装置は、
前記実使用キャッシュデータを一時的に保存するワークメモリをさらに備え、
前記ステップ(d) は、
(d-1) 前記書き戻しタイミング時に、前記キャッシュデータ記憶部の前記実使用キャッシュデータの内容を、前記ワークメモリに転送するステップと、
(d-2) 前記ワークメモリに保存された前記実使用キャッシュデータの内容を前記半導体メモリに書き戻すステップとを含む、
情報処理システム。 - 請求項9記載の情報処理システムであって、
前記実使用キャッシュデータはアドレスに書き込みデータを対応づけた単純アドレスデータ対応構造を有する、
情報処理システム。 - 請求項10記載の情報処理システムであって、
前記ステップ(d-1)は、
前記実使用キャッシュデータをアドレス順にソーティングして前記ワークメモリに保存するアドレスソーティング処理を含む、
情報処理システム。 - 請求項9記載の情報処理システムであって、
前記実使用キャッシュデータは前記半導体メモリにおける一部のアドレス空間であるブロックにおける全てのアドレス及びデータの情報を転送して得たブロック対応構造を有する、
情報処理システム。
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