(第1実施形態)
図1は、第1実施形態にかかる撮像素子10の構成の概要を例示する図である。撮像素子10は、例えば読取対象における画素位置となるPix1〜Pix(n)をRGBの3色でそれぞれ読取り可能にされ、色毎に一方向にn個ずつ画素が配列された3つの画素アレイを有するCMOSカラーリニアセンサである。
つまり、撮像素子10は、Rのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_r)、Gのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_g)及びBのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_b)がそれぞれ一方向に配列されている。撮像素子10は、等倍(拡大や縮小を行わない)の読取りを行う場合に、画像の1ライン分未満の色毎の読取位置のずれを防止するために、各色の画素アレイが画像のラインの幅の整数倍の間隔となるように配列されている。
また、各画素は、光電変換するフォトダイオード(光電変換素子)と共に、蓄積した電荷を電圧変換する図示しない電荷検出部(Cfd)、及びCfdを駆動する回路等を含む画素ブロック(図2参照)を有する。以下、フォトダイオードはPD_*と記し、画素ブロックはpixblk_*と記すことがある。なお、添え字*は、r,g,bの色のいずれかを表す。
さらに、撮像素子10は、n個のAD変換部(ADC)12、パラレルシリアル変換部(P/S)14、及びタイミング制御部(TG:Timing Generator)16を有する。
また、撮像素子10は、画素の色毎の配列方向(主走査方向)の同一位置で読取対象を読取ることが可能にされた全色の画素を1つの画素群(図1中の黒太線で囲んだ範囲を1つの画素群)18とし、画素群18毎に1つのAD変換部12(共通のADC:後段処理回路)に対して信号を出力する。つまり、撮像素子10は、物理的に読取対象又は撮像素子10自身が移動させられることにより、読取対象の同一位置を読取ることができる全色の複数画素(ここではRGBの3画素)を1つの画素群18としている。また、撮像素子10は、3画素を1つの画像群とすることに限定されない。例えば、撮像素子10は、6画素(RGBの3画素×2)を1つの画素群としてもよい。
タイミング制御部16は、後述する各駆動信号等を生成し、各画素群18、各AD変換部12、及びパラレルシリアル変換部14の動作タイミングを制御する。そして、撮像素子10は、画素群18内の1画素毎に全画素群が出力する画像信号を全AD変換部12が一斉にA/D変換する。そして、撮像素子10は、全AD変換部12が画素群18毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部14によってシリアルデータ(Dout(r)、Dout(g)、Dout(b))に変換して後段へ出力する。
図2は、図1に示した画素群18の構成を示す図である。画素群18を構成する3つの画素は、それぞれPD_*及びpixblk_*を有する。Vddは、撮像素子10に供給される電源電圧であり、撮像素子10の出力の基準電位となっている。各PD_*は、入射光量の強さに応じて電荷を蓄積する。
RSrは、PD_rが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。RSgは、PD_gが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。RSbは、PD_bが蓄積した電荷を電圧に変換する電荷検出部(Cdf)をリセットする信号である。
TSrは、PD_rが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。TSgは、PD_gが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。TSbは、PD_bが蓄積した電荷を電圧に変換する電荷検出部(Cfd)へ電荷を伝送する。
pixblk_r、pixblk_g及びpixblk_bがそれぞれ電荷を電圧に変換したアナログ信号(A_sig_r、A_sig_g、A_sig_b)は、それぞれ転送タイミングが異なる転送信号(ADSTr、ADSTg、ADSTb)に応じてAD変換部12へ転送される。
なお、撮像素子10は、3画素を1つの画素群18とした並列処理を行うので、各信号(RS、TS、ADST)がそれぞれ必要とされている。また、これらの各信号(RS、TS、ADST)は、他の画素群18とそれぞれ共通になっている。
図3は、図1に示した画素が出力した信号をA/D変換するAD変換部12の周辺を示す図である。画素群18において、RGBの各画素がそれぞれ出力したアナログ信号(A_sig_r、A_sig_g、A_sig_b)は、転送タイミングが異なる転送信号(ADSTr、ADSTg、ADSTb)のHighの期間にADCへ転送される。
AD変換部12へ転送された画像信号は、AD変換部12をイネーブルにする信号ADENがHighの期間に1画素ずつA/D変換され、転送信号(ADSTr、ADSTg、ADSTb)がHighの期間にデジタル信号(D_sig_r、D_sig_g、D_sig_b)がパラレルシリアル変換部14へ出力される。
図4は、画像読取装置(図21参照)に実装された撮像素子10の駆動タイミングを示すタイミングチャートである。タイミング制御部16は、撮像素子10を構成する各部を駆動する各駆動信号を、基準クロック(CLK)を元に生成する。lsyncは、ライン同期信号であり、画像データの主走査方向1ラインの周期を示す。
まず、タイミング制御部16は、画素群18に対し、ラインの読取り開始に先立って、RSrをONにし、Cfdをリセットする。次いで、タイミング制御部16は、RSrとは異なったタイミングでRSgをONにし、さらにRSr、RSgとは異なったタイミングでRSbをONにし、画素群18の3つのCfdを一度リセットする。
タイミング制御部16は、Cfdのリセット後、TSr/TSg/TSbを異なるタイミングで順次ONにし、PD_*に蓄積した電荷をCfdへ転送する。そして、タイミング制御部16は、ADSTr/ADSTg/ADSTbを異なるタイミングで順次にONにし、Cfdが電荷−電圧変換したアナログ信号をAD変換部12へ入力させる。撮像素子10は、図4に示した動作を画素群18毎に一斉に行う。
なお、ADENがHigh期間において、AD変換部12は、必要なビット数に応じて例えば10回程度のA/D変換を繰り返して10bitデータとして出力する。デジタル信号に変換された画像信号は、パラレルシリアル変換部14によりパラレル−シリアル変換され、後段の画像処理部へ出力される。
図5は、撮像素子10に対して1ライン分未満(小数ライン)の読取位置のずれを補正した結果を模式的に示す図である。撮像素子10は、画像読取装置に実装されて拡大又は縮小する変倍読取りを行う場合、ライン間隔単位(整数ライン)で補正を行うと、1ライン分未満(小数ライン)のずれが生じることがある。この場合、撮像素子10の出力結果を図示しない小数ライン補正回路によって補正することとなる。
この方式では、色毎の読取位置に小数ラインのずれが生じており、RとGに着目した場合、図5の整数ラインのライン間補正後の原稿読取位置には、斜線部で示したようにずれが残っている。その後、小数ライン補正回路によって読取位置のずれを補正しても、色ずれが発生する懸念がある。
(第2実施形態)
図6は、第2実施形態にかかる撮像素子10aの構成の概要を例示する図である。撮像素子10aは、RGBそれぞれ独立した駆動信号によって露光タイミングを変更可能にされており、1ライン分未満の位置ずれも露光タイミングの調整によって補正可能になっている。なお、上述した撮像素子10の構成部分と実質的に同じ構成部分には、同一の符号を付している。
撮像素子10aは、色毎に駆動タイミングを独立させて制御する3つのタイミング制御部16a(TG_r、TG_g、TG_b)を有し、3つの独立したライン同期信号(lsync_r、lsync_g、lsync_b)を生成している。また、撮像素子10aは、色毎に駆動タイミングを変更するため、画素毎にAD変換部12が設けられている。また、撮像素子10aは、色毎にAD変換されるタイミングが異なるために3つのパラレルシリアル変換部14(P/S_r、P/S_g、P/S_b)が設けられている。
図7は、図6に示した画素が出力した信号をA/D変換するAD変換部12の周辺を示す図である。RGBの各画素から出力されたアナログ信号は、転送タイミングの異なるADSTr、ADSTg、ADSTbがHighの期間に、それぞれAD変換部12(ADC_r、ADC_g、ADC_b)へ転送される。
AD変換部12(ADC_r、ADC_g、ADC_b)へ転送された画像信号はADENr、ADENg、ADENbがHighの期間に1画素ずつアナログ−デジタル変換され、ADSTr、ADSTg、ADSTbがHighの期間にデジタル信号(D_sig_r、D_sig_g、D_sig_b)は、それぞれパラレルシリアル変換部14(P/S_r、P/S_g、P/S_b)へ出力される。各パラレルシリアル変換部14は、それぞれPSENr、PSENg、PSENbの駆動信号によって各画素から出力されるパラレル信号をシリアル信号に変換する。
図8は、画像読取装置(図21参照)に実装された撮像素子10aの駆動タイミングを示すタイミングチャートである。撮像素子10aは、基準クロック(CLK)を元にして駆動信号を生成している。lsync_r、lsync_g、lsync_bは、各色の画素アレイのライン同期信号であり、画像データの主走査方向の1ラインの読取り周期を示す。
まず、タイミング制御部16a(TG_r)は、1つ目の色Rの画素の駆動タイミングラインの読取り開始に先立って、RSrをONにし、Cfdをリセットする。Cfdのリセット後、タイミング制御部16a(TG_r)は、TSrをONにし、PD_rに蓄積した電荷をCfdへ転送する。Cfdによって電荷−電圧変換されたアナログ信号は、ADSTrがONにされると、AD変換部12に入力される。
次に、タイミング制御部16a(TG_g)は、変倍する読取り時などに発生する1ライン分未満(小数ライン)のずれを、後段の補正回路等を用いることなく補正可能にするために、2つ目の色Gの画素のlsync_gをlsync_rよりも遅延させる。ここで、タイミング制御部16a(TG_g)が遅延させる時間Tgは、1ライン分未満(小数ライン)のずれ量に応じた露光タイミングの遅延時間である。
読取位置のずれと、露光タイミングの遅延時間(Tg)との関係は、1ラインを読取る時間であるライン周期(1周期分)に応じて定められる。例えば、撮像素子10aは、Rの読取位置に対してGの読取位置が0.2ライン分ずれる場合、Gの露光タイミングを0.2周期分遅らせる。つまり、タイミング制御部16a(TG_g)は、lsync_gをlsync_rよりも時間Tg(=0.2周期)分遅らせる。さらに、タイミング制御部16a(TG_g)は、2つ目の色Gの画素も時間Tg(=0.2周期)分遅らせて駆動する。
同様に、タイミング制御部16a(TG_b)は、Rの読取位置に対してBの読取位置が0.4ライン分ずれる場合、Bの露光タイミングを0.4周期分遅らせる。つまり、タイミング制御部16a(TG_b)は、lsync_bをlsync_rよりも時間Tb(=0.4周期)分遅らせる。さらに、タイミング制御部16a(TG_b)は、3つ目の色Bの画素も2つ目の色Gと同様に、時間Tb(=0.4周期)分遅らせて駆動する。
図9は、撮像素子10aに対して1ライン分未満(小数ライン)の読取位置のずれを補正した結果を模式的に示す図である。撮像素子10aは、タイミング制御部16aが行うタイミング制御により、色毎の読取位置のずれが読取り時のライン間隔の整数倍分(整数ライン)のみとなる。よって、撮像素子10aは、後段に小数ライン補正回路などを設けることなく、読取位置のずれを補正することができ、各色で同一位置における読取りが可能となる。ただし、撮像素子10aは、色毎にタイミング制御部16a、AD変換部12及びパラレルシリアル変換部14が設けられているため、回路規模は増大している。
(第3実施形態)
図10は、第3実施形態にかかる撮像素子20の構成の概要を例示する図である。撮像素子20は、例えば読取対象における画素位置となるPix1〜Pix(n)をRGBの3色でそれぞれ読取り可能にされ、色毎に一方向にn個ずつ画素が配列された3つの画素アレイを有するCMOSカラーリニアセンサである。
つまり、撮像素子20は、Rのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_r)、Gのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_g)及びBのフィルタ(図示せず)が設けられたn個のフォトダイオード(PD_b)がそれぞれ一方向に配列されている。撮像素子20は、等倍(拡大や縮小を行わない)の読取りを行う場合に、画像の1ライン分未満の色毎の読取位置のずれを防止するために、各色の画素アレイが画像のラインの幅の整数倍の間隔となるように配列されている。
また、各画素は、フォトダイオードと共に、蓄積した電荷を電圧変換する図示しない電荷検出部(Cfd)、及びCfdを駆動する回路等を含む画素ブロック(図2参照)を有する。
さらに、撮像素子20は、n個のAD変換部(ADC)12、パラレルシリアル変換部(P/S)14、及びタイミング制御部(TG:Timing Generator)16bを有する。
また、撮像素子20は、画素の色毎の配列方向(主走査方向)の同一位置で読取対象を読取ることが可能にされた全色の画素を1つの画素群(図10中の黒太線で囲んだ範囲を1つの画素群)22とし、画素群22毎に1つのAD変換部12(共通のADC)を使用する。つまり、撮像素子20は、物理的に読取対象又は撮像素子20自身が移動させられることにより、読取対象の同一位置を読取ることができる全色の複数画素(ここではRGBの3画素)を1つの画素群22としている。また、撮像素子20は、3画素を1つの画像群とすることに限定されない。例えば、撮像素子20は、6画素(RGBの3画素×2)を1つの画素群としてもよい。
タイミング制御部16bは、後述する各駆動信号等を生成し、各画素群22、各AD変換部12、及びパラレルシリアル変換部14の動作タイミングを制御する。そして、撮像素子20は、画素群22内の1画素毎に全画素群が出力する画像信号を全AD変換部12が一斉にA/D変換する。そして、撮像素子20は、全AD変換部12が画素群22毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部14によってシリアルデータ(Dout(r)、Dout(g)、Dout(b))に変換して後段へ出力する。
また、撮像素子20は、画素群22において色毎にRS*、TS*、ADST*がONするタイミングが異なる。また、撮像素子20は、変倍する読取り時などに発生する1ライン分未満(小数ライン)の色毎の読取位置のずれ量に応じて、タイミング制御部16bがPD_g、PD_bの露光タイミング及び駆動タイミングを独立させて制御することにより、小数ラインの色毎の読取位置のずれを補正する。
具体的には、タイミング制御部16bは、PD_*それぞれの露光開始タイミングを制御する設定値を保持する3つのレジスタEXPstr_*を有する。つまり、撮像素子20は、小数ラインのずれ量に応じた設定値をEXPstr_*に保持し、EXPstr_*の設定に応じてRS*、TS*、ADST*をONにするタイミングを変更することにより、各色のPD_*に対する露光タイミングを調整し、小数ラインの色毎の読取位置のずれを補正する。なお、露光開始タイミングの設定は、外部の図示しないCPUなどから行われてもよい。
図11は、画像読取装置(図21参照)に実装された撮像素子20の駆動タイミングを示すタイミングチャートである。撮像素子20は、RGBの各画素を色毎に順次に露光し、画像信号を転送する。上述したように、撮像素子20は、各画素の駆動開始タイミングがEXPstr_*によって設定されており、EXPstr_*が保持する設定値が小数ラインずれ量に応じた値に設定されることにより、露光タイミングを小数ラインのずれ分遅延させる。
読取位置のずれと、露光タイミングの遅延時間(Tg)との関係は、1ラインを読取る時間であるライン周期(1周期分)に応じて定められる。例えば、撮像素子20は、Rの読取位置に対してGの読取位置が0.2ライン分ずれる場合、Gの露光タイミングを0.2周期分遅らせる。つまり、タイミング制御部16bは、TSgをTSrよりも時間Tg(=0.2周期)分遅らせる。
同様に、タイミング制御部16bは、Rの読取位置に対してBの読取位置が0.4ライン分ずれる場合、Bの露光タイミングを0.4周期分遅らせる。つまり、タイミング制御部16bは、TSbをTSrよりも時間Tb(=0.4周期)分遅らせる。よって、撮像素子20は、画像読取り時に小数ラインずれが発生せず、読取位置の小数ラインずれに起因の色ずれを防止することができる。
なお、撮像素子20は、露光タイミングを遅延させることにより、A/D変換のタイミングも遅延するので、図11に示したADENの間隔がRGBにおいて等間隔でなくなる。
図12は、撮像素子20のAD変換部12がA/D変換を行うタイミングについて示すタイミングチャートである。撮像素子20は、1つの画素群22が出力する各アナログ信号を1つのAD変換部12がA/D変換するので、A/D変換を1画素ずつしかできない。
そのため、撮像素子20は、各色のPD_*が光電変換した信号をAD変換部12へ転送するタイミングを、各色のアナログ信号それぞれに対してA/D変換できる時間(ADENのON期間)を確保できるタイミングにずらしている。図12に示したように、例えば撮像素子20がADSTrとADSTbを同時にONにしてしまうと、RとBの信号が同時にAD変換部12に入力されることとなり、正常にA/D変換できない。
つまり、撮像素子20は、色毎に画素からアナログ信号をA/D変換する時間を確保しなければならないため、露光タイミングを変更可能な範囲に制限が発生し、補正可能な小数ラインずれに制限がある。また、撮像素子20は、等倍(拡大/縮小を行わない)読取り時など、小数ラインのずれが発生しない場合にも露光タイミングの変更可能な範囲に制限があるため同時露光ができず、小数ラインずれが発生して補正が必要となる場合がある。
(第4実施形態)
図13は、第4実施形態にかかる撮像素子20aの構成の概要を例示する図である。図13に示した撮像素子20aは、図10に示した撮像素子20が有する構成に加えて、メモリ群24を有する。メモリ群24は、各色の画素それぞれに対するアナログメモリ(記憶部)240(Memory_r、Memory_g、Memory_b)を有する。
つまり、撮像素子20aは、AD変換部12に対する制約のために露光タイミングの変更可能な範囲が制限されて全ての小数ラインずれを補正できないことを回避するために、AD変換部12の前段に各PD_*がそれぞれ光電変換した信号を一時的に保持するアナログメモリ240が設けられている。このように、撮像素子20aは、各PD_*がそれぞれ光電変換した信号を一時保存するので、色毎に露光タイミングを変更する制御に制約がなくなる。
図14は、図13に示した画素が出力した信号をA/D変換するAD変換部12の周辺を示す図である。撮像素子20aは、各PD_*それぞれから出力されたアナログ信号を、対応する容量Cr、Cg、Cbにそれぞれ保持させる。なお、容量Cr、Cg、Cbは、図13に示したMemory_r、Memory_g、Memory_bにそれぞれ対応している。
つまり、撮像素子20aは、容量にアナログ信号を一時保持をすることによりAD変換部12に転送するタイミングを任意に調整することが可能となっている。容量Cr、Cg、Cbに保持された信号は、ADSTr、ADSTg、ADSTbがHighの期間に転送が順次行われる。AD変換部12へ転送された画像信号は、ADENがHighの期間に1画素ずつアナログ−デジタル変換される。その後、ADSTr、ADSTg、ADSTbがのHighの期間に、AD変換部12が出力したデジタル信号(D_sig_r、D_sig_g、D_sig_b)は、パラレルシリアル変換部14に入力される。
撮像素子20aは、各容量Cr、Cg、Cbを備えているが、撮像素子10a(図6)が備える画素毎のAD変換部12に比べて、回路規模が充分に小さくなっている。
図15は、画像読取装置(図21参照)に実装された撮像素子20aの駆動タイミングを示すタイミングチャートである。撮像素子20aは、PD_*に蓄積した電荷をTSr、TSb、TSgによって転送するまでの駆動タイミングが撮像素子20(図10)と同じである。撮像素子20aは、AD変換部12へアナログ信号を転送する前に、アナログメモリ240がそれぞれ信号を画素毎に一時保持する。
そして、撮像素子20aは、各アナログメモリ240によって保持したアナログ信号をADSTr、ADSTg、ADSTbによって順次AD変換部12へ転送する。このように、撮像素子20aは、各アナログメモリ240によってアナログ信号を一時保持することを画素群22毎に一斉に行うことにより、露光タイミングを変更可能な範囲に制限がなくなり、小数ラインの読取ずれの補正可能な制限をなくすことが可能となっている。
図16は、撮像素子20aのAD変換部12がA/D変換を行うタイミングについて示すタイミングチャートである。撮像素子20aは、PD_*が出力した信号をA/D変換する前にアナログメモリ240が一時保持するので、各色の露光タイミングを同時にしても、その後順次AD変換部12へ転送することができる。よって、撮像素子20aは、整数ライン分のみずれるような読取り速度においても全色同時露光が可能となり、整数ラインのずれのみ補正することにより、色ずれを防止することができる。
(第1変形例)
次に、撮像素子20aの画素群22にRGBそれぞれ2画素ずつ(計6画素)含んだ場合について説明する。図17は、撮像素子20aの画素群22にRGBそれぞれ2画素ずつ(計6画素)含んだ場合の駆動タイミングを示すフローチャートである。
第1変形例における画素群22では、各画素がEven、Oddの2つに分類されている。例えば、RのEven画素をRe、RのOdd画素をRoと表記する。
同一の色では露光タイミングを一致させる必要があるので、ReとRo、GeとGo、及びBeとBoは、それぞれ同じタイミングで露光が行われる。変倍の読取りにおいて、Rの読取位置に対してGの読取位置が0.2ライン分ずれた場合はTg=0.2周期とし、Rの読取位置に対してBの読取位置が0.4ライン分ずれた場合はTg=0.4周期として遅延が与えられると、小数ラインずれを防ぐことができる。即ち、色毎にPD_*が配列された方向に直交する方向のPD_*の配列間隔と、露光タイミングの設定とが、予め定められた関係になるように、各PD_*は配列されている。このように、1つの画素群22内に含むことができる画素数を増やすことができるので、AD変換部12の数を減らすことができ、回路規模を縮小することが可能となる。
なお、第1変形例では、1つの画素群22内で計6画素が含まれる場合を例に説明したが、各色の画素数が同一であれば、1ライン中にA/D変換を全て完了できる画素数まで1つの画素群22に含まれる画素数を増やすことが可能である。
(第2変形例)
図18は、撮像素子20における各色の画素アレイの配置を模式的に示す図である。撮像素子20などのリニアセンサ用いて画像読取を行う場合、各色の画素アレイを同一位置に配置することはできず、一般には副走査方向に整数ライン分ずれた位置に異なる色の画素アレイを配置する。
図18において、Lr、Lg、Lbは、それぞれRGBの画素アレイを示している。また、WgはLrを基準としたLgの副走査方向のずれ幅を示し、WbはLrを基準としたLbの副走査方向のずれ幅を示している。Lg、LbがLrからそれぞれ整数ライン分ずれた位置に配置されているため、等倍で画像読取が行われた場合にRGBの色がWg、Wbのライン分ずれてしまう。この場合、リニアセンサから出力された画像データは、後段でずれた整数ライン分の位置ずれを補正するライン間補正処理が行われる。
これに対し、撮像素子20は、色毎に順次露光を行うことになり、同時露光ができない。そのため、Wg、Wbが整数ライン分ずれて配置されて等倍で画像読取が行われた場合、露光タイミングがずれることによって小数ライン分の読取ずれが発生してしまう。そこで、撮像素子20の第2変形例では、Wg、Wbが色毎の露光タイミングのずれに対応させられてLg、Lbが配置される。
例えば、Wg=0.2ライン、Wb=0.4ラインとした場合、等倍(変倍率100%)時には、Gの露光タイミングを0.2ライン周期分、Bの露光タイミングを0.4ライン周期分遅延することによって小数ライン分の読取ずれをなくすことが可能となる。
また、変倍率を100%から50%にした場合においては、Gの露光タイミングを0.2ライン周期分の遅延から0.1ライン周期分へ、Bの露光タイミングを0.4ライン周期分の遅延から0.2ライン周期分へ変更することにより、A/D変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
さらに、変倍率を100%から200%にした場合においても、Gの露光タイミングを0.2ライン周期分の遅延から0.4ライン周期分へ、Bの露光タイミングを0.4ライン周期分の遅延から0.8ライン周期分へ変更することにより、A/D変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
このように、撮像素子20のライン間隔を、露光開始タイミングがAD変換部12の制限を受けない範囲で調節可能となるように設定することにより、撮像素子20aと同様に色毎に任意のタイミングで露光開始が可能となり、さらにアナログメモリ240を具備していなくても小数ライン読取ずれをなくすことが可能となる。
(第3変形例)
図19は、撮像素子20において、画素群22に6つの画素(R、G、BそれぞれEvenとOddの2画素ずつ)を含んだ場合の等倍読取時の動作を示すタイミングチャートである。ReとRoの露光タイミングのずれをTro、ReとGeの露光タイミングのずれをTge、ReとGoの露光タイミングのずれをTgo、ReとBeの露光タイミングのずれをTbe、ReとBoの露光タイミングのずれをTboとする。
撮像素子20は、画素群22内の各画素に対して順次露光を行うため、同時露光ができない。つまり、Tro、Tge、Tgo、Tbe、Tboは、AD変換部12のA/D変換に必要な時間を確保する遅延時間にしなければならない。そのため、図18と同様に各画素の副走査方向の配置間隔が整数ライン分である場合においても、各画素で露光タイミングずれが発生しているため、等倍で読取を行った際に小数ラインずれが発生してしまう。
(第4変形例)
図20は、撮像素子20の1つの画素群22内に含む画素数を6つに増やした場合の各画素の配置を示した図である。図20においては、太枠で囲まれた領域を1つの画素群とし、1つの画素群22内にRGBそれぞれEvenとOddの2画素ずつ(計6画素)を含んでいる。なお、WroはReとRo間の幅、WgeはReとGe間の幅、WgoはReとGo間の幅、WbeはReとBe間の幅、WboはReとBo間の幅を示している。
図18に示した第2変形例と同様に、撮像素子20では画素毎に順次露光を行うため、同時露光ができない。そのため、Wro、Wge、Wgo、Wbe、Wboがそれぞれ整数ライン分ずらされて配置された場合に等倍で画像読取りが行われた場合においても、撮像素子20において露光タイミングがずれることによって小数ライン分の読取ずれが発生してしまう。撮像素子20の第4変形例では、Wro、Wge、Wgo、Wbe、Wboが画素毎の露光タイミングのずれに対応した間隔にされている。
例えば、Wro、Wge、Wgo、Wbe、Wboのライン間隔を0.05、0.1、0.15、0.2、0.25とした場合、等倍(変倍率100%)時には、Roの露光タイミングを0.05ライン周期分、Geの露光タイミングを0.1ライン周期分、Goの露光タイミングを0.15ライン周期分、Beの露光タイミングを0.2ライン周期分、Boの露光タイミングを0.25ライン周期分遅延させることによって小数ライン分の読取ずれをなくすことが可能となる。
また、変倍率を100%から50%とした場合においては、Roの露光タイミングを0.05ライン周期分の遅延から0.025ライン周期分へ、Geの露光タイミングを0.1ライン周期分の遅延から0.05ライン周期分へ、Goの露光タイミングを0.15ライン周期分の遅延から0.075ライン周期分へ、Beの露光タイミングを0.2ライン周期分の遅延から0.1ライン周期分へ、Boの露光タイミングを0.25ライン周期分の遅延から0.125ライン周期分へ変更することにより、A/D変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
さらに、変倍率を100%から200%とした場合においても、Roの露光タイミングを0.05ライン周期分の遅延から0.1ライン周期分へ、Geの露光タイミングを0.1ライン周期分の遅延から0.2ライン周期分へ、Goの露光タイミングを0.15ライン周期分の遅延から0.3ライン周期分へ、Beの露光タイミングを0.2ライン周期分の遅延から0.4ライン周期分へ、Boの露光タイミングを0.25ライン周期分の遅延から0.5ライン周期分へ変更することにより、A/D変換のタイミングが重複することなく、小数ライン分の読取ずれをなくすことが可能となる。
このように、1つの画素群22内に含む画素数を6画素とした場合においても、画素アレイの間隔を露光開始タイミングがAD変換部12の制限を受けない範囲で変更可能となるように設定されることにより、撮像素子20aと同様に任意のタイミングで画素毎に露光開始をすることができる。さらにアナログメモリ240が設けられていなくても、小数ライン読取ずれをなくすことが可能となる。よって、1つの画素群22内に含むことができる画素数を増やすことができ、AD変換部12の数を減らすことができるので、回路規模の増大を防止することが可能となる。なお、1つの画素群22内に計6画素がある場合を例に説明したが、これに限定されることなく、各色の画素数が同一であれば、1ライン中にA/D変換を全て完了できる画素数まで1つの画素群22に含まれる画素数を増やすことが可能である。
次に、上述した撮像素子が実装された画像読取装置について説明する。図21は、例えば撮像素子20(又は撮像素子20a)が実装された画像読取装置100及び自動原稿給送装置(ADF)200の構成例を示す構成図である。画像読取装置100は、デジタル複写機、デジタル複合機、ファクシミリ装置等の画像形成装置に搭載されるスキャナ装置である。また、画像読取装置100は、単体のスキャナ装置であってもよい。そして、画像読取装置100は、光源からの照射光によって被写体(読取対象)である原稿を照明し、その原稿からの反射光を撮像素子20で受光した信号に処理を行い、原稿の画像データを読取る。
具体的には、画像読取装置100は、図21に示すように、原稿を載置するコンタクトガラス101と、原稿露光用の光源102及び第1反射ミラー103を具備する第1キャリッジ106と、第2反射ミラー104及び第3反射ミラー105を具備する第2キャリッジ107とを有する。また、画像読取装置100は、撮像素子20と、撮像素子20に結像するためのレンズユニット108と、読取り光学系等による各種の歪みを補正するためなどに用いる基準白板(白基準板)110と、シートスルー読取り用スリット111も備えている。
画像読取装置100は、上部にADF200が搭載されており、このADF200をコンタクトガラス101に対して開閉できるように、図示しないヒンジ等を介した連結がなされている。
ADF200は、複数枚の原稿からなる原稿束を載置可能な原稿載置台としての原稿トレイ221を備えている。また、ADF200は、原稿トレイ221に載置された原稿束から原稿を1枚ずつ分離してシートスルー読取り用スリット111へ向けて自動給送する給送ローラ222を含む分離・給送手段も備えている。
そして、画像読取装置100は、原稿の画像面をスキャン(走査)して原稿の画像を読み取るスキャンモード時には、第1キャリッジ106及び第2キャリッジ107により、図示しないステッピングモータによって矢印A方向(副走査方向)に原稿を走査する。このとき、コンタクトガラス101から撮像素子20までの光路長を一定に維持するために、第2キャリッジ107は第1キャリッジ106の1/2の速度で移動する。
同時に、コンタクトガラス101上にセットされた原稿の下面である画像面が第1キャリッジ106の光源102によって照明(露光)される。すると、その画像面からの反射光像が第1キャリッジ106の第1反射ミラー103、第2キャリッジ107の第2反射ミラー104及び第3反射ミラー105、並びにレンズユニット108経由で撮像素子20へ順次送られて結像される。
そして、撮像素子20の光電変換により信号が出力され、出力された信号はデジタル信号に変換される。このように、原稿の画像が読み取られ、デジタルの画像データが得られる。
一方、原稿を自動給送して原稿の画像を読み取るシートスルーモード時には、第1キャリッジ106及び第2キャリッジ107が、シートスルー読取り用スリット111の下側へ移動する。その後、原稿トレイ221に載置された原稿が給送ローラ222によって矢示B方向(副走査方向)へ自動給送され、シートスルー読取り用スリット111の位置において原稿が走査される。
このとき、自動給送される原稿の下面(画像面)が第1キャリッジ106の光源102によって照明される。そのため、その画像面からの反射光像が第1キャリッジ106の第1反射ミラー103、第2キャリッジ107の第2反射ミラー104及び第3反射ミラー105、並びにレンズユニット108経由で撮像素子20へ順次送られて結像される。そして、撮像素子20の光電変換により信号が出力され、出力された信号はデジタル信号に変換される。このように、原稿の画像が読み取られ、デジタルの画像データが得られる。画像の読み取りが完了した原稿は、図示しない排出口に排出される。
なお、スキャンモード時又はシートスルーモード時の画像読み取り前に開始された光源102による照明により、基準白板110からの反射光が撮像素子20でアナログ信号に変換され、その後デジタル信号に変換される。このように、基準白板110が読み取られ、その読み取り結果(デジタル信号)に基づいて原稿の画像読み取り時のシェーディング補正が行われる。
また、ADF200が搬送ベルトを備えている場合には、スキャンモードであっても、ADF200によって原稿をコンタクトガラス101上の読取り位置に自動給送して、その原稿の画像を読み取ることができる。
また、画像読取装置100には、ユーザが指定した原稿読取倍率に応じて読取速度を変更する制御部(図示せず)が設けられている。等倍読取時には、読取速度は、撮像素子20の各色のPD_*が原稿の同一位置を読取ることが可能となる速度となる。つまり、読取速度は、整数ラインずれのみが発生する速度となる。
一方、拡大や縮小を行う変倍読取時には、制御部(図示せず)は、変倍率に応じて読取速度を変更する。例えば変倍率が90%の時には、等倍読取時の読取速度に対して約110%の読取速度となる。また、撮像素子20の画素アレイの配置間隔がRG間で2ライン分、RB間で4ライン分である場合、Rに対してGのずれが、2×0.9=1.8ライン分となり、0.8ライン分の読取位置の小数ラインずれが発生する。同様に、Rに対してBのずれは、4×0.9=3.6ライン分となり、0.6ライン分の読取位置の小数ラインずれが発生する。読取位置のずれは、CPUを含む制御部(図示せず)又はタイミング制御部16などによって予め演算される。
画像読取装置100は、予め演算した小数ラインずれに対して、撮像素子20又は撮像素子20a(変形例を含む)のG及びBへの露光タイミングを変更することによって小数ラインずれを補正し、色ずれを防止する。
図22は、画像読取装置100及びADF200を有する画像形成装置300の構成例を示す構成図である。画像形成装置300は、給紙部303及び画像形成装置本体304を有し、上部に上述した画像読取装置100及びADF200が搭載されたデジタル複写機である。
画像形成装置本体304内には、タンデム方式の作像部(画像形成部)305と、給紙部303から搬送路307を介して供給される記録紙を作像部305に搬送するレジストローラ308と、光書き込み装置309と、定着搬送部310と、両面トレイ311とが設けられている。
作像部305には、Y,M,C,Kの4色のトナーに対応して4本の感光体ドラム312が並設されている。各感光体ドラム312の回りには、帯電器、現像器306、転写器、クリーナ、及び除電器を含む作像要素が配置されている。
また、転写器と感光体ドラム312との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト313が配置されている。
このように構成されたタンデム方式の画像形成装置300は、Y,M,C,Kの色毎に各色に対応する感光体ドラム312に光書き込みを行い、現像器306で各色のトナー毎に現像し、中間転写ベルト313上に例えばY,M,C,Kの順に1次転写を行う。
そして、画像形成装置300は、1次転写により4色重畳されたフルカラーの画像を記録紙に2次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。また、画像形成装置300は、画像読取装置100が読取った画像を記録紙上に形成する。