JP6349592B2 - Semiconductor device - Google Patents
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Description
本発明は、ｎ型半導体層とｐ型半導体層と電極とを備えている半導体装置に関する。 The present invention relates to a semiconductor device including an n-type semiconductor layer, a p-type semiconductor layer, and an electrode.
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。当該酸化ガリウムは、非特許文献１によれば、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることにより、バンドギャップを制御することが可能であり、中でも、ＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５〜２．５）で表されるＩｎＡｌＧａＯ系半導体は、極めて魅力的な材料である。
なお、窒化ガリウムもスイッチング素子として期待されているが、ノーマリーオンになりやすい特性があり、スイッチング素子には適しておらず、また、例えば、オフ時にリーク電流が発生しやすい問題や電流コラプスが起きてしまう問題などがあった。また、ＳｉＣも、ＧａＮなどに比べ、絶縁破壊特性が悪いなどの問題があり、ＩｎＡｌＧａＯ系半導体を用いた半導体装置が待ち望まれていた。
A semiconductor device using gallium oxide (Ga 2 O 3 ) having a large band gap has been attracting attention as a next-generation switching element that can achieve high breakdown voltage, low loss, and high heat resistance. Application is expected. According to Non-Patent Document 1, the gallium oxide can control the band gap by using mixed crystals of indium and aluminum, respectively, or in particular, In X Al Y Ga Z O 3. The InAlGaO-based semiconductor represented by (0 ≦ X ≦ 2, 0 ≦ Y ≦ 2, 0 ≦ Z ≦ 2, X + Y + Z = 1.5 to 2.5) is an extremely attractive material.
Although gallium nitride is also expected as a switching element, it has a characteristic that it is likely to be normally on, and is not suitable for a switching element. For example, there is a problem that current leakage is likely to occur at the time of off and current collapse occurs. There was a problem that happened. Further, SiC also has problems such as poor dielectric breakdown characteristics as compared with GaN and the like, and a semiconductor device using an InAlGaO-based semiconductor has been desired.
特許文献１には、ＩｎＡｌＧａＢＯ系半導体層とｐ型半導体層との組合せが記載されており、ｐ型半導体として、ＣｕおよびＡｇから選ばれる少なくとも一つの元素と、Ｉｎ及びＧａから選ばれる少なくとも一つの元素と、Ｓｅ及びＳから選ばれる少なくとも一つの元素とを含むｐ型の化合物半導体又はＣｄＴｅを用いることが記載されている。しかしながら、特許文献１記載の方法では、ピニングが生じたり、電流が流れなかったりし、また、流れたとしてもリーク電流により、電気的に安定せず、とても使い物にならない状態であった。 Patent Document 1 describes a combination of an InAlGaBO-based semiconductor layer and a p-type semiconductor layer. As a p-type semiconductor, at least one element selected from Cu and Ag and at least one element selected from In and Ga are disclosed. It describes the use of a p-type compound semiconductor or CdTe containing an element and at least one element selected from Se and S. However, in the method described in Patent Document 1, pinning occurs, current does not flow, and even if it flows, it is not electrically stable due to leakage current, and is not very useful.
特許文献２には、ＡｌＧａＯ系半導体が記載されており、そのｎ型層とｐ型層との組合せも記載されている。しかしながら、特許文献２に記載の方法では、ドーパントをイオン注入によって含有させているため、注入ダメージを回復させる必要があり、イオン注入後に８００℃以上の温度で３０分以上の条件にてアニール処理を施さなければならなかった。ここで、α−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶薄膜がＧａを主成分とする場合には、８００℃以上の温度で３０分以上のアニール処理を行うと、コランダム構造が壊れ、最安定相のβガリア構造に変わってしまうなどの問題があった。また、そもそもイオン注入によっても、注入部分のコランダム構造が壊れ、最安定相のβガリア構造に変わってしまったり、アモルファス化してしまったりする等の問題もあった。 Patent Document 2 describes an AlGaO-based semiconductor, and also describes a combination of an n-type layer and a p-type layer. However, in the method described in Patent Document 2, since the dopant is contained by ion implantation, it is necessary to recover the implantation damage. After the ion implantation, annealing is performed at a temperature of 800 ° C. or more for 30 minutes or more. Had to be given. Here, when the α- (Al x Ga 1-x ) 2 O 3 single crystal thin film is mainly composed of Ga, the corundum structure is broken if annealing is performed at a temperature of 800 ° C. or more for 30 minutes or more. There was a problem that it changed to the β-gallia structure of the most stable phase. In the first place, the corundum structure in the implanted portion is also broken by ion implantation, which causes problems such as changing to the most stable β-gallia structure or becoming amorphous.
特許文献３には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストＣＶＤ法により、α−Ａｌ２Ｏ３基板上に酸化物結晶薄膜を製造する方法が記載されている。
特許文献４〜６には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。
なお、特許文献３〜６はいずれも本出願人による特許または特許出願に関する公報である。
Patent Document 3 describes a method for producing an oxide crystal thin film on an α-Al 2 O 3 substrate by mist CVD using gallium or indium bromide or iodide.
Patent Documents 4 to 6 describe a multilayer structure in which a semiconductor layer having a corundum crystal structure and an insulating film having a corundum crystal structure are stacked on a base substrate having a corundum crystal structure. .
Note that Patent Documents 3 to 6 are all patents or patent applications relating to patent applications by the present applicant.
また、本発明者らは、ｐ型半導体層の検討を行ったが、特許文献２記載の方法では、ｐ型半導体層を得ることはできなかった。またさらに、本発明者らは、今まで培った知見から、他の方法も検討したが、今のところ、ｐ型のＡｌＧａＯ系半導体層を得ることはできておらず、ＡｌＧａＯ系半導体のｐ型半導体層は、実際には作製困難であった。 Moreover, although the present inventors examined the p-type semiconductor layer, the method of patent document 2 was not able to obtain a p-type semiconductor layer. Furthermore, the present inventors have examined other methods based on the knowledge cultivated so far, but at present, a p-type AlGaO-based semiconductor layer has not been obtained, and the p-type of an AlGaO-based semiconductor has been obtained. The semiconductor layer was actually difficult to manufacture.
本発明は、半導体特性、特に耐圧性に優れ、リーク電流の少ない新規な半導体装置を提供することを目的とする。 An object of the present invention is to provide a novel semiconductor device that is excellent in semiconductor characteristics, particularly withstand voltage, and has little leakage current.
本発明者らは、上記目的を達成すべく鋭意検討した結果、コランダム構造を有する結晶性酸化物半導体を主成分として含むｎ型半導体層と、六方晶の結晶構造を有する無機化合物を主成分として含むｐ型半導体層とを積層すれば、耐圧性に優れ、リーク電流の少ない新規な半導体装置を提供することができることを知見し、この積層構造体を含む前記半導体装置が、上記した従来の課題を一挙に解決できるものであることを見出した。 As a result of intensive studies to achieve the above object, the inventors of the present invention have an n-type semiconductor layer containing a crystalline oxide semiconductor having a corundum structure as a main component and an inorganic compound having a hexagonal crystal structure as a main component. It has been found that by stacking a p-type semiconductor layer including the above, it is possible to provide a novel semiconductor device having excellent withstand voltage and low leakage current, and the semiconductor device including this stacked structure is a conventional problem described above. It was found that it can be solved at once.
本発明の半導体装置は、耐圧性に優れ、リーク電流が少なく、半導体特性に優れている。 The semiconductor device of the present invention has excellent withstand voltage, low leakage current, and excellent semiconductor characteristics.
本発明の半導体装置は、少なくとも、ｎ型半導体層、前記ｎ型半導体層とは異なる組成のｐ型半導体層および電極を備えており、ｎ型半導体層が、コランダム構造を有する結晶性酸化物半導体を主成分として含み、ｐ型半導体層が、六方晶の結晶構造を有する無機化合物を主成分として含んでさえいれば、特に限定されない。 The semiconductor device of the present invention includes at least an n-type semiconductor layer, a p-type semiconductor layer having a composition different from that of the n-type semiconductor layer, and an electrode, and the n-type semiconductor layer has a corundum structure. As long as the p-type semiconductor layer includes an inorganic compound having a hexagonal crystal structure as a main component, the p-type semiconductor layer is not particularly limited.
、
なお、「主成分」とは、ｎ型半導体層の場合には、原子比で、ｎ型半導体層の全成分に対し、前記のコランダム構造を有する結晶性酸化物半導体が、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。また、ｐ型半導体層の場合には、原子比で、ｐ型半導体層の全成分に対し、前記の六方晶を有する無機化合物が、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。
,
In the case of an n-type semiconductor layer, the “main component” means that the crystalline oxide semiconductor having the corundum structure is preferably 50% or more by atomic ratio with respect to all components of the n-type semiconductor layer. , More preferably 70% or more, still more preferably 90% or more, meaning that it may be 100%. In the case of a p-type semiconductor layer, the inorganic compound having the hexagonal crystal is preferably 50% or more, more preferably 70% or more, still more preferably with respect to all components of the p-type semiconductor layer in atomic ratio. Means 90% or more, and may mean 100%.
ｎ型半導体層は、コランダム構造を有する結晶性酸化物半導体を主成分として含んでいれば特に限定されない。本発明においては、前記結晶性酸化物半導体が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の元素を含有するのが好ましい。前記結晶性酸化物半導体層は、単結晶で構成されていてもよく、多結晶で構成されていてもよいが、本発明においては、結晶性酸化物半導体層が、多結晶が含まれていてもよい単結晶層であるのが好ましい。 The n-type semiconductor layer is not particularly limited as long as it includes a crystalline oxide semiconductor having a corundum structure as a main component. In the present invention, the crystalline oxide semiconductor preferably contains one or more elements selected from indium, aluminum and gallium. The crystalline oxide semiconductor layer may be composed of a single crystal or may be composed of a polycrystal. In the present invention, the crystalline oxide semiconductor layer includes a polycrystal. Preferably, it is a good single crystal layer.
また、前記酸化物半導体には、本発明の目的を阻害しない限り、金属や金属酸化物などが含まれていてもよい。前記金属およびその金属酸化物としては、例えば、Ｆｅ、Ｃｒ、Ｖ、Ｔｉ、Ｒｈ、ＮｉおよびＣｏ等から選ばれる１種または２種以上の金属およびその金属酸化物などが挙げられる。 In addition, the oxide semiconductor may contain a metal, a metal oxide, or the like as long as the object of the present invention is not impaired. Examples of the metal and metal oxide thereof include one or more metals selected from Fe, Cr, V, Ti, Rh, Ni, Co, and the like, and metal oxides thereof.
本発明においては、前記のコランダム構造を有する結晶性酸化物半導体が、α型ＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５〜２．５であり、０＜Ｘ又は０＜Ｚである。）であるのが好ましく、ガリウムを含むのがより好ましい。前記結晶性酸化物半導体がα型ＩｎＸＡｌＹＧａＺＯ３である場合の好ましい組成は、前記ｎ型半導体層に含まれる金属元素中のガリウム、インジウムおよびアルミニウムの合計の原子比が０．５以上であり、より好ましくは０．８以上である。また、前記結晶性酸化物半導体がガリウムを含む場合の好ましい組成は、前記ｎ型半導体層に含まれる金属元素中のガリウムの原子比が０．５以上であることが好ましく、０．８以上であるのがより好ましい。また、前記ｎ型半導体層の厚さは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、好ましくは、約５０ｎｍ〜５ｍｍであり、より好ましくは、０．１μｍ〜１００μｍである。 In the present invention, the crystalline oxide semiconductor having the corundum structure is an α-type In X Al Y Ga Z O 3 (0 ≦ X ≦ 2, 0 ≦ Y ≦ 2, 0 ≦ Z ≦ 2, X + Y + Z = 1). 0.5 to 2.5, preferably 0 <X or 0 <Z), and more preferably gallium. A preferable composition in the case where the crystalline oxide semiconductor is α-type In X Al Y Ga Z O 3 is such that the total atomic ratio of gallium, indium, and aluminum in the metal element contained in the n-type semiconductor layer is 0.00. It is 5 or more, more preferably 0.8 or more. The preferable composition in the case where the crystalline oxide semiconductor contains gallium is such that the atomic ratio of gallium in the metal element contained in the n-type semiconductor layer is preferably 0.5 or more, and 0.8 or more. More preferably. Further, the thickness of the n-type semiconductor layer is not particularly limited, and may be 1 μm or less or 1 μm or more, preferably about 50 nm to 5 mm, more preferably 0 .1 μm to 100 μm.
前記ｎ型半導体層は、通常、前記ｎ型ドーパントをドナーとしての有効成分とするために、結晶の格子点位置に、ｎ型ドーパントを含有している。前記ｎ型半導体層に用いられるｎ型ドーパントとしては、ｎ型半導体を形成できるものであれば特に限定されないが、例えば、ゲルマニウム、ケイ素、チタン、ジルコニウム、スズ、バナジウムまたはニオブなどが挙げられる。本発明においては、前記ｎ型ドーパントが、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであるのが好ましく、ゲルマニウムであるのがより好ましい。前記ｎ型半導体層中に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含ませることで、Ｓｎをドーパントとして用いたときよりも、電気特性に優れたｎ型半導体とすることができる。また、前記ｎ型半導体層にゲルマニウムを用いると、ドーピングによる導電性の制御容易性、結晶構造耐熱性、電気的熱耐性において、より優れたものとなる。 The n-type semiconductor layer usually contains an n-type dopant at a lattice point position of the crystal in order to use the n-type dopant as an effective component as a donor. The n-type dopant used in the n-type semiconductor layer is not particularly limited as long as it can form an n-type semiconductor. Examples thereof include germanium, silicon, titanium, zirconium, tin, vanadium, and niobium. In the present invention, the n-type dopant is preferably germanium, silicon, titanium, zirconium, vanadium or niobium, and more preferably germanium. By including germanium, silicon, titanium, zirconium, vanadium, or niobium in the n-type semiconductor layer, an n-type semiconductor having better electrical characteristics than when Sn is used as a dopant can be obtained. Further, when germanium is used for the n-type semiconductor layer, it becomes more excellent in conductivity controllability by doping, crystal structure heat resistance, and electrical heat resistance.
前記ｎ型半導体層中のｎ型ドーパントの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であるが、本発明によれば、前記ｎ型半導体層中のｎ型ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にして、ｎ−型半導体とすることができる。また、本発明によれば、前記ｎ型ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させて、ｎ＋型半導体とすることもできる。本発明においては、ｎ−型半導体層を形成する場合、前記ｎ型半導体層中のｎ型ドーパントの濃度を、約１×１０１３〜１×１０１７／ｃｍ３にすることが好ましく、約１×１０１５〜１×１０１７／ｃｍ３にすることがより好ましい。また、本発明においては、ｎ＋型半導体層を形成する場合には、前記ｎ型半導体層中のｎ型ドーパントの濃度を、約１×１０２０／ｃｍ３〜１×１０２３／ｃｍ３にすることが好ましく、約１×１０２１／ｃｍ３〜１×１０２２／ｃｍ３にすることがより好ましい。 The concentration of the n-type dopant in the n-type semiconductor layer is usually about 1 × 10 16 / cm 3 to 1 × 10 22 / cm 3 , but according to the present invention, the n-type dopant concentration in the n-type semiconductor layer is approximately 1 × 10 16 / cm 3 to 1 × 10 22 / cm 3. The n-type semiconductor can be formed by reducing the concentration of the type dopant to, for example, a low concentration of about 1 × 10 17 / cm 3 or less. In addition, according to the present invention, the n-type dopant can be contained at a high concentration of about 1 × 10 20 / cm 3 or more to form an n + -type semiconductor. In the present invention, when an n − type semiconductor layer is formed, the concentration of the n type dopant in the n type semiconductor layer is preferably about 1 × 10 13 to 1 × 10 17 / cm 3 , It is more preferable to set it to x10 < 15 > -1 * 10 < 17 > / cm < 3 >. In the present invention, when an n + type semiconductor layer is formed, the concentration of the n type dopant in the n type semiconductor layer is set to about 1 × 10 20 / cm 3 to 1 × 10 23 / cm 3 . It is preferable to set it to about 1 × 10 21 / cm 3 to 1 × 10 22 / cm 3 .
前記ｐ型半導体層は、前記ｎ型半導体層とは異なる組成のｐ型半導体層であって、六方晶の結晶構造を有する無機化合物を主成分として含んでさえいれば特に限定されない。「ｎ型半導体層とは異なる組成」は、通常、ｐ型半導体層の主成分である無機化合物が、ｎ型半導体層の主成分とは異なる組成であることを意味し、より具体的には、ｎ型半導体層の主成分である前記結晶性酸化物半導体と組成式が同一ではないことを意味する。前記無機化合物は、六方晶の結晶構造を有していれば特に限定されず、公知のものであってもよい。なお、本発明では、「六方晶」は、歪を有していてもよい。前記無機化合物の種類としては、例えば、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）または金属化合物などが挙げられるが、とりわけ、金属化合物が好ましい。前記金属化合物の種類としては、例えば、金属酸化物、金属硫化物、金属窒化物、金属ハロゲン化物、金属セレン化物、金属テルル化物などが挙げられるが、本発明においては、金属酸化物または金属硫化物であるのが、耐圧性向上とリーク電流抑制の観点から好ましい。 The p-type semiconductor layer is a p-type semiconductor layer having a composition different from that of the n-type semiconductor layer, and is not particularly limited as long as it contains an inorganic compound having a hexagonal crystal structure as a main component. “A composition different from the n-type semiconductor layer” means that the inorganic compound that is the main component of the p-type semiconductor layer usually has a different composition from the main component of the n-type semiconductor layer. This means that the composition formula is not the same as that of the crystalline oxide semiconductor which is the main component of the n-type semiconductor layer. The inorganic compound is not particularly limited as long as it has a hexagonal crystal structure, and may be a known one. In the present invention, the “hexagonal crystal” may have a strain. Examples of the inorganic compound include silicon carbide (SiC), gallium nitride (GaN), and a metal compound, and a metal compound is particularly preferable. Examples of the metal compound include metal oxide, metal sulfide, metal nitride, metal halide, metal selenide, and metal telluride. In the present invention, metal oxide or metal sulfide is used. It is preferable from the viewpoint of improving pressure resistance and suppressing leakage current.
前記金属酸化物は、六方晶の結晶構造を有する金属酸化物であれば特に限定されない。前記金属酸化物としては、例えば、銅（Ｃｕ）、ロジウム（Ｒｈ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銀（Ａｇ）、アンチモン（Ｓｂ）、バナジウム（Ｖ）およびチタン（Ｔｉ）から選ばれる１種または２種以上の金属を含有する金属酸化物などが挙げられる。本発明においては、前記金属酸化物が、デラフォサイト（Delafossite）、酸化ロジウムまたはオキシカルコゲナイド（Oxycalcogenide）であるのが好ましい。
前記デラフォサイトとしては、例えば、Ａ、Ｂ、Ａ’およびＢ’をそれぞれ任意の元素記号としたとき、ＡＢＯ２（Ａは、Ｃｕ、Ｐｄ、Ａｇ、ＰｔまたはＨｇであり、Ｂは、Ａｌ、Ｆｅ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｂ、Ｇａ、Ｃｒ、ＩｎまたはＴｌ、またはＣｏもしくはＲｈにＴｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ｇｅ、ＳｎもしくはＰｂを添加したものである。）などが挙げられるが、中でもＡ’Ｂ’Ｏ２（Ａ’は、ＣｕまたはＡｇであり、Ｂ’は、Ａｌ、Ｇａ、Ｉｎ、Ｓｃ、ＹまたはＬａである。）が好ましい。
前記酸化ロジウムとしては、例えば、α−Ｒｈ２Ｏ３またはＺｎＲｈ２Ｏ４などが挙げられる。
前記オキシカルコゲナイドとしては、例えば、ＬａＣｕＯＣｈ（Ｃｈとしては、例えばＳ、ＳｅまたはＴｅ等）などが挙げられる。
なお、その他好ましい金属酸化物としては、例えば、ＳｒＣｕ２Ｏ２、ＰｂＣｕ２Ｏ２、ＳｎＯ、Ｃｕ２Ｏ、ＺｎＯ、ＮｉＯまたはＡｇ２Ｏなどが挙げられる。
The metal oxide is not particularly limited as long as it is a metal oxide having a hexagonal crystal structure. Examples of the metal oxide include copper (Cu), rhodium (Rh), tin (Sn), nickel (Ni), silver (Ag), antimony (Sb), vanadium (V), and titanium (Ti). And metal oxides containing one or more metals. In the present invention, the metal oxide is preferably delafossite, rhodium oxide, or oxycalcogenide.
As the delafossite, for example, when A, B, A ′ and B ′ are arbitrary element symbols, ABO 2 (A is Cu, Pd, Ag, Pt or Hg, and B is Al. Fe, Sc, Y, La, Ce, Pr, Nd, Sm, Er, Tm, Yb, Lu, B, Ga, Cr, In or Tl, or Co or Rh with Ti, Zr, Hf, Si, Ge, Sn or Pb is added.) Among them, A′B′O 2 (A ′ is Cu or Ag, and B ′ is Al, Ga, In, Sc, Y or La). Is preferred).
Examples of the rhodium oxide include α-Rh 2 O 3 and ZnRh 2 O 4 .
Examples of the oxychalcogenide include LaCuOCh (for example, S, Se, Te, etc.).
Other preferable metal oxides include, for example, SrCu 2 O 2 , PbCu 2 O 2 , SnO, Cu 2 O, ZnO, NiO, or Ag 2 O.
前記金属硫化物は、六方晶の結晶構造を有する金属硫化物であれば特に限定されない。前記金属硫化物としては、例えば、亜鉛（Ｚｎ）または／およびアルミニウム（Ａｌ）を含有する金属硫化物などが挙げられる。本発明においては、前記金属硫化物が、ＺｎＳまたはＣｕＡｌＳ２であるのが好ましい。 The metal sulfide is not particularly limited as long as it is a metal sulfide having a hexagonal crystal structure. Examples of the metal sulfide include metal sulfide containing zinc (Zn) and / or aluminum (Al). In the present invention, the metal sulfide is preferably ZnS or CuAlS 2 .
本発明においては、前記ｎ型半導体層を、例えば、ミスト・エピタキシー法やミストＣＶＤ法にて、下地基板上に、コランダム構造を有する結晶性酸化物半導体膜を成膜することにより形成することができる。より具体的には、原料溶液を微粒子化して生成される原料微粒子をキャリアガスによって成膜室に供給し、前記成膜室内に配置された下地基板上に結晶性酸化物半導体膜を形成する際に、前記ｎ型ドーパントを用いて、ドーピング処理を行うことで前記ｎ型半導体層を製造することができる。 In the present invention, the n-type semiconductor layer may be formed by depositing a crystalline oxide semiconductor film having a corundum structure on a base substrate by, for example, a mist / epitaxy method or a mist CVD method. it can. More specifically, when the raw material fine particles generated by atomizing the raw material solution are supplied to the film formation chamber by the carrier gas, and the crystalline oxide semiconductor film is formed on the base substrate disposed in the film formation chamber. In addition, the n-type semiconductor layer can be manufactured by performing a doping process using the n-type dopant.
下地基板は、前記の結晶性酸化物半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、導電性基板であってもよいが、前記下地基板が、絶縁体基板であるのが好ましく、表面に金属膜を有する基板であるのも好ましい。また、前記下地基板が、コランダム構造を有する結晶物を主成分として含む基板、またはβ−ガリア構造を有する結晶物を主成分として含む基板であるのも好ましい。コランダム構造を有する結晶物を主成分として含む基板は、基板中の組成比で、コランダム構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。コランダム構造を有する結晶を主成分とする基板としては、例えば、サファイア基板（例：ｃ面サファイア基板）や、α型酸化ガリウム基板などが挙げられる。β−ガリア構造を有する結晶物を主成分とする基板は、質量比で、β−ガリア構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。β−ガリア構造を有する結晶物を主成分とする基板としては、例えばβ−Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含み、さらにＡｌ２Ｏ３が０質量％より多くかつ６０質量％以下である混晶体基板などが挙げられる。その他の下地基板の例としては、六方晶構造を有する基板（例：前記無機化合物基板）などが挙げられる。六方晶構造を有する基板上には、直接または別の層（例：緩衝層）を介して、前記結晶性酸化物半導体の膜を形成するのが好ましい。下地基板の厚さは、本発明においては特に限定されないが、好ましくは、５０〜２０００μｍであり、より好ましくは２００〜８００μｍである。 The base substrate is not particularly limited as long as it serves as a support for the crystalline oxide semiconductor film. The substrate may be an insulator substrate, a semiconductor substrate, or a conductive substrate, but the base substrate is preferably an insulator substrate, and has a metal film on the surface. It is also preferable that Moreover, it is also preferable that the base substrate is a substrate containing a crystalline material having a corundum structure as a main component or a substrate containing a crystalline material having a β-gallia structure as a main component. The substrate containing a crystal having a corundum structure as a main component is not particularly limited as long as the composition ratio in the substrate includes 50% or more of the crystal having a corundum structure, but in the present invention, 70% or more. It is preferable that it is contained, and more preferably 90% or more. Examples of the substrate whose main component is a crystal having a corundum structure include a sapphire substrate (eg, c-plane sapphire substrate), an α-type gallium oxide substrate, and the like. There is no particular limitation on the substrate containing a crystalline substance having a β-gallia structure as a main component as long as it contains 50% or more of the crystalline substance having a β-gallia structure by mass ratio. In the present invention, 70% It is preferable to include the above, more preferably 90% or more. As the substrate composed mainly of crystals having a β- Gaul structure, for example, β-Ga 2 O 3 substrate, or and a Ga 2 O 3 and Al 2 O 3, even more Al 2 O 3 is 0 wt% Examples thereof include a mixed crystal substrate that is large and 60% by mass or less. Examples of other base substrates include a substrate having a hexagonal crystal structure (eg, the inorganic compound substrate). The crystalline oxide semiconductor film is preferably formed over the substrate having a hexagonal crystal structure directly or via another layer (for example, a buffer layer). Although the thickness of a base substrate is not specifically limited in this invention, Preferably, it is 50-2000 micrometers, More preferably, it is 200-800 micrometers.
前記下地基板が、表面に金属膜を有する基板である場合には、前記金属膜は、基板表面の一部または全部に設けられていてもよく、メッシュ状やドット状の金属膜が設けられていてもよい。また、前記金属膜の厚さは、特に限定されないが、好ましくは、１０〜１０００ｎｍであり、より好ましくは１０〜５００ｎｍである。前記金属膜の構成材料としては、例えば、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、クロム（Ｃｒ）、銅（Ｃｕ）、鉄（Ｆｅ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）もしくはハフニウム（Ｈｆ）等の金属またはこれらの合金などが挙げられる。なお、前記金属は、一軸に配向しているのが好ましい。一軸に配向している金属は、膜厚方向及び膜面内方向、もしくは膜厚方向などの一定の方向に単一の結晶方位をもつ金属であればそれでよく、一軸に優先配向している金属も含む。本発明においては、膜厚方向に一軸に配向しているのが好ましい。配向については、一軸に配向しているのか否かをＸ線回折法により確認することができる。例えば、一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比と、ランダムに配向した同一結晶粉末の一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比と比較して、大きい場合（好ましくは倍以上大きい場合、より好ましくは一桁以上大きい場合）に、一軸に配向していると判断することができる。 When the base substrate is a substrate having a metal film on the surface, the metal film may be provided on a part or all of the substrate surface, and a mesh-like or dot-like metal film is provided. May be. Moreover, the thickness of the metal film is not particularly limited, but is preferably 10 to 1000 nm, and more preferably 10 to 500 nm. Examples of the constituent material of the metal film include platinum (Pt), gold (Au), palladium (Pd), silver (Ag), chromium (Cr), copper (Cu), iron (Fe), and tungsten (W). , Titanium (Ti), tantalum (Ta), niobium (Nb), manganese (Mn), molybdenum (Mo), metal such as aluminum (Al) or hafnium (Hf), or alloys thereof. Note that the metal is preferably uniaxially oriented. The uniaxially oriented metal may be any metal as long as it has a single crystal orientation in a certain direction such as the film thickness direction and the film in-plane direction, or the film thickness direction. Including. In the present invention, the film is preferably uniaxially oriented in the film thickness direction. As for the orientation, it can be confirmed by X-ray diffraction method whether or not the orientation is uniaxial. For example, an integrated intensity ratio between a peak derived from a uniaxially oriented crystal plane and a peak derived from another crystal plane, and a peak derived from a uniaxially oriented crystal plane of the same crystal powder that is randomly oriented If the ratio is larger (preferably more than double, more preferably more than an order of magnitude) compared to the integrated intensity ratio between the peak and the peak derived from other crystal planes, it should be determined as being uniaxially oriented. Can do.
本発明においては、前記下地基板が、サファイア基板（例：ｃ面サファイア基板）、α型酸化ガリウム基板もしくはβ−Ｇａ２Ｏ３基板またはＧａ２Ｏ３とＡｌ２Ｏ３とを含みさらにＡｌ２Ｏ３が０質量％より多くかつ６０質量％以下である混晶体基板、または表面に金属膜が形成されているこれらの基板であるのが好ましい。このような好ましい下地基板を用いることで、前記結晶性酸化物半導体膜の不純物のカーボン含有率、キャリア濃度および半値幅が、他の下地基板を用いた場合に比べてさらに低減することができる。 In the present invention, the base substrate includes a sapphire substrate (eg, c-plane sapphire substrate), an α-type gallium oxide substrate, a β-Ga 2 O 3 substrate, Ga 2 O 3 and Al 2 O 3, and Al 2. A mixed crystal substrate in which O 3 is more than 0% by mass and not more than 60% by mass, or these substrates on which a metal film is formed on the surface is preferable. By using such a preferable base substrate, the carbon content, the carrier concentration, and the half width of the impurity of the crystalline oxide semiconductor film can be further reduced as compared with the case of using another base substrate.
結晶性酸化物半導体膜の成膜手段は、本発明の目的を阻害しない限り、特に限定されないが、例えば、ミストＣＶＤ法により、ガリウム化合物、インジウム化合物またはアルミニウム化合物等を結晶性酸化物半導体膜の組成に合わせて組み合わせた原料化合物を反応させることによって形成可能である。これによって、下地基板上に、下地基板側から結晶性酸化物半導体膜を結晶成長させることができる。ガリウム化合物としては、ガリウム金属を出発材料として成膜直前にガリウム化合物に変化させたものであってもよい。ガリウム化合物としては、例えば、ガリウムの有機金属錯体（例：アセチルアセトナート錯体等）やハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）などが挙げられるが、本発明においては、ハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）を用いることが好ましい。原料化合物にハロゲン化物を用いてミストＣＶＤで成膜することで、前記結晶性酸化物半導体膜に炭素を実質的に含まないようにすることができる。 The means for forming the crystalline oxide semiconductor film is not particularly limited as long as it does not hinder the object of the present invention. It can be formed by reacting raw material compounds combined in accordance with the composition. Thus, the crystalline oxide semiconductor film can be grown on the base substrate from the base substrate side. The gallium compound may be a gallium compound that is changed to a gallium compound immediately before film formation using gallium metal as a starting material. Examples of the gallium compound include organometallic complexes of gallium (e.g., acetylacetonate complex) and halides (e.g., fluoride, chloride, bromide, iodide, etc.). In the present invention, It is preferable to use a halide (eg, fluoride, chloride, bromide or iodide). The crystalline oxide semiconductor film can be substantially free of carbon by forming a film by mist CVD using a halide as a raw material compound.
より具体的には、結晶性酸化物半導体膜は、原料化合物が溶解した原料溶液から生成された原料微粒子を成膜室に供給して、前記成膜室内で前記原料化合物を反応させることによって形成することができる。原料溶液の溶媒は、特に限定されないが、水、過酸化水素水または有機溶媒であることが好ましい。本発明においては、通常、ドーパント原料の存在下で、上記原料化合物を反応させる。なお、ドーパント原料は、好ましくは、原料溶液に含められて、原料化合物と共に又は別々に微粒子化される。原料化合物にハロゲン化物を用いて、ドーパント原料を原料溶液に含めて、ミストＣＶＤで成膜することで、前記結晶性酸化物半導体膜に含まれる炭素が、ドーパントよりも少なくなり、好ましくは、前記結晶性酸化物半導体膜に炭素を実質的に含まないようにすることができる。 More specifically, the crystalline oxide semiconductor film is formed by supplying the raw material fine particles generated from the raw material solution in which the raw material compound is dissolved to the film formation chamber and reacting the raw material compound in the film formation chamber. can do. The solvent of the raw material solution is not particularly limited, but is preferably water, hydrogen peroxide solution or an organic solvent. In the present invention, the above raw material compound is usually reacted in the presence of a dopant raw material. The dopant raw material is preferably included in the raw material solution and finely divided together with the raw material compound or separately. By using a halide as a raw material compound, including a dopant raw material in the raw material solution, and forming a film by mist CVD, the carbon contained in the crystalline oxide semiconductor film is less than the dopant, preferably, The crystalline oxide semiconductor film can be substantially free of carbon.
前記ドーパント原料としては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの金属単体又は化合物（例：ハロゲン化物、酸化物等）などが挙げられる。なお、ドーピング量は、本発明の目的を阻害しない限り、特に限定されないが、原料溶液中、モル比で、０．０１〜１０％であるのが好ましく、０．１〜５％であるのがより好ましい。 Examples of the dopant raw material include tin, germanium, silicon, titanium, zirconium, vanadium, and niobium, which are simple metals or compounds (eg, halides, oxides, etc.). The doping amount is not particularly limited as long as it does not hinder the object of the present invention, but it is preferably 0.01 to 10%, and preferably 0.1 to 5% in terms of molar ratio in the raw material solution. More preferred.
また、本発明においては、ドーピング処理を、前記原料溶液に異常粒抑制剤を含めて行うのが好ましい。前記原料溶液に異常粒抑制剤を含めてドーピング処理を行うことで、結晶性酸化物半導体膜の表面粗さを抑制することができる。
異常粒抑制剤は、成膜過程で副生する粒子の発生を抑制する効果を有するものをいい、結晶性酸化物半導体膜の表面粗さを０．１μｍ以下とすることができれば特に限定されないが、本発明においては、ＢｒおよびＩから選択される少なくとも１種からなる異常粒抑制剤であるのが好ましい。安定的に膜形成をするために異常粒抑制剤として、ＢｒやＩを膜中に導入すると異常粒成長による表面粗さの悪化を抑制することができる。また、本発明においては、異常粒抑制剤として、Ｂｒを用いることが最も好ましく、Ｂｒを使用することにより、特にα−Ｇａ２Ｏ３を主成分として含む結晶性酸化物半導体膜の表面を非常に平滑にすることができる。異常粒抑制剤の添加量は、異常粒を抑制できれば特に限定されないが、原料溶液中、体積比で５０％以下であることが好ましく、３０％以下であることがより好ましく、１０〜２０％の範囲内であることが最も好ましい。このような好ましい範囲で異常粒抑制剤を使用することにより、異常粒抑制剤として機能させることができるので、結晶性酸化物半導体膜の異常粒の成長を抑制して表面を平滑にすることができる。
In the present invention, it is preferable that the doping treatment is performed by including an abnormal grain inhibitor in the raw material solution. The surface roughness of the crystalline oxide semiconductor film can be suppressed by performing a doping treatment including an abnormal grain inhibitor in the raw material solution.
An abnormal grain inhibitor refers to an agent that has the effect of suppressing the generation of particles by-produced during the film formation process, and is not particularly limited as long as the surface roughness of the crystalline oxide semiconductor film can be 0.1 μm or less. In the present invention, an abnormal grain inhibitor composed of at least one selected from Br and I is preferred. Introducing Br or I into the film as an abnormal grain inhibitor for stable film formation can suppress the deterioration of the surface roughness due to abnormal grain growth. Further, in the present invention, it is most preferable to use Br as an abnormal grain suppressor, and by using Br, the surface of a crystalline oxide semiconductor film containing α-Ga 2 O 3 as a main component is extremely improved. Can be smoothed. The amount of the abnormal grain inhibitor added is not particularly limited as long as abnormal grains can be suppressed, but in the raw material solution, the volume ratio is preferably 50% or less, more preferably 30% or less, and 10 to 20%. Most preferably within the range. By using an abnormal grain inhibitor in such a preferable range, it can function as an abnormal grain inhibitor, and thus the growth of abnormal grains in the crystalline oxide semiconductor film can be suppressed to smooth the surface. it can.
本発明においては、成膜後、アニール処理を行ってもよい。アニール処理の温度は、特に限定されないが、６００℃以下が好ましく、５５０℃以下がより好ましい。このような好ましい温度でアニール処理を行うことにより、より好適に前記結晶性酸化物半導体膜のキャリア濃度を調節することができる。アニール処理の処理時間は、本発明の目的を阻害しない限り、特に限定されないが、１０秒〜１０時間であるのが好ましく、１０秒〜１時間であるのがより好ましい。 In the present invention, annealing may be performed after film formation. Although the temperature of annealing treatment is not specifically limited, 600 degreeC or less is preferable and 550 degreeC or less is more preferable. By performing the annealing treatment at such a preferable temperature, the carrier concentration of the crystalline oxide semiconductor film can be adjusted more suitably. The treatment time of the annealing treatment is not particularly limited as long as the object of the present invention is not impaired, but is preferably 10 seconds to 10 hours, and more preferably 10 seconds to 1 hour.
前記結晶性酸化物半導体膜は、下地基板上に直接形成してもよく、別の層を介して形成してもよい。別の層としては、別の組成のコランダム構造結晶膜、コランダム構造以外の結晶膜、又はアモルファス膜などが挙げられる。構造としては、単層構造であってもよく、複数層構造であってもよい。また、同一の層内に２相以上の結晶相が混じっていてもよい。複数層構造の場合、結晶性酸化物半導体膜は、例えば、絶縁性薄膜と導電性薄膜が積層されて構成されるが、本発明においては、これに限定されるものではない。なお、絶縁性薄膜と導電性薄膜とが積層されて複数層構造が構成される場合、絶縁性薄膜と導電性薄膜の組成は、同じであっても互いに異なっていてもよい。絶縁性薄膜と導電性薄膜の厚さの比は、特に限定されないが、例えば、（導電性薄膜の厚さ）／（絶縁性薄膜の厚さ）の比が０．００１〜１００であるのが好ましく、０．１〜５がさらに好ましい。このさらに好ましい比は、具体的には例えば、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、１、１．１、１．２、１．３、１．４、１．５、１．６、１．７、１．８、１．９、２，３、４、５であり、ここで例示した数値の何れか２つの間の範囲内であってもよい。
本発明においては、下地基板上に形成した結晶性酸化物半導体膜を、そのまま又は所望により、下地基板と結晶性酸化物半導体膜とを剥離してｎ型半導体層として用いることができる。
The crystalline oxide semiconductor film may be formed directly on the base substrate or may be formed through another layer. Examples of the other layer include a corundum structure crystal film having a different composition, a crystal film other than the corundum structure, and an amorphous film. The structure may be a single layer structure or a multi-layer structure. Two or more crystal phases may be mixed in the same layer. In the case of a multi-layer structure, the crystalline oxide semiconductor film is configured by laminating an insulating thin film and a conductive thin film, for example, but is not limited to this in the present invention. In addition, when an insulating thin film and an electroconductive thin film are laminated | stacked and a multiple layer structure is comprised, the composition of an insulating thin film and an electroconductive thin film may be the same, or may mutually differ. The ratio of the thickness of the insulating thin film to the conductive thin film is not particularly limited. For example, the ratio of (thickness of the conductive thin film) / (thickness of the insulating thin film) is 0.001 to 100. Preferably, 0.1-5 is more preferable. This more preferable ratio is specifically, for example, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9, 1, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6, 1.7, 1.8, 1.9, 2, 3, 4, 5 and illustrated here It may be within a range between any two of the numerical values.
In the present invention, the crystalline oxide semiconductor film formed over the base substrate can be used as an n-type semiconductor layer by peeling the base substrate and the crystalline oxide semiconductor film as they are or as desired.
本発明においては、前記ｎ型半導体層上に、直接または他の層を介して、前記ｐ型半導体層を積層するのが好ましく、前記ｐ型半導体層上に、直接または他の層を介して、前記ｎ型半導体層を積層するのも好ましい。積層手段は、公知の手段であってよく、例えば、前記無機化合物の結晶性膜や結晶性基板を用いて、前記ｎ型半導体層に貼り合わせることにより積層してもよいし、スパッタリング法、真空蒸着法、ＣＶＤ法などの公知の手段を用いて、前記ｎ型半導体層上にまたは前記ｐ型半導体層上に成膜することにより積層してもよい。なお、貼り合わせる場合には、公知の接着剤を用いてもよく、導電性接着剤、絶縁性接着剤または半導体接着剤などを適宜用いることもできる。 In the present invention, it is preferable to stack the p-type semiconductor layer on the n-type semiconductor layer directly or via another layer, and directly or via another layer on the p-type semiconductor layer. It is also preferable to stack the n-type semiconductor layer. The lamination means may be a known means, for example, may be laminated by bonding to the n-type semiconductor layer using a crystalline film or a crystalline substrate of the inorganic compound, a sputtering method, a vacuum You may laminate | stack by forming into a film on the said n-type semiconductor layer or the said p-type semiconductor layer using well-known means, such as a vapor deposition method and CVD method. In addition, when bonding together, a well-known adhesive may be used and a conductive adhesive, an insulating adhesive, or a semiconductor adhesive etc. can also be used suitably.
本発明においては、例えばミストＣＶＤなどのミスト・エピタキシー法を用いて、ｐ型半導体層またはｎ型半導体層を形成するのが好ましい。ミスト・エピタキシー法を用いて、ｎ型半導体層またはｐ型半導体層の主成分を結晶成長させることにより、半導体層がより良好に形成され、耐圧性により優れたものとなる。例えば、ｎ型半導体層を結晶成長により形成する場合には、六方晶の結晶構造を有する無機化合物からなる基板上に、コランダム構造を有する結晶性酸化物半導体膜を結晶成長させる手段などが挙げられる。また、例えば、ｐ型半導体層を結晶成長により形成する場合には、コランダム構造を有する結晶性酸化物半導体からなる基板上に、六方晶の結晶構造を有する無機化合物膜を結晶成長させる手段などが挙げられる。
また、本発明においては、ｐ型半導体層上に、ｎ型半導体層を形成するのが好ましく、六方晶の結晶構造を有する無機化合物からなる基板上に、コランダム構造を有する結晶性酸化物半導体膜を結晶成長させて、ｎ型半導体層をｐ型半導体層に積層するのがより好ましい。
In the present invention, it is preferable to form the p-type semiconductor layer or the n-type semiconductor layer by using, for example, a mist / epitaxy method such as mist CVD. By crystal growth of the main component of the n-type semiconductor layer or the p-type semiconductor layer using the mist / epitaxy method, the semiconductor layer is formed better and the pressure resistance is improved. For example, in the case where an n-type semiconductor layer is formed by crystal growth, means for crystal growth of a crystalline oxide semiconductor film having a corundum structure on a substrate made of an inorganic compound having a hexagonal crystal structure can be given. . Further, for example, in the case where the p-type semiconductor layer is formed by crystal growth, there is a means for growing an inorganic compound film having a hexagonal crystal structure on a substrate made of a crystalline oxide semiconductor having a corundum structure. Can be mentioned.
In the present invention, it is preferable to form an n-type semiconductor layer on a p-type semiconductor layer, and a crystalline oxide semiconductor film having a corundum structure on a substrate made of an inorganic compound having a hexagonal crystal structure. More preferably, the n-type semiconductor layer is stacked on the p-type semiconductor layer.
本発明においては、上記のようにして得られたｎ型半導体層とｐ型半導体層との結晶性積層構造体を半導体装置に用いることができる。なお、前記結晶性積層構造体を半導体装置に用いる場合には、前記結晶性積層構造体をそのまま半導体装置に用いてもよいし、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などを形成してもよい。 In the present invention, the crystalline laminated structure of the n-type semiconductor layer and the p-type semiconductor layer obtained as described above can be used for a semiconductor device. In addition, when using the said crystalline laminated structure for a semiconductor device, you may use the said crystalline laminated structure for a semiconductor device as it is, and also another layer (for example, an insulator layer, a semi-insulator layer, a conductor) Layer, semiconductor layer, buffer layer, other intermediate layer, or the like).
前記結晶性積層構造体を半導体装置に用いると、特に耐圧性が向上し、リーク電流が抑制されるので、様々な半導体装置に好適であり、とりわけ、パワーデバイスに有用である。また、半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）とに分類することができ、本発明においては、前記結晶性積層構造体を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも、縦型デバイスに用いることが好ましい。前記半導体装置としては、例えば、ショットキーバリアダイオード（ＳＢＤ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオードなどが挙げられる。 When the crystalline laminated structure is used in a semiconductor device, the breakdown voltage is improved and the leakage current is suppressed, so that it is suitable for various semiconductor devices, and particularly useful for power devices. Further, the semiconductor device is classified into a horizontal element (horizontal device) in which electrodes are formed on one side of a semiconductor layer and a vertical element (vertical device) having electrodes on both front and back sides of the semiconductor layer. In the present invention, the crystalline laminated structure can be suitably used for both a horizontal device and a vertical device, but among them, it is preferably used for a vertical device. Examples of the semiconductor device include a Schottky barrier diode (SBD), a metal oxide semiconductor field effect transistor (MOSFET), a high electron mobility transistor (HEMT), a junction field effect transistor (JFET), and an insulated gate bipolar transistor ( IGBT) or a light emitting diode.
以下、前記半導体装置の好適な例を、図面を用いて具体的に説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などが含まれていてもよい。 Hereinafter, preferred examples of the semiconductor device will be specifically described with reference to the drawings. However, the present invention is not limited to these examples. Note that in the semiconductor device exemplified below, other layers (for example, an insulator layer, a semi-insulator layer, a conductor layer, a semiconductor layer, a buffer layer, or other intermediate layers) are provided as long as the object of the present invention is not impaired. It may be included.
図１は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図１のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、絶縁体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。 FIG. 1 shows an example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 1 includes an n − type semiconductor layer 101a, an n + type semiconductor layer 101b, a p type semiconductor layer 102, an insulator layer 104, a Schottky electrode 105a, and an ohmic electrode 105b.
絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層１０４は、ｎ−型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。 Examples of the material of the insulator layer 104 include GaO, AlGaO, InAlGaO, AlInZnGaO 4 , AlN, Hf 2 O 3 , SiN, SiON, Al 2 O 3 , MgO, GdO, SiO 2, and Si 3 N 4. However, in the present invention, it preferably has a corundum structure. By using an insulator having a corundum structure for the insulator layer, a function of semiconductor characteristics at the interface can be satisfactorily exhibited. The insulator layer 104 is provided between the n − type semiconductor layer 101 and the Schottky electrode 105a. The insulator layer can be formed by known means such as sputtering, vacuum deposition, or CVD.
ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。 The material of the Schottky electrode and the ohmic electrode may be a known electrode material. Examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Metals such as Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), oxidation Examples thereof include metal oxide conductive films such as zinc indium (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層およびＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。 Formation of a Schottky electrode and an ohmic electrode can be performed by well-known means, such as a vacuum evaporation method or sputtering method, for example. More specifically, for example, when forming a Schottky electrode, a layer made of Mo and a layer made of Al are stacked, and patterning using a photolithography technique is performed on the layer made of Mo and the layer made of Al. Can be done.
図１のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、さらに、絶縁特性にも優れており、より高い電流制御性を有し、スイッチング速度も速く、耐圧性・信頼性にも優れている。 When a reverse bias is applied to the SBD of FIG. 1, a depletion layer (not shown) spreads in the n-type semiconductor layer 101a, so that a high breakdown voltage SBD is obtained. In addition, when a forward bias is applied, electrons flow from the ohmic electrode 105b to the Schottky electrode 105a. Thus, the SBD using the semiconductor structure is excellent for high withstand voltage and large current, and also has excellent insulation characteristics, higher current controllability, faster switching speed, and higher withstand voltage.・ Excellent reliability.
図２は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図２のＳＢＤは、図１のＳＢＤの構成とは、トレンチ構造を有している点で大きく異なっている。図２のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えており、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。 FIG. 2 shows an example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 2 is greatly different from the configuration of the SBD of FIG. 1 in that it has a trench structure. The SBD of FIG. 2 includes an n− type semiconductor layer 101a, an n + type semiconductor layer 101b, a p type semiconductor layer 102, a Schottky electrode 105a, and an ohmic electrode 105b, and greatly reduces leakage current while maintaining withstand voltage characteristics. The on-resistance can be greatly reduced.
図２に示されるＳＢＤのトレンチ構造の形成は、反応性イオンエッチング法等により異方性エッチングを行って、トレンチ溝を形成し、次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ〜１μｍ厚のｐ型半導体層を形成した後、真空蒸着法、スパッタリング法等の公知の手段を用いて、電極を形成することにより行うことができる。なお、ショットキー電極およびオーミック電極の材料については、図１で説明したショットキー電極およびオーミック電極の材料の場合と同様である。 The trench structure of the SBD shown in FIG. 2 is formed by anisotropic etching using a reactive ion etching method or the like to form trench grooves, and then a thermal oxidation method, a vacuum evaporation method, a sputtering method, a CVD method, or the like. After forming a p-type semiconductor layer having a thickness of, for example, 50 nm to 1 μm on the side surface and bottom surface of the trench groove using known means, an electrode is formed using known means such as vacuum evaporation or sputtering. This can be done. Note that the materials of the Schottky electrode and the ohmic electrode are the same as those of the materials of the Schottky electrode and the ohmic electrode described in FIG.
図３は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図３のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、ｐ型半導体層１２３、ゲート電極１２５ａ、ソース電極１２５ｂおよびドレイン電極１２５ｃを備えている。 FIG. 3 shows an example of a photoelectron mobility transistor (HEMT) according to the present invention. 3 includes an n-type semiconductor layer 121a having a wide band gap, an n-type semiconductor layer 121b having a narrow band gap, an n + type semiconductor layer 121c, a p-type semiconductor layer 123, a gate electrode 125a, a source electrode 125b, and a drain electrode 125c. I have.
ゲート電極、ドレイン電極およびソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。 The material of the gate electrode, the drain electrode and the source electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof. The gate electrode, the drain electrode, and the source electrode can be formed by a known means such as a vacuum deposition method or a sputtering method.
なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されている。
図３のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
Note that the n-type semiconductor layer under the gate electrode is composed of at least a wide band gap layer 121a and a narrow layer 121b.
In the HEMT of FIG. 3, since a good depletion layer is formed under the gate electrode, the current flowing from the drain electrode to the source electrode can be controlled efficiently. Further, in the present invention, normally-off can be expressed by using a recess structure.
本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図４に示す。図４のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、ｎ−型半導体層１３１ａ、ｎ＋型半導体層１３１ｂ、ｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。 An example in which the semiconductor device of the present invention is a MOSFET is shown in FIG. The MOSFET in FIG. 4 is a trench MOSFET, and includes an n− type semiconductor layer 131a, an n + type semiconductor layer 131b, an n + type semiconductor layer 131c, a p type semiconductor layer 132, a gate insulating film 134, a gate electrode 135a, and a source electrode 135b. And a drain electrode 135c.
ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１３１ａが形成されている。そして、さらに、前記ｎ−型半導体層１３１ａ上には、ｐ型半導体層１３２が形成されており、前記ｐ型半導体層１３２上には、ソース電極１３５ｂが形成されている。 An n + type semiconductor layer 131b with a thickness of 100 nm to 100 μm, for example, is formed on the drain electrode 135c, and an n − type semiconductor layer 131a with a thickness of, for example, 100 nm to 100 μm is formed on the n + type semiconductor layer 131b. Has been. Further, a p-type semiconductor layer 132 is formed on the n − -type semiconductor layer 131a, and a source electrode 135b is formed on the p-type semiconductor layer 132.
また、前記ｎ−型半導体層１３１ａ及び前記ｐ型半導体層１３２内には、前記ｐ型半導体層１３２を貫通し、前記ｎ−型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ〜１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。 Further, a plurality of trench grooves that penetrate through the p-type semiconductor layer 132 and reach the middle of the n − -type semiconductor layer 131a are formed in the n − -type semiconductor layer 131a and the p-type semiconductor layer 132. Has been. A gate electrode 135a is embedded in the trench groove through a gate insulating film 134 having a thickness of 10 nm to 1 μm, for example.
図４のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ−型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層が空乏層で満たされた状態になり、ターンオフとなる。 In the ON state of the MOSFET of FIG. 4, when a voltage is applied between the source electrode 135b and the drain electrode 135c and a positive voltage is applied to the gate electrode 135a with respect to the source electrode 135b, the n− type is applied. A channel layer is formed on the side surface of the semiconductor layer 131a, and electrons are injected into the n − type semiconductor layer to turn on. In the off state, when the voltage of the gate electrode is set to 0 V, the channel layer cannot be formed, the n − type semiconductor layer is filled with the depletion layer, and the turn-off is performed.
図４に示されるＭＯＳＦＥＴのトレンチ構造の形成は、反応性イオンエッチング法等により異方性エッチングを行って、トレンチ溝を形成し、次いで、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ〜１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層の厚み以下に形成することにより行うことができる。 The trench structure of the MOSFET shown in FIG. 4 is formed by anisotropic etching using a reactive ion etching method or the like to form a trench groove, and then a thermal oxidation method, a vacuum deposition method, a sputtering method, a CVD method, or the like. The gate insulating film 134 having a thickness of, for example, 50 nm to 1 μm is formed on the side surface and the bottom surface of the trench groove using the known means, and then the trench groove is formed using a CVD method, a vacuum evaporation method, a sputtering method, or the like. For example, it can be performed by forming a gate electrode material such as polysilicon below the thickness of the n − type semiconductor layer.
なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。 The electrode material of the source electrode and the drain electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.
このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図４では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図４のトレンチ溝の深さをｎ−型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。なお、横型のＭＯＳＦＥＴの場合の一例を図５に示す。図５のＭＯＳＦＥＴは、ｎ型半導体層１３１、ｎ＋型半導体層１３１ｂ、ｐ型半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ、ドレイン電極１３５ｃおよび基板１３９を備えている。図５に示すように、ｎ＋型半導体層をｎ型半導体層に埋め込むことで、他の横型のＭＯＳＦＥＴに比べ、より良好に電流を流すことができる。 The MOSFET obtained in this way is further superior in pressure resistance compared to a conventional trench MOSFET. Although FIG. 4 shows an example of a trench type vertical MOSFET, the present invention is not limited to this and can be applied to various MOSFET forms. For example, the series resistance may be reduced by digging the trench groove of FIG. 4 to a depth reaching the bottom surface of the n − type semiconductor layer 131a. An example of a lateral MOSFET is shown in FIG. The MOSFET in FIG. 5 includes an n-type semiconductor layer 131, an n + -type semiconductor layer 131b, a p-type semiconductor layer 132, a gate insulating film 134, a gate electrode 135a, a source electrode 135b, a drain electrode 135c, and a substrate 139. As shown in FIG. 5, by burying the n + type semiconductor layer in the n type semiconductor layer, it is possible to flow a current better than other lateral MOSFETs.
図６は、ｎ−型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。 6 includes an n− type semiconductor layer 141a, a first n + type semiconductor layer 141b, a second n + type semiconductor layer 141c, a p type semiconductor layer 142, a gate electrode 145a, a source electrode 145b, and a drain electrode 145c. A suitable example of a junction field effect transistor (JFET) is shown.
ドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１４１ａが形成されている。そして、さらに、前記ｎ−型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、ソース電極１４５ｂが形成されている。 On the drain electrode 145c, for example, an n + type semiconductor layer 141c having a thickness of 100 nm to 100 μm is formed. On the n + type semiconductor layer 141c, for example, an n − type semiconductor layer 141a having a thickness of 100 nm to 100 μm is formed. Has been. Further, an n + type semiconductor layer 141b is formed on the n − type semiconductor layer 141a, and a source electrode 145b is formed on the n + type semiconductor layer 141b.
また、前記ｎ−型半導体層１４１ａ内には、前記ｎ＋半導体層１４１ｂを貫通し、前記ｎ−半導体層１４１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ−型半導体層上には、ｐ型半導体層１４２が形成されており、前記ｐ型半導体層１４２上にゲート電極１４５ａが形成されている。
図６のＪＦＥＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ−型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
Further, a plurality of trenches having a depth that penetrates through the n + semiconductor layer 141b and reaches a middle depth of the n− semiconductor layer 141a are formed in the n− type semiconductor layer 141a. A p-type semiconductor layer 142 is formed on the n − type semiconductor layer in the trench groove, and a gate electrode 145 a is formed on the p-type semiconductor layer 142.
6, when a voltage is applied between the source electrode 145b and the drain electrode 145c and a positive voltage is applied to the gate electrode 145a with respect to the source electrode 145b, the n− type is applied. A channel layer is formed in the semiconductor layer 141a, and electrons are injected into the n − type semiconductor layer to turn on. In the off state, when the voltage of the gate electrode is set to 0 V, the channel layer cannot be formed, the n − type semiconductor layer is filled with the depletion layer, and the turn-off is performed.
図７は、ｎ型半導体層１５１、ｎ−型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂおよびコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。 7 shows an insulation including an n-type semiconductor layer 151, an n-type semiconductor layer 151a, an n + -type semiconductor layer 151b, a p-type semiconductor layer 152, a gate insulating film 154, a gate electrode 155a, an emitter electrode 155b, and a collector electrode 155c. A suitable example of a gate type bipolar transistor (IGBT) is shown.
図７に示されるＩＧＢＴは、ｎ−型半導体層１５１ａにトレンチ溝が設けられ、トレンチ溝のｎ−型半導体層上には、ｐ型半導体層１５２が設けられている。さらに、前記ｐ型半導体層１５２上には、ｎ＋型半導体層１５１ｂが設けられている。 In the IGBT shown in FIG. 7, a trench groove is provided in an n − type semiconductor layer 151a, and a p type semiconductor layer 152 is provided on the n − type semiconductor layer of the trench groove. Further, an n + type semiconductor layer 151 b is provided on the p type semiconductor layer 152.
本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図８に示す。図８の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図８の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。 An example in which the semiconductor device of the present invention is a light emitting diode (LED) is shown in FIG. The semiconductor light emitting element of FIG. 8 includes an n-type semiconductor layer 161 on the second electrode 165b, and a light-emitting layer 163 is stacked on the n-type semiconductor layer 161. A p-type semiconductor layer 162 is stacked on the light emitting layer 163. A light-transmitting electrode 167 that transmits light generated by the light-emitting layer 163 is provided over the p-type semiconductor layer 162, and a first electrode 165 a is stacked over the light-transmitting electrode 167. 8 may be covered with a protective layer except for the electrode portion.
透光性電極の材料としては、インジウム（Ｉｎ）またはチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２またはこれらの２以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。 As a material for the light-transmitting electrode, an oxide conductive material containing indium (In) or titanium (Ti) can be given. More specifically, for example, In 2 O 3 , ZnO, SnO 2 , Ga 2 O 3 , TiO 2 , CeO 2, a mixed crystal of two or more thereof, or a material doped with these may be used. A translucent electrode can be formed by providing these materials by known means such as sputtering. Moreover, after forming the translucent electrode, thermal annealing for the purpose of making the translucent electrode transparent may be performed.
図８の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。 According to the semiconductor light emitting device of FIG. 8, the first electrode 165a is a positive electrode and the second electrode 165b is a negative electrode, and a current is passed through the p-type semiconductor layer 162, the light-emitting layer 163, and the n-type semiconductor layer 161 through both of them. Thus, the light emitting layer 163 emits light.
第１の電極１６５ａ及び第２の電極１６５ｂの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。 Examples of the material of the first electrode 165a and the second electrode 165b include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Metals such as Hf, W, Ir, Zn, In, Pd, Nd, or Ag or alloys thereof, metal oxides such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO) Examples thereof include a conductive film, an organic conductive compound such as polyaniline, polythiophene, or polypyrrole, or a mixture thereof. The electrode formation method is not particularly limited, and is a wet method such as a printing method, a spray method, or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, CVD, or plasma CVD method. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among chemical methods such as the above.
なお、発光素子の別の態様を図９に示す。図９の発光素子では、基板１６９上にｎ型半導体層１６１が積層されており、ｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１の一部を切り欠くことによって露出したｎ型半導体層１６１の半導体層露出面上の一部に第２の電極１６５ｂが積層されている。 Note that FIG. 9 illustrates another mode of the light-emitting element. In the light-emitting element of FIG. 9, an n-type semiconductor layer 161 is stacked on a substrate 169, and the n-type semiconductor exposed by cutting out a part of the p-type semiconductor layer 162, the light-emitting layer 163, and the n-type semiconductor layer 161. A second electrode 165b is stacked on a portion of the layer 161 on the exposed surface of the semiconductor layer.
図１０は、本実施例で用いられる成膜装置の一例を示す。図１０に示される成膜装置は、ミストＣＶＤ装置１９である。ミストＣＶＤ装置１９は、基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２と、キャリアガス供給手段２２から送り出されるキャリアガスの流量を調節するための流量調節弁２３と、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８とを備えている。図１０の成膜装置では、供給管２７が成膜室もかねている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。供給管２７とサセプタ２１をどちらも石英で作製することにより、基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。 FIG. 10 shows an example of a film forming apparatus used in this embodiment. The film forming apparatus shown in FIG. 10 is a mist CVD apparatus 19. The mist CVD apparatus 19 includes a susceptor 21 on which the substrate 20 is placed, a carrier gas supply means 22 for supplying a carrier gas, and a flow rate adjusting valve 23 for adjusting the flow rate of the carrier gas sent from the carrier gas supply means 22. A mist generating source 24 for storing the raw material solution 24a, a container 25 for containing water 25a, an ultrasonic transducer 26 attached to the bottom surface of the container 25, a supply pipe 27 made of a quartz tube having an inner diameter of 40 mm, And a heater 28 installed around the supply pipe 27. In the film forming apparatus of FIG. 10, the supply pipe 27 also serves as a film forming chamber. The susceptor 21 is made of quartz, and the surface on which the substrate 20 is placed is inclined from the horizontal plane. Both the supply pipe 27 and the susceptor 21 are made of quartz, so that impurities derived from the apparatus are prevented from being mixed into the film formed on the substrate 20.
原料溶液は、臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１：０．０５となるように水溶液を調整する。この際、４８％臭化水素酸溶液を体積比で１０％を含有させる。酸化ゲルマニウムの濃度は、５．０×１０−３ｍｏｌ／Ｌとする。この原料溶液２４ａをミスト発生源２４内に収容する。 As the raw material solution, an aqueous solution of gallium bromide and germanium oxide is adjusted so that the atomic ratio of germanium to gallium is 1: 0.05. At this time, 10% by volume of the 48% hydrobromic acid solution is contained. The concentration of germanium oxide is 5.0 × 10 −3 mol / L. This raw material solution 24 a is accommodated in the mist generating source 24.
次に、基板２０として、１辺が１０ｍｍの正方形で厚さ６００μｍの基板をサセプタ２１上に設置させ、ヒーター２８を作動させて供給管２７内の温度を５００℃にまで昇温させる。次に、流量調節弁２３を開いてキャリアガス源２２からキャリアガスを供給管２７内に供給し、供給管２７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５Ｌ／ｍｉｎに調節する。キャリアガスとしては、酸素ガスまたは窒素ガスを用いる。基板としては、ＣｕＡｌ２Ｏ２、ＣｕＧａＯ２、ＣｕＩｎＯ２、α−Ｒｈ２Ｏ３、ＬａＣｕＯＳ、ＺｎＳ、ＣｕＡｌＳ２またはα−Ａｌ２Ｏ３を用いる。 Next, a substrate having a square with a side of 10 mm and a thickness of 600 μm is placed on the susceptor 21 as the substrate 20, and the heater 28 is operated to raise the temperature in the supply pipe 27 to 500 ° C. Next, the flow rate adjusting valve 23 is opened, the carrier gas is supplied from the carrier gas source 22 into the supply pipe 27, the atmosphere in the supply pipe 27 is sufficiently replaced with the carrier gas, and then the flow rate of the carrier gas is set to 5 L / min. Adjust. As the carrier gas, oxygen gas or nitrogen gas is used. As the substrate, CuAl 2 O 2 , CuGaO 2 , CuInO 2 , α-Rh 2 O 3 , LaCuOS, ZnS, CuAlS 2 or α-Al 2 O 3 is used.
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを微粒子化させて、原料微粒子を生成する。
この原料微粒子が、キャリアガスによって成膜室２７内に導入され、成膜室２７内で反応して、基板２０の成膜面でのＣＶＤ反応によって基板２０上に膜を形成する。
Next, the ultrasonic vibrator 26 is vibrated at 2.4 MHz, and the vibration is propagated to the raw material solution 24a through the water 25a, whereby the raw material solution 24a is made into fine particles to generate raw material fine particles.
The raw material fine particles are introduced into the film formation chamber 27 by the carrier gas, react in the film formation chamber 27, and form a film on the substrate 20 by a CVD reaction on the film formation surface of the substrate 20.
次に、結晶膜の相を同定する。同定は、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことによって行う。測定は、ＣｕＫα線を用いて行う。得られた膜がα−Ｇａ２０３であることを確認する。 Next, the phase of the crystal film is identified. Identification is performed by performing a 2θ / ω scan at an angle of 15 to 95 degrees using an XRD diffractometer. The measurement is performed using CuKα rays. It is confirmed that the obtained film is α-Ga 2 O 3 .
また、ｎ型半導体層上にｐ型半導体層を積層する場合には、上記実施例に準じて、α−Ｇａ２Ｏ３膜上に、ＣｕＡｌ２Ｏ２、ＣｕＧａＯ２、ＣｕＩｎＯ２、α−Ｒｈ２Ｏ３、ＬａＣｕＯＳ、ＺｎＳ、ＣｕＡｌＳ２の膜を成膜する。 When a p-type semiconductor layer is stacked on an n-type semiconductor layer, CuAl 2 O 2 , CuGaO 2 , CuInO 2 , α-Rh are formed on the α-Ga 2 O 3 film in accordance with the above embodiment. A film of 2 O 3 , LaCuOS, ZnS, or CuAlS 2 is formed.
（実験例）
なお、α−Ｇａ２Ｏ３膜は、ｎ型半導体層としてはあまり知られておらず、α−Ｇａ２Ｏ３膜をｎ型半導体層として用いるために、あらかじめドーピング濃度を制御できるようにしておく。まず、臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１Ｅ−７、１Ｅ−６、８Ｅ−５、４Ｅ−４、２Ｅ−３、１Ｅ−２、２Ｅ−１、８Ｅ−１となるようにそれぞれ原料溶液を調整する。この際、４８％臭化水素酸溶液を体積比で１０％を含有させる。上記実施例と同様の成膜条件で成膜を行い、ＳＩＭＳを用いて、入射イオン種は酸素、出力３ｋＶ、２００ｎＡで不純物濃度の定量分析を行う。分析結果を図１１に示す。図１１に示すように、液中ドーパント含有割合と、結晶膜中のドーピング量とが相関関係を有している。このようにして、液中ドーパント含有割合を調整することによって、形成される膜中のドーピング濃度を制御する。
(Experimental example)
Incidentally, α-Ga 2 O 3 film is not very well known as an n-type semiconductor layer, in order to use the α-Ga 2 O 3 film as a n-type semiconductor layer, and to control the pre-doping concentration deep. First, the atomic ratio of gallium bromide and germanium oxide to gallium is 1E-7, 1E-6, 8E-5, 4E-4, 2E-3, 1E-2, 2E-1, and 8E-1. Prepare raw material solutions respectively. At this time, 10% by volume of the 48% hydrobromic acid solution is contained. Film formation is performed under the same film formation conditions as in the above embodiment, and quantitative analysis of impurity concentration is performed using SIMS, with the incident ion species being oxygen, an output of 3 kV, and 200 nA. The analysis results are shown in FIG. As shown in FIG. 11, the dopant content ratio in the liquid and the doping amount in the crystal film have a correlation. In this way, the doping concentration in the formed film is controlled by adjusting the dopant content in the liquid.
（実施例１）
基板としてｃ面サファイア基板を用い、上記と同様にして、α−Ｇａ２Ｏ３を成膜した。ついで、α−Ｇａ２Ｏ３膜が成膜されたサファイア基板を用いたこと、原料溶液として、ロジウム（ＩＩＩ）アセチルアセトナートのメタノール−水混合溶液（メタノール：水＝９５：５）（ロジウムアセチルアセトナートの濃度０．０５ｍｏｌ／Ｌ）を用いたこと、および成膜温度を４００℃としたこと以外は、上記と同様にして、α−Ｇａ２Ｏ３上に、α−Ｒｈ２Ｏ３膜を成膜した。得られた積層体につき、ＸＲＤパターンを測定した。その結果を図１３に示す。図１３から、準安定相であるコランダム構造を有するα−Ｇａ２Ｏ３膜上に、六方晶の結晶構造を有するα−Ｒｈ２Ｏ３膜が形成されていることが分かる。得られた積層体につき、両側にチタン電極をつけて、ダイオードを作製した。
Example 1
A c-plane sapphire substrate was used as the substrate, and α-Ga 2 O 3 was formed in the same manner as described above. Next, a sapphire substrate on which an α-Ga 2 O 3 film was formed was used. As a raw material solution, a methanol-water mixed solution of rhodium (III) acetylacetonate (methanol: water = 95: 5) (rhodium acetyl Α-Rh 2 O 3 film on α-Ga 2 O 3 in the same manner as above except that the concentration of acetonate 0.05 mol / L) was used and the film formation temperature was 400 ° C. Was deposited. The XRD pattern was measured about the obtained laminated body. The result is shown in FIG. FIG. 13 shows that an α-Rh 2 O 3 film having a hexagonal crystal structure is formed on an α-Ga 2 O 3 film having a corundum structure that is a metastable phase. About the obtained laminated body, the titanium electrode was attached to both sides and the diode was produced.
（実施例２）
市販のＳｉＣ基板を用いたこと、α−Ｆｅ２Ｏ３バッファ層（成膜温度３５０℃）を設けたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、六方晶の結晶構造を有するＳｉＣ基板上にα−Ｇａ２Ｏ３を成膜した。得られた膜につき、ＸＲＤパターンを測定した。その結果を図１２に示す。図１２から、六方晶の結晶構造を有する基板上に、準安定相であるコランダム構造を有するα−Ｇａ２Ｏ３膜を成膜できたことが分かる。ついで、得られた膜と基板につき、ＳｉＣ側の表面にインジウム電極を、α―Ｇａ２Ｏ３側の表面にタングステン電極をつけて、ＳＢＤを作製した。
(Example 2)
Except for using a commercially available SiC substrate, providing an α-Fe 2 O 3 buffer layer (deposition temperature 350 ° C.), and setting the deposition temperature to 600 ° C., the same as in Example 1, Α-Ga 2 O 3 was deposited on a SiC substrate having a hexagonal crystal structure. The XRD pattern was measured for the obtained film. The result is shown in FIG. From FIG. 12, it can be seen that an α-Ga 2 O 3 film having a corundum structure which is a metastable phase was formed on a substrate having a hexagonal crystal structure. Subsequently, for the obtained film and substrate, an indium electrode was attached to the surface on the SiC side, and a tungsten electrode was attached to the surface on the α-Ga 2 O 3 side, thereby producing an SBD.
本発明の半導体装置は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置などあらゆる分野に用いることができる。 The semiconductor device of the present invention can be used in various fields such as semiconductors (for example, compound semiconductor electronic devices), electronic parts / electric equipment parts, optical / electrophotographic related apparatuses, and the like.
１９ ミストＣＶＤ装置
２０ 基板
２１ サセプタ
２２ キャリアガス源
２３ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 供給管
２８ ヒーター
１０１ａ ｎ−型半導体層
１０１ｂ ｎ＋型半導体層
１０２ ｐ型半導体層
１０４ 絶縁体層
１０５ａ ショットキー電極
１０５ｂ オーミック電極
１２１ａ バンドギャップの広いｎ型半導体層
１２１ｂ バンドギャップの狭いｎ型半導体層
１２１ｃ ｎ＋型半導体層
１２２ ｐ型半導体層
１２５ａ ゲート電極
１２５ｂ ソース電極
１２５ｃ ドレイン電極
１２９ 基板
１３１ａ ｎ−型半導体層
１３１ｂ 第１のｎ＋型半導体層
１３１ｃ 第２のｎ＋型半導体層
１３２ ｐ型半導体層
１３４ ゲート絶縁膜
１３５ａ ゲート電極
１３５ｂ ソース電極
１３５ｃ ドレイン電極
１３９ 基板
１４１ａ ｎ−型半導体層
１４１ｂ 第１のｎ＋型半導体層
１４１ｃ 第２のｎ＋型半導体層
１４２ ｐ型半導体層
１４５ａ ゲート電極
１４５ｂ ソース電極
１４５ｃ ドレイン電極
１５１ ｎ型半導体層
１５１ａ ｎ−型半導体層
１５１ｂ ｎ＋型半導体層
１５２ ｐ型半導体層
１５４ ゲート絶縁膜
１５５ａ ゲート電極
１５５ｂ エミッタ電極
１５５ｃ コレクタ電極
１６１ ｎ型半導体層
１６２ ｐ型半導体層
１６３ 発光層
１６５ａ 第１の電極
１６５ｂ 第２の電極
１６７ 透光性電極
１６９ 基板
19 Mist CVD apparatus 20 Substrate 21 Susceptor 22 Carrier gas source 23 Flow control valve 24 Mist generation source 24a Raw material solution 25 Container 25a Water 26 Ultrasonic vibrator 27 Supply pipe 28 Heater 101a n-type semiconductor layer 101b n + type semiconductor layer 102 p Type semiconductor layer 104 insulator layer 105a Schottky electrode 105b ohmic electrode 121a wide band gap n type semiconductor layer 121b narrow band gap n type semiconductor layer 121c n + type semiconductor layer 122 p type semiconductor layer 125a gate electrode 125b source electrode 125c drain Electrode 129 Substrate 131a n− type semiconductor layer 131b first n + type semiconductor layer 131c second n + type semiconductor layer 132 p type semiconductor layer 134 gate insulating film 135a gate electrode 135b source electrode 135c drain electrode 1 9 Substrate 141a n− type semiconductor layer 141b first n + type semiconductor layer 141c second n + type semiconductor layer 142 p type semiconductor layer 145a gate electrode 145b source electrode 145c drain electrode 151 n type semiconductor layer 151a n − type semiconductor layer 151b n + type semiconductor layer 152 p type semiconductor layer 154 gate insulating film 155a gate electrode 155b emitter electrode 155c collector electrode 161 n type semiconductor layer 162 p type semiconductor layer 163 light emitting layer 165a first electrode 165b second electrode 167 light transmitting electrode 169 substrate
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