JP2012256670A - Schottky diode and pn diode - Google Patents

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Shinichiro Matsunaga
慎一郎 松永
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Abstract

PROBLEM TO BE SOLVED: To provide a diode with a high tolerance dose.SOLUTION: There is provided a Schottky diode comprising: a semiconductor layer formed of a nitride semiconductor; and a Schottky electrode formed on the semiconductor layer and Schottky-connected to the semiconductor layer. When a reverse bias is applied to the Schottky diode, a region of the semiconductor layer which is provided below an end portion of the Schottky electrode and is depleted provides a Schottky diode greater in length than a region of the semiconductor layer which is provided below another portion of the Schottky electrode and is depleted.

Description

本発明は、窒化物半導体ダイオードおよびＰＮダイオードに関する。   The present invention relates to a nitride semiconductor diode and a PN diode.

メサ部を有する窒化物半導体層の上面に、ショットキー電極を備えたメサ型ショットキーダイオードが知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１０−４０６９７号公報 A mesa Schottky diode having a Schottky electrode on the top surface of a nitride semiconductor layer having a mesa portion is known (see, for example, Patent Document 1).
Japanese Patent Application Laid-Open No. 2010-40697

ショットキーダイオードでは、ショットキー電極の端面と、窒化物半導体のメサ部の上端との距離を小さくすると、リーク電流が低減されて、耐圧が大きくなることが知られている。しかしメサ部の上端、および、ショットキー電極の端面の下の半導体層に、電圧および電流が集中する。これにより、ショットキー電極とカソードとの間に高い電圧がかかったときに、電流が集中するメサ部の上端、および、ショットキー電極の端面の下の半導体層が破壊しやすく、耐量が小さいという課題を有する。ＰＮダイオードも、同様の課題を有する。   In Schottky diodes, it is known that reducing the distance between the end face of the Schottky electrode and the upper end of the mesa portion of the nitride semiconductor reduces the leakage current and increases the breakdown voltage. However, voltage and current are concentrated on the upper end of the mesa portion and the semiconductor layer below the end face of the Schottky electrode. As a result, when a high voltage is applied between the Schottky electrode and the cathode, the upper end of the mesa portion where the current concentrates and the semiconductor layer under the end face of the Schottky electrode are likely to be broken, and the withstand capability is small. Has a problem. The PN diode has a similar problem.

本発明の第１の態様においては窒化物半導体で形成された半導体層と、半導体層上に形成され、半導体層にショットキー接続されたショットキー電極と、を備え、ショットキーダイオードに逆バイアスがかかったときに、ショットキー電極の端部の下方の半導体層において空乏化する領域は、ショットキー電極の他の一部の下方の半導体層において空乏化する領域より長いショットキーダイオードを提供する。   A first aspect of the present invention includes a semiconductor layer formed of a nitride semiconductor and a Schottky electrode formed on the semiconductor layer and Schottky connected to the semiconductor layer, and the Schottky diode has a reverse bias. When applied, the region that is depleted in the semiconductor layer below the end of the Schottky electrode provides a longer Schottky diode than the region that is depleted in the other lower semiconductor layer of the Schottky electrode.

第１の導電性を有する窒化物半導体で形成された第１半導体層と、第１半導体層上に形成され、第１の導電性とは異なる第２の導電性を有する窒化物半導体で形成された第２半導体層と、を備え、ＰＮダイオードに逆バイアスがかかったときに、第２半導体層の端部の下方の第１半導体層において空乏化する領域は、第２半導体層の他の一部の下方の半導体層において空乏領する域長より長いＰＮダイオードを提供する。   A first semiconductor layer formed of a nitride semiconductor having first conductivity, and a nitride semiconductor formed on the first semiconductor layer and having a second conductivity different from the first conductivity. A region that is depleted in the first semiconductor layer below the end of the second semiconductor layer when a reverse bias is applied to the PN diode. A PN diode longer than the depletion region length in the semiconductor layer below the portion is provided.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。   It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

本発明の第１の実施形態に係るショットキーダイオードの模式的な断面図である。1 is a schematic cross-sectional view of a Schottky diode according to a first embodiment of the present invention. 第１の実施形態に係るショットキーダイオードの耐圧を示す図である。It is a figure which shows the proof pressure of the Schottky diode which concerns on 1st Embodiment. 第１の実施形態に係るショットキーダイオードの水平方向の電界分布を示す図である。It is a figure which shows the electric field distribution of the horizontal direction of the Schottky diode which concerns on 1st Embodiment. 第１の実施形態に係るショットキーダイオードの深さ方向の電界分布を示す図である。It is a figure which shows the electric field distribution of the depth direction of the Schottky diode which concerns on 1st Embodiment. 第１の実施形態に係るショットキーダイオードの電界分布の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric field distribution of the Schottky diode which concerns on 1st Embodiment. 第１の実施形態に係るショットキーダイオードの製造プロセスにおいて、基板上に、バッファ層および半導体層が形成された状態を示す模式的な断面図である。In the manufacturing process of the Schottky diode which concerns on 1st Embodiment, it is typical sectional drawing which shows the state in which the buffer layer and the semiconductor layer were formed on the board | substrate. 第１の実施形態に係るショットキーダイオードの製造プロセスにおいて、イオン注入を行う状態を示す模式的な断面図である。5 is a schematic cross-sectional view showing a state where ion implantation is performed in the Schottky diode manufacturing process according to the first embodiment. FIG. 第１の実施形態に係るショットキーダイオードの製造プロセスにおいて、埋め込み部を有する半導体層が形成された状態を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing a state in which a semiconductor layer having a buried portion is formed in the Schottky diode manufacturing process according to the first embodiment. 本発明の第２の実施形態に係るショットキーダイオードの模式的な断面図である。It is a typical sectional view of a Schottky diode concerning a 2nd embodiment of the present invention. 本発明の第３の実施形態に係るＰＮダイオードの模式的な断面図である。It is typical sectional drawing of the PN diode which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るＰＮダイオードの模式的な断面図である。It is a typical sectional view of a PN diode concerning a 4th embodiment of the present invention.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図１は、本発明の第１の実施形態に係るショットキーダイオード１００の模式的な断面図である。ショットキーダイオード１００は、基板１０２の上方に窒化物半導体で形成された半導体層１０６を備える。半導体層１０６には、Ｎ型の導電性を有する窒化物半導体で形成された埋め込み部１０８を有する。   FIG. 1 is a schematic cross-sectional view of a Schottky diode 100 according to the first embodiment of the present invention. The Schottky diode 100 includes a semiconductor layer 106 formed of a nitride semiconductor above a substrate 102. The semiconductor layer 106 has a buried portion 108 made of a nitride semiconductor having N-type conductivity.

半導体層１０６は、ＧａＮ系半導体で形成される。一例として、半導体層１０６は、Ｎ型ＧａＮである。半導体層１０６は、Ｎ型の不純物が添加されたＧａＮで形成されてよい。Ｎ型の不純物は例えば、Ｓｉである。Ｎ型の不純物は、ＳｎまたはＧｅでもよい。ショットキー電極１１２は、半導体層１０６上に形成され、半導体層１０６にショットキー接続される。   The semiconductor layer 106 is formed of a GaN-based semiconductor. As an example, the semiconductor layer 106 is N-type GaN. The semiconductor layer 106 may be formed of GaN doped with an N-type impurity. The N-type impurity is, for example, Si. The N-type impurity may be Sn or Ge. The Schottky electrode 112 is formed on the semiconductor layer 106 and is Schottky connected to the semiconductor layer 106.

埋め込み部１０８は、ショットキー電極１１２の中心部の下方で、半導体層１０６に所定の深さ（ｄ）に埋め込まれて形成される。埋め込み部１０８の深さ（ｄ）は、半導体層１０６の上面と、埋め込み部１０８の上面との距離をいう。例えば、埋め込み部１０８はＮ型のＧａＮ系半導体で形成される。埋め込み部１０８は、Ｎ＋ＧａＮで形成されてもよい。Ｎ＋ＧａＮとは、Ｎ型キャリアの濃度が、Ｎ型ＧａＮで形成された半導体層１０６のＮ型キャリアの濃度より高いことを示す。   The embedded portion 108 is formed by being embedded in the semiconductor layer 106 at a predetermined depth (d) below the center portion of the Schottky electrode 112. The depth (d) of the embedded portion 108 refers to the distance between the upper surface of the semiconductor layer 106 and the upper surface of the embedded portion 108. For example, the buried portion 108 is formed of an N-type GaN-based semiconductor. The embedded part 108 may be formed of N + GaN. N + GaN indicates that the concentration of N-type carriers is higher than the concentration of N-type carriers in the semiconductor layer 106 formed of N-type GaN.

埋め込み部１０８は、Ｎ型の不純物の濃度が、半導体層１０６におけるＮ型の不純物の濃度より高いＧａＮで形成されてよい。埋め込み部１０８は、ショットキー電極１１２の端部の下方では、形成されていない。ここでショットキー電極１１２の端部とは、ショットキー電極１１２の、端面から所定の長さの範囲の部分をいう。埋め込み部１０８のキャリア濃度は例えば１×１０１８ｃｍ−３である。埋め込み部１０８の厚さは、例えば、１００ｎｍ〜３００ｎｍである。また、半導体層１０６の厚さは、例えば、５０００ｎｍ以上である。 The buried portion 108 may be formed of GaN in which the concentration of N-type impurities is higher than the concentration of N-type impurities in the semiconductor layer 106. The embedded portion 108 is not formed below the end portion of the Schottky electrode 112. Here, the end portion of the Schottky electrode 112 refers to a portion of the Schottky electrode 112 within a predetermined length from the end face. The carrier concentration of the embedded portion 108 is, for example, 1 × 10 18 cm −3 . The thickness of the embedded part 108 is, for example, 100 nm to 300 nm. Moreover, the thickness of the semiconductor layer 106 is 5000 nm or more, for example.

ショットキーダイオード１００に逆バイアスがかかったときに、ショットキー電極１１２と半導体層１０６の界面から、半導体層１０６に空乏化した領域が広がる。ここで、半導体層１０６に広がる当該空乏化した領域の長さを空乏領域長という。空乏化した領域の長さとは、空乏化した領域の、ショットキー電極１１２と半導体層１０６の界面に垂直な方向の長さをいう。なお、ショットキー電極１１２と半導体層１０６の界面に垂直な方向は、ショットキーダイオード１００のオン状態で、電流が流れる向きと、平行である。   When a reverse bias is applied to the Schottky diode 100, a depleted region in the semiconductor layer 106 extends from the interface between the Schottky electrode 112 and the semiconductor layer 106. Here, the length of the depleted region extending over the semiconductor layer 106 is referred to as a depletion region length. The length of the depleted region refers to the length of the depleted region in a direction perpendicular to the interface between the Schottky electrode 112 and the semiconductor layer 106. Note that the direction perpendicular to the interface between the Schottky electrode 112 and the semiconductor layer 106 is parallel to the direction in which current flows when the Schottky diode 100 is on.

埋め込み部１０８におけるキャリアの濃度は、埋め込み部１０８以外の半導体層１０６におけるキャリアの濃度より高い。また、ショットキー電極１１２の端部の下方の領域において、半導体層１０６に埋め込み部１０８が形成されていない。これにより、埋め込み部１０８の上下の半導体層１０６では、ショットキー電極１１２の端部の下方の半導体層１０６に比べて、空乏化した領域が広がりにくい。したがって、ショットキー電極１１２の端部の下方の半導体層１０６における空乏領域長が、埋め込み部１０８の上下の半導体層１０６における空乏領域長より長い。これによって、埋め込み部１０８の上下の半導体層１０６における電界強度が、ショットキー電極１１２の端部の下方の半導体層１０６における電界強度より高くなる。   The carrier concentration in the buried portion 108 is higher than the carrier concentration in the semiconductor layer 106 other than the buried portion 108. Further, the buried portion 108 is not formed in the semiconductor layer 106 in a region below the end portion of the Schottky electrode 112. Thereby, in the semiconductor layers 106 above and below the buried portion 108, the depleted region is less likely to spread than the semiconductor layer 106 below the end of the Schottky electrode 112. Therefore, the depletion region length in the semiconductor layer 106 below the end of the Schottky electrode 112 is longer than the depletion region length in the semiconductor layer 106 above and below the buried portion 108. As a result, the electric field strength in the semiconductor layer 106 above and below the buried portion 108 becomes higher than the electric field strength in the semiconductor layer 106 below the end of the Schottky electrode 112.

ショットキー電極１１２の下方の半導体層１０６において、空乏化領域長が短い領域では、空乏化領域長が長い領域より、電界強度が高いので、リーク電流が大きくなる。したがって、リーク電流はショットキー電極１１２の端部に集中しない。ショットキー電極１１２の端部の下方の半導体層１０６より、埋め込み部１０８および埋め込み部１０８の上下の半導体層１０６を介して、多くのリーク電流が流れる。すなわち、リーク電流が流れる経路の断面積が、埋め込み部１０８により拡大される。耐圧付近でも、リーク電流が流れる経路の断面積が拡大されるので、ショットキーダイオード１００の耐量が大きくなる。   In the semiconductor layer 106 below the Schottky electrode 112, in the region where the depletion region length is short, the electric field strength is higher than in the region where the depletion region length is long, so that the leakage current increases. Therefore, the leak current is not concentrated at the end of the Schottky electrode 112. A large amount of leakage current flows from the semiconductor layer 106 below the end of the Schottky electrode 112 through the buried portion 108 and the semiconductor layers 106 above and below the buried portion 108. That is, the cross-sectional area of the path through which the leakage current flows is enlarged by the embedded portion 108. Even in the vicinity of the withstand voltage, the cross-sectional area of the path through which the leak current flows is enlarged, so that the withstand capability of the Schottky diode 100 is increased.

ショットキーダイオード１００は、基板１０２、バッファ層１０４、コンタクト層１０５およびカソード１１４を備える。バッファ層１０４は、基板１０２とコンタクト層１０５との間に形成される。基板１０２は、サファイア基板である。基板１０２は、その他に例えば、シリコン基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。バッファ層１０４は、コンタクト層１０５と基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝する。これにより、コンタクト層１０５と基板１０２との間の接合強度が向上する。   The Schottky diode 100 includes a substrate 102, a buffer layer 104, a contact layer 105, and a cathode 114. The buffer layer 104 is formed between the substrate 102 and the contact layer 105. The substrate 102 is a sapphire substrate. Other examples of the substrate 102 include a silicon substrate, a GaN substrate, an MgO substrate, and a ZnO substrate. The buffer layer 104 buffers an interaction between the contact layer 105 and the substrate 102 due to a characteristic difference such as a lattice constant and a coefficient of thermal expansion. As a result, the bonding strength between the contact layer 105 and the substrate 102 is improved.

バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、Ｐ型およびＮ型のいずれかの導電性を与える不純物を意図的に添加しないで形成された半導体膜であることを表す。他の例として、バッファ層１０４は、基板１０２上に形成された膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとよりなる積層膜を３層〜２０層有する。   The buffer layer 104 may be formed of undoped GaN. Undoped means that the semiconductor film is formed without intentionally adding an impurity imparting conductivity of either P-type or N-type. As another example, the buffer layer 104 is formed of GaN having a thickness of 5 nm to 400 nm and AlN having a thickness of 1 nm to 40 nm on AlN (aluminum nitride) having a thickness of 100 nm formed on the substrate 102. It has 3 to 20 laminated films.

コンタクト層１０５は、半導体層１０６よりＮ型のキャリアの濃度が高いＮ＋窒化物半導体で形成される。一例として、コンタクト層１０５のＮ型の不純物のドープ量は、半導体層１０６のＮ型の不純物のドープ量より多く、Ｎ＋ＧａＮで形成される。コンタクト層１０５上に半導体層１０６およびカソード１１４が形成される。コンタクト層１０５により、半導体層１０６とカソード１１４との間の電気的抵抗が小さくなる。   The contact layer 105 is formed of an N + nitride semiconductor having a higher N-type carrier concentration than the semiconductor layer 106. As an example, the doping amount of the N-type impurity in the contact layer 105 is larger than the doping amount of the N-type impurity in the semiconductor layer 106 and is formed of N + GaN. A semiconductor layer 106 and a cathode 114 are formed on the contact layer 105. The contact layer 105 reduces the electrical resistance between the semiconductor layer 106 and the cathode 114.

絶縁膜１１６は、半導体層１０６の側壁を覆って形成される。また、絶縁膜１１６は、半導体層１０６およびコンタクト層１０５の表面を覆って形成される。コンタクト層１０５の表面の一部で、絶縁膜１１６が除去されて、カソード１１４が形成される。   The insulating film 116 is formed to cover the sidewall of the semiconductor layer 106. The insulating film 116 is formed to cover the surfaces of the semiconductor layer 106 and the contact layer 105. The insulating film 116 is removed from a part of the surface of the contact layer 105, and the cathode 114 is formed.

カソード１１４は、Ｔｉで形成される。カソード１１４は、Ｔｉ層上に形成されたＡｌをさらに有してもよい。ショットキー電極１１２は、半導体層１０６上に形成される。ショットキー電極１１２は、Ｎｉで形成される。ショットキー電極１１２は、Ｎｉ層上に形成されたＡｕをさらに有してもよい。   The cathode 114 is made of Ti. The cathode 114 may further include Al formed on the Ti layer. The Schottky electrode 112 is formed on the semiconductor layer 106. The Schottky electrode 112 is made of Ni. The Schottky electrode 112 may further include Au formed on the Ni layer.

図２は、第１の実施形態に係るショットキーダイオード１００の耐圧を示す図である。横軸は、カソード１１４の電位が０Ｖのときの、ショットキー電極１１２の電位（Ｖ）を示す。縦軸は、カソード１１４とショットキー電極１１２との間に流れる電流を示す。図２に、埋め込み部１０８の深さ（ｄ）が２０００ｎｍ、１０００ｎｍ、および、３００ｎｍのショットキーダイオード１００の耐圧をそれぞれ示す。   FIG. 2 is a diagram illustrating the breakdown voltage of the Schottky diode 100 according to the first embodiment. The horizontal axis represents the potential (V) of the Schottky electrode 112 when the potential of the cathode 114 is 0V. The vertical axis indicates the current flowing between the cathode 114 and the Schottky electrode 112. FIG. 2 shows the breakdown voltages of the Schottky diode 100 in which the depth (d) of the embedded portion 108 is 2000 nm, 1000 nm, and 300 nm.

ショットキーダイオード１００の耐圧は、埋め込み部１０８の深さ（ｄ）が２０００ｎｍのときに−４００Ｖに、埋め込み部１０８の深さ（ｄ）が１０００ｎｍのときに−２５０Ｖに、埋め込み部１０８の深さ（ｄ）が３００ｎｍのときに−１３０Ｖに、それぞれ、なった。埋め込み部１０８の深さが深いほど、耐圧が大きい。   The breakdown voltage of the Schottky diode 100 is −400 V when the depth (d) of the buried portion 108 is 2000 nm, and is −250 V when the depth (d) of the buried portion 108 is 1000 nm, and the depth of the buried portion 108. When (d) was 300 nm, it became −130 V, respectively. The greater the depth of the embedded portion 108, the greater the breakdown voltage.

図３は、第１の実施形態に係るショットキーダイオード１００の水平方向の電界分布を示す図である。ショットキーダイオード１００の断面において、半導体層１０６の表面に平行で、埋め込み部１０８の厚さ方向の中心を通る直線に沿った電界強度を縦軸に示す。横軸は半導体層１０６の断面における左側の端面からの距離（ｎｍ）を示し、横軸の０ｎｍが半導体層１０６の端面に対応する。したがって、横軸のプラス側の電界強度が半導体層１０６の電界強度を表し、横軸のマイナス側の電界強度が絶縁膜１１６の電界強度を表す。また、図３に示されているのは、ショットキーダイオード１００の中央より左側の、一部の領域である。半導体層１０６の、端面から５００ｎｍ前後の端部に、電界強度のピークが現れる。   FIG. 3 is a diagram showing a horizontal electric field distribution of the Schottky diode 100 according to the first embodiment. In the cross section of the Schottky diode 100, the vertical axis represents the electric field strength along a straight line that is parallel to the surface of the semiconductor layer 106 and passes through the center of the buried portion 108 in the thickness direction. The horizontal axis indicates the distance (nm) from the left end face in the cross section of the semiconductor layer 106, and 0 nm on the horizontal axis corresponds to the end face of the semiconductor layer 106. Accordingly, the electric field strength on the plus side of the horizontal axis represents the electric field strength of the semiconductor layer 106, and the electric field strength on the minus side of the horizontal axis represents the electric field strength of the insulating film 116. Also, FIG. 3 shows a partial region on the left side of the center of the Schottky diode 100. A peak of the electric field strength appears at the end portion of the semiconductor layer 106 around 500 nm from the end face.

図３には、埋め込み部１０８の深さ（ｄ）が２０００ｎｍ、１０００ｎｍ、および、３００ｎｍのショットキーダイオード１００の水平方向の電界分布をそれぞれ示す。埋め込み部１０８の深さが深いほど、半導体層１０６の端面の電界強度が強くなる。また、埋め込み部１０８の深さが１０００ｎｍのときに、半導体層１０６の端部における電界強度のピークと、埋め込み部１０８における電界強度が同程度になる。埋め込み部１０８の深さが浅い方が、埋め込み部１０８の深さが深い場合に比べて、埋め込み部１０８において、電界強度の変化が小さく、均一になる領域が広い。すなわち、埋め込み部１０８の深さが浅いほど、リーク電流が流れる領域が広くなる。   FIG. 3 shows horizontal electric field distributions of the Schottky diode 100 in which the depth (d) of the embedded portion 108 is 2000 nm, 1000 nm, and 300 nm. The deeper the buried portion 108, the stronger the electric field strength at the end face of the semiconductor layer 106. In addition, when the depth of the buried portion 108 is 1000 nm, the peak of the electric field strength at the end portion of the semiconductor layer 106 and the electric field strength in the buried portion 108 are approximately the same. When the depth of the buried portion 108 is shallower, the change in the electric field strength is smaller and the uniform region is wider in the buried portion 108 than when the depth of the buried portion 108 is deep. That is, the region through which the leakage current flows becomes wider as the depth of the embedded portion 108 is shallower.

図４は、第１の実施形態に係るショットキーダイオード１００の深さ方向の電界分布を示す図である。半導体層１０６の左端から中心に向かって３０００ｎｍの位置で、埋め込み部１０８が形成されている領域における半導体層１０６の電界強度を縦軸に示す。横軸は、半導体層１０６の表面から深さ方向の距離（ｎｍ）であり、プラスの方向が基板１０２側に対応する。横軸の５００ｎｍの位置が半導体層１０６の表面に対応する。   FIG. 4 is a diagram showing an electric field distribution in the depth direction of the Schottky diode 100 according to the first embodiment. The vertical axis represents the electric field strength of the semiconductor layer 106 in the region where the buried portion 108 is formed at a position of 3000 nm from the left end toward the center of the semiconductor layer 106. The horizontal axis is the distance (nm) in the depth direction from the surface of the semiconductor layer 106, and the positive direction corresponds to the substrate 102 side. The position of 500 nm on the horizontal axis corresponds to the surface of the semiconductor layer 106.

図４には埋め込み部１０８の深さ（ｄ）が２０００ｎｍおよび３００ｎｍのショットキーダイオード１００の電界分布を示す。埋め込み部１０８の深さ（ｄ）が２０００ｎｍのショットキーダイオード１００では、カソード１１４の電位を０Ｖ、ショットキー電極１１２の電位を５００Ｖとした。埋め込み部１０８の深さ（ｄ）が３００ｎｍのショットキーダイオード１００では、カソード１１４の電位を０Ｖ、ショットキー電極１１２の電位を１３８Ｖとした。埋め込み部１０８の深さ（ｄ）が深いほど、埋め込み部１０８の上方の半導体層１０６の電界強度が弱くなる。   FIG. 4 shows the electric field distribution of the Schottky diode 100 in which the depth (d) of the embedded portion 108 is 2000 nm and 300 nm. In the Schottky diode 100 in which the depth (d) of the buried portion 108 is 2000 nm, the potential of the cathode 114 is set to 0V, and the potential of the Schottky electrode 112 is set to 500V. In the Schottky diode 100 in which the depth (d) of the buried portion 108 is 300 nm, the potential of the cathode 114 is set to 0V, and the potential of the Schottky electrode 112 is set to 138V. The deeper the depth (d) of the buried portion 108, the weaker the electric field strength of the semiconductor layer 106 above the buried portion 108.

以上より、埋め込み部１０８の深さ（ｄ）が３００ｎｍ以上、２０００ｎｍ以下であると、耐圧が高く、半導体層１０６の端面の電界強度が弱く、埋め込み部１０８の上方の半導体層１０６の電界強度が弱い。半導体層１０６の電界強度が強い領域は、リーク電流で破損しやすくなる。したがって、耐圧が高く、かつ、耐量が大きいショットキーダイオード１００を得るには、埋め込み部１０８の深さ（ｄ）が３００ｎｍ以上、２０００ｎｍ以下であることが好ましい。   From the above, when the depth (d) of the buried portion 108 is 300 nm or more and 2000 nm or less, the withstand voltage is high, the electric field strength at the end face of the semiconductor layer 106 is weak, and the electric field strength of the semiconductor layer 106 above the buried portion 108 is high. weak. The region where the electric field strength of the semiconductor layer 106 is strong is easily damaged by a leak current. Therefore, in order to obtain the Schottky diode 100 having a high withstand voltage and a large withstand capability, it is preferable that the depth (d) of the embedded portion 108 is 300 nm or more and 2000 nm or less.

図５は、第１の実施形態に係るショットキーダイオード１００の電界分布の電圧依存性を示す図である。ショットキーダイオード１００の断面において、半導体層１０６の表面に平行で、埋め込み部１０８の厚さ方向の中心を通る直線に沿った電界強度を縦軸に示す。横軸は半導体層１０６の、断面における端面からの距離（ｎｍ）を示し、横軸の０ｎｍが半導体層１０６の端面に対応する。したがって、横軸のプラス側の電界強度が半導体層１０６の電界強度を表し、横軸のマイナス側の電界強度が絶縁膜１１６の電界強度を表す。また、図３に示されているのは、ショットキーダイオード１００の中央より左側の、一部の領域である。半導体層１０６の、端面から５００ｎｍ前後の端部に、電界強度のピークが現れる。   FIG. 5 is a diagram illustrating the voltage dependence of the electric field distribution of the Schottky diode 100 according to the first embodiment. In the cross section of the Schottky diode 100, the vertical axis represents the electric field strength along a straight line that is parallel to the surface of the semiconductor layer 106 and passes through the center of the buried portion 108 in the thickness direction. The horizontal axis indicates the distance (nm) from the end face in the cross section of the semiconductor layer 106, and 0 nm on the horizontal axis corresponds to the end face of the semiconductor layer 106. Accordingly, the electric field strength on the plus side of the horizontal axis represents the electric field strength of the semiconductor layer 106, and the electric field strength on the minus side of the horizontal axis represents the electric field strength of the insulating film 116. Also, FIG. 3 shows a partial region on the left side of the center of the Schottky diode 100. A peak of the electric field strength appears at the end portion of the semiconductor layer 106 around 500 nm from the end face.

図５に示したショットキーダイオード１００では、埋め込み部１０８の深さ（ｄ）を２０００ｎｍとした。ショットキー電極１１２の電位を０Ｖとし、カソード１１４の電位を１００Ｖから５００Ｖまで変化させたときの電界強度を示した。埋め込み部１０８の深さ（ｄ）が２０００ｎｍのときに、耐圧電圧以下では、半導体層１０６の端部の電界強度のピークと、埋め込み部１０８における電界強度が同程度となる。また、埋め込み部１０８の深さ（ｄ）が２０００ｎｍのときに、耐圧電圧以下では、半導体層１０６の端面における電界強度は、埋め込み部１０８における電界強度より弱い。半導体層１０６の端面より、半導体層１０６の内部は結晶欠陥が少ないので、半導体層１０６の端面における電界強度が、埋め込み部１０８における電界強度より弱いことによって、半導体層１０６の端面の破損を防止できる。   In the Schottky diode 100 shown in FIG. 5, the depth (d) of the buried portion 108 is 2000 nm. The electric field intensity when the potential of the Schottky electrode 112 is 0 V and the potential of the cathode 114 is changed from 100 V to 500 V is shown. When the depth (d) of the buried portion 108 is 2000 nm, the peak of the electric field strength at the end portion of the semiconductor layer 106 and the electric field strength in the buried portion 108 are approximately equal to or lower than the withstand voltage. When the depth (d) of the buried portion 108 is 2000 nm, the electric field strength at the end face of the semiconductor layer 106 is weaker than the electric field strength at the buried portion 108 below the withstand voltage. Since there are fewer crystal defects in the semiconductor layer 106 than in the end face of the semiconductor layer 106, the end face of the semiconductor layer 106 can be prevented from being damaged by the electric field strength at the end face of the semiconductor layer 106 being weaker than the electric field strength at the embedded portion 108. .

図６は、第１の実施形態に係るショットキーダイオード１００の製造プロセスにおいて、基板１０２上に、バッファ層１０４および半導体層１０６が形成された状態を示す模式的な断面図である。以下、ショットキーダイオード１００の製造方法を説明する。バッファ層１０４は基板１０２上にエピタキシャル成長される。一例として、基板１０２をＭＯＣＶＤ装置に設置してから、トリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ３）とを、それぞれ、１４μｍｏｌ／ｍｉｎ、１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入して、ＧａＮでバッファ層１０４がエピタキシャル成長される。バッファ層１０４の厚さは、例えば、３０ｎｍである。バッファ層１０４の成長温度は例えば５５０℃である。 FIG. 6 is a schematic cross-sectional view showing a state in which the buffer layer 104 and the semiconductor layer 106 are formed on the substrate 102 in the manufacturing process of the Schottky diode 100 according to the first embodiment. Hereinafter, a method for manufacturing the Schottky diode 100 will be described. The buffer layer 104 is epitaxially grown on the substrate 102. As an example, after the substrate 102 is installed in the MOCVD apparatus, trimethylgallium (TMGa) and ammonia (NH 3 ) are introduced into the chamber of the MOCVD apparatus at a flow rate of 14 μmol / min and 12 L / min, respectively. The buffer layer 104 is epitaxially grown with GaN. The thickness of the buffer layer 104 is, for example, 30 nm. The growth temperature of the buffer layer 104 is 550 ° C., for example.

コンタクト層１０５はバッファ層１０４上にエピタキシャル成長される。一例として、ＴＭＧａ、ＮＨ３およびシラン（ＳｉＨ４）がＭＯＣＶＤ装置のチャンバーに導入されて、ＳｉがドープされたＮ型ＧａＮでコンタクト層１０５が形成される。コンタクト層１０５の厚さは、例えば、５００ｎｍである。コンタクト層１０５のＮ型のキャリア濃度は、例えば、２×１０１８ｃｍ−３である。ただし、コンタクト層１０５のキャリアの濃度は、コンタクト層１０５がカソード１１４とのコンタクト層として働く濃度であれば、任意である。 The contact layer 105 is epitaxially grown on the buffer layer 104. As an example, TMGa, NH 3 and silane (SiH 4 ) are introduced into the chamber of the MOCVD apparatus, and the contact layer 105 is formed of N-type GaN doped with Si. The thickness of the contact layer 105 is, for example, 500 nm. The N-type carrier concentration of the contact layer 105 is, for example, 2 × 10 18 cm −3 . However, the carrier concentration of the contact layer 105 is arbitrary as long as the contact layer 105 acts as a contact layer with the cathode 114.

一例として、ＴＭＧａおよびＮＨ３は、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、チャンバーに導入される。ＳｉＨ４の流量は所定のキャリア濃度に応じて調整される。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。 As an example, TMGa and NH 3 are introduced into the chamber at flow rates of 58 μmol / min and 12 L / min, respectively. The flow rate of SiH 4 is adjusted according to a predetermined carrier concentration. The growth pressure may be 200 Torr and the growth temperature may be 1050 ° C.

半導体層１０６は、コンタクト層１０５上に形成される。半導体層１０６の厚さは、例えば、５０００ｎｍである。例えば、ＴＭＧａ、ＮＨ３およびシラン（ＳｉＨ４）がＭＯＣＶＤ装置のチャンバーに導入されて、ＳｉがドープされたＮ型ＧａＮで、半導体層１０６が、コンタクト層１０５上にエピタキシャル成長される。一例として、ＴＭＧａおよびＮＨ３は、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、チャンバーに導入される。ＳｉＨ４の流量は、例えば、半導体層１０６のＮ型のキャリア濃度が１×１０１８ｃｍ−３となるように調整される。成長時の圧力を２００Ｔｏｒｒ、成長温度を１０５０℃としてよい。 The semiconductor layer 106 is formed on the contact layer 105. The thickness of the semiconductor layer 106 is, for example, 5000 nm. For example, TMGa, NH 3 and silane (SiH 4 ) are introduced into the chamber of the MOCVD apparatus, and the semiconductor layer 106 is epitaxially grown on the contact layer 105 with Si-doped N-type GaN. As an example, TMGa and NH 3 are introduced into the chamber at flow rates of 58 μmol / min and 12 L / min, respectively. The flow rate of SiH 4 is adjusted so that, for example, the N-type carrier concentration of the semiconductor layer 106 is 1 × 10 18 cm −3 . The growth pressure may be 200 Torr and the growth temperature may be 1050 ° C.

図７は、第１の実施形態に係るショットキーダイオード１００の製造プロセスにおいて、イオン注入を行う状態を示す模式的な断面図である。半導体層１０６上にマスク１２４が形成される。マスク１２４は、埋め込み部１０８が形成されない半導体層１０６上に形成される。マスク１２４は、例えば、フォトリソグラフィを用いて、ａ−Ｓｉで形成される。   FIG. 7 is a schematic cross-sectional view showing a state where ion implantation is performed in the manufacturing process of the Schottky diode 100 according to the first embodiment. A mask 124 is formed over the semiconductor layer 106. The mask 124 is formed on the semiconductor layer 106 where the embedded portion 108 is not formed. The mask 124 is formed of a-Si using, for example, photolithography.

マスク１２４上からイオン１２６が注入されて、埋め込み部１０８が形成される。注入されるイオンは、例えばＳｉイオンである。すなわち、半導体層１０６にＳｉイオンが注入されて、Ｎ＋ＧａＮで埋め込み部１０８が形成されてよい。埋め込み部１０８の厚さを１００ｎｍから３００ｎｍとしてよい。埋め込み部１０８の厚さとは、イオン１２６が注入されていない半導体層１０６のＮ型の不純物の濃度に対して、２倍以上のＮ型の不純物の濃度を有する領域の厚さをいう。   Ions 126 are implanted from above the mask 124 to form the buried portion 108. The implanted ions are, for example, Si ions. That is, Si ions may be implanted into the semiconductor layer 106 to form the buried portion 108 with N + GaN. The thickness of the embedded portion 108 may be 100 nm to 300 nm. The thickness of the buried portion 108 refers to the thickness of a region having an N-type impurity concentration that is twice or more the N-type impurity concentration of the semiconductor layer 106 into which the ions 126 are not implanted.

図８は、第１の実施形態に係るショットキーダイオード１００の製造プロセスにおいて、埋め込み部を有する半導体層が形成された状態を示す模式的な断面図である。図７に示した状態からマスク１２４が除去される。例えば、マスク１２４が、フッ化水素系水溶液を用いたウェットエッチングで除去される。マスク１２４は、ＳｉＯ２またはＳｉＮで形成されてもよい。 FIG. 8 is a schematic cross-sectional view showing a state in which a semiconductor layer having a buried portion is formed in the manufacturing process of the Schottky diode 100 according to the first embodiment. The mask 124 is removed from the state shown in FIG. For example, the mask 124 is removed by wet etching using a hydrogen fluoride aqueous solution. The mask 124 may be formed of SiO 2 or SiN.

次に、半導体層１０６上に、窒化物半導体を成長させてもよい。これにより、イオンが注入される深さより、埋め込み部１０８の深さ（ｄ）を大きくすることができる。半導体層１０６上への窒化物半導体の形成は、上記と同様に行ってよい。半導体層１０６上への窒化物半導体の成長は、省略することもできる。   Next, a nitride semiconductor may be grown on the semiconductor layer 106. Thereby, the depth (d) of the embedded portion 108 can be made larger than the depth at which ions are implanted. The nitride semiconductor may be formed on the semiconductor layer 106 in the same manner as described above. The growth of the nitride semiconductor on the semiconductor layer 106 can be omitted.

半導体層１０６が、カソード１１４を形成する領域を含んだ一部で除去される。半導体層１０６の除去は、フォトリソグラフィおよびエッチングで行うことができるが、これに限られない。例えば、半導体層１０６の一部がダイシングで除去されてもよい。   The semiconductor layer 106 is removed in a part including a region where the cathode 114 is formed. The removal of the semiconductor layer 106 can be performed by photolithography and etching, but is not limited thereto. For example, a part of the semiconductor layer 106 may be removed by dicing.

次に絶縁膜１１６が、コンタクト層１０５および半導体層１０６を覆って、形成される。絶縁膜１１６は、プラズマＣＶＤを用いて、ＳｉＯ２で形成されてよい。カソード１１４が形成される領域の絶縁膜１１６が除去されて、コンタクト層１０５が露出される。例えば、絶縁膜１１６上にフォトリソグラフィでマスクが形成され、カソード１１４が形成される領域の絶縁膜１１６がフッ化水素系水溶液で除去される。 Next, an insulating film 116 is formed so as to cover the contact layer 105 and the semiconductor layer 106. The insulating film 116 may be formed of SiO 2 using plasma CVD. The insulating film 116 in the region where the cathode 114 is formed is removed, and the contact layer 105 is exposed. For example, a mask is formed on the insulating film 116 by photolithography, and the insulating film 116 in a region where the cathode 114 is formed is removed with a hydrogen fluoride-based aqueous solution.

カソード１１４が、絶縁膜１１６が除去された領域で、コンタクト層１０５上に形成される。カソード１１４は金属で形成されてよい。カソード１１４は、例えば、コンタクト層１０５上に形成された厚さ２５ｎｍのＴｉと、Ｔｉ層上に形成された厚さ３００ｎｍのＡｌの積層である。Ｔｉ層およびＡｌ層は、スパッタで形成してよい。カソード１１４は、リフトオフ法で形成されてよい。   A cathode 114 is formed on the contact layer 105 in a region where the insulating film 116 has been removed. The cathode 114 may be made of metal. The cathode 114 is, for example, a laminate of Ti having a thickness of 25 nm formed on the contact layer 105 and Al having a thickness of 300 nm formed on the Ti layer. The Ti layer and the Al layer may be formed by sputtering. The cathode 114 may be formed by a lift-off method.

ショットキー電極１１２が形成される領域の絶縁膜１１６が除去されて、半導体層１０６の一部が露出される。例えば、絶縁膜１１６上にフォトリソグラフィでマスクを形成し、ショットキー電極１１２が形成される領域の絶縁膜１１６がフッ化水素系水溶液で除去される。   The insulating film 116 in the region where the Schottky electrode 112 is formed is removed, and a part of the semiconductor layer 106 is exposed. For example, a mask is formed on the insulating film 116 by photolithography, and the insulating film 116 in a region where the Schottky electrode 112 is formed is removed with a hydrogen fluoride-based aqueous solution.

ショットキー電極１１２は、絶縁膜１１６が除去された領域で、半導体層１０６上に形成される。ショットキー電極１１２は金属で形成されてよい。ショットキー電極１１２は、例えば、Ａｕで形成される。Ａｕは、スパッタで形成されてよい。ショットキー電極１１２は、リフトオフ法で形成されてよい。   The Schottky electrode 112 is formed on the semiconductor layer 106 in a region where the insulating film 116 is removed. The Schottky electrode 112 may be made of metal. The Schottky electrode 112 is made of, for example, Au. Au may be formed by sputtering. The Schottky electrode 112 may be formed by a lift-off method.

以上、埋め込み部１０８をイオン注入で形成する方法を説明したが、埋め込み部１０８は他の方法で形成されてもよい。例えば、半導体層１０６が所定の厚さまで形成されてから、Ｎ＋ＧａＮ層が半導体層１０６上に形成され、Ｎ＋ＧａＮ層の一部がエッチングで除去され、埋め込み部１０８が形成されてよい。その後、Ｎ＋ＧａＮ層が除去された領域に窒化物半導体が選択成長され、埋め込み部１０８上にさらに窒化物半導体が形成されて、埋め込み部１０８が半導体層１０６に埋め込まれてもよい。   The method for forming the buried portion 108 by ion implantation has been described above, but the buried portion 108 may be formed by other methods. For example, after the semiconductor layer 106 is formed to a predetermined thickness, the N + GaN layer may be formed on the semiconductor layer 106, and a part of the N + GaN layer may be removed by etching to form the buried portion 108. Thereafter, a nitride semiconductor may be selectively grown in the region from which the N + GaN layer has been removed, a nitride semiconductor may be further formed on the buried portion 108, and the buried portion 108 may be buried in the semiconductor layer 106.

以上、半導体層１０６がＮ型の導電性を有する例を説明したが、半導体層１０６はアンドープの窒化物半導体で形成されてもよい。また、半導体層１０６および埋め込み部１０８は、Ｐ型の導電性を有する窒化物半導体で形成されてもよい。例えば、半導体層１０６および埋め込み部１０８が、Ｐ型のＧａＮ系半導体で形成される。一例として、半導体層１０６および埋め込み部１０８は、Ｐ型の不純物が添加されたＧａＮで形成される。Ｐ型の不純物は例えばＭｇである。Ｐ型の不純物は、Ｚｎ、Ｃｄ、Ｂｅ、ＣａまたはＢａでもよい。埋め込み部１０８のＰ型の不純物の濃度が、半導体層１０６のＰ型の不純物の濃度より高くてよい。埋め込み部１０８は、例えば、Ｐ型の不純物濃度が高い層を選択成長させて形成される。   Although the example in which the semiconductor layer 106 has N-type conductivity has been described above, the semiconductor layer 106 may be formed of an undoped nitride semiconductor. The semiconductor layer 106 and the buried portion 108 may be formed of a nitride semiconductor having P-type conductivity. For example, the semiconductor layer 106 and the buried portion 108 are formed of a P-type GaN-based semiconductor. As an example, the semiconductor layer 106 and the buried portion 108 are formed of GaN to which a P-type impurity is added. The P-type impurity is, for example, Mg. The P-type impurity may be Zn, Cd, Be, Ca, or Ba. The concentration of the P-type impurity in the buried portion 108 may be higher than the concentration of the P-type impurity in the semiconductor layer 106. The buried portion 108 is formed, for example, by selectively growing a layer having a high P-type impurity concentration.

コンタクト層１０５を省略し、バッファ層１０４上に半導体層１０６が形成されてもよい。その場合、半導体層１０６の一部が、厚さ方向に除去される。半導体層１０６が厚さ方向に除去された部分にカソード１１４が形成される。   The contact layer 105 may be omitted, and the semiconductor layer 106 may be formed over the buffer layer 104. In that case, part of the semiconductor layer 106 is removed in the thickness direction. A cathode 114 is formed in a portion where the semiconductor layer 106 is removed in the thickness direction.

図９は、本発明の第２の実施形態に係るショットキーダイオード２００の模式的な断面図である。図９において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。   FIG. 9 is a schematic cross-sectional view of a Schottky diode 200 according to the second embodiment of the present invention. In FIG. 9, elements denoted by the same reference numerals as those in FIG. 1 may have the same functions and configurations as the elements described in FIG.

半導体層１０６は、ショットキー電極１１２の端部以外の下方の少なくとも一部に除去領域を有する。除去領域では、半導体層１０６が厚さ方向に除去される。除去領域および除去領域以外の領域で、半導体層１０６の上面に沿って、ショットキー電極１１２が形成されている。   The semiconductor layer 106 has a removal region in at least a part of the lower side other than the end of the Schottky electrode 112. In the removal region, the semiconductor layer 106 is removed in the thickness direction. A Schottky electrode 112 is formed along the upper surface of the semiconductor layer 106 in the removal region and the region other than the removal region.

除去領域では、半導体層１０６の膜厚が、ショットキー電極１１２の端部の下における半導体層１０６の膜厚より薄い。したがって、ショットキー電極１１２の端部の下方の半導体層１０６における空乏領域長が、除去領域の半導体層１０６における空乏領域長より長い。これによって、除去領域の半導体層１０６における電界強度が、ショットキー電極１１２の端部の下方の半導体層１０６における電界強度より高くなる。   In the removal region, the thickness of the semiconductor layer 106 is smaller than the thickness of the semiconductor layer 106 below the end of the Schottky electrode 112. Therefore, the depletion region length in the semiconductor layer 106 below the end of the Schottky electrode 112 is longer than the depletion region length in the semiconductor layer 106 in the removal region. Thereby, the electric field strength in the semiconductor layer 106 in the removal region becomes higher than the electric field strength in the semiconductor layer 106 below the end of the Schottky electrode 112.

ショットキー電極１１２の下方の半導体層１０６において、空乏化領域長が短い領域では、空乏化領域長が長い領域より、電界強度が高いので、リーク電流が大きくなる。したがって、リーク電流はショットキー電極１１２の端部に集中しない。ショットキー電極１１２の端部の下方の半導体層１０６より、除去領域の下方の半導体層１０６を介して、多くのリーク電流が流れる。これにより、ショットキーダイオード１００の耐量が大きくなる。   In the semiconductor layer 106 below the Schottky electrode 112, in the region where the depletion region length is short, the electric field strength is higher than in the region where the depletion region length is long, so that the leakage current increases. Therefore, the leak current is not concentrated at the end of the Schottky electrode 112. A large amount of leakage current flows from the semiconductor layer 106 below the end of the Schottky electrode 112 through the semiconductor layer 106 below the removal region. This increases the withstand capability of the Schottky diode 100.

ショットキー電極１１２は、半導体層１０６と、ショットキー電極１１２の下面で接する。また、ショットキー電極１１２の側面の少なくとも一部は、絶縁膜１１６に接する。ショットキー電極１１２の側面と、ショットキー電極１１２の下面をつなぐ部分が、曲面を有することが好ましい。曲面となっていることで、ショットキー電極１１２の端面と下面とをつなぐ部分に接する絶縁膜１１６に電界が集中することを緩和できる。   The Schottky electrode 112 is in contact with the semiconductor layer 106 at the lower surface of the Schottky electrode 112. In addition, at least a part of the side surface of the Schottky electrode 112 is in contact with the insulating film 116. The portion connecting the side surface of the Schottky electrode 112 and the lower surface of the Schottky electrode 112 preferably has a curved surface. The curved surface can alleviate the concentration of the electric field on the insulating film 116 in contact with the portion connecting the end surface and the lower surface of the Schottky electrode 112.

除去領域における半導体層１０６の上面は、一部に曲面を有することが好ましい。除去領域における半導体層１０６の上面が曲面を有することによって、除去領域の下の半導体層１０６の一部に、電界が集中することを緩和できる。一例として、除去領域における半導体層１０６の上面は、半導体層１０６を上面から見たときの中心の領域で、基板の表面に平行な平面を有し、当該中心の領域を囲んで下に凸の曲面の領域を有する。また、除去領域における半導体層１０６の上面は、当該下に凸の曲面の領域を取り囲んで上に凸の曲面の領域を有してよい。当該中心の領域における半導体層１０６の厚さは、除去領域以外の領域における半導体層１０６の厚さより、１０％以上、２０％以下薄くてよい。   The upper surface of the semiconductor layer 106 in the removal region preferably has a curved surface in part. When the upper surface of the semiconductor layer 106 in the removal region has a curved surface, the concentration of the electric field on part of the semiconductor layer 106 below the removal region can be reduced. As an example, the upper surface of the semiconductor layer 106 in the removal region is a central region when the semiconductor layer 106 is viewed from the upper surface, has a plane parallel to the surface of the substrate, and protrudes downward surrounding the central region. It has a curved area. Further, the upper surface of the semiconductor layer 106 in the removal region may have an upward convex curved region surrounding the downward convex curved region. The thickness of the semiconductor layer 106 in the central region may be 10% or more and 20% or less thinner than the thickness of the semiconductor layer 106 in a region other than the removal region.

半導体層１０６の端部で、上面の一部が、ショットキー電極１１２から露出してもよい。ショットキー電極１１２の下面と端面とをつなぐ部分の曲率半径（ｒ）より、除去領域における半導体層１０６の上面が有する下に凸の曲面の曲率半径（Ｒ）が大きくてもよい。ここで、曲率半径は、断面に現れる曲線の曲率半径をいう。これにより、半導体層１０６の上面の一部に、電界が集中することを緩和できる。   A part of the upper surface may be exposed from the Schottky electrode 112 at the end of the semiconductor layer 106. The curvature radius (R) of the downwardly convex curved surface of the upper surface of the semiconductor layer 106 in the removal region may be larger than the curvature radius (r) of the portion connecting the lower surface and the end surface of the Schottky electrode 112. Here, the radius of curvature refers to the radius of curvature of the curve appearing in the cross section. Accordingly, the concentration of the electric field on part of the upper surface of the semiconductor layer 106 can be reduced.

半導体層１０６を形成してから、半導体層１０６の上面の一部をフォトリソグラフィおよびエッチングを用いて厚さ方向に除去して、除去領域が形成されてよい。絶縁膜１１６がコンタクト層１０５および半導体層１０６を覆って、形成されてよい。カソード１１４が形成される領域で絶縁膜１１６が除去されて、カソード１１４が形成されてよい。   After the semiconductor layer 106 is formed, a part of the upper surface of the semiconductor layer 106 may be removed in the thickness direction by using photolithography and etching to form a removal region. An insulating film 116 may be formed to cover the contact layer 105 and the semiconductor layer 106. The insulating film 116 may be removed in the region where the cathode 114 is formed, and the cathode 114 may be formed.

ショットキー電極１１２が形成される領域で絶縁膜１１６が除去されてよい。半導体層１０６の上面にショットキー電極１１２が形成されてよい。ショットキー電極１１２は、除去領域で半導体層１０６に沿って形成され、除去領域を超えて、半導体層１０６上に形成される。   The insulating film 116 may be removed in a region where the Schottky electrode 112 is formed. A Schottky electrode 112 may be formed on the upper surface of the semiconductor layer 106. The Schottky electrode 112 is formed along the semiconductor layer 106 in the removal region, and is formed on the semiconductor layer 106 beyond the removal region.

図１０は、本発明の第３の実施形態に係るＰＮダイオード３００の模式的な断面図である。図１０において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＰＮダイオード３００は、基板１０２、バッファ層１０４、コンタクト層１０５、Ｎ型半導体層３０６、Ｐ型半導体層３１０、アノード３１２、カソード１１４、および、絶縁膜１１６を備える。   FIG. 10 is a schematic cross-sectional view of a PN diode 300 according to the third embodiment of the present invention. In FIG. 10, elements denoted by the same reference numerals as those in FIG. 1 may have the same functions and configurations as the elements described in FIG. The PN diode 300 includes a substrate 102, a buffer layer 104, a contact layer 105, an N-type semiconductor layer 306, a P-type semiconductor layer 310, an anode 312, a cathode 114, and an insulating film 116.

Ｎ型半導体層３０６は、Ｎ型の導電性を有する窒化物半導体で形成される。Ｎ型半導体層３０６は、半導体層１０６と同一の機能及び構成を有してよい。Ｎ型半導体層３０６は、埋め込み部１０８を有する。   The N-type semiconductor layer 306 is formed of a nitride semiconductor having N-type conductivity. The N-type semiconductor layer 306 may have the same function and configuration as the semiconductor layer 106. The N-type semiconductor layer 306 has a buried portion 108.

埋め込み部１０８は、Ｐ型半導体層３１０の中心部の下方で、Ｎ型半導体層３０６に所定の深さ（ｄ）に埋め込まれて形成される。埋め込み部１０８の深さ（ｄ）は、Ｎ型半導体層３０６の上面と、埋め込み部１０８の上面との距離をいう。例えば、埋め込み部１０８は、Ｎ＋ＧａＮで形成される。Ｎ＋ＧａＮとは、Ｎ型キャリアの濃度が、Ｎ型半導体層３０６のＮ型キャリアの濃度より高いＧａＮを示す。   The embedded portion 108 is formed by being embedded in the N-type semiconductor layer 306 at a predetermined depth (d) below the center portion of the P-type semiconductor layer 310. The depth (d) of the embedded portion 108 refers to the distance between the upper surface of the N-type semiconductor layer 306 and the upper surface of the embedded portion 108. For example, the embedded portion 108 is made of N + GaN. N + GaN refers to GaN in which the concentration of N-type carriers is higher than the concentration of N-type carriers in the N-type semiconductor layer 306.

Ｐ型半導体層３１０は、Ｎ型半導体層３０６上に、Ｐ型の導電性を有する窒化物半導体で形成される。例えば、Ｐ型半導体層３１０はＰ型ＧａＮで形成されて、Ｎ型半導体層３０６とＰＮ接合を形成する。例えば、Ｐ型半導体層３１０にはＰ型の不純物としてＭｇがドープされる。Ｐ型の不純物は、Ｚｎ、Ｃｄ、Ｂｅ、ＣａまたはＢａでもよい。   The P-type semiconductor layer 310 is formed on the N-type semiconductor layer 306 with a nitride semiconductor having P-type conductivity. For example, the P-type semiconductor layer 310 is made of P-type GaN and forms a PN junction with the N-type semiconductor layer 306. For example, the P-type semiconductor layer 310 is doped with Mg as a P-type impurity. The P-type impurity may be Zn, Cd, Be, Ca, or Ba.

アノード３１２がＰ型半導体層３１０上に形成される。アノード３１２はＰ型半導体層３１０にオーミック接続する。一例として、アノード３１２は、Ｎｉ層、および、Ｎｉ層上に形成されたＡｕ層を有する。   An anode 312 is formed on the P-type semiconductor layer 310. The anode 312 is ohmically connected to the P-type semiconductor layer 310. As an example, the anode 312 has a Ni layer and an Au layer formed on the Ni layer.

ＰＮダイオード３００に逆バイアスがかかったときに、Ｐ型半導体層３１０とＮ型半導体層３０６の界面から、Ｎ型半導体層３０６に空乏化した領域が広がる。ここで、Ｎ型半導体層３０６に広がる当該空乏化した領域の長さを空乏領域長という。空乏化した領域の長さとは、空乏化した領域の、Ｐ型半導体層３１０とＮ型半導体層３０６の界面に垂直な方向の長さをいう。なお、Ｐ型半導体層３１０とＮ型半導体層３０６の界面に垂直な方向は、ＰＮダイオード３００のオン状態で、電流が流れる向きと、平行である。   When a reverse bias is applied to the PN diode 300, a depleted region in the N-type semiconductor layer 306 spreads from the interface between the P-type semiconductor layer 310 and the N-type semiconductor layer 306. Here, the length of the depleted region extending in the N-type semiconductor layer 306 is referred to as a depletion region length. The length of the depleted region refers to the length of the depleted region in the direction perpendicular to the interface between the P-type semiconductor layer 310 and the N-type semiconductor layer 306. Note that the direction perpendicular to the interface between the P-type semiconductor layer 310 and the N-type semiconductor layer 306 is parallel to the direction in which current flows when the PN diode 300 is on.

埋め込み部１０８におけるキャリアの濃度は、埋め込み部１０８以外のＮ型半導体層３０６におけるキャリアの濃度より高い。また、Ｐ型半導体層３１０の端部の下方の領域において、Ｎ型半導体層３０６に埋め込み部１０８が形成されていない。これにより、埋め込み部１０８の上下のＮ型半導体層３０６では、Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６に比べて、空乏化した領域が広がりにくい。したがって、Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６における空乏領域長が、埋め込み部１０８の上下のＮ型半導体層３０６における空乏領域長より長い。これによって、埋め込み部１０８の上下のＮ型半導体層３０６における電界強度が、Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６における電界強度より高くなる。   The carrier concentration in the buried portion 108 is higher than the carrier concentration in the N-type semiconductor layer 306 other than the buried portion 108. Further, the buried portion 108 is not formed in the N-type semiconductor layer 306 in the region below the end portion of the P-type semiconductor layer 310. Thereby, in the N-type semiconductor layer 306 above and below the buried portion 108, the depleted region is less likely to expand than the N-type semiconductor layer 306 below the end portion of the P-type semiconductor layer 310. Therefore, the depletion region length in the N-type semiconductor layer 306 below the end portion of the P-type semiconductor layer 310 is longer than the depletion region length in the N-type semiconductor layer 306 above and below the buried portion 108. Thereby, the electric field strength in the N-type semiconductor layer 306 above and below the buried portion 108 becomes higher than the electric field strength in the N-type semiconductor layer 306 below the end portion of the P-type semiconductor layer 310.

Ｐ型半導体層３１０の下方のＮ型半導体層３０６において、空乏化領域長が短い領域では、空乏化領域長が長い領域より、電界強度が高いので、リーク電流が大きくなる。したがって、リーク電流はＰ型半導体層３１０の端部に集中しない。Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６より、埋め込み部１０８および埋め込み部１０８の上下のＮ型半導体層３０６を介して、多くのリーク電流が流れる。すなわち、リーク電流が流れる経路の断面積が、埋め込み部１０８により拡大される。耐圧付近でも、リーク電流が流れる経路の断面積が拡大されるので、ＰＮダイオード３００の耐量が大きくなる。   In the N-type semiconductor layer 306 below the P-type semiconductor layer 310, in the region where the depletion region length is short, the electric field strength is higher than in the region where the depletion region length is long, so that the leakage current increases. Therefore, the leakage current is not concentrated on the end portion of the P-type semiconductor layer 310. A large amount of leakage current flows from the N-type semiconductor layer 306 below the end of the P-type semiconductor layer 310 through the buried portion 108 and the N-type semiconductor layers 306 above and below the buried portion 108. That is, the cross-sectional area of the path through which the leakage current flows is enlarged by the embedded portion 108. Even in the vicinity of the withstand voltage, the cross-sectional area of the path through which the leak current flows is enlarged, so that the withstand capability of the PN diode 300 is increased.

絶縁膜１１６は、Ｎ型半導体層３０６の側壁を覆って形成される。また、絶縁膜１１６は、Ｐ型半導体層３１０の側壁、Ｐ型半導体層３１０の表面の一部、および、コンタクト層１０５の表面上に形成される。コンタクト層１０５の表面の一部で、絶縁膜１１６が除去されて、カソード１１４が形成される。Ｐ型半導体層３１０の表面の一部で、絶縁膜１１６が除去されて、アノード３１２が形成される。ＰＮダイオード３００は、ショットキーダイオード１００と同様に形成されてよい。Ｐ型半導体層３１０の形成に、シクロペンタジニエルマグネシウム（Ｃｐ２Ｍｇ）を用いて、Ｐ型の不純物としてＭｇをドープしてもよい。 The insulating film 116 is formed to cover the sidewall of the N-type semiconductor layer 306. The insulating film 116 is formed on the sidewall of the P-type semiconductor layer 310, a part of the surface of the P-type semiconductor layer 310, and the surface of the contact layer 105. The insulating film 116 is removed from a part of the surface of the contact layer 105, and the cathode 114 is formed. The insulating film 116 is removed at a part of the surface of the P-type semiconductor layer 310, and the anode 312 is formed. The PN diode 300 may be formed in the same manner as the Schottky diode 100. For the formation of the P-type semiconductor layer 310, cyclopentadienyl magnesium (Cp 2 Mg) may be used and Mg may be doped as a P-type impurity.

図１１は、本発明の第４の実施形態に係るＰＮダイオード４００の模式的な断面図である。図１１において図１０と同一の符号を付した要素は、図１０において説明した要素と同一の機能および構成を有してよい。   FIG. 11 is a schematic cross-sectional view of a PN diode 400 according to the fourth embodiment of the present invention. 11, elements having the same reference numerals as those in FIG. 10 may have the same functions and configurations as the elements described in FIG.

Ｎ型半導体層３０６は、Ｐ型半導体層３１０の端部以外の下方の少なくとも一部に除去領域を有する。除去領域では、Ｎ型半導体層３０６が厚さ方向に除去される。除去領域および除去領域以外の領域で、Ｎ型半導体層３０６の上面に沿って、Ｐ型半導体層３１０が形成されている。   The N-type semiconductor layer 306 has a removal region in at least a part of the lower side other than the end portion of the P-type semiconductor layer 310. In the removal region, the N-type semiconductor layer 306 is removed in the thickness direction. A P-type semiconductor layer 310 is formed along the upper surface of the N-type semiconductor layer 306 in the removal region and a region other than the removal region.

除去領域では、Ｎ型半導体層３０６の膜厚が、Ｐ型半導体層３１０の端部の下におけるＮ型半導体層３０６の膜厚より薄い。したがって、Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６における空乏領域長が、除去領域のＮ型半導体層３０６における空乏領域長より長い。これによって、除去領域のＮ型半導体層３０６における電界強度が、Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６における電界強度より高くなる。   In the removal region, the film thickness of the N-type semiconductor layer 306 is thinner than the film thickness of the N-type semiconductor layer 306 below the end of the P-type semiconductor layer 310. Therefore, the depletion region length in the N-type semiconductor layer 306 below the end of the P-type semiconductor layer 310 is longer than the depletion region length in the N-type semiconductor layer 306 in the removal region. As a result, the electric field strength in the N-type semiconductor layer 306 in the removed region becomes higher than the electric field strength in the N-type semiconductor layer 306 below the end of the P-type semiconductor layer 310.

Ｐ型半導体層３１０の下方のＮ型半導体層３０６において、空乏化領域長が短い領域では、空乏化領域長が長い領域より、電界強度が高いので、リーク電流が大きくなる。したがって、リーク電流はＰ型半導体層３１０の端部に集中しない。Ｐ型半導体層３１０の端部の下方のＮ型半導体層３０６より、除去領域の下方のＮ型半導体層３０６を介して、多くのリーク電流が流れる。これにより、ショットキーダイオード１００の耐量が大きくなる。   In the N-type semiconductor layer 306 below the P-type semiconductor layer 310, in the region where the depletion region length is short, the electric field strength is higher than in the region where the depletion region length is long, so that the leakage current increases. Therefore, the leakage current is not concentrated on the end portion of the P-type semiconductor layer 310. A large amount of leakage current flows from the N-type semiconductor layer 306 below the end of the P-type semiconductor layer 310 via the N-type semiconductor layer 306 below the removal region. This increases the withstand capability of the Schottky diode 100.

Ｐ型半導体層３１０は、Ｎ型半導体層３０６と、Ｐ型半導体層３１０の下面で接する。また、Ｐ型半導体層３１０の側面の少なくとも一部は、絶縁膜１１６に接する。除去領域におけるＮ型半導体層３０６の上面は、一部に曲面を有することが好ましい。除去領域におけるＮ型半導体層３０６の上面が曲面を有することによって、除去領域の下のＮ型半導体層３０６の一部に、電界が集中することを緩和できる。一例として、除去領域におけるＮ型半導体層３０６の上面は、Ｎ型半導体層３０６を上面から見たときの中心の領域で、基板の表面に平行な平面を有し、当該中心の領域を囲んで下に凸の曲面の領域を有する。また、除去領域におけるＮ型半導体層３０６の上面は、当該下に凸の曲面の領域を取り囲んで上に凸の曲面の領域を有してよい。当該中心の領域におけるＮ型半導体層３０６の厚さは、除去領域以外の領域におけるＮ型半導体層３０６の厚さより、１０％以上、２０％以下薄くてよい。ＰＮダイオード４００は、ショットキーダイオード２００と同様に形成されてよい。Ｐ型半導体層３１０の形成に、シクロペンタジニエルマグネシウム（Ｃｐ２Ｍｇ）を用いて、Ｐ型の不純物としてＭｇをドープしてもよい。 The P-type semiconductor layer 310 is in contact with the N-type semiconductor layer 306 at the lower surface of the P-type semiconductor layer 310. Further, at least part of the side surface of the P-type semiconductor layer 310 is in contact with the insulating film 116. The upper surface of the N-type semiconductor layer 306 in the removal region preferably has a curved surface in part. When the upper surface of the N-type semiconductor layer 306 in the removal region has a curved surface, the concentration of the electric field on part of the N-type semiconductor layer 306 below the removal region can be reduced. As an example, the upper surface of the N-type semiconductor layer 306 in the removal region is a central region when the N-type semiconductor layer 306 is viewed from the upper surface and has a plane parallel to the surface of the substrate and surrounds the central region. It has a convex curved area on the bottom. Further, the upper surface of the N-type semiconductor layer 306 in the removal region may have a convex curved region surrounding the convex convex region below. The thickness of the N-type semiconductor layer 306 in the central region may be 10% or more and 20% or less thinner than the thickness of the N-type semiconductor layer 306 in a region other than the removal region. The PN diode 400 may be formed in the same manner as the Schottky diode 200. For the formation of the P-type semiconductor layer 310, cyclopentadienyl magnesium (Cp 2 Mg) may be used and Mg may be doped as a P-type impurity.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、カソード１１４は基板１０２の裏面に形成されてもよい。別の例として、Ｐ型半導体層上にＮ型半導体層に形成されたＰＮダイオードであってもよい。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. For example, the cathode 114 may be formed on the back surface of the substrate 102. As another example, a PN diode formed in an N-type semiconductor layer on a P-type semiconductor layer may be used. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。   The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

１００ ショットキーダイオード、１０２ 基板、１０４ バッファ層、１０５ コンタクト層、１０６ 半導体層、１０８ 埋め込み部、１１２ ショットキー電極、１１４ カソード、１１６ 絶縁膜、１２４ マスク、１２６ イオン、２００ ショットキーダイオード、３００ ＰＮダイオード、３０６ Ｎ型半導体層、３１０ Ｐ型半導体層、３１２ アノード、４００ ＰＮダイオード 100 Schottky diode, 102 substrate, 104 buffer layer, 105 contact layer, 106 semiconductor layer, 108 buried portion, 112 Schottky electrode, 114 cathode, 116 insulating film, 124 mask, 126 ions, 200 Schottky diode, 300 PN diode 306 N-type semiconductor layer 310 P-type semiconductor layer 312 Anode 400 PN diode

Claims (14)

ショットキーダイオードであって、
窒化物半導体で形成された半導体層と、
前記半導体層上に形成され、前記半導体層にショットキー接続されたショットキー電極と、を備え、
前記ショットキーダイオードに逆バイアスがかかったときに、前記ショットキー電極の端部の下方の前記半導体層において空乏化する領域は、前記ショットキー電極の他の一部の下方の前記半導体層において空乏化する領域より長い
ショットキーダイオード。 A Schottky diode,
A semiconductor layer formed of a nitride semiconductor;
A Schottky electrode formed on the semiconductor layer and Schottky connected to the semiconductor layer,
When the Schottky diode is reverse-biased, the region depleted in the semiconductor layer below the end of the Schottky electrode is depleted in the semiconductor layer below the other part of the Schottky electrode. Schottky diode longer than the area to be converted. 前記ショットキー電極の少なくとも中心部の下方に、前記半導体層に埋め込まれ、Ｐ型およびＮ型のいずれかの導電性を有し、前記半導体層よりキャリア濃度が高い窒化物半導体で形成された埋め込み部をさらに備える
請求項１に記載のショットキーダイオード。 Embedded in the semiconductor layer at least below the central portion of the Schottky electrode and formed of a nitride semiconductor having either P-type or N-type conductivity and a carrier concentration higher than that of the semiconductor layer The Schottky diode according to claim 1, further comprising a portion. 前記ショットキー電極の端部の下方の領域において、前記半導体層に、前記埋め込み部が形成されていない請求項２に記載のショットキーダイオード。   3. The Schottky diode according to claim 2, wherein the buried portion is not formed in the semiconductor layer in a region below an end of the Schottky electrode. 前記半導体層は、前記ショットキー電極の端部以外の部分の下方の少なくとも一部に、厚さ方向に除去された除去領域を有し、
前記ショットキー電極が、前記除去領域で前記半導体層の上面に沿って形成されている
請求項１に記載のショットキーダイオード。 The semiconductor layer has a removal region removed in a thickness direction at least at a part below a portion other than an end of the Schottky electrode,
The Schottky diode according to claim 1, wherein the Schottky electrode is formed along the upper surface of the semiconductor layer in the removal region. 前記半導体層と前記ショットキー電極との界面は、前記ショットキー電極の下面と端面とをつなぐ部分の曲率半径より大きい曲率半径の曲面を、前記除去領域の一部に有する
請求項４に記載のショットキーダイオード。 The interface between the semiconductor layer and the Schottky electrode has a curved surface with a radius of curvature larger than a radius of curvature of a portion connecting a lower surface and an end surface of the Schottky electrode in a part of the removal region. Schottky diode. 前記半導体層がＧａＮ系半導体で形成された請求項１から５のいずれか一項に記載のショットキーダイオード。   The Schottky diode according to any one of claims 1 to 5, wherein the semiconductor layer is formed of a GaN-based semiconductor. 前記半導体層がＮ型の導電性を有する請求項１から６のいずれか一項に記載のショットキーダイオード。   The Schottky diode according to any one of claims 1 to 6, wherein the semiconductor layer has N-type conductivity. ＰＮダイオードであって、
第１の導電性を有する窒化物半導体で形成された第１半導体層と、
前記第１半導体層上に形成され、前記第１の導電性とは異なる第２の導電性を有する窒化物半導体で形成された第２半導体層と、を備え、
前記ＰＮダイオードに逆バイアスがかかったときに、前記第２半導体層の端部の下方の前記第１半導体層において空乏化する領域は、前記第２半導体層の他の一部の下方の前記半導体層において空乏領する域長より長い
ＰＮダイオード。 A PN diode,
A first semiconductor layer formed of a nitride semiconductor having first conductivity;
A second semiconductor layer formed on the first semiconductor layer and formed of a nitride semiconductor having a second conductivity different from the first conductivity;
When the PN diode is reverse-biased, the region depleted in the first semiconductor layer below the end of the second semiconductor layer is the semiconductor below the other part of the second semiconductor layer. PN diode longer than the depletion zone length in the layer. 前記第２半導体層の少なくとも中心部の下方に、前記第１半導体層に埋め込まれ、第１の導電性を有し、前記第１半導体層よりキャリア濃度が高い窒化物半導体で形成された埋め込み部をさらに備える
請求項８に記載のＰＮダイオード。 A buried portion formed of a nitride semiconductor buried in the first semiconductor layer and having a first conductivity and a carrier concentration higher than that of the first semiconductor layer, at least below the central portion of the second semiconductor layer. The PN diode according to claim 8, further comprising: 前記第２半導体層の端部の下方の領域において、前記第１半導体層に、前記埋め込み部が形成されていない請求項９に記載のＰＮダイオード。   The PN diode according to claim 9, wherein the buried portion is not formed in the first semiconductor layer in a region below the end portion of the second semiconductor layer. 前記第１半導体層は、前記第２半導体層の端部以外の部分の下方の少なくとも一部に、厚さ方向に除去された除去領域を有し、
前記第２半導体層が、前記除去領域で前記半導体層の上面に沿って形成されている
請求項８に記載のＰＮダイオード。 The first semiconductor layer has a removal region removed in a thickness direction at least at a part below a portion other than an end of the second semiconductor layer,
The PN diode according to claim 8, wherein the second semiconductor layer is formed along the upper surface of the semiconductor layer in the removal region. 前記第１半導体層と前記第２半導体層との界面は、前記第２半導体層の下面と端面とをつなぐ部分の曲率半径より大きい曲率半径の曲面を、前記除去領域の一部に有する
請求項１１に記載のＰＮダイオード。 The interface between the first semiconductor layer and the second semiconductor layer has, in a part of the removal region, a curved surface having a curvature radius larger than a curvature radius of a portion connecting a lower surface and an end surface of the second semiconductor layer. 11. A PN diode according to item 11. 前記第１半導体層および前記第２半導体層は、ＧａＮ系半導体で形成された請求項８から１２のいずれか一項に記載のＰＮダイオード。   The PN diode according to claim 8, wherein the first semiconductor layer and the second semiconductor layer are formed of a GaN-based semiconductor. 前記第１半導体層はＮ型の導電性を有し、
前記第２半導体層はＰ型の導電性を有する
請求項８から１３のいずれか一項に記載のＰＮダイオード。 The first semiconductor layer has N-type conductivity,
The PN diode according to claim 8, wherein the second semiconductor layer has P-type conductivity.
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