JP6478425B2 - Crystalline semiconductor film and semiconductor device - Google Patents

Crystalline semiconductor film and semiconductor device Download PDF

Info

Publication number
JP6478425B2
JP6478425B2 JP2017133335A JP2017133335A JP6478425B2 JP 6478425 B2 JP6478425 B2 JP 6478425B2 JP 2017133335 A JP2017133335 A JP 2017133335A JP 2017133335 A JP2017133335 A JP 2017133335A JP 6478425 B2 JP6478425 B2 JP 6478425B2
Authority
JP
Japan
Prior art keywords
type semiconductor
semiconductor layer
film
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017133335A
Other languages
Japanese (ja)
Other versions
JP2017220672A (en
Inventor
義人 伊藤
義人 伊藤
俊実 人羅
俊実 人羅
真也 織田
真也 織田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Priority to JP2017133335A priority Critical patent/JP6478425B2/en
Publication of JP2017220672A publication Critical patent/JP2017220672A/en
Application granted granted Critical
Publication of JP6478425B2 publication Critical patent/JP6478425B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Led Devices (AREA)

Description

本発明は、半導体装置に有用な結晶性半導体膜および前記結晶性半導体膜を用いた半導体装置に関する。   The present invention relates to a crystalline semiconductor film useful for a semiconductor device and a semiconductor device using the crystalline semiconductor film.

高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム(Ga)を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。当該酸化ガリウムは、非特許文献1によれば、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることにより、バンドギャップを制御することが可能であり、中でも、InX1AlY1GaZ1(0≦X1≦2、0≦Y1≦2、0≦Z1≦2、X1+Y1+Z1=1.5〜2.5)で表されるInAlGaO系半導体は、極めて魅力的な材料である。 A semiconductor device using gallium oxide (Ga 2 O 3 ) having a large band gap has been attracting attention as a next-generation switching element that can achieve high breakdown voltage, low loss, and high heat resistance. Application is expected. According to Non-Patent Document 1, the gallium oxide can control the band gap by using a mixed crystal of indium and aluminum, respectively, or a combination thereof. Among them, In X1 Al Y1 Ga Z1 O 3 An InAlGaO-based semiconductor represented by (0 ≦ X1 ≦ 2, 0 ≦ Y1 ≦ 2, 0 ≦ Z1 ≦ 2, X1 + Y1 + Z1 = 1.5 to 2.5) is an extremely attractive material.

特許文献1には、ドーパント(4価の錫)を添加した結晶性の高い導電性α‐Ga薄膜が記載されている。しかしながら、特許文献1記載の薄膜では、十分な耐圧性を維持することができず、また、炭素不純物が多く含まれており、導電性も含め、半導体特性もまだまだ満足のいくものではなく、半導体装置に用いることがまだまだ困難であった。 Patent Document 1 describes a highly crystalline conductive α-Ga 2 O 3 thin film to which a dopant (tetravalent tin) is added. However, the thin film described in Patent Document 1 cannot maintain sufficient pressure resistance, and contains a large amount of carbon impurities, and the semiconductor characteristics including conductivity are still not satisfactory. It was still difficult to use in the device.

特許文献2には、α−Al基板上に、p型のα−(AlX2Ga1−X2単結晶膜(0≦X2<1)を形成したGa系半導体素子が記載されている。しかしながら、特許文献2記載の半導体素子では、結晶の品質にも問題があったりして、半導体素子に適用するには制約が多く、また、MBE法では、α−Ga単結晶膜(X2=0の場合)が作製困難であり、しかも、p型半導体を得るのに、イオン注入と高温での熱処理が必要であったため、p型のα−Gaそのものが実現困難であり、実際には、特許文献2記載の半導体素子自体が実現困難なものであった。 Patent Document 2 discloses a Ga 2 O 3 system in which a p-type α- (Al X 2 Ga 1 -X 2) 2 O 3 single crystal film (0 ≦ X2 <1) is formed on an α-Al 2 O 3 substrate. A semiconductor device is described. However, the semiconductor element described in Patent Document 2 has a problem in the quality of crystals, and there are many restrictions on application to a semiconductor element. In the MBE method, an α-Ga 2 O 3 single crystal film ( In the case of X2 = 0, it is difficult to manufacture, and in addition, p-type α-Ga 2 O 3 itself is difficult to realize because ion implantation and high-temperature heat treatment are necessary to obtain a p-type semiconductor. Actually, the semiconductor element itself described in Patent Document 2 is difficult to realize.

特許文献3には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストCVD法により、酸化物結晶薄膜を製造する方法が記載されている。
特許文献4〜6には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。
なお、特許文献3〜6に記載のInAlGaO系半導体は500℃以上では結晶構造が壊れやすく、アニールが容易ではない等の問題があり、特に、熱耐性や表面平滑性において、必ずしも満足のいくものではなかった。
Patent Document 3 describes a method of producing an oxide crystal thin film by mist CVD using bromide or iodide of gallium or indium.
Patent Documents 4 to 6 describe a multilayer structure in which a semiconductor layer having a corundum crystal structure and an insulating film having a corundum crystal structure are stacked on a base substrate having a corundum crystal structure. .
Note that the InAlGaO-based semiconductors described in Patent Documents 3 to 6 have problems such that the crystal structure is easily broken at 500 ° C. or higher and annealing is not easy. Particularly, the InAlGaO-based semiconductor is not necessarily satisfactory in terms of heat resistance and surface smoothness. It wasn't.

特開2013−28480号公報JP 2013-28480 A 特開2013−58637号公報JP2013-58637A 特許第5397794号Japanese Patent No. 5398794 特許第5343224号Japanese Patent No. 5343224 特許第5397795号Japanese Patent No. 5399795 特開2014−72533号公報JP 2014-72533 A

金子健太郎、「コランダム構造酸化ガリウム系混晶薄膜の成長と物性」、京都大学博士論文、平成25年3月Kentaro Kaneko, “Growth and Physical Properties of Corundum Structure Gallium Oxide Mixed Crystal Thin Films”, Kyoto University Doctoral Dissertation, March 2013

本発明は、半導体特性、特に熱耐性および表面平滑性に優れた結晶性半導体膜および前記結晶性半導体膜を用いた半導体装置を提供することを目的とする。   An object of the present invention is to provide a crystalline semiconductor film excellent in semiconductor characteristics, particularly heat resistance and surface smoothness, and a semiconductor device using the crystalline semiconductor film.

本発明者らは、上記目的を達成すべく鋭意検討した結果、アルミニウムおよびガリウムを含み、アルミニウムとガリウムとの総和に対して、アルミニウム量が18.5〜76.6原子%である酸化物半導体膜が、少なくとも800℃の熱安定性を有しており、熱耐性に優れ、さらに800℃以上でアニールしても結晶構造が壊れず、しかも、表面平滑性が格段に向上することを見出した。
また、本発明者らは、上記した各種知見を得た後、さらに検討を重ねて、本発明を完成させるに至った。
As a result of intensive studies to achieve the above object, the present inventors have found that an oxide semiconductor containing aluminum and gallium and having an aluminum content of 18.5 to 76.6 atomic% with respect to the total of aluminum and gallium. It has been found that the film has a thermal stability of at least 800 ° C., has excellent heat resistance, and does not break the crystal structure even when annealed at 800 ° C. or higher, and the surface smoothness is remarkably improved. .
In addition, after obtaining the above-described various findings, the present inventors have further studied and completed the present invention.

本発明の結晶性半導体膜は、半導体特性、特に熱耐性および表面平滑性に優れており、本発明の半導体装置は、耐圧性や界面接合性に優れている。   The crystalline semiconductor film of the present invention is excellent in semiconductor characteristics, particularly heat resistance and surface smoothness, and the semiconductor device of the present invention is excellent in pressure resistance and interface bondability.

本発明のショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the Schottky barrier diode (SBD) of this invention. 本発明のショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the Schottky barrier diode (SBD) of this invention. 本発明のショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the Schottky barrier diode (SBD) of this invention. 本発明の金属半導体電界効果トランジスタ(MESFET)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the metal semiconductor field effect transistor (MESFET) of this invention. 本発明の高電子移動度トランジスタ(HEMT)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the high electron mobility transistor (HEMT) of this invention. 本発明の金属酸化膜半導体電界効果トランジスタ(MOSFET)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the metal oxide film semiconductor field effect transistor (MOSFET) of this invention. 図6の金属酸化膜半導体電界効果トランジスタ(MOSFET)の製造工程の一部を説明するための模式図である。FIG. 7 is a schematic diagram for explaining a part of the manufacturing process of the metal oxide semiconductor field effect transistor (MOSFET) of FIG. 6. 本発明の金属酸化膜半導体電界効果トランジスタ(MOSFET)の一例を模式的に示す図である。It is a figure which shows typically an example of the metal oxide film semiconductor field effect transistor (MOSFET) of this invention. 本発明の静電誘導トランジスタ(SIT)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the electrostatic induction transistor (SIT) of this invention. 本発明のショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the Schottky barrier diode (SBD) of this invention. 本発明のショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the Schottky barrier diode (SBD) of this invention. 本発明の高電子移動度トランジスタ(HEMT)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the high electron mobility transistor (HEMT) of this invention. 本発明の金属酸化膜半導体電界効果トランジスタ(MOSFET)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the metal oxide film semiconductor field effect transistor (MOSFET) of this invention. 本発明の接合電界効果トランジスタ(JFET)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the junction field effect transistor (JFET) of this invention. 本発明の絶縁ゲート型バイポーラトランジスタ(IGBT)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the insulated gate bipolar transistor (IGBT) of this invention. 本発明の発光素子(LED)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the light emitting element (LED) of this invention. 本発明の発光素子(LED)の好適な一例を模式的に示す図である。It is a figure which shows typically a suitable example of the light emitting element (LED) of this invention. 実施例で用いたミストCVD装置の構成図である。It is a block diagram of the mist CVD apparatus used in the Example. 実施例におけるXRD測定結果を示すグラフである。It is a graph which shows the XRD measurement result in an Example. 実施例において、X線を用いて構造相転移温度を分析した結果を示す図である。In an Example, it is a figure which shows the result of having analyzed the structural phase transition temperature using the X-ray | X_line. 実施例におけるAFMの測定結果を示す図である。It is a figure which shows the measurement result of AFM in an Example.

本発明の結晶性半導体膜は、コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜であって、前記酸化物半導体が、アルミニウムおよびガリウムを含み、アルミニウムとガリウムとの総和に対して、アルミニウム量が18.5〜76.6原子%であり、前記コランダム構造が、少なくとも800℃の熱安定性を有していれば特に限定されない。   The crystalline semiconductor film of the present invention is a crystalline semiconductor film containing an oxide semiconductor having a corundum structure as a main component, the oxide semiconductor containing aluminum and gallium, and the total of aluminum and gallium The aluminum content is 18.5 to 76.6 atomic%, and the corundum structure is not particularly limited as long as it has a thermal stability of at least 800 ° C.

前記結晶性半導体膜は、単結晶膜であってもよく、多結晶膜であってもよいが、本発明においては、前記結晶性半導体膜が、多結晶が含まれていてもよい単結晶膜であるのが好ましい。   The crystalline semiconductor film may be a single crystal film or a polycrystalline film. However, in the present invention, the crystalline semiconductor film may contain a polycrystal. Is preferred.

本発明において、「主成分」とは、前記のコランダム構造を有する酸化物半導体が、原子比で、前記結晶性半導体膜の全成分に対し、好ましくは50%以上、より好ましくは70%以上、更に好ましくは90%以上含まれることを意味し、100%であってもよいことを意味する。   In the present invention, the “main component” means that the oxide semiconductor having the corundum structure has an atomic ratio of preferably 50% or more, more preferably 70% or more, with respect to all components of the crystalline semiconductor film. More preferably, it means that 90% or more is contained, which means that it may be 100%.

また、本発明において、「少なくとも800℃の熱安定性」とは、800℃で熱処理しても主相がコランダム構造を維持していることを意味し、本発明においては、前記結晶性半導体膜のコランダム構造が少なくとも850℃の熱安定性を有しているのが好ましく、少なくとも900℃の熱安定性を有しているのがより好ましい。   In the present invention, “thermal stability of at least 800 ° C.” means that the main phase maintains a corundum structure even after heat treatment at 800 ° C. In the present invention, the crystalline semiconductor film The corundum structure preferably has a thermal stability of at least 850 ° C, and more preferably has a thermal stability of at least 900 ° C.

また、本発明においては、前記酸化物半導体におけるアルミニウム量が65原子%以下であるのが、表面平滑性もより優れたものになるので好ましい。   In the present invention, the amount of aluminum in the oxide semiconductor is preferably 65 atomic% or less because the surface smoothness is further improved.

また、本発明においては、前記酸化物半導体におけるアルミニウム量が23.3原子%以上であるのが、850℃以上の熱安定性を有し、表面平滑性もより優れたものになるのでより好ましい。   In the present invention, it is more preferable that the amount of aluminum in the oxide semiconductor is 23.3 atomic% or more because it has a thermal stability of 850 ° C. or more and has excellent surface smoothness. .

また、本発明においては、前記酸化物半導体におけるアルミニウム量が43.2原子%以上であるのが、900℃以上の熱安定性を有し、表面平滑性もより優れたものになるので最も好ましい。   In the present invention, the amount of aluminum in the oxide semiconductor is 43.2 atomic% or more, which is most preferable because it has a thermal stability of 900 ° C. or more and has excellent surface smoothness. .

前記結晶性半導体膜中には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のn型ドーパント、またはp型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約1×1016/cm〜1×1022/cmであってもよいし、また、ドーパントの濃度を例えば約1×1017/cm以下の低濃度にして、例えばn型ドーパントの場合には、n−型半導体等とすることができる。また、さらに、本発明によれば、ドーパントを約1×1020/cm以上の高濃度で含有させて、例えばn型ドーパントの場合にはn+型半導体等とすることもできる。本発明においては、n型ドーパントが、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであるのが好ましく、n−型半導体層を形成する場合、前記結晶性半導体膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約1×1013〜5×1017/cmにすることが好ましく、約1×1015〜1×1017/cmにすることがより好ましい。また、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブをn型ドーパントとしてn+型半導体層を形成する場合には、前記結晶性半導体膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約1×1020/cm〜1×1023/cmにすることが好ましく、約1×1020/cm〜1×1021/cmにすることがより好ましい。以上のようにして、前記結晶性半導体膜に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含ませることで、スズをドーパントとして用いたときよりも、電気特性に優れた結晶性半導体膜とすることができる。 The crystalline semiconductor film may contain a dopant. The dopant is not particularly limited as long as the object of the present invention is not impaired. Examples of the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium or niobium, or p-type dopants. The concentration of the dopant may usually be about 1 × 10 16 / cm 3 to 1 × 10 22 / cm 3 , and the concentration of the dopant is set to a low concentration of about 1 × 10 17 / cm 3 or less, for example. For example, in the case of an n-type dopant, an n-type semiconductor or the like can be used. Furthermore, according to the present invention, the dopant can be contained at a high concentration of about 1 × 10 20 / cm 3 or more, for example, in the case of an n-type dopant, an n + -type semiconductor or the like can be obtained. In the present invention, the n-type dopant is preferably germanium, silicon, titanium, zirconium, vanadium or niobium, and when forming an n-type semiconductor layer, germanium, silicon, titanium in the crystalline semiconductor film, The concentration of zirconium, vanadium or niobium is preferably about 1 × 10 13 to 5 × 10 17 / cm 3, and more preferably about 1 × 10 15 to 1 × 10 17 / cm 3 . In the case where an n + type semiconductor layer is formed using germanium, silicon, titanium, zirconium, vanadium or niobium as an n-type dopant, the concentration of germanium, silicon, titanium, zirconium, vanadium or niobium in the crystalline semiconductor film is set. About 1 × 10 20 / cm 3 to 1 × 10 23 / cm 3, and more preferably about 1 × 10 20 / cm 3 to 1 × 10 21 / cm 3 . As described above, by including germanium, silicon, titanium, zirconium, vanadium or niobium in the crystalline semiconductor film, a crystalline semiconductor film having superior electrical characteristics than when tin is used as a dopant, can do.

前記結晶性半導体膜は、下地基板上に直接形成してもよく、別の層を介して形成してもよい。別の層としては、別の組成のコランダム構造結晶薄膜、コランダム構造以外の結晶薄膜、又はアモルファス薄膜などが挙げられる。構造としては、単層構造であってもよく、複数層構造であってもよい。また、同一の層内に2相以上の結晶相が混じっていてもよい。複数層構造の場合、結晶性半導体膜は、例えば、絶縁性薄膜と導電性薄膜が積層されて構成されるが、本発明においては、これに限定されるものではない。なお、絶縁性薄膜と導電性薄膜とが積層されて複数層構造が構成される場合、絶縁性薄膜と導電性薄膜の組成は、同じであっても互いに異なっていてもよい。絶縁性薄膜と導電性薄膜の厚さの比は、特に限定されないが、例えば、(導電性薄膜の厚さ)/(絶縁性薄膜の厚さ)の比が0.001〜100であるのが好ましく、0.1〜5がさらに好ましい。このさらに好ましい比は、具体的には例えば、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2,3、4、5であり、ここで例示した数値の何れか2つの間の範囲内であってもよい。   The crystalline semiconductor film may be formed directly on the base substrate or may be formed via another layer. As another layer, a corundum structure crystal thin film having a different composition, a crystal thin film other than the corundum structure, an amorphous thin film, or the like can be given. The structure may be a single layer structure or a multi-layer structure. Two or more crystal phases may be mixed in the same layer. In the case of a multi-layer structure, the crystalline semiconductor film is configured by laminating an insulating thin film and a conductive thin film, for example, but is not limited to this in the present invention. In addition, when an insulating thin film and an electroconductive thin film are laminated | stacked and a multiple layer structure is comprised, the composition of an insulating thin film and an electroconductive thin film may be the same, or may mutually differ. The ratio of the thickness of the insulating thin film to the conductive thin film is not particularly limited. For example, the ratio of (thickness of the conductive thin film) / (thickness of the insulating thin film) is 0.001 to 100. Preferably, 0.1-5 is more preferable. This more preferable ratio is specifically, for example, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9, 1, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6, 1.7, 1.8, 1.9, 2, 3, 4, 5 and illustrated here It may be within a range between any two of the numerical values.

本発明においては、ミスト法により、下地基板上に、そのまま又は他の層を介して、前記結晶性半導体膜を積層することができる。   In the present invention, the crystalline semiconductor film can be laminated on the base substrate as it is or via another layer by a mist method.

<下地基板>
下地基板は、上記の結晶性半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、導電性基板であってもよいが、前記下地基板が、絶縁体基板であるのが好ましく、表面に金属膜を有する基板であるのも好ましい。本発明においては、前記下地基板が、コランダム構造を有する結晶物を主成分として含む基板、またはβ−ガリア構造を有する結晶物を主成分として含む基板であるのも好ましい。コランダム構造を有する結晶物を主成分として含む基板は、基板中の組成比で、コランダム構造を有する結晶物を50%以上含むものであれば、特に限定されないが、本発明においては、70%以上含むものであるのが好ましく、90%以上であるのがより好ましい。コランダム構造を有する結晶を主成分とする基板としては、例えば、サファイア基板(例:c面サファイア基板)や、α型酸化ガリウム基板などが挙げられる。β−ガリア構造を有する結晶物を主成分とする基板は、基板中の組成比で、β−ガリア構造を有する結晶物を50%以上含むものであれば、特に限定されないが、本発明においては、70%以上含むものであるのが好ましく、90%以上であるのがより好ましい。β−ガリア構造を有する結晶物を主成分とする基板としては、例えばβ−Ga基板、又はGaとAlとを含みAlが0wt%より多くかつ60wt%以下である混晶体基板などが挙げられる。その他の下地基板の例としては、六方晶構造を有する基板(例:SiC基板、ZnO基板、GaN基板)などが挙げられる。六方晶構造を有する基板上には、直接または別の層(例:緩衝層)を介して、前記結晶性半導体膜を形成するのが好ましい。下地基板の厚さは、本発明においては特に限定されないが、好ましくは、50〜2000μmであり、より好ましくは200〜800μmである。
<Base substrate>
The base substrate is not particularly limited as long as it serves as a support for the crystalline semiconductor film. The substrate may be an insulator substrate, a semiconductor substrate, or a conductive substrate, but the base substrate is preferably an insulator substrate, and has a metal film on the surface. It is also preferable that In the present invention, it is also preferable that the base substrate is a substrate containing a crystal having a corundum structure as a main component or a substrate containing a crystal having a β-gallia structure as a main component. The substrate containing a crystal having a corundum structure as a main component is not particularly limited as long as the composition ratio in the substrate includes 50% or more of the crystal having a corundum structure, but in the present invention, 70% or more. It is preferable that it is contained, and more preferably 90% or more. Examples of the substrate whose main component is a crystal having a corundum structure include a sapphire substrate (eg, c-plane sapphire substrate), an α-type gallium oxide substrate, and the like. There is no particular limitation on the substrate mainly composed of a crystal having a β-gallia structure as long as it contains 50% or more of the crystal having a β-gallia structure in the composition ratio in the substrate. 70% or more is preferable, and 90% or more is more preferable. As a substrate mainly composed of a crystal having a β-gallia structure, for example, a β-Ga 2 O 3 substrate, or a substrate containing Ga 2 O 3 and Al 2 O 3 , Al 2 O 3 is more than 0 wt% and 60 wt%. % Or less of a mixed crystal substrate. Examples of other base substrates include substrates having a hexagonal crystal structure (eg, SiC substrate, ZnO substrate, GaN substrate). It is preferable to form the crystalline semiconductor film on a substrate having a hexagonal crystal structure directly or via another layer (eg, buffer layer). Although the thickness of a base substrate is not specifically limited in this invention, Preferably, it is 50-2000 micrometers, More preferably, it is 200-800 micrometers.

前記下地基板が、表面に金属膜を有する基板である場合には、前記金属膜は、基板表面の一部または全部に設けられていてもよく、メッシュ状やドット状の金属膜が設けられていてもよい。また、前記金属膜の厚さは、特に限定されないが、好ましくは、10〜1000nmであり、より好ましくは10〜500nmである。前記金属膜の構成材料としては、例えば、白金(Pt)、金(Au)、パラジウム(Pd)、銀(Ag)、クロム(Cr)、銅(Cu)、鉄(Fe)、タングステン(W)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、マンガン(Mn)、モリブデン(Mo)、アルミニウム(Al)もしくはハフニウム(Hf)等の金属またはこれらの合金などが挙げられる。なお、前記金属は、一軸に配向しているのが好ましい。一軸に配向している金属は、膜厚方向及び膜面内方向、もしくは膜厚方向などの一定の方向に単一の結晶方位をもつ金属であればそれでよく、一軸に優先配向している金属も含む。本発明においては、膜厚方向に一軸に配向しているのが好ましい。配向については、一軸に配向しているのか否かをX線回折法により確認することができる。例えば、一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比と、ランダムに配向した同一結晶粉末の一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比と比較して、大きい場合(好ましくは倍以上大きい場合、より好ましくは一桁以上大きい場合)に、一軸に配向していると判断することができる。   When the base substrate is a substrate having a metal film on the surface, the metal film may be provided on a part or all of the substrate surface, and a mesh-like or dot-like metal film is provided. May be. Moreover, the thickness of the metal film is not particularly limited, but is preferably 10 to 1000 nm, and more preferably 10 to 500 nm. Examples of the constituent material of the metal film include platinum (Pt), gold (Au), palladium (Pd), silver (Ag), chromium (Cr), copper (Cu), iron (Fe), and tungsten (W). , Titanium (Ti), tantalum (Ta), niobium (Nb), manganese (Mn), molybdenum (Mo), metal such as aluminum (Al) or hafnium (Hf), or alloys thereof. Note that the metal is preferably uniaxially oriented. The uniaxially oriented metal may be any metal as long as it has a single crystal orientation in a certain direction such as the film thickness direction and the film in-plane direction, or the film thickness direction. Including. In the present invention, the film is preferably uniaxially oriented in the film thickness direction. As for the orientation, it can be confirmed by X-ray diffraction method whether or not the orientation is uniaxial. For example, an integrated intensity ratio between a peak derived from a uniaxially oriented crystal plane and a peak derived from another crystal plane, and a peak derived from a uniaxially oriented crystal plane of the same crystal powder that is randomly oriented If the ratio is larger (preferably more than double, more preferably more than an order of magnitude) compared to the integrated intensity ratio between the peak and the peak derived from other crystal planes, it should be determined as being uniaxially oriented. Can do.

本発明においては、前記下地基板が、サファイア基板(例:c面サファイア基板)、α型酸化ガリウム基板、β−Ga基板もしくはGaとAlとを含み、Alが0wt%より多くかつ60wt%以下である混晶体基板または表面に金属膜が形成されているこれらの基板であるのが好ましい。このような好ましい下地基板を用いることで、前記結晶性半導体膜の不純物のカーボン含有率、キャリア濃度および半値幅が、他の下地基板を用いた場合に比べてさらに低減することができる。 In the present invention, the base substrate includes a sapphire substrate (eg, c-plane sapphire substrate), an α-type gallium oxide substrate, a β-Ga 2 O 3 substrate or Ga 2 O 3 and Al 2 O 3, and Al 2 A mixed crystal substrate in which O 3 is more than 0 wt% and not more than 60 wt% or these substrates on which a metal film is formed on the surface is preferable. By using such a preferable base substrate, the carbon content, the carrier concentration, and the half-value width of the impurities of the crystalline semiconductor film can be further reduced as compared with the case of using another base substrate.

前記ミスト法は、例えば超音波振動子により、原料を霧化してミストを発生させる工程(1)と、キャリアガスを供給する工程(2)と、前記ミストをキャリアガスによってサセプタに保持されている前記下地基板へ搬送して成膜する工程(3)とを含む成膜方法であれば特に限定されない。前記ミスト法としては、より具体的には例えば、ミスト・エピタキシー法やミストCVD法などが挙げられる。   The mist method includes, for example, a step (1) of generating a mist by atomizing a raw material by an ultrasonic vibrator, a step (2) of supplying a carrier gas, and the mist held by a susceptor by a carrier gas. There is no particular limitation as long as it is a film forming method including the step (3) of transferring to the base substrate and forming a film. More specifically, examples of the mist method include a mist / epitaxy method and a mist CVD method.

前記工程(1)は、原料を霧化してミストを発生させれば特に限定されない。工程(1)には、原料を霧化してミストを発生させるミスト発生器を用いることができる。前記ミスト発生器は、原料を霧化してミストを発生させることができれば特に限定されず、公知のものであってもよいが、本発明においては、超音波により、原料を霧化してミストを発生させるのが好ましい。なお、原料については、後述する。   The said process (1) will not be specifically limited if the raw material is atomized and mist is generated. In step (1), a mist generator that atomizes the raw material to generate mist can be used. The mist generator is not particularly limited as long as it can atomize the raw material and generate mist, and may be a known one, but in the present invention, the raw material is atomized by ultrasonic to generate mist. It is preferable to do so. The raw materials will be described later.

前記工程(2)は、キャリアガスを供給すれば特に限定されない。前記キャリアガスは、原料を霧化して発生したミストを基板上に搬送できるガス状のものであれば特に限定されない。前記キャリアガスとしては、特に限定されないが、例えば、酸素ガス、窒素ガス、アルゴンガス、フォーミングガスなどが挙げられる。   The step (2) is not particularly limited as long as a carrier gas is supplied. The carrier gas is not particularly limited as long as it is in a gaseous state capable of transporting mist generated by atomizing the raw material onto the substrate. Although it does not specifically limit as said carrier gas, For example, oxygen gas, nitrogen gas, argon gas, forming gas, etc. are mentioned.

前記工程(3)は、前記ミストをキャリアガスによってサセプタに保持されている前記下地基板へ搬送して成膜できれば特に限定されない。工程(3)には、ミストをキャリアガスによって前記基板へ搬送して、供給管内にて成膜できる管状炉を好適に用いることができる。   The step (3) is not particularly limited as long as the mist can be transported to the base substrate held on the susceptor by a carrier gas and deposited. In the step (3), a tubular furnace that can transport mist to the substrate by a carrier gas and form a film in a supply pipe can be suitably used.

なお、前記結晶性半導体膜形成の際に、前記ドーパントを用いて、ドーピング処理を行うことができる。また、本発明においては、通常、ドーピング処理を、前記原料に異常粒抑制剤を含めて行う。前記原料に異常粒抑制剤を含めてドーピング処理を行うことで、表面平滑性に優れた結晶性半導体膜を得ることができる。ドーピング量は、本発明の目的を阻害しない限り、特に限定されないが、原料中、モル比で、0.01〜10%であるのが好ましく、0.1〜5%であるのがより好ましい。   Note that when the crystalline semiconductor film is formed, doping treatment can be performed using the dopant. In the present invention, the doping treatment is usually performed with the raw material including an abnormal grain inhibitor. A crystalline semiconductor film having excellent surface smoothness can be obtained by performing a doping treatment including an abnormal grain inhibitor in the raw material. The doping amount is not particularly limited as long as it does not hinder the object of the present invention, but it is preferably 0.01 to 10%, more preferably 0.1 to 5% in terms of molar ratio in the raw material.

前記異常粒抑制剤は、成膜過程で副生する粒子の発生を抑制する効果を有するものをいい、結晶性半導体膜の表面粗さ(Ra)を例えば0.1μm以下とすることができれば特に限定されないが、本発明においては、Br、I、FおよびClから選択される少なくとも1種からなる異常粒抑制剤であるのが好ましい。安定的に膜形成をするために異常粒抑制剤として、BrやIを膜中に導入すると異常粒成長による表面粗さの悪化を抑制することができる。異常粒抑制剤の添加量は、異常粒を抑制できれば特に限定されないが、原料溶液中、体積比で50%以下であることが好ましく、30%以下であることがより好ましく、1〜30%の範囲内であることが最も好ましい。このような好ましい範囲で異常粒抑制剤を使用することにより、異常粒抑制剤として機能させることができるので、結晶性半導体膜の異常粒の成長を抑制して表面を平滑にすることができる。   The abnormal grain inhibitor refers to an agent having an effect of suppressing generation of particles by-produced in the film formation process, and particularly if the surface roughness (Ra) of the crystalline semiconductor film can be set to 0.1 μm or less, for example. Although it is not limited, in the present invention, it is preferable that it is an abnormal grain inhibitor composed of at least one selected from Br, I, F and Cl. Introducing Br or I into the film as an abnormal grain inhibitor for stable film formation can suppress the deterioration of the surface roughness due to abnormal grain growth. The added amount of the abnormal grain inhibitor is not particularly limited as long as abnormal grains can be suppressed, but in the raw material solution, the volume ratio is preferably 50% or less, more preferably 30% or less, and 1 to 30%. Most preferably within the range. By using the abnormal grain inhibitor in such a preferable range, it can function as an abnormal grain inhibitor, and thus the growth of abnormal grains in the crystalline semiconductor film can be suppressed and the surface can be smoothed.

結晶性半導体膜の形成方法は、本発明の目的を阻害しない限り、特に限定されないが、例えば、ガリウム化合物及びアルミニウム化合物等を結晶性半導体膜の組成に合わせて組み合わせた原料を反応させることによって形成可能である。これによって、下地基板上に、下地基板側から結晶性半導体膜を結晶成長させることができる。ガリウム化合物としては、ガリウム金属を出発材料として成膜直前にガリウム化合物に変化させたものであってもよい。ガリウム化合物としては、例えば、ガリウムの有機金属錯体(例:アセチルアセトナート錯体等)やハロゲン化物(例:フッ化、塩化、臭化又はヨウ化物等)などが挙げられるが、本発明においては、ハロゲン化物(例:フッ化、塩化、臭化又はヨウ化物等)を用いることが好ましい。また、アルミニウム化合物も、ガリウム化合物の場合と同様であり、アルミニウム化合物としては、例えば、アルミニウムの有機金属錯体やハロゲン化物などが挙げられる。   The method for forming the crystalline semiconductor film is not particularly limited as long as the object of the present invention is not impaired. For example, the crystalline semiconductor film is formed by reacting a raw material in which a gallium compound and an aluminum compound are combined in accordance with the composition of the crystalline semiconductor film. Is possible. Accordingly, the crystalline semiconductor film can be grown on the base substrate from the base substrate side. The gallium compound may be a gallium compound that is changed to a gallium compound immediately before film formation using gallium metal as a starting material. Examples of the gallium compound include organometallic complexes of gallium (e.g., acetylacetonate complex) and halides (e.g., fluoride, chloride, bromide, iodide, etc.). In the present invention, It is preferable to use a halide (eg, fluoride, chloride, bromide or iodide). The aluminum compound is the same as that of the gallium compound, and examples of the aluminum compound include an organometallic complex and a halide of aluminum.

より具体的には、結晶性半導体膜は、原料化合物が溶解した原料溶液から生成された原料微粒子を成膜室に供給して、前記サセプタを用いて、前記成膜室内で前記原料化合物を反応させることによって形成することができる。原料溶液の溶媒は、特に限定されないが、水、過酸化水素水または有機溶媒であることが好ましい。本発明においては、通常、ドーパント原料の存在下で、上記原料化合物を反応させる。なお、ドーパント原料は、好ましくは、原料溶液に含められて、原料化合物と共に又は別々に微粒子化される。前記結晶性半導体膜に含まれる炭素が、ドーパントよりも少なくなり、好ましくは、前記結晶性半導体膜に炭素を実質的に含まないようにことができる。なお、本発明の結晶性半導体膜が、ハロゲン(好ましくはBr)を含むのも良好な半導体構造を形成するため好ましい。ドーパント原料としては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの金属単体又は化合物(例:ハロゲン化物、酸化物等)などが挙げられる。   More specifically, in the crystalline semiconductor film, the raw material fine particles generated from the raw material solution in which the raw material compound is dissolved are supplied to the film formation chamber, and the raw material compound is reacted in the film formation chamber using the susceptor. Can be formed. The solvent of the raw material solution is not particularly limited, but is preferably water, hydrogen peroxide solution or an organic solvent. In the present invention, the above raw material compound is usually reacted in the presence of a dopant raw material. The dopant raw material is preferably included in the raw material solution and finely divided together with the raw material compound or separately. The crystalline semiconductor film contains less carbon than the dopant, and preferably, the crystalline semiconductor film can be substantially free of carbon. Note that the crystalline semiconductor film of the present invention preferably contains halogen (preferably Br) because a favorable semiconductor structure is formed. Examples of the dopant raw material include tin, germanium, silicon, titanium, zirconium, vanadium, or niobium, which are simple metals or compounds (eg, halides, oxides, etc.).

以上のようにして成膜することにより、工業的有利に、前記結晶性半導体膜を得ることができる。なお、本発明においては、成膜時間を適宜調整することにより、膜厚を調節することができる。   By forming the film as described above, the crystalline semiconductor film can be obtained industrially advantageously. In the present invention, the film thickness can be adjusted by appropriately adjusting the film formation time.

本発明においては、成膜後、アニール処理を行ってもよい。アニール処理の温度は、特に限定されないが、750℃以上が好ましく、800℃以上がより好ましく、850℃以上がさらにより好ましく、900℃以上が最も好ましい。このような好ましい温度でアニール処理を行うことにより、より好適に前記結晶性半導体膜のキャリア濃度を調節することができるとともに、表面平滑性も格段に向上させることができる。アニール処理の処理時間は、本発明の目的を阻害しない限り、特に限定されないが、10秒〜10時間であるのが好ましく、1分〜5時間であるのがより好ましく、30分〜3時間であるのが最も好ましい。   In the present invention, annealing may be performed after film formation. Although the temperature of annealing treatment is not specifically limited, 750 degreeC or more is preferable, 800 degreeC or more is more preferable, 850 degreeC or more is further more preferable, 900 degreeC or more is the most preferable. By performing the annealing process at such a preferable temperature, the carrier concentration of the crystalline semiconductor film can be adjusted more suitably, and the surface smoothness can be remarkably improved. The treatment time of the annealing treatment is not particularly limited as long as the object of the present invention is not impaired, but it is preferably 10 seconds to 10 hours, more preferably 1 minute to 5 hours, and 30 minutes to 3 hours. Most preferably.

なお、本発明の目的を阻害しない限り、前記下地基板を前記結晶性半導体膜から剥離してもよい。剥離手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってもよい。剥離手段としては、例えば、機械的衝撃を加えて剥離する手段、熱を加えて熱応力を利用して剥離する手段、超音波等の振動を加えて剥離する手段、エッチングして剥離する手段などが挙げられる。
なお、下地基板が、表面に金属膜が形成されている基板である場合には、基板部分のみを剥離してもよく、金属膜が半導体層表面に残っていてもよい。金属膜を半導体層表面に残すことで、半導体表面上の電極形成が容易かつ良好なものとすることができる。
Note that the base substrate may be peeled from the crystalline semiconductor film as long as the object of the present invention is not impaired. The peeling means is not particularly limited as long as the object of the present invention is not impaired, and may be a known means. Examples of the peeling means include a means for peeling by applying a mechanical impact, a means for peeling by applying heat and applying thermal stress, a means for peeling by applying vibration such as ultrasonic waves, a means for peeling by etching, etc. Is mentioned.
Note that in the case where the base substrate is a substrate on which a metal film is formed, only the substrate portion may be peeled off, or the metal film may remain on the surface of the semiconductor layer. By leaving the metal film on the surface of the semiconductor layer, the electrode formation on the semiconductor surface can be made easy and good.

また、前記成膜は繰り返し行ってもよく、成膜を繰り返し行うことにより、膜厚をより厚くすることができる。
本発明においては、上記のようにして成膜することにより、厚さを1μm以上、好ましくは5μm以上、より好ましくは10μm以上とすることができる。
The film formation may be repeated, and the film thickness can be increased by repeating the film formation.
In the present invention, by forming the film as described above, the thickness can be 1 μm or more, preferably 5 μm or more, more preferably 10 μm or more.

前記結晶性半導体膜は、半導体装置に有用な半導体構造を有しており、本発明においては、前記結晶性半導体膜をそのままで又は所望により更に加工等の処理を施して、半導体装置に用いることができる。また、前記結晶性半導体膜を半導体装置に用いる場合には、本発明の結晶性半導体膜をそのまま半導体装置に用いてもよいし、さらに他の層(例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等)などを形成して用いてもよい。   The crystalline semiconductor film has a semiconductor structure useful for a semiconductor device, and in the present invention, the crystalline semiconductor film is used in a semiconductor device as it is or after being further processed as desired. Can do. When the crystalline semiconductor film is used for a semiconductor device, the crystalline semiconductor film of the present invention may be used for the semiconductor device as it is, or another layer (for example, an insulator layer, a semi-insulator layer, a conductor). A layer, a semiconductor layer, a buffer layer, other intermediate layers, or the like) may be used.

本発明の結晶性半導体膜は、様々な半導体装置に有用であり、とりわけ、パワーデバイスに有用である。また、半導体装置は、電極が半導体層の片面側に形成された横型の素子(横型デバイス)と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子(縦型デバイス)に分類することができ、本発明においては、前記結晶性半導体膜を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも、縦型デバイスに用いることが好ましい。前記半導体装置としては、例えば、ショットキーバリアダイオード(SBD)、金属半導体電界効果トランジスタ(MESFET)、高電子移動度トランジスタ(HEMT)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、静電誘導トランジスタ(SIT)、接合電界効果トランジスタ(JFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)または発光ダイオードなどが挙げられる。本発明においては、前記半導体装置が、SBD、MOSFET、SIT、JFETまたはIGBTであるのが好ましく、SBD、MOSFETまたはSITであるのがより好ましい。また、本発明においては、前記半導体装置が、p型半導体層を含まないものであってもよい。   The crystalline semiconductor film of the present invention is useful for various semiconductor devices, and particularly useful for power devices. In addition, the semiconductor device is classified into a horizontal element in which electrodes are formed on one side of a semiconductor layer (horizontal device) and a vertical element (vertical device) having electrodes on both sides of the semiconductor layer. In the present invention, the crystalline semiconductor film can be suitably used for both a horizontal device and a vertical device, but among them, it is preferably used for a vertical device. Examples of the semiconductor device include a Schottky barrier diode (SBD), a metal semiconductor field effect transistor (MESFET), a high electron mobility transistor (HEMT), a metal oxide semiconductor field effect transistor (MOSFET), and an electrostatic induction transistor ( SIT), junction field effect transistor (JFET), insulated gate bipolar transistor (IGBT), or light emitting diode. In the present invention, the semiconductor device is preferably an SBD, MOSFET, SIT, JFET or IGBT, and more preferably an SBD, MOSFET or SIT. In the present invention, the semiconductor device may not include a p-type semiconductor layer.

以下、前記結晶性半導体膜をn型半導体層(n+型半導体やn−型半導体等)に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層(例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等)などが含まれていてもよいし、また、緩衝層(バッファ層)なども適宜省いてもよい。   Hereinafter, preferred examples in which the crystalline semiconductor film is applied to an n-type semiconductor layer (such as an n + -type semiconductor or an n − -type semiconductor) will be described with reference to the drawings. However, the present invention is limited to these examples. Is not to be done. Note that in the semiconductor device exemplified below, other layers (for example, an insulator layer, a semi-insulator layer, a conductor layer, a semiconductor layer, a buffer layer, or other intermediate layers) are provided as long as the object of the present invention is not impaired. It may be included, and a buffer layer (buffer layer) and the like may be omitted as appropriate.

(SBD)
図1は、本発明に係るショットキーバリアダイオード(SBD)の一例を示している。図1のSBDは、n−型半導体層101a、n+型半導体層101b、ショットキー電極105aおよびオーミック電極105bを備えている。
(SBD)
FIG. 1 shows an example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 1 includes an n− type semiconductor layer 101a, an n + type semiconductor layer 101b, a Schottky electrode 105a, and an ohmic electrode 105b.

ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。   The material of the Schottky electrode and the ohmic electrode may be a known electrode material. Examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Metals such as Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), oxidation Examples thereof include metal oxide conductive films such as zinc indium (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.

ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Moからなる層とAlからなる層を積層させ、Moからなる層およびAlからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。   Formation of a Schottky electrode and an ohmic electrode can be performed by well-known means, such as a vacuum evaporation method or sputtering method, for example. More specifically, for example, when forming a Schottky electrode, a layer made of Mo and a layer made of Al are stacked, and patterning using a photolithography technique is performed on the layer made of Mo and the layer made of Al. Can be done.

図1のSBDに逆バイアスが印加された場合には、空乏層(図示せず)がn型半導体層101aの中に広がるため、高耐圧のSBDとなる。また、順バイアスが印加された場合には、オーミック電極105bからショットキー電極105aへ電子が流れる。このようにして前記半導体構造を用いたSBDは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。   When a reverse bias is applied to the SBD of FIG. 1, a depletion layer (not shown) spreads in the n-type semiconductor layer 101a, so that a high breakdown voltage SBD is obtained. In addition, when a forward bias is applied, electrons flow from the ohmic electrode 105b to the Schottky electrode 105a. Thus, the SBD using the semiconductor structure is excellent for high withstand voltage and large current, has a high switching speed, and is excellent in withstand voltage and reliability.

図2は、本発明に係るショットキーバリアダイオード(SBD)の一例を示している。図2のSBDは、図1のSBDの構成に加え、さらに絶縁体層104を備えている。より具体的には、n−型半導体層101a、n+型半導体層101b、ショットキー電極105a、オーミック電極105bおよび絶縁体層104を備えている。   FIG. 2 shows an example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 2 further includes an insulator layer 104 in addition to the configuration of the SBD of FIG. More specifically, an n − type semiconductor layer 101a, an n + type semiconductor layer 101b, a Schottky electrode 105a, an ohmic electrode 105b, and an insulator layer 104 are provided.

絶縁体層104の材料としては、例えば、GaO、AlGaO、InAlGaO、AlInZnGaO、AlN、Hf、SiN、SiON、Al、MgO、GdO、SiOまたはSiなどが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層104は、n−型半導体層101とショットキー電極105aとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはCVD法などの公知の手段により行うことができる。 Examples of the material of the insulator layer 104 include GaO, AlGaO, InAlGaO, AlInZnGaO 4 , AlN, Hf 2 O 3 , SiN, SiON, Al 2 O 3 , MgO, GdO, SiO 2, and Si 3 N 4. However, in the present invention, it preferably has a corundum structure. By using an insulator having a corundum structure for the insulator layer, a function of semiconductor characteristics at the interface can be satisfactorily exhibited. The insulator layer 104 is provided between the n − type semiconductor layer 101 and the Schottky electrode 105a. The insulator layer can be formed by known means such as sputtering, vacuum deposition, or CVD.

ショットキー電極やオーミック電極の形成や材料等については、上記図1のSBDの場合と同様であり、例えばスパッタリング法、真空蒸着法、圧着法、CVD法等の公知の手段を用いて、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などからなる電極を形成することができる。   The formation and material of the Schottky electrode and the ohmic electrode are the same as those in the case of the SBD in FIG. 1. For example, using known means such as a sputtering method, a vacuum evaporation method, a pressure bonding method, a CVD method, Metals such as Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd, or Ag Or a metal oxide conductive film such as an alloy thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), or an organic conductive compound such as polyaniline, polythiophene, or polypyrrole, or An electrode made of a mixture of these can be formed.

図2のSBDは、図1のSBDに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。   The SBD of FIG. 2 is further superior in insulation characteristics and has higher current controllability than the SBD of FIG.

図3のSBDは、本発明に係るショットキーバリアダイオード(SBD)の一例を示している。図3のSBDは、図1や図2のSBDの構成とは、トレンチ構造を有しており、半絶縁体層104を備えている点で大きく異なっている。図3のSBDは、n−型半導体層101a、n+型半導体層101b、ショットキー電極105a、オーミック電極105bおよび半絶縁体層103を備えており、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。   The SBD of FIG. 3 shows an example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 3 is greatly different from the configuration of the SBD of FIGS. 1 and 2 in that it has a trench structure and includes a semi-insulator layer 104. The SBD of FIG. 3 includes an n− type semiconductor layer 101a, an n + type semiconductor layer 101b, a Schottky electrode 105a, an ohmic electrode 105b, and a semi-insulator layer 103, and greatly reduces leakage current while maintaining withstand voltage characteristics. The on-resistance can be greatly reduced.

半絶縁体層104は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム(Mg)、ルテニウム(Ru)、鉄(Fe)、ベリリウム(Be)、セシウム(Cs)、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。   The semi-insulator layer 104 may be a semi-insulator, and examples of the semi-insulator include magnesium (Mg), ruthenium (Ru), iron (Fe), beryllium (Be), cesium ( Cs), those containing a semi-insulating dopant such as strontium and barium, and those not subjected to doping treatment.

(MESFET)
図4は、本発明に係る金属半導体電界効果トランジスタ(MESFET)の一例を示している。図4のMESFETは、n−型半導体層111a、n+型半導体層111b、緩衝層(バッファ層)118、半絶縁体層114、ゲート電極115a、ソース電極115bおよびドレイン電極115cを備えている。
(MESFET)
FIG. 4 shows an example of a metal semiconductor field effect transistor (MESFET) according to the present invention. The MESFET of FIG. 4 includes an n− type semiconductor layer 111a, an n + type semiconductor layer 111b, a buffer layer (buffer layer) 118, a semi-insulator layer 114, a gate electrode 115a, a source electrode 115b, and a drain electrode 115c.

ゲート電極、ドレイン電極およびソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。   The material of the gate electrode, the drain electrode and the source electrode may be a known electrode material. Examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Metals such as Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd, or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO) Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or a mixture thereof. The gate electrode, the drain electrode, and the source electrode can be formed by a known means such as a vacuum deposition method or a sputtering method.

半絶縁体層114は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム(Mg)、ルテニウム(Ru)、鉄(Fe)、ベリリウム(Be)、セシウム(Cs)、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。   The semi-insulator layer 114 may be any semi-insulator, and examples of the semi-insulator include magnesium (Mg), ruthenium (Ru), iron (Fe), beryllium (Be), cesium ( Cs), those containing a semi-insulating dopant such as strontium and barium, and those not subjected to doping treatment.

図4のMESFETでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。   In the MESFET of FIG. 4, since a good depletion layer is formed under the gate electrode, the current flowing from the drain electrode to the source electrode can be controlled efficiently.

(HEMT)
図5は、本発明に係る光電子移動度トランジスタ(HEMT)の一例を示している。図5のHEMTは、バンドギャップの広いn型半導体層121a、バンドギャップの狭いn型半導体層121b、n+型半導体層121c、半絶縁体層124、ゲート電極125a、ソース電極125bおよびドレイン電極125cを備えている。
(HEMT)
FIG. 5 shows an example of a photoelectron mobility transistor (HEMT) according to the present invention. 5 includes an n-type semiconductor layer 121a having a wide band gap, an n-type semiconductor layer 121b having a narrow band gap, an n + type semiconductor layer 121c, a semi-insulator layer 124, a gate electrode 125a, a source electrode 125b, and a drain electrode 125c. I have.

ゲート電極、ドレイン電極およびソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。   The material of the gate electrode, the drain electrode and the source electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof. The gate electrode, the drain electrode, and the source electrode can be formed by a known means such as a vacuum deposition method or a sputtering method.

なお、ゲート電極下のn型半導体層は、少なくともバンドギャップの広い層121aと狭い層121bとで構成されており、半絶縁体層124は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えばルテニウム(Ru)や鉄(Fe)等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
図5のHEMTでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
Note that the n-type semiconductor layer under the gate electrode is composed of at least a wide band gap layer 121a and a narrow layer 121b, and the semi-insulator layer 124 only needs to be composed of a semi-insulator. Examples of the semi-insulator include those containing a semi-insulator dopant such as ruthenium (Ru) and iron (Fe) and those not subjected to doping treatment.
In the HEMT of FIG. 5, since a good depletion layer is formed under the gate electrode, the current flowing from the drain electrode to the source electrode can be controlled efficiently. Further, in the present invention, normally-off can be expressed by using a recess structure.

(MOSFET)
本発明の半導体装置がMOSFETである場合の一例を図6に示す。図6のMOSFETは、トレンチ型のMOSFETであり、n−型半導体層131a、n+型半導体層131b及び131c、ゲート絶縁膜134、ゲート電極135a、ソース電極135bおよびドレイン電極135cを備えている。
(MOSFET)
An example in which the semiconductor device of the present invention is a MOSFET is shown in FIG. The MOSFET in FIG. 6 is a trench MOSFET, and includes an n− type semiconductor layer 131a, n + type semiconductor layers 131b and 131c, a gate insulating film 134, a gate electrode 135a, a source electrode 135b, and a drain electrode 135c.

ドレイン電極135c上には、例えば厚さ100nm〜100μmのn+型半導体層131bが形成されており、前記n+型半導体層131b上には、例えば厚さ100nm〜100μmのn−型半導体層131aが形成されている。そして、さらに、前記n−型半導体層131a上には、n+型半導体層131cが形成されており、前記n+型半導体層131c上には、ソース電極135bが形成されている。   An n + type semiconductor layer 131b with a thickness of 100 nm to 100 μm, for example, is formed on the drain electrode 135c, and an n − type semiconductor layer 131a with a thickness of, for example, 100 nm to 100 μm is formed on the n + type semiconductor layer 131b. Has been. Further, an n + type semiconductor layer 131c is formed on the n − type semiconductor layer 131a, and a source electrode 135b is formed on the n + type semiconductor layer 131c.

また、前記n−型半導体層131a及び前記n+型半導体層131c内には、前記n+半導体層131cを貫通し、前記n−型半導体層131aの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、10nm〜1μmの厚みのゲート絶縁膜134を介してゲート電極135aが埋め込み形成されている。   Further, a plurality of trench grooves that penetrate through the n + semiconductor layer 131c and reach the middle of the n− type semiconductor layer 131a are formed in the n− type semiconductor layer 131a and the n + type semiconductor layer 131c. ing. A gate electrode 135a is embedded in the trench groove through a gate insulating film 134 having a thickness of 10 nm to 1 μm, for example.

図6のMOSFETのオン状態では、前記ソース電極135bと前記ドレイン電極135cとの間に電圧を印可し、前記ゲート電極135aに前記ソース電極135bに対して正の電圧を与えると、前記n−型半導体層131aの側面にチャネル層が形成され、電子が前記n−型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を0Vにすることにより、チャネル層ができなくなり、n−型半導体層が空乏層で満たされた状態になり、ターンオフとなる。   In the ON state of the MOSFET of FIG. 6, when a voltage is applied between the source electrode 135b and the drain electrode 135c and a positive voltage is applied to the gate electrode 135a with respect to the source electrode 135b, the n− type is applied. A channel layer is formed on the side surface of the semiconductor layer 131a, and electrons are injected into the n − type semiconductor layer to turn on. In the off state, when the voltage of the gate electrode is set to 0 V, the channel layer cannot be formed, the n − type semiconductor layer is filled with the depletion layer, and the turn-off is performed.

図7は、図6のMOSFETの製造工程の一部を示している。例えば図7(a)に示すような半導体構造を用いて、n−型半導体層131aおよびn+型半導体層131cの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、図7(b)に示すように、前記n+型半導体層131c表面から前記n−型半導体層131aの途中にまで達する深さのトレンチ溝を形成する。次いで、図7(c)に示すように、熱酸化法、真空蒸着法、スパッタリング法、CVD法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば50nm〜1μm厚のゲート絶縁膜134を形成した後、CVD法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をn−型半導体層の厚み以下に形成する。   FIG. 7 shows a part of the manufacturing process of the MOSFET of FIG. For example, using a semiconductor structure as shown in FIG. 7A, an etching mask is provided in predetermined regions of the n− type semiconductor layer 131a and the n + type semiconductor layer 131c, and the reactive ions are further formed using the etching mask as a mask. By performing anisotropic etching by an etching method or the like, as shown in FIG. 7B, a trench groove having a depth reaching from the surface of the n + type semiconductor layer 131c to the middle of the n − type semiconductor layer 131a is formed. . Next, as shown in FIG. 7C, a gate having a thickness of, for example, 50 nm to 1 μm is formed on the side and bottom surfaces of the trench groove by using known means such as a thermal oxidation method, a vacuum deposition method, a sputtering method, and a CVD method. After the insulating film 134 is formed, a gate electrode material such as polysilicon is formed in the trench groove below the thickness of the n − type semiconductor layer in the trench groove by using a CVD method, a vacuum deposition method, a sputtering method or the like.

そして、真空蒸着法、スパッタリング法、CVD法等の公知の手段を用いて、n+型半導体層131c上にソース電極135bを、n+型半導体層131b上にドレイン電極135cを、それぞれ形成することで、パワーMOSFETを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。   Then, by using a known means such as a vacuum deposition method, a sputtering method, a CVD method or the like, a source electrode 135b is formed on the n + type semiconductor layer 131c, and a drain electrode 135c is formed on the n + type semiconductor layer 131b. A power MOSFET can be manufactured. The electrode material of the source electrode and the drain electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.

このようにして得られたMOSFETは、従来のトレンチ型MOSFETに比べて、さらに耐圧性に優れたものとなる。なお、図6では、トレンチ型の縦型MOSFETの例を示したが、本発明においては、これに限定されず、種々のMOSFETの形態に適用可能である。例えば、図6のトレンチ溝の深さをn−型半導体層131aの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。なお、横型のMOSFETの場合の一例を図8に示す。図8のMOSFETは、n−型半導体層131a、第1のn+型半導体層131b、第2のn+8型半導体層131c、ゲート絶縁膜134、ゲート電極135a、ソース電極135b、ドレイン電極135c、緩衝層138および半絶縁体層139を備えている。図8に示すように、n+型半導体層をn−型半導体層に埋め込むことで、他の横型のMOSFETに比べ、より良好に電流を流すことができる。   The MOSFET obtained in this way is further superior in pressure resistance compared to a conventional trench MOSFET. Although FIG. 6 shows an example of a trench type vertical MOSFET, the present invention is not limited to this and can be applied to various MOSFET forms. For example, the depth of the trench groove in FIG. 6 may be dug down to a depth reaching the bottom surface of the n − type semiconductor layer 131a to reduce the series resistance. An example of a lateral MOSFET is shown in FIG. 8 includes an n− type semiconductor layer 131a, a first n + type semiconductor layer 131b, a second n + 8 type semiconductor layer 131c, a gate insulating film 134, a gate electrode 135a, a source electrode 135b, a drain electrode 135c, and a buffer layer. 138 and a semi-insulator layer 139. As shown in FIG. 8, by burying the n + type semiconductor layer in the n− type semiconductor layer, it is possible to flow a current better than other lateral MOSFETs.

(SIT)
図9は、本発明の半導体装置がSITである場合の一例を示す。図9のSITは、n−型半導体層141a、n+型半導体層141b及び141c、ゲート電極145a、ソース電極145bおよびドレイン電極145cを備えている。
(SIT)
FIG. 9 shows an example where the semiconductor device of the present invention is SIT. The SIT of FIG. 9 includes an n− type semiconductor layer 141a, n + type semiconductor layers 141b and 141c, a gate electrode 145a, a source electrode 145b, and a drain electrode 145c.

ドレイン電極145c上には、例えば厚さ100nm〜100μmのn+型半導体層141bが形成されており、前記n+型半導体層141b上には、例えば厚さ100nm〜100μmのn−型半導体層141aが形成されている。そして、さらに、前記n−型半導体層141a上には、n+型半導体層141cが形成されており、前記n+型半導体層141c上には、ソース電極145bが形成されている。   An n + type semiconductor layer 141b with a thickness of 100 nm to 100 μm, for example, is formed on the drain electrode 145c, and an n − type semiconductor layer 141a with a thickness of, for example, 100 nm to 100 μm is formed on the n + type semiconductor layer 141b. Has been. Further, an n + type semiconductor layer 141c is formed on the n − type semiconductor layer 141a, and a source electrode 145b is formed on the n + type semiconductor layer 141c.

また、前記n−型半導体層141a内には、前記n+半導体層131cを貫通し、前記n−半導体層131aの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のn−型半導体層上には、ゲート電極145aが形成されている。
図9のSITのオン状態では、前記ソース電極145bと前記ドレイン電極145cとの間に電圧を印可し、前記ゲート電極145aに前記ソース電極145bに対して正の電圧を与えると、前記n−型半導体層141a内にチャネル層が形成され、電子が前記n−型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を0Vにすることにより、チャネル層ができなくなり、n−型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
In the n − type semiconductor layer 141a, a plurality of trench grooves having a depth penetrating the n + semiconductor layer 131c and reaching a midway depth of the n − semiconductor layer 131a are formed. A gate electrode 145a is formed on the n − type semiconductor layer in the trench.
9, when a voltage is applied between the source electrode 145b and the drain electrode 145c and a positive voltage is applied to the gate electrode 145a with respect to the source electrode 145b, the n− type is applied. A channel layer is formed in the semiconductor layer 141a, and electrons are injected into the n − type semiconductor layer to turn on. In the off state, when the voltage of the gate electrode is set to 0 V, the channel layer cannot be formed, the n − type semiconductor layer is filled with the depletion layer, and the turn-off is performed.

図9に示されるSITの製造には、公知の手段を用いることができる。例えば、図7(a)に示される半導体構造を用いて、上記の図7のMOSFETの製造工程と同様にして、n−型半導体層141aおよびn+型半導体層141cの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記n+型半導体層131c表面から前記n−型半導体層の途中まで達する深さのトレンチ溝を形成する。次いで、CVD法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をn−型半導体層の厚み以下に形成する。そして、真空蒸着法、スパッタリング法、CVD法等の公知の手段を用いて、n+型半導体層131c上にソース電極135bを、n+型半導体層131b上にドレイン電極135cを、それぞれ形成することで、図9に示されるSITを製造することができる。   Known means can be used for manufacturing the SIT shown in FIG. For example, using the semiconductor structure shown in FIG. 7A, an etching mask is provided in predetermined regions of the n − type semiconductor layer 141a and the n + type semiconductor layer 141c in the same manner as the MOSFET manufacturing process shown in FIG. Using the etching mask as a mask, for example, anisotropic etching is performed by a reactive ion etching method or the like to form a trench groove having a depth reaching from the surface of the n + type semiconductor layer 131c to the middle of the n − type semiconductor layer. Form. Next, a gate electrode material such as polysilicon, for example, is formed in the trench groove below the thickness of the n − type semiconductor layer by CVD, vacuum deposition, sputtering, or the like. Then, by using a known means such as a vacuum deposition method, a sputtering method, a CVD method or the like, a source electrode 135b is formed on the n + type semiconductor layer 131c, and a drain electrode 135c is formed on the n + type semiconductor layer 131b. The SIT shown in FIG. 9 can be manufactured.

なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。   The electrode material of the source electrode and the drain electrode may be a known electrode material, and examples of the electrode material include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, and Ti. , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag, or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), Metal oxide conductive films such as zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.

上記例では、p型半導体を使用していない例を示したが、本発明においては、これに限定されず、p型半導体を用いてもよい。p型半導体を用いた例を図10〜16に示す。これらの半導体装置は、上記例と同様にして製造することができる。なお、p型半導体は、n型半導体と同じ材料であって、p型ドーパントを含むものであってもよいし、異なるp型半導体であってもよい。   In the above example, an example in which a p-type semiconductor is not used is shown. However, the present invention is not limited to this, and a p-type semiconductor may be used. Examples using a p-type semiconductor are shown in FIGS. These semiconductor devices can be manufactured in the same manner as in the above example. The p-type semiconductor is the same material as the n-type semiconductor and may include a p-type dopant or may be a different p-type semiconductor.

図10は、n−型半導体層101a、n+型半導体層101b、p型半導体層102、絶縁体層104、ショットキー電極105aおよびオーミック電極105bを備えているショットキーバリアダイオード(SBD)の好適な一例を示す。   FIG. 10 illustrates a preferred Schottky barrier diode (SBD) including an n− type semiconductor layer 101a, an n + type semiconductor layer 101b, a p type semiconductor layer 102, an insulator layer 104, a Schottky electrode 105a, and an ohmic electrode 105b. An example is shown.

図11は、n−型半導体層101a、n+型半導体層101b、p型半導体層102、ショットキー電極105aおよびオーミック電極105bを備えているトレンチ型のショットキーバリアダイオード(SBD)の好適な一例を示す。トレンチ型のSBDによれば、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。   FIG. 11 illustrates a preferred example of a trench Schottky barrier diode (SBD) including an n − type semiconductor layer 101a, an n + type semiconductor layer 101b, a p type semiconductor layer 102, a Schottky electrode 105a, and an ohmic electrode 105b. Show. According to the trench type SBD, the leakage current can be greatly reduced while maintaining the withstand voltage, and the on-resistance can be significantly reduced.

図12は、バンドギャップの広いn型半導体層121a、バンドギャップの狭いn型半導体層121b、n+型半導体層121c、p型半導体層123、ゲート電極125a、ソース電極125b、ドレイン電極125cおよび基板129を備えている高電子移動度トランジスタ(HEMT)の好適な一例を示す。   12 shows an n-type semiconductor layer 121a with a wide band gap, an n-type semiconductor layer 121b with a narrow band gap, an n + type semiconductor layer 121c, a p-type semiconductor layer 123, a gate electrode 125a, a source electrode 125b, a drain electrode 125c, and a substrate 129. A suitable example of a high electron mobility transistor (HEMT) provided with:

図13は、n−型半導体層131a、第1のn+型半導体層131b、第2のn+型半導体層131c、p型半導体層132、p+型半導体層132a、ゲート絶縁膜134、ゲート電極135a、ソース電極135bおよびドレイン電極135cを備えている金属酸化膜半導体電界効果トランジスタ(MOSFET)の好適な一例を示す。なお、p+型半導体層132aは、p型半導体層であってもよく、p型半導体層132と同じであってもよい。   FIG. 13 shows an n− type semiconductor layer 131a, a first n + type semiconductor layer 131b, a second n + type semiconductor layer 131c, a p type semiconductor layer 132, a p + type semiconductor layer 132a, a gate insulating film 134, a gate electrode 135a, A preferred example of a metal oxide semiconductor field effect transistor (MOSFET) provided with a source electrode 135b and a drain electrode 135c is shown. The p + type semiconductor layer 132a may be a p type semiconductor layer or the same as the p type semiconductor layer 132.

図14は、n−型半導体層141a、第1のn+型半導体層141b、第2のn+型半導体層141c、p型半導体層142、ゲート電極145a、ソース電極145bおよびドレイン電極145cを備えている接合電界効果トランジスタ(JFET)の好適な一例を示す。   FIG. 14 includes an n − type semiconductor layer 141a, a first n + type semiconductor layer 141b, a second n + type semiconductor layer 141c, a p type semiconductor layer 142, a gate electrode 145a, a source electrode 145b, and a drain electrode 145c. A suitable example of a junction field effect transistor (JFET) is shown.

図15は、n型半導体層151、n−型半導体層151a、n+型半導体層151b、p型半導体層152、ゲート絶縁膜154、ゲート電極155a、エミッタ電極155bおよびコレクタ電極155cを備えている絶縁ゲート型バイポーラトランジスタ(IGBT)の好適な一例を示す。   FIG. 15 shows an n-type semiconductor layer 151, an n− type semiconductor layer 151a, an n + type semiconductor layer 151b, a p type semiconductor layer 152, a gate insulating film 154, a gate electrode 155a, an emitter electrode 155b, and a collector electrode 155c. A suitable example of a gate type bipolar transistor (IGBT) is shown.

(LED)
本発明の半導体装置が発光ダイオード(LED)である場合の一例を図16に示す。図16の半導体発光素子は、第2の電極165b上にn型半導体層161を備えており、n型半導体層161上には、発光層163が積層されている。そして、発光層163上には、p型半導体層162が積層されている。p型半導体層162上には、発光層163が発生する光を透過する透光性電極167を備えており、透光性電極167上には、第1の電極165aが積層されている。なお、図16の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。
(LED)
An example in which the semiconductor device of the present invention is a light emitting diode (LED) is shown in FIG. The semiconductor light emitting element of FIG. 16 includes an n-type semiconductor layer 161 on the second electrode 165b, and a light-emitting layer 163 is stacked on the n-type semiconductor layer 161. A p-type semiconductor layer 162 is stacked on the light emitting layer 163. A light-transmitting electrode 167 that transmits light generated by the light-emitting layer 163 is provided over the p-type semiconductor layer 162, and a first electrode 165 a is stacked over the light-transmitting electrode 167. 16 may be covered with a protective layer except for the electrode portion.

透光性電極の材料としては、インジウム(In)またはチタン(Ti)を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、In、ZnO、SnO、Ga、TiO、CeOまたはこれらの2以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。 As a material for the light-transmitting electrode, an oxide conductive material containing indium (In) or titanium (Ti) can be given. More specifically, for example, In 2 O 3 , ZnO, SnO 2 , Ga 2 O 3 , TiO 2 , CeO 2, a mixed crystal of two or more thereof, or a material doped with these may be used. A translucent electrode can be formed by providing these materials by known means such as sputtering. Moreover, after forming the translucent electrode, thermal annealing for the purpose of making the translucent electrode transparent may be performed.

図16の半導体発光素子によれば、第1の電極165aを正極、第2の電極165bを負極とし、両者を介してp型半導体層162、発光層163およびn型半導体層161に電流を流すことで、発光層163が発光するようになっている。   16, the first electrode 165a is a positive electrode and the second electrode 165b is a negative electrode, and a current is passed through the p-type semiconductor layer 162, the light-emitting layer 163, and the n-type semiconductor layer 161 through both of them. Thus, the light emitting layer 163 emits light.

第1の電極165a及び第2の電極165bの材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。   Examples of the material of the first electrode 165a and the second electrode 165b include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Metals such as Hf, W, Ir, Zn, In, Pd, Nd, or Ag or alloys thereof, metal oxides such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO) Examples thereof include a conductive film, an organic conductive compound such as polyaniline, polythiophene, or polypyrrole, or a mixture thereof. The electrode formation method is not particularly limited, and is a wet method such as a printing method, a spray method, or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, CVD, or plasma CVD method. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among chemical methods such as the above.

なお、発光素子の別の態様を図17に示す。図17の発光素子では、基板169上にn型半導体層161が積層されており、p型半導体層162、発光層163およびn型半導体層161の一部を切り欠くことによって露出したn型半導体層161の半導体層露出面上の一部に第2の電極165bが積層されている。   Note that FIG. 17 illustrates another mode of the light-emitting element. In the light-emitting element of FIG. 17, an n-type semiconductor layer 161 is stacked on a substrate 169, and the n-type semiconductor exposed by cutting out part of the p-type semiconductor layer 162, the light-emitting layer 163, and the n-type semiconductor layer 161. A second electrode 165b is stacked on a portion of the layer 161 on the exposed surface of the semiconductor layer.

以下、本発明の実施例を説明する。   Examples of the present invention will be described below.

<実施例1〜6および比較例>
1.成膜装置
図18を用いて、本実施例で用いたミストCVD装置19を説明する。ミストCVD装置19は、基板20を載置するサセプタ21と、キャリアガスを供給するキャリアガス供給手段22aと、キャリアガス供給手段22aから送り出されるキャリアガスの流量を調節するための流量調節弁23aと、キャリアガス(希釈)を供給するキャリアガス(希釈)供給手段22bと、キャリアガス(希釈)供給手段22bから送り出されるキャリアガスの流量を調節するための流量調節弁23bと、原料溶液24aが収容されるミスト発生源24と、水25aが入れられる容器25と、容器25の底面に取り付けられた超音波振動子26と、内径40mmの石英管からなる供給管27と、供給管27の周辺部に設置されたヒーター28を備えている。サセプタ21は、石英からなり、基板20を載置する面が水平面から傾斜している。成膜室となる供給管27とサセプタ21をどちらも石英で作製することにより、基板20上に形成される膜内に装置由来の不純物が混入することを抑制している。
<Examples 1 to 6 and Comparative Example>
1. Film Forming Apparatus A mist CVD apparatus 19 used in this example will be described with reference to FIG. The mist CVD apparatus 19 includes a susceptor 21 on which the substrate 20 is placed, a carrier gas supply means 22a for supplying a carrier gas, and a flow rate adjusting valve 23a for adjusting the flow rate of the carrier gas sent from the carrier gas supply means 22a. The carrier gas (dilution) supply means 22b for supplying the carrier gas (dilution), the flow rate adjusting valve 23b for adjusting the flow rate of the carrier gas sent from the carrier gas (dilution) supply means 22b, and the raw material solution 24a are accommodated. Mist generating source 24, a container 25 in which water 25a is placed, an ultrasonic vibrator 26 attached to the bottom surface of the container 25, a supply pipe 27 made of a quartz tube having an inner diameter of 40 mm, and a peripheral portion of the supply pipe 27 A heater 28 is provided. The susceptor 21 is made of quartz, and the surface on which the substrate 20 is placed is inclined from the horizontal plane. Both the supply pipe 27 and the susceptor 21 serving as a film formation chamber are made of quartz, so that impurities derived from the apparatus are prevented from being mixed into the film formed on the substrate 20.

2.成膜
下記表1に示す成長条件にて、AlGaO系半導体膜を成膜し、アルミニウム含有率が、9.5%(比較例)、18.5%(実施例1)、23.3%(実施例2)、29.8%(実施例3)、43.2%(実施例4)、65.0%(実施例5)、76.6%(実施例6)である半導体膜をそれぞれ得た。アルミニウムの含有率をX線にて測定した。XRD測定結果を図19に示す。
2. Film Formation An AlGaO-based semiconductor film was formed under the growth conditions shown in Table 1 below, and the aluminum content was 9.5% (Comparative Example), 18.5% (Example 1), 23.3% ( Example 2), 29.8% (Example 3), 43.2% (Example 4), 65.0% (Example 5), and 76.6% (Example 6) of the semiconductor film, respectively. Obtained. The aluminum content was measured by X-ray. The XRD measurement results are shown in FIG.

3.アニール処理
成膜後、下記表2に示すアニール条件にて、得られたAlGaO系半導体膜をアニール処理した。成膜後およびアニール後にXRD測定を実施し、各膜の構造相転移温度を分析し、それぞれの熱安定性を調べた。結果を図20に示す。
3. Annealing treatment After the film formation, the obtained AlGaO-based semiconductor film was annealed under the annealing conditions shown in Table 2 below. XRD measurement was performed after film formation and after annealing, the structural phase transition temperature of each film was analyzed, and the thermal stability of each film was examined. The results are shown in FIG.

4.表面モフォロジー
前記3.において、x=43.2%の950℃アニール処理前後の膜表面をAFMにて測定した。結果を、図21に示す。この結果から、アニール処理によって、表面平坦性が向上していることが分かる。
4). Surface morphology The film surface before and after annealing at 950 ° C. with x = 43.2% was measured by AFM. The results are shown in FIG. From this result, it is understood that the surface flatness is improved by the annealing treatment.

本発明の結晶性半導体膜および板状体は、半導体(例えば化合物半導体電子デバイス等)、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体特性に優れているため、特に、半導体装置に有用である。   The crystalline semiconductor film and plate-like body of the present invention can be used in various fields such as semiconductors (for example, compound semiconductor electronic devices), electronic parts / electric equipment parts, optical / electrophotographic related apparatuses, industrial members, etc. Since it has excellent characteristics, it is particularly useful for semiconductor devices.

19 ミストCVD装置
20 基板
21 サセプタ
22a キャリアガス供給手段
22b キャリアガス(希釈)供給手段
23a 流量調節弁
23b 流量調節弁
24 ミスト発生源
24a 原料溶液
25 容器
25a 水
26 超音波振動子
27 供給管
28 ヒーター
29 排気口
51 サセプタ
52 ミスト加速手段
53 基板保持部
54 支持部
55 供給管
61 基板・サセプタ領域
62 排出領域
101a n−型半導体層
101b n+型半導体層
102 p型半導体層
103 金属層
104 絶縁体層
105a ショットキー電極
105b オーミック電極
111a n−型半導体層
111b n+型半導体層
114 半絶縁体層
115a ゲート電極
115b ソース電極
115c ドレイン電極
118 緩衝層
121a バンドギャップの広いn型半導体層
121b バンドギャップの狭いn型半導体層
121c n+型半導体層
123 p型半導体層
124 半絶縁体層
125a ゲート電極
125b ソース電極
125c ドレイン電極
128 緩衝層
129 基板
131a n−型半導体層
131b 第1のn+型半導体層
131c 第2のn+型半導体層
132 p型半導体層
134 ゲート絶縁膜
135a ゲート電極
135b ソース電極
135c ドレイン電極
138 緩衝層
139 半絶縁体層
141a n−型半導体層
141b 第1のn+型半導体層
141c 第2のn+型半導体層
142 p型半導体層
145a ゲート電極
145b ソース電極
145c ドレイン電極
151 n型半導体層
151a n−型半導体層
151b n+型半導体層
152 p型半導体層
154 ゲート絶縁膜
155a ゲート電極
155b エミッタ電極
155c コレクタ電極
161 n型半導体層
162 p型半導体層
163 発光層
165a 第1の電極
165b 第2の電極
167 透光性電極
169 基板
19 Mist CVD apparatus 20 Substrate 21 Susceptor 22a Carrier gas supply means 22b Carrier gas (dilution) supply means 23a Flow control valve 23b Flow control valve 24 Mist generation source 24a Raw material solution 25 Container 25a Water 26 Ultrasonic vibrator 27 Supply pipe 28 Heater 29 Exhaust port 51 Susceptor 52 Mist acceleration means 53 Substrate holding part 54 Support part 55 Supply pipe 61 Substrate / susceptor area 62 Discharge area 101a n− type semiconductor layer 101b n + type semiconductor layer 102 p type semiconductor layer 103 metal layer 104 insulator layer 105a Schottky electrode 105b Ohmic electrode 111a n− type semiconductor layer 111b n + type semiconductor layer 114 semi-insulator layer 115a gate electrode 115b source electrode 115c drain electrode 118 buffer layer 121a n-type semiconductor layer 1 having a wide band gap 21b N-type semiconductor layer 121c having a narrow band gap n + type semiconductor layer 123 p-type semiconductor layer 124 Semi-insulator layer 125a Gate electrode 125b Source electrode 125c Drain electrode 128 Buffer layer 129 Substrate 131a n− type semiconductor layer 131b First n + type Semiconductor layer 131c Second n + type semiconductor layer 132 P type semiconductor layer 134 Gate insulating film 135a Gate electrode 135b Source electrode 135c Drain electrode 138 Buffer layer 139 Semi-insulator layer 141a n− type semiconductor layer 141b First n + type semiconductor layer 141c second n + type semiconductor layer 142 p type semiconductor layer 145a gate electrode 145b source electrode 145c drain electrode 151 n type semiconductor layer 151a n− type semiconductor layer 151b n + type semiconductor layer 152 p type semiconductor layer 154 gate insulating film 155a gate electrode 155 Emitter electrodes 155c collector electrode 161 n-type semiconductor layer 162 p-type semiconductor layer 163 light-emitting layer 165a first electrode 165b second electrode 167 translucent electrode 169 substrate

Claims (5)

コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜の製造方法において、Br、I、FおよびClから選択される少なくとも1種からなる異常粒抑制剤を用いて形成された、前記酸化物半導体が、アルミニウムおよびガリウムを含み、アルミニウムとガリウムとの総和に対して、アルミニウム量が18.5〜76.6原子%であり、表面粗さ(Ra)が0.1μm以下の前記結晶性半導体膜をアニール処理することを特徴とする結晶性半導体膜の製造方法。 In the method for manufacturing a crystalline semiconductor film containing an oxide semiconductor having a corundum structure as a main component, the oxidation is formed using an abnormal grain inhibitor made of at least one selected from Br, I, F and Cl. The physical semiconductor contains aluminum and gallium, the amount of aluminum is 18.5 to 76.6 atomic%, and the surface roughness (Ra) is 0.1 μm or less with respect to the total of aluminum and gallium. A method for manufacturing a crystalline semiconductor film, comprising annealing the semiconductor film. アルミニウム量が、アルミニウムとガリウムとの総和に対して、65原子%以下である請求項1記載の結晶性半導体膜の製造方法。 The method for producing a crystalline semiconductor film according to claim 1, wherein the amount of aluminum is 65 atomic% or less with respect to the total of aluminum and gallium. アルミニウム量が、アルミニウムとガリウムとの総和に対して、23.3原子%以上である請求項1または2に記載の結晶性半導体膜の製造方法。 3. The method for producing a crystalline semiconductor film according to claim 1, wherein the amount of aluminum is 23.3 atomic% or more with respect to the total of aluminum and gallium. アルミニウム量が43.2原子%以上である請求項1〜3のいずれかに記載の結晶性半導体膜の製造方法。 The method for producing a crystalline semiconductor film according to any one of claims 1 to 3, wherein the aluminum content is 43.2 atomic% or more. アニール処理の温度が、750℃以上である請求項1〜4のいずれかに記載の結晶性半導体膜の製造方法。 The method for producing a crystalline semiconductor film according to any one of claims 1 to 4, wherein the annealing temperature is 750 ° C or higher.
JP2017133335A 2017-07-07 2017-07-07 Crystalline semiconductor film and semiconductor device Active JP6478425B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017133335A JP6478425B2 (en) 2017-07-07 2017-07-07 Crystalline semiconductor film and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017133335A JP6478425B2 (en) 2017-07-07 2017-07-07 Crystalline semiconductor film and semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014140961A Division JP6230196B2 (en) 2014-07-08 2014-07-08 Crystalline semiconductor film and semiconductor device

Publications (2)

Publication Number Publication Date
JP2017220672A JP2017220672A (en) 2017-12-14
JP6478425B2 true JP6478425B2 (en) 2019-03-06

Family

ID=60657763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017133335A Active JP6478425B2 (en) 2017-07-07 2017-07-07 Crystalline semiconductor film and semiconductor device

Country Status (1)

Country Link
JP (1) JP6478425B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571152A (en) * 2019-08-14 2019-12-13 青岛佳恩半导体有限公司 Preparation method of IGBT back electrode buffer layer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5948581B2 (en) * 2011-09-08 2016-07-06 株式会社Flosfia Ga2O3 semiconductor device
JP5343224B1 (en) * 2012-09-28 2013-11-13 Roca株式会社 Semiconductor device and crystal
JP5528612B1 (en) * 2013-07-09 2014-06-25 Roca株式会社 Semiconductor device
JP6067532B2 (en) * 2013-10-10 2017-01-25 株式会社Flosfia Semiconductor device

Also Published As

Publication number Publication date
JP2017220672A (en) 2017-12-14

Similar Documents

Publication Publication Date Title
JP6573206B2 (en) Semiconductor device
JP6557899B2 (en) Crystalline laminated structure, semiconductor device
JP6916426B2 (en) Laminated structure and its manufacturing method, semiconductor device and crystal film
JP6349592B2 (en) Semiconductor device
JP6627138B2 (en) Semiconductor device
JP6230196B2 (en) Crystalline semiconductor film and semiconductor device
JP6478425B2 (en) Crystalline semiconductor film and semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181221

A603 Late request for extension of time limit during examination

Free format text: JAPANESE INTERMEDIATE CODE: A603

Effective date: 20181221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190204

R150 Certificate of patent or registration of utility model

Ref document number: 6478425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250