JP6337803B2 - 同期整流回路 - Google Patents

Description

本発明は、ＭＯＳトランジスタを用いた同期整流回路に関する。

昇圧コンバータは、入力電源の正負両端子間に直列に接続されたリアクトルとスイッチング用の第１トランジスタ、出力端子間に接続されたコンデンサ、リアクトルに流れる電流をコンデンサに導く同期整流用の第２トランジスタなどを備えている。制御回路は、目標電圧と出力電圧との偏差に応じたデューティ比を持つ第１駆動信号を第１トランジスタに与え、デッドタイムを確保した上で第１駆動信号と相補的な関係を持つ第２駆動信号を第２トランジスタに与える。

第１トランジスタと第２トランジスタが同時にオンするとコンデンサが短絡するので、一般にデッドタイムは余裕を持って設定されている。このため、第１トランジスタをオフ駆動した後のデッドタイム期間では、第２トランジスタがオフ駆動したまま寄生ダイオードを通して還流電流が流れるため、第２トランジスタの導通損失を十分に低減することができなかった。

これに対し、特許文献１に記載された同期整流用のＭＯトランジスタの制御回路は、定電流回路、この定電流回路の出力端子とトランジスタのドレインとの間に接続されたダイオード、このダイオードのアノードとトランジスタのソースとの間に接続された抵抗、および抵抗の両端電圧を用いてトランジスタのゲート電圧を生成する回路を備えている。この制御回路は、トランジスタのドレイン・ソース間電圧をモニタし、対をなす相手側トランジスタがオフ状態か否かを検出してゲート電圧を生成する。これによりデッドタイムを短縮できる。

特開２００４−２０８４０７号公報

上述した従来構成は、外付けのダイオードが必要になるため、部品点数の増加、コストの増加、回路規模の増大などの問題がある。また、外付けのダイオードの寄生容量により、ノイズが増大するため、誤動作が問題となる。

本発明は上記事情に鑑みてなされたもので、その目的は、外付けのダイオードを不要とし、ノイズの低減を図りながらデッドタイムを短縮できる同期整流回路を提供することにある。

請求項１に記載した同期整流回路は、上述した外付けのダイオードに替えて、ＭＯＳトランジスタに形成されたセンストランジスタの寄生ダイオードを利用している。ＭＯＳトランジスタは、ドレイン同士およびゲート同士が共通に接続されたメイントランジスタとセンストランジスタを有しており、還流電流がメイントランジスタのドレイン・ソース間を通して流れるように接続されている。

同期整流回路は、ＭＯＳトランジスタの他に制御電源、電流制限抵抗、基準電圧生成回路および駆動制御回路を備えている。制御電源は、メイントランジスタのソース電位を基準として、メイントランジスタがオフ駆動されて電流が流れていない状態におけるドレイン電圧の極性と同じ極性を持つ制御電圧を供給する。ＭＯＳトランジスタがＮチャネル型であれば正極性、Ｐチャネル型であれば負極性となる。電流制限抵抗は、この制御電源とセンストランジスタのソースとの間に設けられている。

基準電圧生成回路は、電流制限抵抗のセンストランジスタ側の端子の電圧を還流検出電圧としたとき、制御電圧よりも（絶対値として）低く、メイントランジスタの寄生ダイオードが通電した還流状態における還流検出電圧よりも（絶対値として）高い基準電圧を生成する。

駆動制御回路は、オン駆動指令が与えられているとき、および、オフ駆動指令が与えられている期間において還流検出電圧が基準電圧よりも高くなった後オン駆動指令が与えられるまでの間に還流検出電圧が基準電圧よりも低くなっているときに、ＭＯＳトランジスタに対しオン駆動電圧を出力する。

この構成によれば、オフ駆動指令が与えられているときにメイントランジスタの寄生ダイオードを通して還流電流が流れると、ＭＯＳトランジスタのドレイン電位が低下してソース電位よりも低くなる。このとき、制御電源から電流制限抵抗とセンストランジスタの寄生ダイオードを通して電流が流れ、還流検出電圧が基準電圧よりも高い状態から低い状態に変化する。駆動制御回路は、オン駆動指令が与えられるまでの期間内において、還流検出電圧が基準電圧よりも低くなっているときに、ＭＯＳトランジスタに対しオン駆動電圧を出力する。

その結果、デッドタイム期間であっても、本同期整流回路と対をなして用いられる他の同期整流回路のスイッチング素子のオフにより還流電流が流れ始めると、メイントランジスタがオンして同期整流を開始する。これにより、寄生ダイオードを通した還流期間を短縮できる。

さらに、還流検出電圧を作り出す手段として、外付けのダイオードではなくセンストランジスタの寄生ダイオードを用いているので、従来構成に対し部品点数、コスト、回路規模などを低減できる。センストランジスタは、外付けのダイオードと比較して、耐圧が高くてもセルサイズが小さくなるので、寄生容量が小さくなり、ノイズに対して寄生容量を介して流れるノイズ電流が低減する。その結果、還流検出電圧に重畳するノイズを低減でき、ノイズによる誤動作を防止できる。

加えて、オフ駆動指令が与えられている期間において、駆動制御回路がＭＯＳトランジスタに対しオン駆動電圧の出力を開始するタイミングを遅延させる遅延回路を備える。これにより、ＭＯＳトランジスタがオフしている期間に還流検出電圧にノイズが乗った際に、駆動制御回路が動作してオン駆動電圧を出力してしまうことを防止できる。

請求項２記載の手段によれば、請求項１におけるセンストランジスタを、還流検出用ダイオードに置き換えた構成となる。すなわち、請求項１の構成において、還流検出電圧を得る手段として用いているのはセンストランジスタの寄生ダイオードであり、センストランジスタ本体は用いていない。したがって、上記の寄生ダイオードに替わるダイオードのみをＭＯＳトランジスタの内部に形成すれば、外付けのダイオードを用いずとも請求項１と同様の作用効果が得られることになる。

請求項３記載の手段によれば、駆動制御回路は、オフ駆動指令が与えられている期間において還流検出電圧が基準電圧よりも高くなった後オン駆動指令が与えられるまでの間に還流検出電圧が基準電圧よりも低くなると、その後オン駆動指令が与えられるまでの期間、ＭＯＳトランジスタに対しオン駆動電圧を出力し続ける。

対をなして用いられるスイッチング素子がオフしたとき、還流電流を流し始めるメイントランジスタのドレイン・ソース間電圧にはリンギングが生じ易い。リンギングが生じると還流検出電圧も振動的となる。本手段によれば、還流検出電圧が一旦基準電圧よりも低くなると、その後の還流検出電圧にかかわらず、オン駆動指令が与えられるまでオン駆動電圧を出力し続ける。従って、メイントランジスタを継続してオン駆動でき、寄生ダイオードを通した還流期間をより短縮することができる。

請求項４記載の手段によれば、請求項２記載の手段についても、請求項１と同様の遅延回路を備えるので、ＭＯＳトランジスタがオフしている期間に還流検出電圧にノイズが乗った際に、駆動制御回路が動作してオン駆動電圧を出力してしまうことを防止できる。

請求項５記載の手段によれば、制御電源とセンストランジスタのソースとの間に電源側スイッチが設けられている。スイッチ制御回路は、オフ駆動指令により駆動制御回路がＭＯＳトランジスタに対しオフ駆動電圧を出力している期間、電源側スイッチをオン状態に制御する。また、スイッチ制御回路は、オン駆動指令が与えられる前に駆動制御回路がＭＯＳトランジスタに対しオン駆動電圧を出力していないことを条件として、オン駆動指令によりＭＯＳトランジスタに電流が流れている期間、電源側スイッチをオフ状態に制御する。

上述した同期整流回路が同期整流を行う場合、ＭＯＳトランジスタにオン駆動電圧が与えられているときには、メイントランジスタに流れる電流の向きとセンストランジスタに流れる電流の向きは一致する（Ｎチャネル型であればソースからドレイン）。これに対し、同期整流回路が同期整流を行わない場合、ＭＯＳトランジスタにオン駆動電圧が与えられているときにメイントランジスタに流れる電流の向き（Ｎチャネル型であればドレインからソース）とセンストランジスタに流れる電流の向き（Ｎチャネル型であればソースからドレイン）とは逆になる。１つのＭＯＳトランジスタ内に形成されているメイントランジスタとセンストランジスタとで電流の向き異なると、センスセルに電流集中が生じる虞がある。

本手段によれば、同期整流を行わない場合（オン駆動指令が与えられる前に駆動制御回路がオン駆動電圧を出力していない場合）、ＭＯＳトランジスタのメイントランジスタに電流が流れている期間に、制御電源からセンストランジスタのソースに流れ込む逆向きの電流が遮断される。従って、センスセルへの電流集中を防止することができる。

請求項６記載の手段によれば、センストランジスタのソースとメイントランジスタのソースとの間に、スイッチ制御回路により、オン状態が電源側スイッチと排他的に制御されるソース側スイッチを備える。このように構成すれば、電源側スイッチがオフして制御電源からセンストランジスタのソースに流れ込む電流が遮断される際に、前記ソースはソース側スイッチを介してメイントランジスタのソースに接続される。したがって、メイン及びセンストランジスタのソース電位が等しくなり、両者間にリーク電流が流れることを防止できる。

請求項７記載の手段によれば、ソース側スイッチの何れかの端子側に接続される電流検出抵抗と、ソース側スイッチがオンした際に、電流検出抵抗を介して流れる電流に基づき過電流検出を行う過電流検出回路とを備える。すなわち、ソース側スイッチを利用することで、駆動制御回路による還流期間を短縮する作用に併せて、センストランジスタが設けられる本来の目的である、過電流検出回路による過電流検出作用が実行可能になる。

請求項８記載の手段によれば、請求項２記載のように、請求項１におけるセンストランジスタを還流検出用ダイオードに置き換えた構成についても、請求項５と同様の作用効果が得られる。

請求項９記載の手段によれば、スイッチ制御回路が、電源側スイッチをオン状態に制御するタイミングを遅延させる遅延回路を備える。すなわち、ＭＯＳトランジスタをターンオフさせる際にはメイントランジスタのドレイン・ソース間電圧が上昇するが、このとき、ドレイン・ソース間電圧にはリンギングが生じ易い。リンギングが生じると還流検出電圧も振動的になるので、駆動制御回路が出力する電圧信号も振動的になる。本手段によれば、遅延回路で付与される遅延時間によって、上記リンギングが発生する期間を避けて電源側スイッチをオン状態にすることができる。

請求項１０記載の手段によれば、以下のようにセンストランジスタの寄生容量Ｃsenseを設定する。駆動制御回路の入力容量をＣin、制御電源の電圧をＶcc、基準電圧をＶｐ、ＭＯＳトランジスタのドレイン電圧をＶoutとする。ドレイン電圧Ｖoutが変動した場合、駆動制御回路の入力電圧変動ΔＶＮは、次式で与えられる。
ΔＶＮ＝Ｃsense／Ｃin・Ｖout
この電圧変動時に、駆動制御回路の誤動作を抑制するためには、以下の条件が必要となる。
ΔＶＮ＜Ｖcc−Ｖｐ
したがって、センストランジスタの寄生容量Ｃsenseを、
Ｃsense＜（Ｖcc−Ｖｐ）／Ｖout・Ｃin
とすれば、駆動制御回路の誤動作を抑制するのに十分となる容量値を設定できる。これにより、ノイズフィルタやマスク回路が不要となり、ノイズを抑制しつつ高応答な駆動制御回路の設計が可能となる。

請求項１１記載の手段によれば、請求項２記載の手段のように還流検出用ダイオードを備える構成では、還流検出用ダイオードの寄生容量Ｃdiodeを請求項１０記載の手段における寄生容量Ｃsenseと同じ条件で設定すれば、請求項１０記載と同様の効果が得られる。

第１の実施形態を示す同期整流回路の構成図 昇圧回路の構成図 波形図 第２の実施形態を示すもので、ＭＯＳトランジスタＭａに対し設けられた同期整流回路の構成図 ワンショット回路の構成図 波形図 第３の実施形態を示すもので、ＭＯＳトランジスタＭｂに対し設けられた同期整流回路の構成図 スイッチとスイッチ制御回路の構成図 波形図 第４の実施形態を示す同期整流回路の構成図 第５の実施形態を示す同期整流回路（ハイサイド）の構成図 波形図 第６の実施形態を示すスイッチング制御回路（ローサイド）の構成図 波形図 第７の実施形態を示す同期整流回路（ローサイド）の構成図 第８の実施形態を示す同期整流回路の構成図

各実施形態において同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
第１の実施形態について図１から図３を参照しながら説明する。図２に示す昇圧回路１は、入力端子間に接続されたバッテリなどの入力電源２の電圧Ｖinを昇圧し、出力端子間に接続された負荷３に対し昇圧電圧Ｖoutを出力するチョッパ回路である。入力端子間にはコンデンサＣ１が接続されており、出力端子間にはコンデンサＣ２が接続されている。また、図示を省略しているが、昇圧電圧Ｖoutを分圧して検出する電圧検出回路を備えている。

入力ノードＮ１と出力ノードＮ２との間には、中間ノードＮ３を挟んでリアクトルＬとＮチャネル型のＭＯＳトランジスタＭａとが直列に接続されている。中間ノードＮ３とグランドとの間にはＮチャネル型のＭＯＳトランジスタＭｂが接続されている。ＭＯＳトランジスタＭａは、ドレイン同士およびゲート同士が共通に接続されたメイントランジスタＭａｍとセンストランジスタＭａｓを備えている。ＭＯＳトランジスタＭｂも同様にメイントランジスタＭｂｍとセンストランジスタＭｂｓを備えている。メイントランジスタＭａｍ、ＭｂｍとセンストランジスタＭａｓ、Ｍｂｓには、それぞれ寄生ダイオードＤａｍ、Ｄｂｍと寄生ダイオードＤａｓ、Ｄｂｓが並列に形成されている。

ゲート電圧生成回路４は、制御ＩＣ５から入力した指令信号ＩｎＨ、ＩｎＬおよびセンストランジスタＭａｓ、Ｍｂｓのソース電位（後述する還流検出電圧ＶNa、ＶNb）に基づいてゲート電圧Ｖｇａ、Ｖｇｂを生成する。図１は、ゲート電圧生成回路４の回路構成を具体的に示している。ゲート電圧Ｖｇａ、Ｖｇｂを生成する各回路の構成は同じであるため、主としてゲート電圧Ｖｇａを生成する回路構成について説明する。

制御電源Ｐｃａは、メイントランジスタＭａｍのソース電位を基準として、メイントランジスタＭａｍがオフ駆動されて電流が流れていない状態におけるドレイン電圧の極性と同じ正極性の制御電圧Ｖccaを生成する。この制御電源Ｐｃａのプラス端子とセンストランジスタＭａｓのソースとの間には、寄生ダイオードＤａｓに流れる電流を制限するための電流制限抵抗Ｒｓａが接続されている。電流制限抵抗ＲｓａとセンストランジスタＭａｓのソースとの接続ノードＮａの電圧ＶNaは、本発明で言う還流検出電圧に相当する。

基準電圧生成回路Ｐｐａは、メイントランジスタＭａｍのソース電位を基準として、制御電圧Ｖccaよりも低く、メイントランジスタＭａｍの寄生ダイオードＤａｍが通電した還流状態における還流検出電圧ＶNa（ほぼ０Ｖ）よりも高い基準電圧Ｖpaを生成する。

駆動制御回路Ｆａは、コンパレータＣＰａ、ＯＲ回路ＯＲａ、ドライバ回路ＤＲａおよびゲート抵抗Ｒｇａから構成されている。コンパレータＣＰａは、還流検出電圧ＶNaが基準電圧Ｖpaよりも高いときにＬレベルの信号Ｓ１ａを出力し、還流検出電圧ＶNaが基準電圧Ｖpaよりも低いときにＨレベルの信号Ｓ１ａを出力する。

ただし、指令信号ＩｎＨがＨレベルの期間では比較動作が無効化され、還流検出電圧ＶNaと基準電圧Ｖpaとの大小関係にかかわらずＬレベルの信号Ｓ１ａを出力する。この無効化状態は、指令信号ＩｎＨがＬレベルの期間に還流検出電圧ＶNaが基準電圧Ｖpaよりも高くなると解除される。指令信号ＩｎＨと信号Ｓ１ａはＯＲ回路ＯＲａに入力され、その出力信号はドライバ回路ＤＲａとゲート抵抗Ｒｇａを通してゲート電圧Ｖｇａとなる。

同様に、ゲート電圧Ｖｇｂを生成する回路は、制御電圧Ｖccbを生成する制御電源Ｐｃｂ、電流制限抵抗Ｒｓｂ、基準電圧Ｖpbを生成する基準電圧生成回路Ｐｐｂおよび駆動制御回路Ｆｂを備えている。電流制限抵抗ＲｓｂとセンストランジスタＭｂｓのソースとの接続ノードＮｂの電圧ＶNbは、本発明で言う還流検出電圧に相当する。駆動制御回路Ｆｂは、コンパレータＣＰｂ、ＯＲ回路ＯＲｂ、ドライバ回路ＤＲｂおよびゲート抵抗Ｒｇｂから構成されており、指令信号ＩｎＨ、還流検出電圧ＶNbおよび基準電圧Ｖpbを入力してゲート電圧Ｖｇｂを出力する。

次に、図３も参照しながら本実施形態の作用を説明する。制御ＩＣ５は、目標電圧と電圧検出回路により検出した昇圧電圧Ｖoutとの偏差を比例・積分制御するなどして指令信号ＩｎＬのデューティ比を制御する。制御ＩＣ５は、昇圧動作中に同期整流を行うため、指令信号ＩｎＬに対するデッドタイムＴｄを有し相補的な関係を持つ指令信号ＩｎＨを生成する。指令信号ＩｎＬ、ＩｎＨは、Ｈレベルがオン駆動指令に相当し、Ｌレベルがオフ駆動指令に相当する。既述したようにメイントランジスタＭａｍとＭｂｍが同時にオンするとコンデンサＣ２が短絡するので、デッドタイムＴｄは余裕を持って設定されている。

図３に示すタイミングチャートは、上から順に指令信号ＩｎＬ、指令信号ＩｎＨ、ゲート電圧Ｖｇｂ、Ｖｇａ、メイントランジスタＭｂｍのドレイン・ソース間電圧ＶDS(Mbm)、メイントランジスタＭａｍのドレイン・ソース間電圧ＶDS(Mam)、還流検出電圧ＶNb、還流検出電圧ＶNa、コンパレータＣＰｂの出力信号Ｓ１ｂ、コンパレータＣＰａの出力信号Ｓ１ａ、ＯＲ回路ＯＲｂの出力信号、ＯＲ回路ＯＲａの出力信号、リアクトルＬに流れる電流ＩＬを表している。

時刻ｔ１での直前では指令信号ＩｎＨ、ＩｎＬがＬレベルであるため、ゲート電圧Ｖｇａ、Ｖｇｂはオフ駆動レベルとなり、メイントランジスタＭａｍ、Ｍｂｍはオフしている。電流ＩＬは、寄生ダイオードＤａｍを通してコンデンサＣ２に流れる。このとき寄生ダイオードＤａｓが通電し、還流検出電圧ＶNaはほぼ０Ｖになっている。しかし、コンパレータＣＰａの比較動作は無効化されているので、コンパレータＣＰａの出力信号Ｓ１ａはＬレベルのままである。一方、寄生ダイオードＤｂｓには逆電圧が印加されているので、還流検出電圧ＶNbはＶccbに等しくなっており、コンパレータＣＰｂはＬレベルの出力信号Ｓ１ｂを出力している。

時刻ｔ１で指令信号ＩｎＬがＨレベルになると、ＯＲ回路ＯＲｂの出力信号がＨレベルになり、ゲート電圧Ｖｇｂがミラー期間を経てオン駆動レベルになる。これに伴い、メイントランジスタＭｂｍのドレイン・ソース間電圧ＶDS(Mbm)が低下し、メイントランジスタＭａｍのドレイン・ソース間電圧ＶDS(Mam)が上昇する。その結果、入力電源２からリアクトルＬとメイントランジスタＭｂｍを通して電流が流れ、その電流ＩＬは徐々に増大する。このような能動的な電流を流すＭＯＳトランジスタＭｂを、以下の説明ではスイッチング側の素子と称する場合がある。

このとき、寄生ダイオードＤａｓが非通電となり、還流検出電圧ＶNaはＶccaに等しくなる。還流検出電圧ＶNaが基準電圧Ｖpaよりも高くなったことにより、コンパレータＣＰａの無効化状態が解除される。一方、寄生ダイオードＤｂｓが通電し、還流検出電圧ＶNbはほぼ０Ｖになる。しかし、指令信号ＩｎＬがＨレベルであるため、コンパレータＣＰｂの比較動作は無効化され、その出力信号Ｓ１ｂはＬレベルのままとなる。

時刻ｔ２で指令信号ＩｎＬがＬレベルになると、ＯＲ回路ＯＲｂの出力信号がＬレベルになり、ゲート電圧Ｖｇｂがミラー期間を経てオフ駆動レベルになる。これに伴い、メイントランジスタＭｂｍのドレイン・ソース間電圧ＶDS(Mbm)が上昇し、メイントランジスタＭａｍのドレイン・ソース間電圧ＶDS(Mam)が低下する。その結果、リアクトルＬに流れる電流ＩＬは、寄生ダイオードＤａｍを通してコンデンサＣ２に流れ、その電流ＩＬは徐々に減少する。

このとき、寄生ダイオードＤｂｓが非通電となり、還流検出電圧ＶNbはＶccbに等しくなる。ＯＲ回路ＯＲｂの出力信号はＬレベルのままである。一方、寄生ダイオードＤａｓが通電し、時刻ｔ３の近傍で還流検出電圧ＶNaはほぼ０Ｖになる。還流検出電圧ＶNaが基準電圧Ｖpaよりも低くなるので、既に無効化状態が解除されているコンパレータＣＰａの出力信号Ｓ１ａはＨレベルに変化する。

すなわち、指令信号ＩｎＨがＬレベル（オフ駆動指令）であっても、寄生ダイオードＤａｍが通電し始めたことに基づいてＯＲ回路ＯＲａの出力信号がＨレベルになる。その結果、ゲート電圧Ｖｇａがオン駆動レベルになってメイントランジスタＭａｍがオンし、デッドタイムＴｄの終了（時刻ｔ４）を待つことなく同期整流が開始される。このような同期整流を行うＭＯＳトランジスタＭａを、以下の説明では同期整流側の素子と称する場合がある。

時刻ｔ４で指令信号ＩｎＨがＨレベルになると、コンパレータＣＰａの比較動作が無効化され、コンパレータＣＰａの出力信号Ｓ１ａはＬレベルに戻る。このとき、ＯＲ回路ＯＲａの出力信号はＨレベルのままであり同期整流が継続する。

その後、時刻ｔ５で指令信号ＩｎＨがＬレベルになると、ＯＲ回路ＯＲａの出力信号がＬレベルになり、ゲート電圧Ｖｇａがオフ駆動レベルに低下する。これにより同期整流が終了し、電流ＩＬは、メイントランジスタＭａｍではなく寄生ダイオードＤａｍを通してコンデンサＣ２に流れるようになる。このとき、メイントランジスタＭａｍ、Ｍｂｍのドレイン・ソース間電圧ＶDS(Mam)、ＶDS(Mbm)は、寄生ダイオードＤａｍの順方向電圧Ｖｆだけ変化する。時刻ｔ６以降の動作は、上述した時刻ｔ１以降の動作と同じである。

以上説明したように、本実施形態の昇圧回路１は、リアクトルＬにエネルギーを蓄積するためのＭＯＳトランジスタＭｂ（スイッチング側の素子）と、蓄積エネルギーをコンデンサＣ２に移すＭＯＳトランジスタＭａ（同期整流側の素子）とを備えている。ＭＯＳトランジスタＭｂのオフにより寄生ダイオードＤａｍに還流電流が流れ始めると、デッドタイム期間であってもメイントランジスタＭａｍがオンして同期整流を開始する。これにより、寄生ダイオードＤａｍを通した還流期間を短縮でき、損失を低減できる。

さらに、還流検出電圧ＶNa、ＶNbを作り出す手段として、外付けのダイオードではなくセンストランジスタＭａｓ、Ｍｂｓの寄生ダイオードＤａｓ、Ｄｂｓを用いているので、従来構成に対し部品点数、コスト、回路規模などを低減できる。一般の外付けのダイオードは、耐圧が高くなると電流容量も大きくなり寄生容量が大きくなる傾向がある。これに対し、センストランジスタは耐圧が高くてもセルサイズが小さいので寄生容量が小さくなり、ノイズに対して寄生容量を介して流れるノイズ電流が小さくなる。その結果、還流検出電圧ＶNa、ＶNbに重畳するノイズが小さくなり、コンパレータＣＰａ、Ｃｐｂの誤動作を低減できる。

なお、通常はリアクトルＬの電流は正（図１に示す矢印の向き）であるが、軽負荷になると出力側からメイントランジスタＭａｍとリアクトルＬを通して入力電源２に負の回生電流が流れる。このときメイントランジスタＭａｍがオフすると、寄生ダイオードＤｂｍに還流電流が流れる。このときは、デッドタイム期間にメイントランジスタＭｂｍがオンして同期整流を行う。従って、本実施形態では、ＭＯＳトランジスタＭｂ側にもＭＯＳトランジスタＭａ側と同様の同期整流回路を備えている。

（第２の実施形態）
第２の実施形態について図４から図６を参照しながら説明する。本実施形態も、図２に示す主回路構成を持つ昇圧回路である。図４は、ＭＯＳトランジスタＭａの同期整流回路を示している。センストランジスタＭａｓとその寄生ダイオードＤａｓは、図示を省略している。

コンパレータＣＰａとＯＲ回路ＯＲａとの間にワンショット回路Ｙａを備えている。ワンショット回路Ｙａは、コンパレータＣＰａの出力信号Ｓ１ａがＬレベルからＨレベルに変化すると、所定時間ＴｙのＨレベル幅を持つワンショット信号Ｓ２ａを出力する。図５に示すように、Ｄフリップフロップ（ＤＦＦ）６は、信号Ｓ１ａの立ち上がりで信号Ｓ２ａをＨレベルにセットする。

信号Ｓ２ａがＨレベルになると、加算器７、セレクタ８およびレジスタ９により、クロックに同期したカウント動作が行われる。判定器１０は、レジスタ９に保持されたカウント値が上記所定時間Ｔｙに相当する値以上であると判定すると、Ｈレベルのリセット信号を出力して信号Ｓ２ａをＬレベルに戻す。ＭＯＳトランジスタＭｂの同期整流回路も同様のワンショット回路Ｙｂを備えており、ワンショット信号Ｓ２ｂを出力する。

図６に示すように、指令信号ＩｎＬがＬレベルになると（時刻ｔ２）、メイントランジスタＭｂｍのドレイン・ソース間電圧ＶDS(Mbm)が上昇し、メイントランジスタＭａｍのドレイン・ソース間電圧ＶDS(Mam)が低下する。このとき電圧ＶDS(Mbm)、ＶDS(Mam)にリンギングが生じ易い（時刻ｔ２〜ｔ３）。リンギングが生じると還流検出電圧ＶNaも振動的になるので、コンパレータＣＰａの出力信号Ｓ１ａひいてはゲート電圧Ｖｇａも振動的になる。

ワンショット回路Ｙａは、指令信号ＩｎＨがＬレベルの期間に還流検出電圧ＶNaが基準電圧Ｖpaよりも高くなってコンパレータＣＰａの無効化状態が解除されているときに、還流検出電圧ＶNaが基準電圧Ｖpaよりも低くなると、その後の信号Ｓ１ａのレベルにかかわらず所定時間Ｔｙの間Ｈレベルの信号Ｓ２ａを出力する。所定時間Ｔｙは、指令信号ＩｎＨがＨレベルになるまでの時間よりも長い時間、例えばデッドタイムＴｄに等しく設定すればよい。

本実施形態によれば、指令信号ＩｎＬがＬレベルになって電圧ＶDS(Mbm)、ＶDS(Mam)にリンギングが生じても、指令信号ＩｎＨがＨレベルになるまでの期間、メイントランジスタＭａｍがオンして同期整流が継続する。従って、リンギングの発生にかかわらず、寄生ダイオードＤａｍを通した還流期間を短縮することができ、損失を低減できる。

（第３の実施形態）
第３の実施形態について図７から図９を参照しながら説明する。本実施形態も、図２に示す主回路構成を持つ昇圧回路である。図７は、ＭＯＳトランジスタＭｂの同期整流回路を示している。この同期整流回路は、電流制限抵抗Ｒｓｂとセンスソース（センストランジスタＭｂｓのソース、寄生ダイオードＤｂｓのアノード）との間に、トランジスタ１１ａ（電源側スイッチ）、１１ｂ（ソース側スイッチ）から構成されるスイッチ１１を備えている。

スイッチ１１は、スイッチ制御回路１２からＬレベルの制御信号Ｓ３を入力するとオンして、電流制限抵抗Ｒｓｂとセンスソースとの間を接続する。スイッチ１１は、スイッチ制御回路１２からＨレベルの制御信号Ｓ３を入力するとオフして、電流制限抵抗Ｒｓｂとセンスソースとの間を切断するとともにセンスソースをグランドに接続する。ＭＯＳトランジスタＭａの同期整流回路も同様に構成されている。

スイッチ１１を設ける理由は以下の通りである。上述した第１、第２の実施形態において指令信号ＩｎＬがＨレベルになると、メイントランジスタＭｂｍにはドレインからソースに向かって電流が流れ、センストランジスタＭｂｓにはソースからドレインに向かって電流が流れる。つまり、スイッチング側のＭＯＳトランジスタＭｂでは、メイントランジスタＭｂｍとセンストランジスタＭｂｓとで電流の流れる向きが異なる期間が存在する。

具体的には、ゲート電圧Ｖｇｂが素子のしきい値電圧Ｖthを超えてからしきい値電圧Ｖthを下回るまでの期間である。この期間では、センストランジスタＭｂｓに電流が集中する虞がある。同期整流側のＭＯＳトランジスタＭａにはこのような期間は存在しない。

そこで、本実施形態では、ＭＯＳトランジスタＭｂの同期整流回路にスイッチ１１を付加し、ＭＯＳトランジスタＭｂに電流が流れている期間、スイッチ制御回路１２からＨレベルの制御信号Ｓ３を出力してトランジスタ１１ａをオフし、電流制限抵抗Ｒｓｂとセンスソースとの間を切断する。ただし、上述したように軽負荷になるとメイントランジスタＭｂｍが同期整流を行う場合もあり得る。従って、スイッチ制御回路１２は、指令信号ＩｎＬがＨレベルに立ち上がる直前のデッドタイム期間中にＶNb＞Ｖpbであること（つまり同期整流を行っていないこと）を条件として、Ｈレベルの制御信号Ｓ３を出力する。

ＭＯＳトランジスタＭｂに対するスイッチ制御回路１２は、図８に示す構成を備えている。遅れ指令信号ＩｎＬｄは、指令信号ＩｎＬを所定の遅れ時間だけ遅延させた信号である。遅れ指令信号ＩｎＬｄを用いるのは、上述したように指令信号ＩｎＬがＨレベルに立ち上がる直前のデッドタイム期間中における信号Ｓ１ｂの状態を検出するためである。従って、遅れ時間は、デッドタイムＴｄ未満であることが必要となる。

還流検出電圧ＶNbと指令信号ＩｎＬは、ＡＮＤ回路１３を介してＲＳＦＦ１のセット端子Ｓ１に入力されている。遅れ指令信号ＩｎＬｄと指令信号ＩｎＬの反転信号は、ＡＮＤ回路１４を介してＲＳＦＦ１のリセット端子Ｒ１に入力されている。遅れ指令信号ＩｎＬｄとＲＳＦＦ１の出力端子Ｑ１からの信号は、ＡＮＤ回路１５を介してＲＳＦＦ２のセット端子Ｓ２に入力されている。

ゲート電圧Ｖｇｂがしきい値電圧Ｖthよりも高いか否かを判定するため、ゲート電圧Ｖｇｂを抵抗１７、１８で分圧した電圧と基準電圧Ｖｒとを比較するコンパレータ１９を備えている。基準電圧Ｖｒは、素子のしきい値電圧Ｖthを抵抗１７、１８で分圧した電圧にほぼ等しく設定されている。コンパレータ１９は、ゲート電圧Ｖｇｂの分圧電圧が基準電圧Ｖｒよりも高い期間Ｈレベルの信号を出力する。コンパレータ１９の出力信号と指令信号ＩｎＬは、ＮＯＲ回路１６を介してＲＳＦＦ２のリセット端子Ｒ２に入力されている。制御信号Ｓ３は、ＲＳＦＦ２の出力信号Ｑ２から出力される。

図９に示す動作波形は、図２に示すＭＯＳトランジスタＭａが同期整流側の素子であり、ＭＯＳトランジスタＭｂがスイッチング側の素子となるときの波形である。遅れ指令信号ＩｎＨｄは、指令信号ＩｎＨを所定の遅れ時間だけ遅延させた信号である。ＲＳＦＦ１は、遅れ指令信号ＩｎＬｄがＨレベルになる直前に還流検出電圧ＶNbの状態（Ｖccb：スイッチング側の素子／０：同期整流側の素子）を検出する。ＲＳＦＦ１は、スイッチング側の素子と判定するとＨレベルの信号を保持し、同期整流側の素子と判定するとＬレベルの信号を保持する。指令信号ＩｎＬがＬレベルになると、ＲＳＦＦ１はリセットされる。

ＲＳＦＦ２は、ゲート電圧Ｖｇｂの分圧電圧が基準電圧Ｖｒを超えたか否かを判定する。ＲＳＦＦ２は、ゲート電圧Ｖｇｂの分圧電圧が基準電圧Ｖｒ以上であり且つＲＳＦＦ１がＨレベルを保持していればＨレベルの信号を保持する。ＲＳＦＦ２は、ゲート電圧Ｖｇｂの分圧電圧が基準電圧Ｖｒ以下になるとリセットされる。以上の動作によれば、メイントランジスタＭｂｍにドレイン電流が流れている期間、すなわちゲート電圧Ｖｇｂがしきい値電圧Ｖthを超えてからしきい値電圧Ｖthを下回るまでの期間、電流制限抵抗Ｒｓｂとセンスソースとの間を開放する。

本実施形態によれば、ＭＯＳトランジスタＭｂがスイッチング側の素子の場合、指令信号ＩｎＬがＨレベルとなってＭＯＳトランジスタＭｂに電流が流れている期間に、トランジスタ１１ａがオフすることで電流制限抵抗Ｒｓｂからセンスソースに流れ込む電流が遮断される。これにより、センストランジスタＭｂｓの寄生ダイオードＤｂｓに電流が集中することを防止できる。

また、トランジスタ１１ａがオフすると同時にトランジスタ１１ｂがオンするので、
センストランジスタＭｂｓのソースはメイントランジスタＭｂｍのソースに接続される。したがって、両者のソース電位が等しくなり、それらの間にリーク電流が流れることを防止できる。

（第４の実施形態）
第４の実施形態について図１０を参照しながら説明する。本実施形態のＭＯＳトランジスタＭａ１，Ｍｂ１は、ＭＯＳトランジスタＭａ，ＭｂよりセンストランジスタＭａｓ，Ｍｂｓを削除し、それに替えてダイオードＤａ，Ｄｂ（還流検出用ダイオード）を備えた構成である。例えば第１の実施形態において、還流検出電圧を得る手段として用いているのは寄生ダイオードＤａｓ，Ｄｂｓであり、センストランジスタＭａｓ，Ｍｂｓ本体は用いていない。したがって、上記の寄生ダイオードＤａｓ，Ｄｂｓに替わるダイオードＤａ，ＤｂのみをＭＯＳトランジスタＭａ１，Ｍｂ１の内部に形成すれば、外付けのダイオードを用いずとも第１の実施形態と同様の作用効果が得られることになる。

（第５の実施形態）
第５の実施形態について図１１及び図１２を参照しながら説明する。図１１はハイサイドの構成のみ示すが、本実施形態の駆動制御回路Ｆａ１は、コンパレータＣＰａの出力端子とＯＲゲートＯＲａの入力端子との間に、抵抗Ｒａ１及びコンデンサＣａ１からなる遅延回路（積分回路）２１ａを備えている。この遅延回路２１ａの出力信号をＳ１ａｄとする。

次に、本実施形態の作用について説明する。図１２は図６相当図であり、第２の実施形態では、リンギングの発生に伴い還流検出電圧ＶNaが振動的になることに対して、ワンショット回路Ｙａを設けた。本実施形態では、ワンショット回路Ｙａに替えて遅延回路２１ａを配置したことで、コンパレータＣＰａの出力信号変化を遅延させて、指令信号ＩｎＬの立下り時においてリンギングが発生する期間が経過した後に信号Ｓ１ａｄが立ち上がるようにしている。これにより、第２実施形態と同様の効果が得られる。

（第６の実施形態）
第６の実施形態について図１３及び図１４を参照しながら説明する。図１３はローサイドの構成のみ示すが、本実施形態のスイッチング制御回路２２は、コンパレータ１９の出力端子とＮＯＲゲート１６の入力端子との間に、抵抗Ｒｂ２及びコンデンサＣｂ２からなる遅延回路（積分回路）２３ｂを備えている。

次に、本実施形態の作用について説明する。第５の実施形態と同様に、ＭＯＳトランジスタＭｂがターンオフする際に、メイントランジスタＭｂｍのドレイン・ソース間電圧ＶDS(Mbm)が上昇してリンギング生じると還流検出電圧ＶNｂも振動的になる。これに対して本実施形態では、図１４に示すように、遅延回路２３ｂによりコンパレータ１９の出力信号変化を遅延させて、ＲＳＦＦ２をリセットするタイミングを遅延させる。これにより、上記リンギングの発生期間が経過した後に信号Ｓ３が立ち上がるようにして、トランジスタ１１ａをオンすると共にトランジスタ１１ｂをオフさせる。したがって、リンギングの発生期間を避けて、センストランジスタＭｂｓのソースを電流制限抵抗Ｒｓｂに接続することができる。

（第７の実施形態）
第７の実施形態について図１５を参照しながら説明する。図１５はローサイドの構成のみ示すが、本実施形態では、第３の実施形態のスイッチ１１を利用して、センストランジスタＭｂｓを用いた過電流検出を行う。トランジスタ１１ａ，１１ｂの間に、抵抗Ｒｓｂ及び電流検出抵抗Ｒｓ２ｂの直列回路を接続する。抵抗Ｒｓｂは、第３の実施形態ではトランジスタ１１ａのソース側に接続されていたものをドレイン側に移動している。そして、抵抗Ｒｓｂ及び電流検出抵抗Ｒｓ２ｂの共通接続点が、過電流検出回路２４の入力端子に接続されている。

このように構成すれば、過電流検出回路２４は、ソース側スイッチ１１ｂがオンした際に、センストランジスタＭｂｓのソースより、電流検出抵抗Ｒｓ２ｂを介して流れる電流に基づき過電流検出を行うことができる。

（第８の実施形態）
第８の実施形態について図１６を参照しながら説明する。本実施形態では、センストランジスタＭａｓの寄生容量Ｃsenseをどのように設定すべきかについて検討する。コンパレータＣＰａの入力容量をＣinとすると、ＭＯＳトランジスタＭａのドレイン電圧Ｖoutが変動した場合、コンパレータＣＰａの入力電圧変動ΔＶＮは、次式で与えられる。
ΔＶＮ＝Ｃsense／Ｃin・Ｖout …（１）
この電圧変動時に、コンパレータＣＰａの誤動作を抑制するためには、以下の条件が必要となる。
ΔＶＮ＜Ｖcc−Ｖｐ …（２）
したがって、寄生容量Ｃsenseを、
Ｃsense＜（Ｖcc−Ｖｐ）／Ｖout・Ｃin …（３）
とすれば、コンパレータＣＰａの誤動作を抑制するのに十分となる容量値を設定できる。これにより、ノイズフィルタやマスク回路が不要となり、ノイズを抑制しつつ高応答な駆動制御回路Ｆａの設計が可能となる。
また、第４の実施形態のように、ダイオードＤａ，Ｄｂのみを備える構成については、ダイオードＤａ，Ｄｂの寄生容量Ｃdiodeの値を（３）式の条件で設定すれば良い。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
第２の実施形態に対しても、第３の実施形態と同じ構成を適用できる。
第３の実施形態の抵抗Ｒｓｂを、第７の実施形態と同様にトランジスタ１１ａのドレイン側に接続しても良い。
センストランジスタとその寄生ダイオードからなるセンスセルのサイズを小さく構成することにより、寄生容量が小さくなり、ノイズによる誤動作をより確実に防止できる。

図面中、１１はスイッチ、１２はスイッチ制御回路、Ｆａ、Ｆｂは駆動制御回路、Ｍａ、ＭｂはＭＯＳトランジスタ、Ｍａｍ、Ｍｂｍはメイントランジスタ、Ｍａｓ、Ｍｂｓはセンストランジスタ、Ｄａｍ、Ｄｂｍはメイントランジスタの寄生ダイオード、Ｐｃａ、Ｐｃｂは制御電源、Ｐｐａ、Ｐｐｂは基準電圧生成回路、Ｒｓａ、Ｒｓｂは電流制限抵抗である。

Claims (11)

1. ドレイン同士およびゲート同士が共通に接続されたメイントランジスタ（Ｍａｍ，Ｍｂｍ）とセンストランジスタ（Ｍａｓ，Ｍｂｓ）を有し、還流電流が前記メイントランジスタのドレイン・ソース間を通して流れるように接続されたＭＯＳトランジスタ（Ｍａ，Ｍｂ）と、
   前記メイントランジスタのソース電位を基準として、前記メイントランジスタがオフ駆動されて電流が流れていない状態におけるドレイン電圧の極性と同じ極性を持つ制御電圧を供給する制御電源（Ｐｃａ，Ｐｃｂ）と、
   前記制御電源と前記センストランジスタのソースとの間に設けられた電流制限抵抗（Ｒｓａ，Ｒｓｂ）と、
   前記電流制限抵抗の前記センストランジスタ側の端子の電圧を還流検出電圧としたとき、前記制御電圧よりも低く、前記メイントランジスタの寄生ダイオード（Ｄａｍ，Ｄｂｍ）が通電した還流状態における前記還流検出電圧よりも高い基準電圧を生成する基準電圧生成回路（Ｐｐａ，Ｐｐｂ）と、
   オン駆動指令が与えられているとき、および、オフ駆動指令が与えられている期間において前記還流検出電圧が前記基準電圧よりも高くなった後オン駆動指令が与えられるまでの間に前記還流検出電圧が前記基準電圧よりも低くなっているときに、前記ＭＯＳトランジスタに対しオン駆動電圧を出力する駆動制御回路（Ｆａ，Ｆｂ）と、
   オフ駆動指令が与えられている期間において、前記駆動制御回路が前記ＭＯＳトランジスタに対しオン駆動電圧の出力を開始するタイミングを遅延させる遅延回路（２１ａ）とを備えていることを特徴とする同期整流回路。
2. メイントランジスタ（Ｍａｍ，Ｍｂｍ）と、カソードが前記メイントランジスタのドレインに接続される還流検出用ダイオード（Ｄａ，Ｄｂ）とを有し、還流電流が前記メイントランジスタのドレイン・ソース間を通して流れるように接続されたＭＯＳトランジスタ（Ｍａ，Ｍｂ）と、
   前記メイントランジスタのソース電位を基準として、前記メイントランジスタがオフ駆動されて電流が流れていない状態におけるドレイン電圧の極性と同じ極性を持つ制御電圧を供給する制御電源（Ｐｃａ，Ｐｃｂ）と、
   前記制御電源と前記還流検出用ダイオードのアノードとの間に設けられた電流制限抵抗（Ｒｓａ，Ｒｓｂ）と、
   前記還流検出用ダイオードのアノードの電圧を還流検出電圧としたとき、前記制御電圧よりも低く、前記メイントランジスタの寄生ダイオード（Ｄａｍ，Ｄｂｍ）が通電した還流状態における前記還流検出電圧よりも高い基準電圧を生成する基準電圧生成回路（Ｐｐａ，Ｐｐｂ）と、
   オン駆動指令が与えられているとき、および、オフ駆動指令が与えられている期間において前記還流検出電圧が前記基準電圧よりも高くなった後オン駆動指令が与えられるまでの間に前記還流検出電圧が前記基準電圧よりも低くなっているときに、前記ＭＯＳトランジスタに対しオン駆動電圧を出力する駆動制御回路（Ｆａ，Ｆｂ）とを備えていることを特徴とする同期整流回路。
3. 前記駆動制御回路は、オフ駆動指令が与えられている期間において前記還流検出電圧が前記基準電圧よりも高くなった後オン駆動指令が与えられるまでの間に前記還流検出電圧が前記基準電圧よりも低くなると、その後オン駆動指令が与えられるまでの期間、前記ＭＯＳトランジスタに対しオン駆動電圧を出力し続けることを特徴とする請求項１又は２記載の同期整流回路。
4. オフ駆動指令が与えられている期間において、前記駆動制御回路が前記ＭＯＳトランジスタに対しオン駆動電圧の出力を開始するタイミングを遅延させる遅延回路（２１ａ）を備えていることを特徴とする請求項２または請求項２を引用する請求項３記載の同期整流回路。
5. 前記制御電源と前記センストランジスタのソースとの間に設けられた電源側スイッチ（１１ａ）と、
   オフ駆動指令により前記駆動制御回路が前記ＭＯＳトランジスタに対しオフ駆動電圧を出力している期間、前記電源側スイッチをオン状態に制御し、オン駆動指令が与えられる前に前記駆動制御回路が前記ＭＯＳトランジスタに対しオン駆動電圧を出力していないことを条件として、オン駆動指令により前記ＭＯＳトランジスタに電流が流れている期間、前記電源側スイッチをオフ状態に制御するスイッチ制御回路（１２）とを備えていることを特徴とする請求項１または請求項１を引用する請求項３記載の同期整流回路。
6. 前記センストランジスタのソースと前記メイントランジスタのソースとの間に設けられ、前記スイッチ制御回路（１２）により、オン状態が前記電源側スイッチと排他的に制御されるソース側スイッチ（１１ｂ）を備えていることを特徴とする請求項５記載の同期整流回路。
7. 前記ソース側スイッチの何れかの端子側に接続される電流検出抵抗（Ｒｓ２ｂ）と、
   前記ソース側スイッチがオンした際に、前記電流検出抵抗を介して流れる電流に基づき過電流検出を行う過電流検出回路（２４）とを備えていることを特徴とする請求項６記載の同期整流回路。
8. 前記電流制限抵抗と前記還流検出用ダイオードのアノードとの間に設けられた電源側スイッチ（１１）と、
   オフ駆動指令により前記駆動制御回路が前記ＭＯＳトランジスタに対しオフ駆動電圧を出力している期間、前記電源側スイッチをオン状態に制御し、オン駆動指令が与えられる前に前記駆動制御回路が前記ＭＯＳトランジスタに対しオン駆動電圧を出力していないことを条件として、オン駆動指令により前記ＭＯＳトランジスタに電流が流れている期間、前記電源側スイッチをオフ状態に制御するスイッチ制御回路（１２）とを備えていることを特徴とする請求項２または請求項２を引用する請求項３もしくは４記載の同期整流回路。
   
9. 前記スイッチ制御回路（１２）が、前記電源側スイッチをオン状態に制御するタイミングを遅延させる遅延回路（２３ｂ）を備えていることを特徴とする請求項５から８の何れか一項に記載の同期整流回路。
10. 前記駆動制御回路の入力容量をＣin、前記制御電源の電圧をＶcc、前記基準電圧をＶｐ、前記ＭＯＳトランジスタのドレイン電圧をＶoutとすると、前記センストランジスタの寄生容量Ｃsenseを、
    Ｃsense＜（Ｖcc−Ｖｐ）／Ｖout・Ｃin
    に設定したことを特徴とする請求項１または請求項１を引用する請求項３から７もしくは９記載の同期整流回路。
11. 前記駆動制御回路の入力容量をＣin、前記制御電源の電圧をＶcc、前記基準電圧をＶｐ、前記ＭＯＳトランジスタのドレイン電圧をＶoutとすると、前記還流検出用ダイオードの寄生容量Ｃdiodeを、
    Ｃdiode＜（Ｖcc−Ｖｐ）／Ｖout・Ｃin
    に設定したことを特徴とする請求項２または請求項２を引用する請求項８記載の同期整流回路。

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