JP6334969B2 - 演算処理装置、制御方法、及び、プログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 claims description 43
- 239000002574 poison Substances 0.000 claims description 34
- 231100000614 poison Toxicity 0.000 claims description 34
- 231100000572 poisoning Toxicity 0.000 claims description 28
- 230000000607 poisoning effect Effects 0.000 claims description 28
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 6
- 230000001629 suppression Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 238000001693 membrane extraction with a sorbent interface Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 206010000210 abortion Diseases 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description
また、アドレスエラー検出部220、タイムアウト部222、データポイズナ部223、及び、キャッシュ登録制御部224は、コンピュータである演算処理装置10のプロセッサが、図示されないメモリ上のプログラムを実行することで実現されてもよい。
<第二の実施形態>
次に、本発明の第二の実施形態について図面を参照して詳細に説明する。
<第三の実施形態>
次に、本発明の第三の実施形態について図面を参照して詳細に説明する。
<第四の実施形態>
次に、本発明の第四の実施形態について図面を参照して詳細に説明する。
<第五の実施形態>
本発明の第五の実施形態について図面を参照して詳細に説明する。
10A 演算処理装置
10B 演算処理装置
10C 演算処理装置
10D 演算処理装置
100 演算処理装置
101 プロセッサ
102 プロセッサ
103 プロセッサ
104 プロセッサ
110 ローカルバス
111 ローカルバス
120 システムキャッシュ
121 システムキャッシュ
130 システムバス
140 主記憶装置
141 I/O装置
220 アドレスエラー検出部
221 リクエストバッファ部
222 タイムアウト部
223 データポイズナ部
224 キャッシュ登録制御部
320 リクエスト再送部
420 シャドーバッファ部
520 リクエスト返却部
Claims (8)
- プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成するデータポイズナ手段と、
システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出するアドレスエラー検出手段と、
前記アドレスエラー検出手段が前記アドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知するタイムアウト手段と、
プロセッサからのリクエストアドレスが前記システムキャッシュに無い場合に、前記プロセッサから前記主記憶装置へのリクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止するリクエストバッファ手段と、
前記タイムアウトを通知されると、前記リクエストバッファ手段に登録されている前記リクエストアドレスに対応する前記システムキャッシュに、前記データポイズナ手段から読み出した前記ポイズンデータを書き込む、キャッシュ登録制御手段を有する、演算処理装置。 - システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出するアドレスエラー検出手段と、
前記アドレスエラー検出手段がアドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知する、タイムアウト手段と、
プロセッサからのリクエストアドレスがシステムキャッシュに無い場合に、前記プロセッサから前記主記憶装置への前記リクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止するリクエストバッファ手段と、
前記タイムアウトを通知されると、前記リクエストバッファ手段に登録されている前記リクエストアドレスを前記主記憶装置へ再送信するリクエスト再送信手段を有する、演算処理装置。 - プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成するデータポイズナ手段と、
システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出するアドレスエラー検出手段と、
前記アドレスエラーが検出されると、リクエストバッファ手段に登録されているリクエストアドレスをコピーして格納するシャドーバッファ手段と、
前記アドレスエラー検出手段が前記アドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知するタイムアウト手段と、
プロセッサからの前記リクエストアドレスが前記システムキャッシュに無い場合に、前記プロセッサから前記主記憶装置への前記リクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記タイムアウトを通知されると、タイムアウト後に登録された前記リクエストアドレスが前記シャドーバッファ手段にある場合に、前記シャドーバッファ手段に登録されている前記リクエストアドレスに対応する前記リクエストアドレスをクリアする前記リクエストバッファ手段と、
前記タイムアウトを通知されると、前記タイムアウト後に登録された前記リクエストアドレスが前記シャドーバッファ手段にある場合に、前記シャドーバッファ手段に登録されている前記リクエストアドレスに対応する前記システムキャッシュに、前記データポイズナ手段から読み出した前記ポイズンデータを書き込む、キャッシュ登録制御手段を有する、演算処理装置。 - プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成する、データポイズナ手段と、
システムキャッシュと前記プロセッサを接続するローカルバスで、アドレスエラーを検出するアドレスエラー検出手段と、
前記アドレスエラー検出手段が前記アドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知するタイムアウト手段と、
前記プロセッサから主記憶装置へのリクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記システムキャッシュから返却されると、前記システムキャッシュから返却される前記データに対応する前記リクエストアドレスの登録をクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止するリクエストバッファ手段と、
前記タイムアウトを通知されると、前記プロセッサに前記データポイズナ手段から読み出した前記ポイズンデータと前記リクエストバッファ手段に登録されている前記リクエストアドレスを返却するリクエスト返却手段を有する、演算処理装置。 - データポイズナ手段と、アドレスエラー検出手段と、タイムアウト手段と、
リクエストバッファ手段と、キャッシュ登録制御手段を有する、演算処理装置における制御方法であって、
前記データポイズナ手段が、プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成し、
前記アドレスエラー検出手段が、システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出し、
前記タイムアウト手段が、前記アドレスエラー検出手段がアドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知し、
前記リクエストバッファ手段が、前記プロセッサからのリクエストアドレスがシステムキャッシュに無い場合に、前記プロセッサから前記主記憶装置へのリクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止し、
前記キャッシュ登録制御手段が、前記タイムアウトを通知されると、前記リクエストバッファ手段に登録されている前記リクエストアドレスに対応する前記システムキャッシュに、前記データポイズナ手段から読み出した前記ポイズンデータを書き込む、制御方法。 - アドレスエラー検出手段と、タイムアウト手段と、リクエストバッファ手段と、リクエスト再送信手段を有する、演算処理装置における制御方法であって、
前記アドレスエラー検出手段が、システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出し、
前記タイムアウト手段が、前記アドレスエラー検出手段がアドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知し、
前記リクエストバッファ手段が、プロセッサからのリクエストアドレスがシステムキャッシュに無い場合に、前記プロセッサから前記主記憶装置への前記リクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止し、
前記リクエスト再送信手段が、前記タイムアウトを通知されると、前記リクエストバッファ手段に登録されている前記リクエストアドレスを前記主記憶装置へ再送信する、
制御方法。 - データポイズナ手段と、アドレスエラー検出手段と、タイムアウト手段と、
リクエストバッファ手段と、シャドーバッファ手段と、キャッシュ登録制御手段を有する、演算処理装置における制御方法であって、
前記データポイズナ手段が、プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成し、
前記アドレスエラー検出手段が、システムキャッシュと主記憶装置を接続するシステムバスで、アドレスエラーを検出し、
前記タイムアウト手段が、前記アドレスエラー検出手段が前記アドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知し、
前記リクエストバッファ手段が、プロセッサからの前記リクエストアドレスが前記システムキャッシュに無い場合に、前記プロセッサから前記主記憶装置への前記リクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記主記憶装置から返却されると、前記主記憶装置から返却されるデータに対応する前記リクエストアドレスをクリアし、
前記タイムアウトを通知されると、タイムアウト後に登録された前記リクエストアドレスが前記シャドーバッファ手段にある場合に、前記シャドーバッファ手段に登録されている前記リクエストアドレスに対応する前記リクエストアドレスをクリアし、
前記シャドーバッファ手段が、前記アドレスエラーが検出されると、リクエストバッファ手段に登録されているリクエストアドレスをコピーして格納し、
前記キャッシュ登録制御手段が、前記タイムアウトを通知されると、タイムアウト後に登録された前記リクエストアドレスが前記シャドーバッファ手段にある場合に、前記シャドーバッファ手段に登録されている前記リクエストアドレスに対応する前記システムキャッシュに、前記データポイズナ手段から読み出した前記ポイズンデータを書き込む、制御方法。 - データポイズナ手段と、アドレスエラー検出手段と、タイムアウト手段と、リクエストバッファ手段と、リクエスト返却手段を有する、演算処理装置における制御方法であって、
前記データポイズナ手段が、プロセッサによる検出が可能なエラーパターンであるポイズンデータを作成し、
前記アドレスエラー検出手段が、システムキャッシュと前記プロセッサを接続するローカルバスで、アドレスエラーを検出し、
前記タイムアウト手段が、前記アドレスエラー検出手段が前記アドレスエラーを検出すると起動され、所定の時間の経過を示すタイムアウトを通知し、
前記リクエストバッファ手段が、前記プロセッサから主記憶装置へのリクエストアドレスを登録し、
仕掛中の前記リクエストアドレスに対応するデータが前記システムキャッシュから返却されると、前記システムキャッシュから返却される前記データに対応する前記リクエストアドレスの登録をクリアし、
前記アドレスエラーを検出した前記アドレスエラー検出手段からの指示により、前記アドレスエラーを検出した以降の前記リクエストアドレスの登録を抑止し、
前記リクエスト返却手段が、前記タイムアウトを通知されると、前記プロセッサに前記データポイズナ手段から読み出した前記ポイズンデータと前記リクエストバッファ手段に登録されている前記リクエストアドレスを返却する、制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014052190A JP6334969B2 (ja) | 2014-03-14 | 2014-03-14 | 演算処理装置、制御方法、及び、プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014052190A JP6334969B2 (ja) | 2014-03-14 | 2014-03-14 | 演算処理装置、制御方法、及び、プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015176333A JP2015176333A (ja) | 2015-10-05 |
JP6334969B2 true JP6334969B2 (ja) | 2018-05-30 |
Family
ID=54255476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014052190A Active JP6334969B2 (ja) | 2014-03-14 | 2014-03-14 | 演算処理装置、制御方法、及び、プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6334969B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63129440A (ja) * | 1986-11-20 | 1988-06-01 | Fujitsu Ltd | ストアスル−バツフア装置 |
JPH08171519A (ja) * | 1994-12-19 | 1996-07-02 | Nec Eng Ltd | Cpu装置 |
US6405322B1 (en) * | 1999-04-13 | 2002-06-11 | Hewlett-Packard Company | System and method for recovery from address errors |
JP5376681B2 (ja) * | 2011-02-28 | 2013-12-25 | エヌイーシーコンピュータテクノ株式会社 | 情報処理装置及びエラー訂正支援方法 |
JP5590022B2 (ja) * | 2011-12-28 | 2014-09-17 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
-
2014
- 2014-03-14 JP JP2014052190A patent/JP6334969B2/ja active Active
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Publication number | Publication date |
---|---|
JP2015176333A (ja) | 2015-10-05 |
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